KR20160050431A - Ｍｉｓ 접합을 가지는 메모리 소자와 그 제조방법 - Google Patents

Ｍｉｓ 접합을 가지는 메모리 소자와 그 제조방법 Download PDF

Info

Publication number
KR20160050431A
KR20160050431A KR1020140148528A KR20140148528A KR20160050431A KR 20160050431 A KR20160050431 A KR 20160050431A KR 1020140148528 A KR1020140148528 A KR 1020140148528A KR 20140148528 A KR20140148528 A KR 20140148528A KR 20160050431 A KR20160050431 A KR 20160050431A
Authority
KR
South Korea
Prior art keywords
source
contact
region
low resistance
drain region
Prior art date
Application number
KR1020140148528A
Other languages
English (en)
Inventor
이성삼
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140148528A priority Critical patent/KR20160050431A/ko
Priority to US14/815,316 priority patent/US20160126246A1/en
Priority to CN201510713319.3A priority patent/CN105575966A/zh
Publication of KR20160050431A publication Critical patent/KR20160050431A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

셀 영역과 주변 영역을 포함하는 기판, 셀 영역에 포함되고 및 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 포함하는 제 1 액티브 영역, 상기 주변 영역에 위치하고 및 주변 소스/드레인 영역을 포함하는 제 2 액티브 영역, 상기 제 1 액티브 영역과 교차하는 게이트 라인, 상기 제 1 소스/드레인 영역과 접촉하는 비트 플러그, 상기 제 2 소스/드레인 영역과 접촉하는 저 저항 절연막, 및 상기 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 배리드 콘택을 포함하는 메모리 소자가 제안된다.

Description

ＭＩＳ 접합을 가지는 메모리 소자와 그 제조방법{Memory device having a Metal-Insulator-Silicon contact and Method of fabricating the same}
공정 마진을 확보하고 및 컨택 저항을 낮추는 동시에 누설전류를 최소화 할 수 있도록, 실리콘 기판과 컨덕션 밴드 오프셋(conduction band offset)이 작은 저 저항 절연막 및 도전성 금속의 적층 형태를 가지는 메모리 소자에 관한 것이다.
메모리 소자(DRAM)는 집적도가 증가함에 따라, 메모리 셀에 배치되는 패턴들이 더욱 미세화 되는 추세이다.
특히, 크기가 미세화 됨에 따라, 트랜지스터와 커패시터를 전기적으로 연결하는 배리드 콘택(buried contact)은 폴리 실리콘(poly silicon)으로 형성될 경우, 씸(seam) 불량, 폴리 보이드(void), 및 폴리 실리콘의 불순물 농도 부족 등이 발생한다.
이러한 문제들을 개선하기 위한 다양한 기술들이 제안되고 있다.
본 발명이 해결 하고자 하는 과제는, 집적도가 높은 메모리 소자를 형성함에 있어, 트랜지스터와 스토리지 커패시터를 연결하는 배리드 콘택을 폴리 실리콘으로 형성할 경우 나타날 수 있는 공정상의 문제들 및 전기적인 특성이 저하되는 물제들을 해결하는 것이다.
발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자는 셀 영역과 주변 영역을 포함하는 기판, 상기 셀 영역에 포함되고 및 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 포함하는 제 1 액티브 영역, 상기 주변 영역에 위치하고 및 주변 소스/드레인 영역을 포함하는 제 2 액티브 영역, 상기 제 1 액티브 영역과 교차하는 게이트 라인, 상기 제 1 소스/드레인 영역과 접촉하는 비트 플러그들, 상기 제 2 소스/드레인 영역과 접촉하는 저 저항 절연막, 및 상기 저 저항 절연막과 접촉하고 및 도전성 금속을 포함할 수 있다.
상기 저 저항 절연막은 상기 제 2 소스/드레인 영역과 컨덕션 밴드 오프셋(conduction band offset)이 작은 금속 산화 물을 포함할 수 있다. 상기 저 저항 절연막은 티타늄 옥사이드(TiO2), 탄탈룸 옥사이드(Ta2O5), 및 징크 옥사이드(ZnO)을 포함할 수 있다.
상기 배리드 콘택 배리어막이 상기 저 저항 절연막 및 상기 배리드 콘택 사이에 더 형성될 수 있다. 상기 저 저항 절연막은 상기 소스/드레인 영역의 표면에만 형성될 수 있다. 상기 배리드 콘택과 전기적으로 연결되는 스토리지 커패시터가 더 형성될 수 있다. 랜딩 패드가 상기 스토리지 커패시터와 상기 배리드 콘택 사이에 더 포함될 수 있다. 상기 랜딩 패드는 상기 배리드 콘택과 한몸으로 형성되고 및 일 측으로 연장될 수 있다. 상기 저 저항 절연막은 상기 배리드 콘택 및 상기 랜딩 패드와 접촉할 수 있다.
저 저항 절연막이 상기 비트 플러그와 상기 제 1 소스/드레인 영역 사이에 더 포함될 수 있고 및 상기 비트 플러그는 도전성 금속을 포함할 수 있다. 상기 비트 플러그와 비트 라인은 한 몸으로 형성되고, 및 상기 저 저항 절연막은 상기 비트 플러그 및 상기 비트 라인과 접촉할 수 있다. 상기 저 저항 절연막은 상기 제 1 소스/드레인 영역과 접촉하는 영역만큼 상기 비트 플러그와 접촉할 수 있다.
상기 제 1 액티브 영역을 한정하는 소자 분리막이 형성될 수 있고 및 게이트 트렌치가 상기 제 1 액티브 영역과 소자 분리막에 걸쳐 형성될 수 있다. 게이트 전극이 상기 주변 영역의 제 2 액티브 영역과 교차하여 형성될 수 있다. 실리 사이드 막이 상기 주변 영역의 주변 소스/드레인 영역에 형성될 수 있다.
본 발명의 일 실시예에의한 메모리 소자는 제 1 소스/드레인 영역및 제 2 소스 드레인 영역을 포함하는 액티브 영역, 상기 액티브 영역들과 교차하는 게이트 라인, 상기 제 1 소스/드레인 영역과 접촉하는 제 1 저저항 절연막, 상기 제 1 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 비트 플러그, 상기 비트 플러그와 접촉하고 및 상기 게이트 라인과 교차하는 비트 라인, 상기 제 2 소스/드레인 영역과 접촉하는 제 2 저 저항 절연막, 및 상기 제 2 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 배리드 콘택을 포함할 수 있다.
상기 비트 플러그와 비트 라인은 한 몸으로 형성될 수 있고 및 상기 제 1 저 저항 절연막은 상기 비트 플러그 및 상기 비트 라인과 접촉할 수 있다. 상기 제 1 저 저항 절연막은 상기 제 1 소스/드레인 영역의 표면에만 형성되고 및 상기 제 2 저 저항 절연막은 상기 제 2 소스/드레인 영역의 표면에만 형성될 수 있다. 랜딩 패드가 상기 배리드 콘택의 일 끝단에 한 몸으로 형성될 수 있고 및 일 측으로 연장될 수 있다. 상기 제 2 저 저항 절연막은 상기 배리드 콘택과 랜딩 패드에 접촉할 수 있다. 상기 제 2 저 저항 절연막은 상기 제 2 소스/드레인 영역의 표면에만 형성될 수 있다.
본 발명의 일 실시예에 의한 메모리 소자는 셀 영역과 주변 영역을 포함하는 기판, 상기 셀 영역에 위치하고, 및 제 1 소스/드레인 영역 및 제 2 소스 드레인 영역을 포함하는 셀 액티브 영역, 상기 제 1 소스 드레인 영역과 전기적으로 연결되는 비트 라인, 상기 제 2 소스 드레인 영역과 접촉하는 저 저항 절연막, 상기 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 배리드 콘택, 및 상기 주변 영역에 위치하고 및 주변 소스/드레인 영역 및 실리 사이드막을 포함할 수 있다.
상기 게이트 라인이 셀 액티브 영역과 교차하여 형성될 수 있고, 및 게이트 전극이 상기 주변 액티브 영역과 교차하여 형성될 수 있다. 소스/드레인 콘택이 상기 주변 영역의 상기 실리 사이드 막 및 주변 소스/드레인 영역과 접촉하면서 형성될 수 있다.
본 발명의 일 실시예에 의한 메모리 소자는 소스/드레인 영역을 포함하는 기판, 상기 소스 드레인 영역과 접촉하는 저 저항 절연막, 및 상기 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 기둥 형상의 콘택 전극을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예들에 의한 메모리 소자들은 금속 배리드 콘택 과 실리콘 기판 사이에 저 저항 절연막을 개재함으로써, 상기 금속 배리드 콘택과 실리콘 기판 사이의 쇼트키 배리어 장벽을 낮추는 Fermi level depinning 효과를 얻을 수 있다.
이러한 Fermi level depinning 효과에 의해 상기 실리콘 기판과 금속 배리드 콘택 사이의 콘택 저항이 낮아 질 수 있기 때문에, 불순물 농도를 늘리지 않아도 콘택 저항 특성이 개선될 수 있다. 따라서, 트랜지스터의 누설 전류를 최소 화 할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 메모라 소자의 셀 영역 및 주변 영을 개략적으로 도시한 평면도이다.
도 2a, 도 2b, 및 도 2c는 각각 도 1의 I-I', II-II', 및 III-III'을 따라 절단하여 개략적으로 도시한 종단면도들이다.
도 3a는 SBH(schottky barrier high)가 다른 MS(Metal-Insulator)접합들과 MIS 접합들의 노핑 농도에 따른 비저항률을 나타낸 그래프이다.
도 3b는 절연 물질층의 두께에 따른 컨택 저항률의 변화를 도시한 그래프이다.
도 3c는 본 발명에 따른 절연 물질층의 두께에 따른 MIS 접합의 콘택 저항 특성을 나타내는 그래프이다.
도 4a 및 도 4b는 각각 도 1의 I-I', II-II'를 따라 절단하여 개략적으로 도시한 종단면도 들이고, 및 도 4c는 도 1의 III-III'을 따라 절단하여 개략적으로 도시한 종단면도이다.
도 5a는 도 2a의 F1을 확대한 도면이고, 및 도 5b는 도 4a의 F2를 확대한 도면이다.
도 6a 및 도 6b는 도 2a의 F3를 확대한 도면들이고 및 배리드 콘택 구조체 및 제 1 스토리지 전극 사이에 랜딩 패드를 포함하는 구조를 도시한 도면이다.
도 6c는 배리드 콘택, 랜딩 패드, 및 제 1 스토리지 전극의 배치를 도시한 평면도이다.
도 7a 내지 도 11a, 도 7b 내지 도 11b, 및 도 8c 내지 도 11c는 각각 도 1의 I-I', II-II', 및 III-III'을 따라 절단한 종단면도들이다.
도 12a 내지 도 14a, 도 12b 내지 도 14b, 및 도 13c 내지 도 14c는 각각 도 1의 I-I', II-II', 및 III-III'을 따라 절단한 종단면도들이다.
도 15는 본 발명의 기술적 사상의 실시예들에 의한 메모리 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 16은 본 발명의 기술적 사상의 실시 예들에 의해 제조된 메모리 소자를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 17은 본 발명의 기술적 사상의 실시예들에 의해 제조된 메모리 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 "전면(front side)"과 "후면(back side)"는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, "전면"과 "후면"은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, "전면"이 "후면"이라고 해석될 수도 있고 "후면"이 "전면"으로 해석될 수도 있다. 따라서, "전면"을 "제1"이라고 표현하고 "후면"을 "제2"라고 표현할 수도 있고, "후면"을 "제1"로 표현하고 "전면"을 "제2"라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 "전면"과 "후면"이 혼용되지 않는다.
본 명세서에서 "가깝다(near)"라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자의 셀 영역 및 주변 영역을 개략적으로 도시한 평면도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100)는 기판(102), 게이트 라인 스택들(108), 비트 플러그들(114), 비트 라인 스택들(BLS), 배리드 콘택들(138), 제 1 스토리지 전극들(154), 주변 게이트 전극 스택들(PGS), 소스/드레인 콘택들(146)을 포함할 수 있다.
상기 기판(102)은 셀 영역(CA)과 주변 영역(PA)을 포함할 수 있다. 상기 기판(102)은 실리콘 기판, 실리콘 게르마늄 기판을 포함할 수 있다. 상기 셀 영역(CA)은 바 형태의 액티브 영역들(AA), 및 상기 액티브 영역들(AA)사이를 분리하는 소자 분리 영역(DI)을 포함할 수 있다. 상기 주변 영역들(PA) 또한, 주변 액티브 영역들(PAA) 및 주변 소자 분리 영역(PDI)을 포함할 수 있다.
상기 셀 영역(CA)에서, 게이트 라인 스택들(108)은 상기 액티브 영역들(AA) 및 소자 분리 영역(DI)을 지나 제 1 방향으로 연장되고 및 상기 제 1 방향과 수직한 제 2 방향으로 이격될 수 있다. 상기 비트 라인들(BLS)은 상기 제 2 방향으로 연장되고, 및 상기 제 1 방향으로 이격될 수 있다. 상기 게이트 라인 스택들(108)은 상기 기판(101)에 매립될 수 있다. 상기 비트 라인 스택들(BLS)은 상기 비트 플러그(114)와 전기적으로 연결될 수 있다. 상기 비트 라인 스택들(BLS) 및 상기 비트 플러그(114)는 별도로 형성될 수도 있고, 및 한 몸으로 형성될 수도 있다. 상기 배리드 콘택들(138)은 상기 비트 라인 스택들(BLS)및 이와 교차하는 게이트 라인 스택들(108)이 동시에 공유 하는 영역들에 형성될 수 있다. 상기 배리드 콘택들(138)은 평면적으로 사각 형상 일 수 있다.
상기 주변 영역(PA)에서, 상기 주변 게이트 전극 스택들(PGS)은 상기 주변 액티브 영역들(PAA)과 교차하여 형성될 수 있고 및 상기 주변 게이트 전극 스택(PGS)와 접촉하지 않는 주변 액티브 영역(PAA)에 상기 소스/드레인 콘택들(146)이 형성될 수 있다. 상기 소스/드레인 콘택들(146)과 접촉하는 상기 주변 액티브 영역(PAA)은 불순물이 도핑된 주변 소스/드레인 영역일(PSD) 수 있다. 실리 사이드막(142)이 상기 주변 소스/드레인 영역(PSD)에 더 형성될 수 있다. 상기 주변 게이트 전극 스택들(PGS), 주변 소스/드레인 영역들(PSD)을 포함하는 주변 액티브 영역(PAA), 및 소스/드레인 콘택들(146)은 스위칭 소자를 구성할 수 있다.
전술한 바와 같은 메모리 소자(100a)는 고 집적화됨에 따라 특히, 폴리 실리콘으로 형성된 구성들에서 많은 불량들이 발생할 수 있다. 예를 들어, 상기 배리드 콘택(138)은 불순물이 포함된 폴리 실리콘을 포함할 수 있으며, 상기 배리드 콘택들(138)의 크기가 미세화 됨에 따라 씸(seam) 불량, 폴리 보이드(Poly void), 및 불순물의 농도 부족 현상 등이 발생할 수 있다. 따라서, 이러한 현상들은 이하 설명될 실시예들에 의해 극복될 수 있다.
이하, 도 2a 내지 도 2c를 참조하여, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자를 설명한다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자의 구성을 개략적으로 도시한 종 단면도들 이다. 도 2a, 도 2b, 및 도 2c는 각각 도 1의 I-I', II-II', 및 III-III'을 따라 절단하여 개략적으로 도시한 종단면도들이다.
도 2a, 도 2b, 도 2c, 및 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100a)는 셀 영역(CA)과 주변 영역(PA)을 포함하는 기판(102), 셀 영역(CA)에 형성된 게이트 라인 스택들(108), 비트 플러그들(114), 비트 라인 스택들(BLS), 저 저항 절연막(134), 배리드 콘택들(138), 상기 배리드 콘택(138)과 접촉하는 스토리지 커패시터들(SC)을 포함할 수 있고 및 상기 주변 영역(PA)에 형성된 주변 게이트 전극 스택들(PGS) 및 소스/드레인 콘택들(PSD)을 포함할 수 있다.
상기 셀 영역(CA)은 액티브 영역(AA) 및 액티브 영역(AA)의 경계를 규정하는 소자 분리 영역(DI)을 포함할 수 있다. 상기 소자 분리 영역(DI)에 기판(102)의 표면이 리세스된 트렌치들(T) 및 상기 트렌치들(T)을 채우는 소자 분리막(106)이 형성될 수 있다. 예를 들어, 상기 액티브 영역(AA)은 일 방향으로 연장된 바 형태 일 수 있고, 및 바 형태의 액티브 영역(AA)들은 일정한 기울기를 가지고 셀 영역(CA)에 배치될 수 있다. 예를 들어, 상기 액티브 영역(AA)은 중심에 위치한 제 1 소스/드레인 영역(SD1) 및 제 1 소스/드레인 영역(SD1)의 일측 및 타측에 위치한 제 2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 기판(102)은 실리콘 기판, 및 실리콘 게르마늄 기판을 포함할 수 있다. 상기 소자 분리막(106)은 실리콘 산화물(SiO2)을 포함할 수 있다.
상기 소자 분리 영역(DI) 및 액티브 영역(AA)에 걸쳐 게이트 트렌치들(GT)이 형성될 수 있다. 이때, 상기 게이트 트렌치들(GT)의 깊이는 소자 분리 영역(DI)과 액티브 영역(AA)에서 다르게 형성될 수 있다. 예를 들어, 상기 게이트 트렌치들(GT)의 깊이는 액티브 영역(AA) 보다는 소자 분리 영역(DI)에서 더 깊을 수 있다.
이웃 하는 상기 게이트 라인 스택들(108)은 상기 바 형태의 임의의 액티브영역(AA)과 교차할 수 있다. 상기 게이트 라인 스택(108)과 교차하지 않는 액티브 영역(AA)의 나머지 부분들은 상기 제 1 소스/드레인 영역(SD1) 및 상기 제 2 소스/드레인 영역들(SD2)일 수 있다. 상기 제 1 소스/드레인 영역(SD1)은 상기 게이트 라인 스택들(108)사이에 위치할 수 있고, 및 나머지 영역들에 각각 제 2 소스/드레인 영역들(SD2)이 위치할 수 있다. 상기 제 2 소스/드레인 영역들(SD1)은 상기 제 1 소스/드레인 영역들(SD2)에 비해 저 농도로 도핑된 불순물을 포함할 수 있다. 불순물을 저 농도로 도핑하는 것은 누설전류를 줄이기 위한 목적이 있다. 예를 들어, 상기 불순물은 n형 불순물일 수 있다.
상기 게이트 라인 스택들(108)은 상기 게이트 트렌치(GT)의 내벽을 순차 덮는 게이트 절연막(108a), 상기 게이트 절연막(108a)과 접촉하면서 상기 게이트 트렌치(GT)의 일부를 채우는 게이트 라인(108b), 상기 게이트 라인(108b)의 상부에 형성되고, 및 상기 게이트 트렌치(GT)의 나머지를 채우는 게이트 캡핑막(108c)을 포함할 수 있다. 상기 게이트 라인들(108b)은 상기 게이트 트렌치들(GT)의 1/2 이하를 채울 수 있다. 바람직하게는 상기 게이트 절연막(108a)의 상면은 상기 게이트 캡핑막(108c)의 상면과 동일 레벨일 수 있다.
상기 게이트 라인(108b)의 표면은 상기 게이트 배리어(108b)의 표면과 동일한 레벨일 수 있다. 상기 게이트 캡핑막(108d)의 표면은 상기 액티브 영역(AA) 및 소자 분리막(106)의 표면과 동일 레벨일 수 있다. 상기 게이트 절연막(108a)은 실리콘 산화물(SiO2)또는 이리듐 옥사이드(Y2O3), 하프늄 옥사이드(HfO2)와 같은 고유전 상수를 가지는 절연물질들을 포함할 수 있다. 상기 게이트 라인(108b)은 텅스텐(W)과 같은 도전성 물질을 포함할 수 있다. 상기 게이트 캡핑층(118c)은 실리콘 질화물(SiNx)과 같은 절연물질을 포함할 수 있다.
상기 비트 라인 스택들(BLS)은 순차 적층된 비트 라인 배리어막(118), 비트 라인(120), 및 비트 라인 캡핑막(122)을 포함할 수 있다. 상기 비트라인 배리어막(118), 비트 라인(120), 및 비트라인 캡핑막(122)의 측면을 덮는 비트 라인 측벽 스페이서(126)가 더 형성될 수 있다. 상기 주변 영역(PA)에는 주변 게이트 전극 스택들(PGS)이 형성될 수 있다. 상기 주변 게이트 전극 스택들(PGS)은 각각 게이트 절연막(116a), 제 1 게이트(116b), 게이트 배리어막(116c), 제 2 게이트(116d), 및 게이트 캡핑막(116e)을 포함할 수 있다. 상기 주변 게이트 전극 스택들(PGS)의 측면들을 덮는 주변 게이트 전극 측벽 스페이서(116f)가 더 형성될 수 있다. 보호막(116g)이 상기 주변 게이트 전극 측벽 스페이서(116f)를 덮을 수 있다.
소스/드레인 콘택홀(140)이 상기 보호막(116g)을 관통하여 형성될 수 있고, 및 상기 소스/드레인 콘택홀(140)의 바닥면은 상기 기판(102)의 표면일 수 있다. 상기 소스/드레인 콘택홀(140)의 바닥면은 불순물이 주변 소스/드레인 영역(PSD)을 포함할 수 있다. 상기 주변 소스/드레인 영역(PSD)은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 실리 사이드막(142)이 상기 주변 소스/드레인 영역(PSD)에 형성될 수 있고, 및 상기 주변 소스/드레인 영역(PSD)의 불순물과 동일한 타입의 불순물을 포함할 수 있다. 상기 소스/드레인 콘택들(146)은 상기 주변 소스/드레인 영역(PSD)들과 접촉하면서, 상기 소스/드레인 콘택홀(140)을 채울 수 있다.
상기 비트 라인 배리어막(118a) 및 게이트 전극 배리어막(116c)은 티타늄(Ti), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN) 또는 기타 배리어 금속을 포함할 수 있다. 상기 비트 라인(120) 및 제 2 게이트(116d)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni)을 포함할 수 있고, 상기 비트 라인 캡핑막(122)및 게이트 전극 캡핑막(116f)은 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 비트 라인 측벽 스페이서(126) 및 상기 주변 게이트 전극 측벽 스페이서(116f)는 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 주변 게이트 전극 스택(PSG)은 상기 비트 플러그(114) 및 비트 라인 스택(BLS)과 동일한 공정을 공유할 수 있거나, 별도의 공정으로 형성될 수 있다. 예를 들어, 상기 비트 라인 측벽 스페이서(126)와 상기 주변 게이트 전극 측벽 스페이서(116f)는 별도의 공정으로 형성될 수 있다.
상기 비트 라인 스택들(BLS)의 하부에 제 1 층간 절연막(110)이 형성될 수 있다. 비트 플러그들(114)이 상기 제 1 층간 절연막(110)을 관통하고 및 상기 제 1 소스/드레인 영역(SD1)의 리세스된 표면과 접촉될 수 있다. 상기 비트 플러그들(114)은 제 1 소스/드레인 영역(SD1)과 물리적-전기적으로 연결되고 및 상기 비트 라인 스택들(BLS)과 물리적-전기적으로 연결될 수 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화물(SiO2)을 포함할 수 있고, 및 상기 비트 플러그(114)는 폴리 실리콘, 금속, 금속 실리사이드 같은 도전성 물질을 포함할 수 있다.
상기 제 2 소스 드레인 영역(SD2)의 표면을 노출하는 배리드 콘택홀들(132)이 형성될 수 있다. 상기 배리드 콘택홀들(132)의 내벽은 상기 비트 라인 측벽 스페이서(126)의 측면일 수 있다. 상기 저 저항 절연막(134)은 상기 제 2 소스/드레인 영역(SD2)의 표면 및 상기 배리드 콘택홀(132)의 내벽을 따라 컨포멀하게 형성될 수 있다. 상기 배리드 콘택(138)은 상기 저 저항 절연막(134)과 접촉하면서 상기 배리드 콘택홀(132)을 채울 수 있다. 배리드 콘택 배리어막(136)이 상기 저 저항 절연막(134) 및 상기 배리드 콘택(138)사이에 개재 될 수 있다.
상기 저 저항 절연막(134)이 실리콘 기판(102)과 배리드 콘택(138) 사이에 사용됨으로써, 상기 배리드 콘택(138)은 도전성 금속 물질로 형성될 수 있다. 상기 배리드 콘택(138)을 도전성 금속으로 사용하게 되면, 집적도가 높은 반도체 소자들에 포함되는 배리드 콘택들(138)을 폴리 실리콘으로 형성하여 발생하는 문제들이 최소화 될 수 있다.
상세히는, 종래에는 상기 배리드 콘택(138)으로 폴리 실리콘을 사용하였다. 그러나, 반도체 소자의 집적도가 높아 짐에 따라, 상기 배리드 콘택(138)의 크기가 더욱 미세화 되고, 이로 인해 폴리 보이드, 씸(seam)불량, 폴리 실리콘 내에 포함되는 불순물 농도의 부족에 의한 schottky contact 특성 등이 나타났다. 이를 해결하기 위해, 상기 배리드 콘택(138)을 실리콘 대신 금속 물질로 형성하게 되면 위의 현상들이 발생하지 않으나, 금속 물질층과 실리콘 기판(102) 사이의 쇼트키 장벽(schottky barrier)에 의해 소자의 문턱전압이 높아지는 Fermi level pinning 현상이 발생하게 된다. 이를 해결하기 상기 제 2 소스/드레인 영역(SD2)의 도핑 농도를 증가 시키면 누설 전류가 증가하게 된다. 하지만, 본 발명의 기술적 사상에 따라 실리콘 기판(102)과 금속 배리드 콘택 사이에 실리콘 기판과의 conduction band offset이 작은 저 저항 절연 물질층(저 저항 절연막)이 개재되면, 상기 실리콘 기판(102)과 배리드 콘택(138) 사이에 Fermi level depinning 현상이 발생하게 된다. 즉, 실리콘 기판(102)과 배리드 콘택(138)사이의 쇼트키 배리어 장벽이 낮아 지는 효과를 얻을 수 있다. 달리 표현하면 실리콘 기판(102)과 배리드 콘택(138)사이의 콘택 저항이 개선될 수 있다. 이러한 특성을 이용하여, 도 2a 내지 도 2c의 상기 실리콘 기판(102)의 제 2 소스/드레인 영역(SD2)과 상기 배리드 콘택(BC)사이에 conduction band offset이 작은 저 저항 절연막(134)을 사용함으로써, 상기 배리드 콘택막(138)을 도전성 금속 물질로 사용할 수 있게 된다. 따라서, 배리드 콘택을 폴리 실리콘으로 형성하였을 경우 나타나는 위의 현상들을 해결할 수 있다. 또한, 도핑 농도를 증가시키지 않아도 콘택 저항 특성이 개선될 수 있으므로, 누설 전류를 줄일 수 있다. 이때, 상기 저 저항 절연막(134)의 두께는 저항에 문제가 되지 않는 수준이어야 한다. 예를 들어, 상기 저 저항 절연막(134)은 모노 레이어(mono layer) 수준의 두께로 형성될 수 있다.
상기 저 저항 절연막(134)은 산화 티타늄(TiO2), 산화 탄탈룸(Ta2O5), 및 징크 옥사이드(ZnO)을 포함할 수 있다. 상기 배리드 콘택 배리어막 (136)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루데늄(Ru), 루데늄 질화물(RuN), 텅스텐 질화물(WN) 같은 배리어 금속을 포함할 수 있다. 상기 배리드 콘택(138)은 질화 티타늄(TiN)을 포함하는 도전성 금속 물질을 포함할 수 있다. 도전성 금속 물질은 텅스텐(W)을 포함할 수 있다.
본 발명의 일 실시예에 의한 메모리 소자(100a)는 스토리지 커패시터들을 더 포함할 수 있다. 상기 스토리지 커패시터(SC)는 예를 들어 필러 형태(pillar type)일 수 있다. 상기 스토리지 커패시터(SC)는 제 1 스토리지 전극(154), 유전막(156), 및 제 2 스토리지 전극(158)을 포함할 수 있다. 상기 제 1 스토리지 전극(154)은 상기 스토리지 콘택홀(152)을 통해 상기 배리드 콘택 구조체(BCS) 및 상기 저 저항 절연막(134)과 전기적으로 연결될 수 있다.
식각 저지막(148)이 상기 배리드 콘택(154), 비트 라인 측벽 스페이서(126), 및 비트 라인 캡핑막(122)의 상면들에 걸쳐 형성될 수 있다. 상기 제 1 스토리지 전극(154)은 상기 식각 저지막(148)을 관통하고 및 상기 배리드 콘택(138)의 표면과 접촉할 수 있다. 상기 제 1 스토리지 전극(154)은 상기 식각 저지막(148)의 상면으로부터 돌출할 수 있다.
상기 제 1 스토리지 전극(154)은 불순물이 포함된 폴리 실리콘, 도전성 금속, 및 도전성 금속 화합물을 포함할 수 있다. 상기 유전막(156)은 유전 상수가 높은 물질은 ZrO, LaO, HfO, NbO, TaO, TiO, SrTiO, 및 SrTaO을 포함할 수 있다. 상기 제 2 스토리지 전극(158)은 도전성 금속, 및 도전성 금속 화합물을 포함할 수 있다. 상기 식각 저지막(148)은 실리콘 질화물을 포함할 수 있다.
이하, 도 3a, 도 3b, 및 도 3c를 참조하여, 본 발명의 기술적 사상에 따른 저 저항 절연막을 포함하는 MIS(Metal-Insulator-Semiconductor)접합의 물리적 특성을 알아 본다. 이하, 반도체는 "실리콘 기판"으로 이해 될 수 있고, 절연층(insulator)은 앞서 언급한 "저 저항 절연막"으로 이해 될 수 있고, 및 금속은 "배리드 콘택"으로 이해 될 수 있다.
도 3a는 SBH(schottky barrier high)가 다른 MS(Metal-Insulator)접합들과 MIS 접합들의 노핑 농도에 따른 비저항률을 나타낸 그래프이다. 그래프의 X축은 노핑 농도를 나타내고, 그래프의 Y축은 비 저항률을 나타낸다. 시료는 서로 다른 레벨의 SBH(.5EeV, 0.6eV, 0.7eV, 0.8eV)을 가지는 4 종류의 MS접합과 서로 다른 레벨의 SBH(.5EeV, 0.6eV, 0.7eV, 0.8eV)를 가지는 4 종류 MIS 접합들이다. 도핑 농도는 반도체에 포함되는 불순물의 농도로 이해 될 수 있다. 이때, 저항률은 콘택 저항율로 이해 될 수 있다.
도 3a를 참조하면, MS 접합들 및 MIS 접합들 모두 도핑 농도가 증가할수록 저항률은 낮아지는 경향을 보인다. 그러나, 동일한 도핑 농도에서 MIS 시료들과 MS 시료들을 비교하였을 경우, MS시료들에 비해 MIS 시료들의 저항률이 더 낮은 경향을 보임을 알 수 있다. 특히, 동일한 도핑 농도에서, MIS 시료들을 비교하였을 경우, SBH가 낮은 접합 일수록 저항 값이 1-order정도 낮은 값을 보임을 알 수 있다. 이때, SBH는 절연 물질층이 반도체층과 onduction band offset이 작은 값을 가질수록 더 낮을 수 있다.
위의 경향을 통해, MS 접합에 비해 금속과 반도체 접합에 상기 반도체와 onduction band offset이 작은 저 저항 절연막이 개재된 MIS접합의 저항률이 작음을 알 수 있다. 이러한 특성을 이용하면, MIS접합은 MS접합과 비교하여 도핑 농도를 증가시키지 않아도 기존과 동일한 콘택 저항값을 가질 수 있음을 알 수 있다. 즉, MS접합에 비해 콘택 저항 특성이 개선될 수 있다. 따라서, 누설 전류 특성이 개선될 수 있다. 이때, 절연 물질층의 두께는 앞서 언급한 바와 같이, 저항에 문제가 되지 않는 수준이어야 한다. 이에 대해, 이하 설명한다.
도 3b는 절연 물질층의 두께에 따른 컨택 저항률의 변화를 도시한 그래프이다. X축은 절연물질층의 두께의 변화를 나타내고, 및 Y축은 콘택 저항률의 변화를 나타낸다.
도 3b를 참조하면, MIS 접합의 컨택 저항은 절연 물질층의 두께에 따라 변할 수 있지만, 일정 두께 이하에서 상기 절연 물질층의 두께가 변하여도 MIS 접합의 컨택 저항은 급격한 특성을 보이지 않아야 한다. 이를 위해, 상기 절연 물질층은 터널링 저항의 변화가 급격하지 않은 두께로 형성되어야 한다.
따라서, 상기 절연 물질층의 두께는 MIS 접합의 컨택 저항에 문제가 되지 않는 수준 이어야 한다. 즉, 절연 물질층의 두께를 일정 두께 이상으로 형성되지 않는한 Fermi level depinning 효과에 의해 K가 지시하는 점선과 같이 MIS 접합의 컨택 저항은 낮아지는 효과를 얻을 수 있다. 이러한 특징을 가지는 본 발명에 따른 절연 물질은 티타늄 옥사이드(TiO2), 탄탈룸 옥사이드(Ta2O5), 및 징크 옥사이드(ZnO)를 포함할 수 있다.
이하, 전술한 절연 물질들의 두께에 따른 MIS 접합의 컨택 저항 특성을 이하 도 3c 를 참조하여 설명한다.
도 3c는 본 발명에 따른 절연 물질층의 두께에 따른 MIS 접합의 콘택 저항 특성을 나타내는 그래프이다.
도 3c를 참조하면, 상기 절연 물질들(티타늄 옥사이드(TiO2), 탄탈룸 옥사이드(Ta2O5), 및 징크 옥사이드(ZnO))의 막 두께는 반도체와 금속사이의 콘택 저항에 영향을 미치지 않을 정도의 두께로 제한될 수 있다. 실제, 절연 물질을 포함하는 MIS접합의 콘택 저항이 IE-07이하일 경우, MIS 접합에 이득이 있다.
도시한 바와같이, 티타늄 옥사이드(TiO2), 탄탈룸 옥사이드(Ta2O5), 및 징크 옥사이드(ZnO)는, 일정 두께 이하에서 예를 들면, 2nm 이하에서, 절연막의 두께가 변화함에도 불구하고 컨택 저항이 IE-07 이하를 유지하고 있음을 알 수 있다. 따라서, 도 2a내지 도 2c를 참조하여 설명한 저 저항 절연막을 전술한 절연물질들을 이용하여 전술한 콘택 저항 값을 유지하는 두께로 형성하게 되면, MIS 접합의 콘택 저항을 낮출 수 있다.
상기 MIS 접합은 전술한 도 1의 실리콘 기판과 배리드 콘택에 적용할 수도 있고, 및 이하 실시예와 같이, 비트 플러그에도 적용할 수 있다. 이에 대해, 이하 도 4a 내지 도 4c를 참조하여 설명한다.
도 4a 및 도 4b는 각각 도 1의 I-I', II-II'를 따라 절단하여 개략적으로 도시한 종단면도들이고, 및 도 4c는 도 1의 III-III'를 따라 절단하여 개략적으로 도시한 종단면도이다.
도 4a, 도 4b, 및 도 4c를 참조하면, 본 발의 기술적 사상의 일 실시예에 의한 메모리 소자(100b)는 셀 영역(CA)과 주변 영역(PA)을 포함하는 기판(102), 셀 영역(CA)에 형성된 게이트 라인 스택들(108), 제 1 저 저항 절연막(160a), 비트 플러그 구조체들(BPS), 제 2 저 저항 절연막(160b), 비트 라인 스택들(BLS), 배리드 콘택 구조체들(BCS), 및 스토리지 커패시터들(SC)을 포함할 수 있고 및 상기 주변 영역(PA)에 형성된 주변 게이트 전극 스택들(PGS)및 소스/드레인 콘택들(146)을 포함할 수 있다.
상기 셀 영역(CA)은 액티브 영역(AA) 및 소자 분리 영역(DI)을 포함할 수 있다. 상기 소자 분리 영역(DI)에 기판(102)의 표면이 리세스된 트렌치들(T), 상기 트렌치들(T)의 내벽을 덮는 트렌치 라이너들(104) 및 상기 트렌치들(T)을 채우는 소자 분리막(106)이 형성될 수 있다. 예를 들어, 상기 액티브 영역(AA)은 일 방향으로 연장된 바 형태 일 수 있고, 및 바 형태의 액티브 영역(AA)들은 일정한 기울기를 가지고 셀 영역(CA)에 배치될 수 있다. 예를 들어, 상기 제 1 소스/드레인 영역(SD1)이 상기 액티브 영역(AA)의 중심에 형성될 수 있고 및 제 2 소스/드레인 영역들(SD2)이 상기 액티브 영역(AA)의 일 끝단과 타 끝단에 형성될 수 있다.
상기 소자 분리 영역(DI) 및 액티브 영역(AA)에 걸쳐 게이트 트렌치들(GT)이 형성될 수 있다. 상기 게이트 트렌치들(GT)에 게이트 라인 스택들(108)이 채워질 수 있다. 이웃 하는 상기 게이트 라인 스택들(108)은 상기 바 형태의 임의의 액티브 영역(AA)과 교차할 수 있다. 상기 제 1 소스/드레인 영역들(SD1)은 상기 제 2 소스/드레인 영역들(SD2)에 비해 고 농도로 도핑된 불순물을 포함할 수 있다. 예를 들어, 상기 불순물은 n형 불순물일 수 있다.
상기 게이트 라인 스택들(108)은 상기 게이트 트렌치(GT)의 내벽을 순차 덮는 게이트 절연막(108a), 게이트 절연막(108a)과 접촉하면서 상기 게이트 트렌치(GT)의 일부를 채우는 게이트 라인(108b), 상기 게이트 라인(108b)의 상부에 형성되고, 및 상기 게이트 트렌치(GT)의 나머지를 채우는 게이트 캡핑막(108c)을 포함할 수 있다.
상기 비트 라인 스택(BLS)은 상기 비트 플러그 스택(BPS)과 한 몸으로 형성될 수 있다. 제 1 층간 절연막(110)이 상기 비트 라인 스택(BLS)의 하부에 형성될 수 있다. 상기 제 1 저 저항 절연막(160a)은 상기 제 1 소스/드레인 영역(SD1)의 리세스된 표면 및 상기 제 1 층간 절연막(110)의 표면을 따라 형성될 수 있다. 상기 비트 라인 스택 (BLS)및 비트 플러그 스택(BPS)은 상기 제 1 저 저항 절연막(160a)의 표면에 형성될 수 있다.
상기 비트 라인 스택들(BLS)은 순차 적층된 비트라인 배리어막(162b), 비트 라인(164b), 및 비트 라인 캡핑막(122)을 포함할 수 있다. 상기 비트 플러그 배리어막(162a) 및 상기 비트 라인 배리어막(162b)은 한몸으로 형성될 수 있다. 상기 비트 플러그(164a) 및 비트 라인들(164b)은 한몸으로 형성될 수 있다. 비트 라인 측벽 스페이서(126)가 상기 비트 라인 스택(BLS)의 측벽에 형성될 수 있다.
상기 제 2 소스 드레인 영역(SD2)의 표면을 노출하는 배리드 콘택홀들(132)이 형성될 수 있다. 상기 배리드 콘택홀들(132)의 내벽은 상기 비트 라인 측벽 스페이서(126)의 측면일 수 있다. 상기 제 2 저 저항 절연막(160b)은 상기 제 2 소스/드레인 영역(SD2)의 표면 및 상기 배리드 콘택홀(132)의 내벽을 따라 컨포멀하게 형성될 수 있다. 상기 배리드 콘택(138)은 상기 제 2 저 저항 절연막(134)과 접촉하면서 상기 배리드 콘택홀(132)을 채울 수 있다. 배리드 콘택 배리어막(136)이 상기 제 2 저 저항 절연막(160b) 및 상기 배리드 콘택(138)사이에 개재 될 수 있다.
상기 주변 게이트 전극 스택들(PGS)은 게이트 절연막(166a), 제 1 게이트 배리어막(166b), 제 2 게이트 배리어막(166c), 게이트 전극(166d), 및 게이트 캡핑막(166e)을 포함할 수 있다. 상기 주변 게이트 전극 측벽 스페이서(166f)가 상기 주변 게이트 전극 스택들(PGS)의 측면에 형성될 수 있다. 보호막(166g)이 상기 주변 게이트 전극 스택들(PSG)을 덮을 수 있다. 소스/드레인 콘택홀(140)이 상기 보호막(166g)을 관통하여 형성될 수 있다. 상기 소스/드레인 콘택홀(140)의 바닥면은 상기 기판(102)의 표면일 수 있다. 상기 기판(102)의 표면은 불순물이 도핑된 주변 소스/드레인 영역들(PSD)을 포함할 수 있다. 상기 소스/드레인 콘택들(146)은 상기 주변 소스/드레인 영역(PSD)들과 접촉할 수 있다. 실리 사이드막(142)이 상기 주변 소스/드레인 영역들(PSD)과 상기 소스/드레인 콘택들(146)사이에 형성될 수 있다. 상기 소스/드레인 콘택(146) 및 상기 주변 소스/드레인 영역(PSD)과의 사이에 소스/드레인 콘택 배리어막(144)이 더 형성될 수 있다.
상기 제 1 저 저항 절연막(160a), 제 2 저 저항 절연막(160b), 및 제 1 게이트 배리어막(166b)은 티타늄(TiO2), 산화 탄탈룸(Ta2O5), 및 징크 옥사이드(ZnO)를 포함할 수 있다. 상기 비트 플러그 배리어막(162a), 비트 라인 배리어막(162b), 제 2 게이트 배리어막(166c)은 티타늄(Ti), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN) 또는 기타 배리어 금속을 포함할 수 있다. 상기 비트 플러그(164a), 비트 라인(164b), 및 주변 게이트 전극(166d)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni)을 포함할 수 있다. 상기 비트 라인 캡핑막(122)및 주변 게이트 전극 캡핑막(166e)은 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 비트 라인 측벽 스페이서(126)및 상기 주변 게이트 전극 측벽 스페이서(166f)는 실리콘 질화물(SiNx)을 포함할 수 있다.
본 발명의 메모리 소자(100b)는 스토리지 커패시터들을 더 포함할 수 있다. 상기 스토리지 커패시터(SC)는 예를 들어 필러 형태(pillar type)일 수 있다. 상기 스토리지 커패시터(SC)는 제 1 스토리지 전극(154), 유전막(156), 및 제 2 스토리지 전극(158)을 포함할 수 있다. 상기 제 1 스토리지 전극(154)은 상기 스토리지 콘택홀(152)을 통해 상기 배리드 콘택 구조체(BCS) 및 상기 저 저항 절연막(134)과 전기적으로 연결될 수 있다.
식각 저지막(148)이 상기 배리드 콘택(154), 비트 라인 측벽 스페이서(126), 및 비트 라인 캡핑막(122)의 상면들에 걸쳐 형성될 수 있다. 상기 제 1 스토리지 전극(154)은 상기 식각 저지막(148)을 관통하고 및 상기 배리드 콘택(138)의 표면과 접촉할 수 있다. 상기 제 1 스토리지 전극(154)은 상기 식각 저지막(148)의 상면으로부터 돌출할 수 있다.
전술한 실시예들에서 설명된 저 저항 절연막은 제 1 및 제 2 소스 드레인 영역(SD1, SD2)의 표면과 상기 배리드 콘택(138) 또는 비트 플러그(164a)의 바닥면 사이에 한정되어 형성될 수도 있다. 이에 대해, 이하 도 5a 내지 도 5c를 참조하여 설명한다.
도 5a는 도 2a의 F1를 확대한 도면이고, 및 도 5b는 도 4a의 F2를 확대한 도면이다. 도 5a및 도 5b를 참조하여, 전술한 저 저항 절연막의 다른 형태를 설명한다.
도 5a를 참조하면, 상기 도 2a 및 도 2b의 저 저항 절연막(134)및 상기 도 4a 및 도 4b의 제 2 저 저항 절연막(160b)은 배리드 콘택홀(132)을 통해 노출된 기판(102)의 표면에 한정적으로 형성될 수 있다. 예를 들어, 상기 배리드 콘택의 바닥면과 상기 제 2 소스 드레인 영역(SD2) 사이에 한정적으로 형성될 수 있다.
도 5b를 참조하면, 상기 도 4a 및 도 4b의 제 1 저 저항 절연막(160a)은 제 1 소스/드레인 영역(SD1)의 표면에 한정적으로 형성될 수 있다. 이와 같은 경우, 도 4c를 참조하면, 상기 주변 영역(PA)에 형성된 주변 게이트 전극 스택들(PGS)의 제 1 게이트 배리어막(166b)이 생략될 수 있다.
전술한 실시예에서, 상기 배리드 콘택(138)과 상기 스토리지 커패시터(SC) 사이에 랜딩 패드가 더 개재될 수 있다. 이에 대해, 이하 도 6a 내지 도 6c를 참조하여 설명한다.
도 6a 및 도 6b는 도 2a의 F3를 확대한 단면도들이고 및 배리드 콘택 및 제 1 스토리지 전극 사이에 랜딩 패드를 포함하는 구조를 도시한 도면이다. 도 6c는 랜딩 패드와 제 1 스토리지 전극의 배치를 도시한 평면도이다.
도 6a 및 도 6b를 참조하면, 제 1 스토리지 전극(154)과 배리드 콘택(138) 사이에 랜딩 패드(LP)를 더 포함할 수 있다. 상기 랜딩 패드는 상기 배리드 콘택(138)과 한 몸으로 형성될 수 있다. 상기 랜딩 패드(LP)는 및 상기 배리드 콘택(138)의 저 저항 절연막(134)이 형성될 수 있다. 랜딩 패드 배리어막(LPB)이 상기 랜딩 패드(LP) 및 상기 저 저항 절연막(134) 사이에 더 형성될 수 있다. 별도의 층간 절연막(IL)이 상기 랜딩 패드(LP)를 감싸면서 형성될 수 있다.
다른 예로, 도 6b를 참조하면, 상기 저 저항 절연막(134)은 생략될 수 도 있다. 상세히는, 상기 저 저항 절연막(134)은 도 5a에 도시된 바와 같이, 상기 배리드 콘택(138)의 바닥면과 상기 제 2 소스/드레인 영역(SD2) 사이에 한정적으로 형성될 수 있다.
도 6c를 참조하면, 상기 랜딩 패드(LP)는 상기 제 1 스토리지 전극(154)과 상기 배리드 콘택(138)을 전기적으로 연결하기 위한 중간 전극으로 사용될 수 있다. 상기 랜딩 패드(LP)에 의해 상기 제 1 스토리지 전극(154)은 상기 배리드 콘택(138)과 이심을 가지고 형성될 수 도 있다. 상세히는, 상기 배리드 콘택(138)을 중심으로 상기 랜딩 패드(LP)의 일 측이 일 방향으로 연장될 수도 있다. 상기 랜딩 패드(LP)에 의해 제 1 스토리지 전극(154)과 상기 배리드 콘택 구조체(BCS)의 중심이 어긋나게 배치될 수 도 있다. 상기 랜딩 패드(LP)에 상기 저 저항 절연막(134, 160b)이 형성될 경우, 상기 저 저항 절연막(134, 160b)은 상기 랜딩 패드(LP)의 형태에 따라 상기 랜딩 패드(LP)와 수직 정렬될 수 있다.
이하, 공정 단면도들을 참조하여, 본 발명의 기술적 사상의 일 실시예들에 의한 메모리 소자의 제조 방법들을 설명한다. 이때, 주변 영역에 형성되는 스위칭 트랜지스터를 형성하는 공정은 설명의 편의상 간략히 설명하도록 한다.
도 7a 내지 도 11a, 도 7b 내지 도 11b, 및 도 8c 내지 도 11c, 는 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자의 제조방법을 공정 순서에 따라 도시한 종 단면도들이다. 도 7a 내지 도 11a, 도 7b 내지 도 11b는 각각 도 1a의 I-I', II-II'를 따라 절단한 종단면도들이고, 및 상기 도 7c 내지 도 11c는 도 1의 III-III'를 따라 절단한 종단면도이다.
도 7a, 도 7b, 및 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100a)의 제조방법은 기판(102)에 트렌치들(T), 소자 분리막(106), 게이트 트렌치(GT), 및 게이트 라인 스택(108)를 형성하는 것을 포함할 수 있다.
상기 기판(102)은 셀 영역(CA) 및 셀 영역의 주변에 위치한 주변 영역(PA)을 포함할 수 있다. 상기 셀 영역(CA)은 셀 액티브 영역(AA) 및 소자 분리 영역(DI)을 포함할 수 있고 및 상기 주변 영역(PA)은 주변 액티브 영역(PAA) 및 소자 분리 영역(DI)을 포함할 수 있다. 상기 트렌치(T)는 상기 소자 분리 영역(DI)에 대응하는 기판(102)의 표면을 리세스 하여 형성될 수 있다. 상기 소자 분리막(106)은 상기 트랜치(T)를 채울 수 있다. 따라서, 상기 소자 분리막(106)이 상기 셀 액티브 영역들(AA) 및 주변 액티브 영역들(PAA)의 형상을 한정할 수 있다. 상기 셀 액티브 영역(AA)들은 일 방향으로 연장된 바 형태 일 수 있다. 상기 바 형태의 셀 액티브 영역들(AA)은 디자인 룰(design rule)에 따라 일정하게 배열될 수 있다.
상기 게이트 트렌치들(GT)은 기판(102)의 제 1 방향으로 연장될 수 있다. 상기 게이트 트렌치들(GT)은 상기 제 1 방향과 수직한 기판(102)의 제 2 방향으로 이격될 수 있다. 상기 게이트 트렌치들(GT)은 상기 소자 분리 영역(DI) 및 셀 액티브 영역(AA)에 걸쳐 형성될 수 있다. 상기 게이트 트렌치들(GT)내에 상기 게이트 라인 스택(108)이 채워질 수 있다. 상기 게이트 라인 스택(108)은 상기 게이트 트렌치(GT)내에 순차 형성된 게이트 절연막(108a), 게이트 라인(108b), 및 게이트 갭핑막(108c)을 포함할 수 있다. 상기 게이트 라인(108b)의 표면은 상기 게이트 트렌치(GT)의 1/2보다 낮게 리세스 될 수 있다.
상기 소자 분리막(106)은 상기 실리콘 산화물(SIO2)을 포함할 수 있다. 상기 게이트 절연막(108a)은 실리콘 산화물 또는 유전상수가 큰 절연물질들을 포함할 수 있다. 상기 게이트 라인들(108b)은 예를 들어, 텅스텐(W)을 포함할 수 있다. 상기 게이트 캡핑막(108c)은 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 셀 액티브 영역들(AA)에 불순물을 도핑하여 제 1 소스/드레인 영역들(SD1) 및 제 2 소스 드레인 영역들(SD2)을 형성하는 것을 더 포함할 수 있다. 예를 들어, 상기 단일 셀 액티브 영역(AA)은 두 개의 게이트 라인 스택들(108)과 교차될 수 있다. 이러한 경우, 상기 게이트 라인 스택들(108)사이로 노출된 셀 액티브 영역들(AA)에 제 1 소스/드레인 영역(SD1) 및 제 2 소스/드레인 영역들(SD2)이 형성될 수 있다. 상기 제 1 소스/드레인 영역(SD1)은 상기 게이트 라인 스택들(108) 사이에 형성될 수 있다. 상기 제 2 소스/드레인 영역(SD2)들은 상기 게이트 라인 스택들(108)의 각 일 측에 인접하여 형성될 수 있다. 예를 들어, 상기 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)에 포함되는 불순물은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 상기 제 1 소스/드레인 영역(SD1)의 불순물의 농도는 상기 제 2 소스/드레인 영역(SD2)의 불순물의 농도 보다 높을 수 있다.
도 8a, 도 8b 및, 도 8c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100a)의 제조방법은 제 1 층간 절연막(110), 비트 플러그(114), 비트 라인 스택(BLS), 및 주변 게이트 전극 스택(PGS)을 형성하는 것을 포함할 수 있다.
상기 비트 플러그(114)는 층간 절연막(110)을 관통하고 및 상기 제 1 소스/드레인 영역(SD1)의 리세스된 표면(112)과 접촉할 수 있다. 상기 비트 라인 스택(BLS)은 비트 라인 배리어막(118), 비트 라인(120), 및 비트 라인 캡핑막(120a)을 포함할 수 있다. 상기 주변 게이트 전극 스택(PGS)은 게이트 절연막(116a), 제 1 게이트(116b), 게이트 배리어막(116c), 제 1 게이트(116d), 및 게이트 캡핑막(116e)을 포함할 수 있다.
상기 층간 절연막(110) 및 상기 게이트 절연막(116a)은 실리콘 산화물(SiO2)을 포함할 수 있다. 상기 비트 플러그(114) 및 상기 제 1 게이트(116b)는 폴리 실리콘을 포함할 수 있다. 상기 비트 라인 배리어막(118) 및 게이트 배리어막(116c)은 티타늄(Ti), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN)을 포함할 수 있다. 상기 비트 라인(120) 및 제 2 게이트(116d)는 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni)을 포함할 수 있다. 상기 비트 라인 캡핑막(122) 및 상기 주변 게이트 전극 캡핑막(116e)은 실리콘 산화물을 포함할 수 있다.
상기 셀 영역(CA)의 주변 게이트 전극 스택(PSG)을 형성하는 공정들은 상기 셀 영역(CA)의 비트 플러그(114) 및 비트 라인 스택(BLS)을 형성하는 공정들과 동일 공정들을 가질 수 있다. 예를 들어, 비트 플러그(114)를 형성하는 공정과 상기 제 1 게이트(116b)를 형성하는 공정이 동일할 수 있다. 상기 비트 라인(120)과 상기 제 2 게이트(116d)를 형성하는 공정이 동일할 수 있다. 특히, 이러한 공정들을 공유할 경우, 특히, 비트 플러그(114)와 제 1 게이트(116b)를 형성할 경우, 상기 비트 플러그(114)와 상기 제 1 게이트(116b)에 포함되는 불순물 타입이 같거나 다를 수 있으며, 불순물 타입이 다를 경우, 별도의 불순물 도핑 공정이 진행될 수 있다. 상기 제 1 게이트(116b)는 경우에 따라 생략될 수도 있다.
상기 비트 라인 캡핑층(122)은 상기 비트 라인(120), 상기 비트 라인 배리어층(118), 및 상기 층간 절연막(110)을 형성하기 위한 하드 마스크 층 일 수 있다. 상기 게이트 전극 캡핑층(116e)은 그 하부의 제 2 게이트(116d), 게이트 배리어막(116c), 제 2 게이트(116b), 및 게이트 절연막 (116a)을 형성하기 위한 하드 마스크 층 일 수 있다.
도 9a, 도 9b, 도 9c, 및 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100a)의 제조방법은 비트 라인 측벽 스페이서(126), 배리드 콘택홀(128), 및 주변 게이트 전극 측벽 스페이서(116f)를 형성하는 것을 포함할 수 있다.
상기 비트 라인 측벽 스페이서(126)는 비트 라인 스택(BLS)의 측벽을 따라 형성될 수 있다. 상기 주변 게이트 전극 측벽 스페이서(116f)는 상기 주변 게이트 전극 스택(PGS)의 측면을 따라 형성될 수 있다. 상기 배리드 콘택홀(128)은 상기 수직하게 교차하는 게이트 라인 스택들(108)및 상기 비트 라인 스택들(GLS)이 공유하는 영역에 형성될 수 있다. 상기 배리드 콘택홀(128)의 바닥면의 일부는 상기 제 2 소스/드레인 영역(SD2)의 표면 일 수 있다.
본 발명의 메모리 소자(100a)의 제조방법은 예를 들어, 상기 주변 게이트 전극 측벽 스페이서(116f)를 형성한 후, 상기 비트라인 측벽 스페이서(126)를 형성하는 것을 포함할 수 있다. 상기 주변 영역(PA)의 주변 게이트 전극 측벽 스페이서(116f)를 덮는 보호막(116g)을 더 포함할 수 있다. 상기 비트라인 측벽 스페이서(126)는 실리콘 질화물을 포함할 수 있다. 상기 보호막(116g)은 실리콘 산화물을 포함할 수 있다.
도 10a, 도 10b, 도 10c, 및 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100a)의 제조방법은 상기 배리드 콘택홀(128)의 내부에 저 저항 절연막(134), 배리드 콘택 배리어막(136), 및 배리드 콘택(138)을 형성하는 것을 포함할 수 있다. 상기 주변 영역(PA)에 소스/드레인 콘택홀 들(140), 주변 소스/드레인 영역들(PSD), 실리 사이드막(142)을 형성하는 것을 포함할 수 있다.
상기 저 저항 절연막(134)은 상기 배리드 콘택홀(128)의 내벽을 따라 컨포멀하게 형성될 수 있고 및 상기 배리드 콘택 배리어막(136)은 상기 저 저항 절연막(134)의 표면을 따라 컨포멀하게 형성될 수 있다. 상기 배리드 콘택(138)은 상기 배리드 콘택 배리어막(136)의 표면을 따라 컨포멀하게 형성될 수 있고 및 상기 배리드 콘택홀(128)을 채울 수 있다. 본 공정에서, 도 6a 및 도 6b를 참조하여 설명한, 상기 랜딩 패드(LP)를 상기 배리드 콘택(138)과 한 몸으로 형성할 수 도 있다.
상기 저 저항 절연막(134)은 산화 티타늄(TiO2), 산화 탄탈룸(Ta2O5), 및 산화 지르코늄(ZnO)을 포함할 수 있다. 상기 배리드 콘택 배리어막 (136)은 질화 티타늄(TiN)을 포함할 수 있다. 상기 배리드 콘택(138)은 도전성 금속 물질을 포함할 수 있다. 도전성 금속 물질은 텅스텐(W)을 포함할 수 있다.
앞서 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 상기 저 저항 절연막(134)은 실리콘 기판(또는, 반도체 기판)과의 컨덕션 밴드 오프셋(conduction band offset)이 작은 물질을 포함할 수 있다. 상기 저 저항 절연막(134)은 터널링 저항이 작아, 상기 실리콘 기판(102)의 표면인 상기 제 2 소스/드레인 영역(SD2)의 표면과 상기 배리드 콘택(136)사이의 콘택 저항 특성을 개선시킬 수 있다.
따라서, 상기 실리콘 기판인 제 2 소스/드레인 영역(SD2)의 표면 및 상기 배리드 콘택 배리어막(134)(또는 배리드 콘택(136)) 사이의 콘택 저항 특성이 개선될 수 있으므로, 불순물의 농도를 높이지 않아도 종래의 콘택 저항 특성을 얻을 수 있다. 결과적으로, 누설전류를 줄일 수 있다.
상기 주변 영역(PA)에 소스/드레인 콘택홀(140)을 형성하는 것은 상기 보호막(116g)을 패터닝하여, 상기 주변 게이트 전극 측벽 스페이서(116f)에 인접한 기판(102)의 표면을 노출하는 것을 포함할 수 있다. 상기 주변 소스/드레인 영역(PSD)을 형성하는 것은 상기 소스/드레인 콘택홀(140)을 통해 불순물을 도핑하는 것을 포함할 수 있다. 상기 도핑된 불순물은 상기 기판의 표면으로부터 일정 깊이 확산될 수 있다. 상기 불순물은 n형 불순물 또는 p형 불순물을 포함할 수 있다.
상기 실리 사이드막(142)을 형성 하는 것은, 상기 주변 소스/드레인 영역(PSD)의 표면에 금속을 증착한 후, 열을 가하는 것을 포함할 수 있다. 상기 실리 사이드막(142)은 상기 금속이 실리콘 기판(102)의 표면으로 확산되어 기판(102)의 실리콘과 결합하여 형성된 막 일 수 있다. 상기 실리 사이드막(142)은 상기 주변 소스/드레인 영역(PSD)에 포함된 불순물 타입과 동일한 타입의 불순물을 포함할 수 있다.
도 11a, 11b, 및 도 11c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100a)의 제조방법은 상기 주변 영역(PA)에 소스/드레인 콘택들(146), 상기 셀 영역(CA)에 식각 저지막(148), 제 2 층간 절연막(150), 스토리지 콘택홀(152), 및 제 1 스토리지 전극(154)을 형성하는 것을 포함할 수 있다.
상기 주변 영역(PA)의 소스/드레인 콘택(146)은 상기 실리 사이드막(142)의 상면과 접촉하고 및 상기 소스/드레인 콘택홀(140)을 채우면서 형성될 수 있다. 소스/드레인 콘택 배리어막(144)이 상기 실리 사이드막(142)의 상면 및 상기 소스/드레인 콘택홀(152)의 내벽과 상기 소스/드레인 콘택(146) 사이에 더 형성될 수 있다.
상기 셀 영역(CA)의 식각 저지막(148)은 상기 배리드 콘택(134), 배리드 콘택 배리어막(136), 저 저항 절연막(138), 및 비트 라인 측벽 스페이서(126)를 덮을 수 있다. 상기 제 2 층간 절연막(150)은 상기 식각 저지막(148)의 표면에 적층될 수 있다. 상기 스토리지 콘택홀(152)은 상기 제 2 층간 절연막(150) 및 상기 식각 저지막(148)을 관통할 수 있다. 상기 스토리지 콘택홀(152)의 바닥면은 상기 배리드 콘택(138)의 상면일 수 있다.
상기 소스 드레인 콘택 배리어막(144)은 질화 티타늄(TiN)을 포함할 수 있다. 상기 소스/드레인 콘택(146)은 텅스텐을 포함할 수 있다. 상기 식각 저지막(148)은 실리콘 질화물을 포함할 수 있다. 상기 제 2 층간 절연막(150)은 실리콘 산화물을 포함할 수 있다. 상기 제 1 스토리지 전극(154)은 불순물이 포함된 폴리 실리콘, 도전성 금속, 및 도전성 금속 화합물을 포함할 수 있다.
이후 공정에서, 상기 도 2a 및 도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자의 제조방법은 스토리지 커패시터(SC)를 형성하는 것을 포함할 수 있다.
스토리지 커패시터(SC)는 상기 제 1 스토리지 전극(154), 상기 제 1 스토리지 전극(154)의 표면을 따라 컨포멀하게 형성된 유전막(156), 상기 유전막(156)의 표면과 접촉하는 제 2 스토리지 전극(158)을 포함할 수 있다. 상기 스토리지 커패시터(SC)를 형성하는 것은, 상기 제 2 층간 절연막(150)을 제거하여, 상기 식각 저지막(148)의 상부로 상기 제 1 스토리지 전극(154)을 노출하는 것을 포함할 수 있다. 상기 노출된 제 1 스토리지 전극(154)의 표면 및 상기 식각 저지막(148)의 표면을 따라 컨포멀하게 상기 유전막(156)을 형성하는 것을 포함할 수 있다. 상기 유전막(156)과 접촉하는 상기 제 2 전극(158)을 형성하는 것을 포함할 수 있다.
상기 유전막(156)은 유전 상수가 높은 물질을 포함할 수 있다. 예를 들어, 유전 상수가 높은 물질은 ZrO, LaO, HfO, NbO, TaO, TiO, SrTiO, 및 SrTaO을 포함할 수 있다. 상기 제 2 스토리지 전극(158)은 포함된 도전성 금속, 및 도전성 금속 화합물을 포함할 수 있다.
도 12a 내지 14a, 도 12b 내지 14b, 도 13c 내지 14c는 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100b)의 제조방법을 공정에 따라 도시한 도면들이다. 도 12a 내지 14a, 도 12b 내지 14b, 도 13c 내지 14c는 각각 도 1의 I-I', II-II', III- III'를 따라 절단한 종단면도들이다.
도 12a, 도 12b, 및 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100b)의 제조방법은 기판(102)에 트렌치들(T)들, 소자 분리막(106)들, 게이트 트렌치(GT)들, 게이트 라인 스택들(108), 제 1 소스/드레인 영역들(SD1), 및 제 2 소스/드레인 영역들(SD2)을 형성하는 것을 포함할 수 있다.
상기 기판(102)은 셀 영역(AA)과 주변 영역(PA)으로 규정될 수 있다. 상기 셀 영역(CA)에 액티브 영역(AA)과 소자 분리 영역(DI)이 형성될 수 있다. 상기 소자 분리막들(106)이 상기 트렌치(T)를 채울 수 있다. 상기 게이트 라인 스택(108)은 상기 게이트 트렌치(GT)내에 순차 형성된 게이트 절연막(108a), 게이트 라인(108b), 및 게이트 갭핑막(108c)을 포함할 수 있다. 상기 게이트 라인 스택(108)은 상기 게이트 트렌치(GT)를 채울 수 있다. 상기 제 1 소스/드레인 영역(SD1)의 불순물의 농도는 상기 제 2 소스/드레인 영역(SD2)의 불순물의 농도 보다 높을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100b)의 제조방법은 상기 셀 영역(CA)에 제 1 층간 절연 물질층(110a)을 형성하고, 상기 제 1 층간 절연 물질층(110a)을 관통하고 및 바닥이 상기 제 1 소스/드레인 영역(SD1)의 리세스된 표면인 비트 플러그 콘택홈(112)을 형성하는 것을 포함할 수 있다. 본 발명의 기술적 사상의 메모리 소자(100b)의 제조방법은 상기 제 1 소스/드레인 영역(SD1)의 리세스된 표면, 상기 비트 플러그 콘택홈(112)의 내벽, 및 상기 층간 절연 물질층(110)의 표면을 따라 컨포멀하게 순차 적층된 저 저항 물질층(160), 배리어 물질 층(162), 및 도전성 금속 층(164)을 형성하는 것을 포함할 수 있다.
상기 제 1 층간 절연 물질층(110a)은 실리콘 산화물을 포함할 수 있다. 상기 저 저항 물질층(160)은 앞서 실시예에서 언급한 바와 같이, 상기 실리콘 기판(102)과 conduction band offset이 작은 물질을 사용해야 한다. 상기 저 저항 물질층(160)은 티타늄 옥사이드(TiO2), 탄탈룸 옥사이드(Ta2O5), 및 징크 옥사이드(ZnO)를 포함할 수 있다. 상기 배리어 물질층(162)은 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN)을 포함할 수 있다. 상기 도전성 금속층(164)은 텅스텐(W)을 포함할 수 있다.
도 13a, 도 13b, 도 13c, 및 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100b)의 제조방법은 셀 영역(CA)에 제 1 저 저항 절연막(160a), 비트 플러그 스택들(BPS), 및 비트 라인 스택들(BLS)을 형성하고 및 상기 주변 영역(PA)에 주변 게이트 전극 스택들(PGS)을 형성하는 것을 포함할 수 있다.
상기 비트 플러그 스택(BPS)은 비트 플러그 배리어막(162a) 및 비트 플러그(164a)를 포함할 수 있다. 상기 비트 라인 스택들(BLS)은 비트 라인 배리어막(162b), 비트 라인(164b), 및 비트 라인 캡핑막(122)을 포함할 수 있다. 상기 비트 플러그 스택(BPS) 및 상기 비트 라인 스택(BLS)은 한 몸으로 형성될 수 있다. 상기 제 1 저 저항 절연막(160a)은 상기 제 1 소스/드레인 영역(SD1)의 표면, 상기 비트 플러그 콘택홀(112)의 내벽, 및 상기 제 1 층간 절연층(110)의 표면을 따라 컨포멀하게 형성될 수 있다.
상기 주변 게이트 전극 스택(PGS)은 게이트 절연막(166a), 제 1 게이트 배리어막(166b), 제 2 게이트 배리어막(166c), 게이트 전극(166d), 및 게이트 캡핑층(166e)을 포함할 수 있다. 상기 주변 게이트 전극 스택(PGS)은 예를 들어, 상기 주변 게이트 전극 스택(PSG)은 상기 셀 영역(CA)의 비트 플러그 스택 및 비트 라인 스택과 동일 공정을 공유할 수 있다. 이러한 경우, 상기 제 1 게이트 배리어막(166b)은 상기 저 저항 절연막과 동일 물질일 수 있고, 및 상기 제 2 게이트 배리어 막(166c)은 상기 비트 라인 배리어막(162b) 및 비트 플러그 배리어막(162a)과 동일 물질일 수 있고, 및 상기 게이트 전극(166d)은 상기 비트 라인(164b) 및 비트 플러그(164a)와 동일 물질일 수 있다.
이하의 공정들은 도 9a 내지 도 11a, 도 9b 내지 도 11b, 및 도 9c 내지 도 11c를 참조하여 설명한 공정과 동일하므로, 이하 설명을 간략히 한다,
도 14a, 도 14b 및, 도 14c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자(100b)의 제조방법은 비트 라인 측벽 스페이서(126), 배리드 콘택홀(128), 및 주변 게이트 전극 측벽 스페이서(166f)를 형성하는 것을 포함할 수 있다.
본 발명의 메모리 소자(100b)의 제조방법은 상기 배리드 콘택홀(128)에 제 2 저 저항 절연막(160b), 배리드 콘택 배리어막(136), 및 배리드 콘택(138)을 형성하는 것을 포함할 수 있다. 상기 제 2 저 저항 절연막(160b)은 상기 리세스된 제 2 소스/드레인 영역(SD2)의 표면 및 상기 배리드 콘택홀(128)의 내벽을 따라 형성될 수 있다. 상기 배리드 콘택 배리어막(136)은 상기 제 2 저 저항 절연막(160b)의 표면을 따라 형성될 수 있다. 상기 배리드 콘택(138)은 상기 제 2 저 저항 절연막(160b)과 접촉하면서 상기 배리드 콘택홀(128)을 채울 수 있다. 상기 제 2 저 저항 절연막은 티타늄 옥사이드(TiO2), 탄탈룸 옥사이드(Ta2O5), 및 징크 옥사이드(ZnO)를 포함할 수 있다.
상기 주변 게이트 전극 측벽 스페이서(166f)는 상기 주변 게이트 전극 스택(PSG)의 측벽을 덮을 수 있다, 상기 주변 게이트 전극 스택(PSG) 및 주변 영역을 덮는 보호막(166g)이 형성될 수 있다. 상기 보호막(166g)을 관통하여 상기 기판(102)의 표면을 노출하는 소스/드레인 콘택홀들(140)이 형성될 수 있다. 불순물이 도핑된 주변 소스/드레인 영역(PSD)이 상기 소스/드레인 콘택홀(140)의 바닥면에 형성될 수 있다. 실리 사이드막(142)이 상기 주변 소스/드레인 영역(PSD)에 형성될 수 있다. 상기 실리 사이드막(142)은 불순물을 포함할 수 있으며, 상기 불순물은 상기 주변 소스/드레인 영역(PSD)의 불순물과 동일한 타입일 수 있다.
소스/드레인 배리어막(144)이 상기 실리 사이드막(142)의 표면 및 상기 소스/드레인 콘택홀(140)의 내벽을 따라 형성될 수 있다. 상기 소스/드레인 배리어막(142)의 표면과 접촉하면서 상기 소스/드레인 콘택홀(142)을 채우는 소스/드레인 콘택(146)이 형성될 수 있다.
본 발명에 의한 메모리 소자(100b)의 제조방법은 상기 셀 영역(CA)에 제 1 스토리지 전극(154)을 형성하는 것을 포함할 수 있다. 상기 제 1 스토리지 전극(154)은 상기 배리드 콘택(138)과 접촉할 수 있다. 상기 제 1 스토리지 전극(154)은 식각 저지막(148)과 제 2 층간 절연막(150)을 관통하여 형성될 수 있다.
이후 공정에서, 상기 도 4a 및 도 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자의 제조방법은 스토리지 커패시터(SC)를 형성하는 것을 포함할 수 있다.
스토리지 커패시터(SC)는 상기 제 1 스토리지 전극(154), 상기 제 1 스토리지 전극(154)의 표면을 따라 컨포멀하게 형성된 유전막(156), 상기 유전막(156)의 표면과 접촉하는 제 2 스토리지 전극(158)을 포함할 수 있다. 상기 스토리지 커패시터(SC)를 형성하는 것은, 상기 제 2 층간 절연막(150)을 제거하여, 상기 식각 저지막(148)의 상부로 상기 제 1 스토리지 전극(154)을 노출하는 것을 포함할 수 있다. 상기 노출된 제 1 스토리지 전극(154)의 표면 및 상기 식각 저지막(148)의 표면을 따라 컨포멀하게 상기 유전막(156)을 형성하는 것을 포함할 수 있다. 상기 유전막(156)과 접촉하는 상기 제 2 전극(158)을 형성하는 것을 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 실시예들에 의한 메모리 소자를 포함하는 본 발명의 기술적 사상의 실시예들에 의한 모듈을 개념적으로 도시한 도면이다. 도 15를 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 모듈(500)은, 모듈 기판(510) 상에 실장된 본 발명의 기술적 사상의 실시예들에 의한 메모리 소자들(100a, 100b)을 포함할 수 있다. 모듈(500)은 모듈 기판(510) 상에 실장된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(530)이 배치될 수 있다.
도 16은 본 발명의 기술적 사상의 실시 예들에 의해 제조된 메모리 소자를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 16을 참조하면, 본 발명의 기술적 사상의 실시 예들에 의해 제조된 메모리 소자(100a, 100b)는 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은 바디(Body; 610), 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 바디(610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(616), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610)상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(620)은 파워 공급 유닛(630)으로부터 전압을 공급받아 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다. 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 기기인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 680)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 의해 제조된 반도체 소자(100)은 기능 유닛(640)에 포함될 수 있다.
도 17은 본 발명의 기술적 사상의 실시예들에 의해 제조된 메모리 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 17을 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 메모리 소자(100a, 100b)를 포함할 수 있다.
전자 시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스를 사용하여 데이터 통신을 수행하는 유저 인터페이스(720)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예들에 의해 메모리 소자(100a, 100b)중 하나를 포함할 수 있다. 마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
102: 기판 106: 소자 분리막들
108: 게이트 라인 스택들 114: 비트 플러그
BLS: 비트 라인 스택들 134: 저 저항 절연막
136: 배리드 콘택 배리어막 138: 배리드 콘택
142: 실리 사이드막 144: 소스/드레인 콘택
154: 제 1 스토리지 전극 156: 유전막
158: 제 2 스토리지 전극

Claims (20)

  1. 셀 영역과 주변 영역을 포함하는 기판;
    상기 셀 영역에 포함되고 및 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 포함하는 제 1 액티브 영역;
    상기 주변 영역에 위치하고 및 주변 소스/드레인 영역을 포함하는 제 2 액티브 영역;
    상기 제 1 액티브 영역과 교차하는 게이트 라인들;
    상기 제 1 소스/드레인 영역 상에 비트 플러그;
    상기 제 2 소스/드레인 영역과 접촉하는 저 저항 절연막; 및
    상기 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 배리드 콘택을 포함하는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 저 저항 절연막은 상기 제 2 소스/드레인 영역과 컨덕션 밴드 오프셋(conduction band offset)이 작은 금속 산화 물을 포함하는 메모리 소자.
  3. 제 2 항에 있어서,
    상기 저 저항 절연막은 티타늄 옥사이드(TiO2), 탄탈룸 옥사이드(Ta2O5), 징크 옥사이드(ZnO)을 포함하는 메모리 소자.
  4. 제 1 항에 있어서,
    상기 저 저항 절연막 및 상기 배리드 콘택 사이에 배리드 콘택 배리어막을 더 포함하는 메모리 소자.
  5. 제 1 항에 있어서,
    상기 저 저항 절연막은 상기 배리드 콘택의 바닥면과 상기 소스/드레인 영역의 표면 사이에 한정적으로 형성된 메모리 소자.
  6. 제 1 항에 있어서,
    상기 배리드 콘택과 전기적으로 연결된 스토리지 커패시터를 더 포함하는 메모리 소자.
  7. 제 6 항에 있어서,
    상기 스토리지 커패시터와 상기 배리드 콘택 사이에 랜딩 패드를 더 포함하는 메모리 소자.
  8. 제 7 항에 있어서,
    상기 랜딩 패드는 상기 배리드 콘택과 한 몸으로 형성되고 및 일 측으로 연장된 메모리 소자.
  9. 제 1 항에 있어서,
    상기 비트 플러그와 상기 제 1 소스/드레인 영역 사이에 상기 저 저항 절연막을 더 포함하고 및 상기 비트 플러그는 도전성 금속을 포함하는 메모리소자.
  10. 제 9 항에 있어서,
    상기 비트 플러그와 비트 라인은 한 몸으로 형성되고, 및 상기 저 저항 절연막은 상기 비트 플러그 및 상기 비트 라인과 접촉하는 메모리 소자.
  11. 제 9 항에 있어서,
    상기 저 저항 절연막은 상기 제 1 소스/드레인 영역과 접촉하는 영역만큼 상기 비트 플러그와 접촉하는 메모리 소자.
  12. 제 1 소스/드레인 영역및 제 2 소스 드레인 영역을 포함하는 액티브 영역;
    상기 액티브 영역들과 교차하는 게이트 라인;
    상기 제 1 소스/드레인 영역과 접촉하는 제 1 저 저항 절연막;
    상기 제 1 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 비트 플러그;
    상기 비트 플러그와 접촉하고 및 상기 게이트 라인과 교차하는 비트 라인;
    상기 제 2 소스/드레인 영역과 접촉하는 제 2 저 저항 절연막; 및
    상기 제 2 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 배리드 콘택을 포함하는 메모리 소자.
  13. 제 12 항에 있어서,
    상기 비트 플러그와 비트 라인은 한 몸으로 형성되고, 및 상기 제 1 저 저항 절연막은 상기 비트 플러그 및 상기 비트 라인과 접촉하는 메모리 소자.
  14. 제 12항에 있어서,
    상기 제 1 저 저항 절연막은 상기 제 1 소스/드레인 영역의 표면에 한정되어 형성되고 및 상기 제 2 저 저항 절연막은 배리드 콘택의 바닥면과 제 2 소스/드레인 영역의 표면 사이에 한정되어 형성된 메모리 소자.
  15. 제 12항에 있어서,
    상기 배리드 콘택의 일 끝단에 한 몸으로 형성되고 및 일 측으로 연장된 랜딩 패드를 더 포함하는 메모리 소자.
  16. 제 12 항에 있어서,
    상기 제 2 저 저항 절연막은 상기 배리드 콘택과 랜딩 패드에 접촉하는 메모리 소자.
  17. 제 12 항에 있어서,
    상기 제 2 저 저항 절연막은 상기 제 2 소스/드레인 영역의 표면에만 형성된 메모리 소자.
  18. 셀 영역과 주변 영역을 포함하는 기판;
    상기 셀 영역에 위치하고, 및 제 1 소스/드레인 영역 및 제 2 소스 드레인 영역을 포함하는 셀 액티브 영역;
    상기 제 1 소스 드레인 영역과 전기적으로 연결되는 비트 라인;
    상기 제 2 소스 드레인 영역과 접촉하는 저 저항 절연막;
    상기 저 저항 절연막과 접촉하고 및 도전성 금속을 포함하는 배리드 콘택; 및
    상기 주변 영역에 위치하고, 및 주변 소스/드레인 영역 및 실리 사이드막을 포함하는 주변 액티브 영역을 포함하는 메모리 소자.
  19. 제 18 항에 있어서,
    상기 셀 액티브 영역과 교차하는 게이트 라인 및 상기 주변 액티브 영역과 교차하는 게이트 전극을 더 포함하는 메모리 소자.
  20. 제 18 항에 있어서,
    상기 실리 사이드 막 및 상기 주변 소스 드레인 영역과 접촉하는 소스/드레인 콘택을 더 포함하는 메모리 소자.
KR1020140148528A 2014-10-29 2014-10-29 Ｍｉｓ 접합을 가지는 메모리 소자와 그 제조방법 KR20160050431A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140148528A KR20160050431A (ko) 2014-10-29 2014-10-29 Ｍｉｓ 접합을 가지는 메모리 소자와 그 제조방법
US14/815,316 US20160126246A1 (en) 2014-10-29 2015-07-31 Integrated circuit devices having metal-insulator-silicon contact and methods of fabricating the same
CN201510713319.3A CN105575966A (zh) 2014-10-29 2015-10-28 具有金属-绝缘体-硅接触件的存储器件和集成电路器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140148528A KR20160050431A (ko) 2014-10-29 2014-10-29 Ｍｉｓ 접합을 가지는 메모리 소자와 그 제조방법

Publications (1)

Publication Number Publication Date
KR20160050431A true KR20160050431A (ko) 2016-05-11

Family

ID=55853535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140148528A KR20160050431A (ko) 2014-10-29 2014-10-29 Ｍｉｓ 접합을 가지는 메모리 소자와 그 제조방법

Country Status (3)

Country Link
US (1) US20160126246A1 (ko)
KR (1) KR20160050431A (ko)
CN (1) CN105575966A (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102450577B1 (ko) * 2016-08-12 2022-10-11 삼성전자주식회사 반도체 소자
CN108257956B (zh) * 2017-03-07 2019-07-30 长鑫存储技术有限公司 存储器及其制备方法
KR102421726B1 (ko) * 2017-09-25 2022-07-15 삼성전자주식회사 이미지 센서
US10541191B2 (en) * 2017-11-17 2020-01-21 International Business Machines Corporation Elbow contact for field-effect transistor and manufacture thereof
US20190198504A1 (en) * 2017-12-25 2019-06-27 Nanya Technology Corporation Semiconductor memory structure and method for preparing the same
CN109979940B (zh) * 2017-12-27 2021-03-26 长鑫存储技术有限公司 半导体存储器件及其制作方法
TWI685841B (zh) * 2019-03-08 2020-02-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
US10777562B1 (en) * 2019-03-14 2020-09-15 Micron Technology, Inc. Integrated circuity, DRAM circuitry, methods used in forming integrated circuitry, and methods used in forming DRAM circuitry
US20210384140A1 (en) * 2020-06-08 2021-12-09 Nanya Technology Corporation Semiconductor device with adjustment layers and method for fabricating the same
KR20210155697A (ko) 2020-06-16 2021-12-23 삼성전자주식회사 집적회로 소자
KR20220019175A (ko) * 2020-08-07 2022-02-16 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN113130636B (zh) * 2021-04-15 2022-06-17 长鑫存储技术有限公司 半导体器件的制造方法及其半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738068A (ja) * 1993-06-28 1995-02-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6200863B1 (en) * 1999-03-24 2001-03-13 Advanced Micro Devices, Inc. Process for fabricating a semiconductor device having assymetric source-drain extension regions
JP2001185552A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7605033B2 (en) * 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
US8294202B2 (en) * 2009-07-08 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
CN102136428B (zh) * 2011-01-25 2012-07-25 北京大学 一种锗基肖特基n型场效应晶体管的制备方法
US9240480B2 (en) * 2013-03-14 2016-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-semiconductor field-effect transistor with metal-insulator semiconductor contact structure to reduce Schottky barrier
US20150270134A1 (en) * 2014-03-19 2015-09-24 Qualcomm Incorporated Methods of forming a metal-insulator-semiconductor (mis) structure and a dual contact device

Also Published As

Publication number Publication date
US20160126246A1 (en) 2016-05-05
CN105575966A (zh) 2016-05-11

Similar Documents

Publication Publication Date Title
US11942515B2 (en) Semiconductor device having asymmetrical source/drain
KR20160050431A (ko) Ｍｉｓ 접합을 가지는 메모리 소자와 그 제조방법
US11152374B2 (en) Semiconductor device having bit line structure with spacer structure and method of manufacturing the same
KR101934366B1 (ko) 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법
US11610896B2 (en) Semiconductor devices and methods of forming semiconductor devices
KR101843442B1 (ko) 반도체 소자 제조 방법
US9082647B2 (en) Semiconductor devices
KR100568515B1 (ko) 저항 소자를 구비한 반도체소자 및 그 제조방법
KR20170034160A (ko) 게이트를 갖는 반도체 소자 및 그 형성 방법
KR20180071768A (ko) 반도체 소자
US11502033B2 (en) Semiconductor devices including contacts and conductive line interfaces with contacting sidewalls
US10923479B2 (en) Method for fabricating a memory device
US11488958B2 (en) Semiconductor device electrodes including fluorine
CN114121962A (zh) 动态随机存取存储器装置及其形成方法
US20220140071A1 (en) Semiconductor structure and formation method thereof
CN216818341U (zh) 半导体存储装置
CN215933602U (zh) 半导体装置
US20230171948A1 (en) Semiconductor memory device and method for forming the same
CN113764419B (zh) 半导体装置及其形成方法
US11974424B2 (en) Memory device and method of forming the same
CN113270546A (zh) 半导体存储器件
CN114649333A (zh) 半导体器件

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid