CN117641893A - 半导体器件 - Google Patents

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CN117641893A CN202311013561.0A CN202311013561A CN117641893A CN 117641893 A CN117641893 A CN 117641893A CN 202311013561 A CN202311013561 A CN 202311013561A CN 117641893 A CN117641893 A CN 117641893A
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全寅铎
林汉镇
丁炯硕
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Abstract

一种半导体器件，包括：下结构；下电极，在下结构上；上电极，覆盖下结构上的下电极；以及介电结构，设置在下电极和上电极之间。介电结构包括：第一介电膜，包括第一材料；以及第二介电膜，包括不同于第一材料的第二材料。第一介电膜包括与下电极接触或面对下电极的第一表面、以及与第一表面相对的第二表面。第二介电膜包括设置在第一介电膜的开口中并在从第二表面朝向第一表面的方向上延伸的第一部分。

Description

半导体器件
相关申请的相交引用
本申请要求于2022年8月24日在韩国知识产权局提交的韩国专利申请No.10-2022-0106106的优先权，其公开内容通过引用整体并入本文中。
技术领域
本公开的示例实施例总体上涉及半导体器件，并且更具体地涉及半导体器件中的电容结构。
背景技术
随着半导体器件高集成化和小型化的需求，半导体器件中的电容器尺寸也已经小型化。因此，已经进行了各种研究来优化用于在诸如动态随机存取存储器(DRAM)之类的半导体存储器件中存储信息的小型化电容器的结构。
发明内容
本公开的示例实施例涉及一种具有改进的电性质和改进的可靠性的半导体器件。
根据本公开的示例实施例，一种半导体器件包括：下结构；下电极，在下结构上；上电极，围绕下电极；以及介电结构，设置在下电极和上电极之间。介电结构包括：第一介电膜，包括第一材料；以及第二介电膜，包括不同于第一材料的第二材料。第一介电膜包括与下电极接触或面对下电极的第一表面、以及与第一表面相对的第二表面。第二介电膜包括设置在第一介电膜的开口中并在从第二表面朝向第一表面的方向上延伸的至少一部分。
根据本公开的示例实施例，一种半导体器件包括：下结构，包括晶体管；以及电容器结构，设置在下结构上并电连接到晶体管，其中，电容器结构包括电连接到晶体管并在下结构上彼此间隔开的下电极、在下结构上围绕下电极的上电极、以及设置在下电极和上电极之间的介电结构，其中，介电结构包括：第一介电膜，包括第一材料；以及第二介电膜，包括不同于第一材料的第二材料，其中，第二介电膜具有与下电极接触或面对下电极的下表面、与下表面相对的上表面、以及侧表面，并且其中，第二介电膜的侧表面与第一介电膜接触。
根据本公开的示例实施例，一种半导体器件包括：下结构，包括晶体管；以及电容器结构，设置在下结构上并电连接到晶体管，其中，电容器结构包括电连接到晶体管并在下结构上彼此间隔开的下电极、在下结构上围绕下电极的上电极、以及设置在下电极和上电极之间的介电结构，其中，介电结构包括：第一介电膜，包括第一材料；以及第二介电膜，包括不同于第一材料的第二材料，其中，介电结构具有与下电极接触或面对下电极的第一表面、以及与上电极接触或面对上电极的第二表面，并且其中，第一介电膜的至少一部分与第二介电膜的至少一部分在与第一表面和第二表面平行的方向上交替设置在介电结构的第一表面和第二表面之间。
根据另一示例实施例，一种制造半导体器件的电容器的方法包括：在电容器的第一电极上沉积具有第一材料的第一介电膜；蚀刻第一介电膜的晶界以形成从第一介电膜的外表面延伸至第一电极的开口；在第一介电膜上沉积具有与第一材料不同的第二材料的第二介电膜，以形成分层介电结构，在该分层介电结构中，具有第二材料的第二介电膜的一部分填充该开口；以及在介电结构上形成电容器的第二电极。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
图1是根据本公开的示例实施例的半导体器件的一部分的平面图；
图2是示出了根据本公开的示例实施例的半导体器件结构的一部分的截面图；
图3是示出了图2的半导体器件的区域“A”的示例结构的放大截面图，该区域“A”是半导体器件的电容器的第一电极和第二电极之间的区域；
图4是示出了图2的半导体器件的区域“A”的另一示例结构的截面图；
图5是示出了图2的半导体器件的区域“A”的又一示例结构的截面图；
图6是示出了图2的半导体器件的区域“A”的再一示例结构的截面图；
图7是示出了图2的半导体器件的区域“A”的另一示例结构的截面图；
图8是示出了图2的半导体器件的区域“A”的另一示例结构的放大截面图；
图9是示出了图2的半导体器件的区域“A”的另一示例结构的放大截面图；
图10A、图10B、图10C和图10D是示出了根据本公开的示例实施例的制造半导体器件的方法的图；
图11是示出了根据本公开的示例实施例的集成电路器件的布局图；
图12是示出了根据本公开的示例实施例的集成电路器件的透视图；
图13是示出了根据本公开的示例实施例的集成电路器件的截面图；
图14是示出了根据本公开的示例实施例的集成电路器件的布局图；
图15是示出了根据本公开的示例实施例的集成电路器件的透视图；
图16是示出了根据本公开的示例实施例的半导体器件的透视图；以及
图17是示出了根据本公开的示例实施例的半导体器件的截面图。
具体实施方式
在下文中，将参考附图描述本公开的实施例如下。
在本文中，当器件结构的第一元件被称为在第二元件“上”时，第一元件可以直接接触第二元件，或者在第一元件和第二元件之间可以存在中间元件。如果附图描绘直接接触，则该附图用作第一元件“直接在”第二元件“上”、与第二元件“接触”等的示例。
图1是根据示例实施例的半导体器件100的一部分的平面图。
图2是示出了沿图1的线I-I′和II-II′截取的半导体器件100的示例结构部分的截面图。
图3是图2中的区域“A”的放大截面图，其示出了半导体器件的电容器的第一电极和第二电极之间的示例结构。尽管图3的结构例示了第一电极170和第二电极190之间的介电区域180的小区域“A”，但可以在介电区域180的整个范围内类似地复制该结构。
参考图1至图3，半导体器件100可以包括：衬底101，包括有源区ACT；器件隔离层110，在衬底101内限定有源区ACT；字线结构WLS，嵌入在衬底101中，延伸并包括字线WL；位线结构BLS，在衬底101上通过与字线结构WLS相交而延伸，并包括位线BL；以及电容器结构CAP，在位线结构BLS上。半导体器件100还可以包括有源区ACT上的下导电图案150、下导电图案150上的上导电图案160、以及贯穿上导电图案160的绝缘图案165。在示例实施例中，电容器结构CAP下方的区域可以被称为下结构，并且下结构可以包括衬底101、字线结构WLS和位线结构BLS。
半导体器件100可以是(或包括)动态随机存取存储器(DRAM)单元阵列。例如，位线BL可以连接到有源区ACT的第一杂质区105a，并且有源区ACT的第二杂质区105b可以通过下导电图案150和上导电图案160电连接到上导电图案160上的电容器结构CAP。电容器结构CAP可以包括下电极170、下电极170上的介电结构180、以及介电结构180上的上电极190。电容器结构CAP还可以包括蚀刻停止层168以及支撑层171和172。
半导体器件100可以包括其中设置有单元阵列的单元阵列区、以及其中设置有外围电路的外围电路区，该外围电路用于驱动设置在单元阵列中的存储单元。外围电路区可以设置在单元阵列区周围。
衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101还可以包括杂质。衬底101可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、或包括外延层的衬底。
有源区ACT可以由隔离层110限定在衬底101内。有源区ACT可以具有条形，并且可以设置为在衬底101内沿一个方向延伸的岛形。该一个方向可以是相对于字线WL和位线BL的延伸方向倾斜的方向。有源区ACT可以彼此平行布置，并且一个有源区ACT的端部可以设置为邻近与其相邻的另一有源区ACT的中心。
有源区ACT可以在距衬底101的上表面预定深度处具有第一杂质区105a和第二杂质区105b。第一杂质区105a和第二杂质区105b可以彼此间隔开。第一杂质区105a和第二杂质区105b可以设置为由字线WL形成的晶体管的源极/漏极区。源极区和漏极区可以由第一杂质区105a和第二杂质区105b通过掺杂或离子注入基本相同的杂质来形成，并且部件的名称可以取决于最终形成的晶体管的电路设置而互换。杂质可以包括具有与衬底101的导电性相反的导电性的掺杂剂。在示例实施例中，源极区和漏极区中的第一杂质区105a和第二杂质区105b的深度可以不同。
器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110可以围绕有源区ACT并且可以将有源区ACT彼此电隔离。器件隔离层110可以由绝缘材料(例如，氧化硅、氮化硅或其组合)形成。器件隔离层110可以包括多个区域，这些区域取决于通过蚀刻衬底101形成的沟槽的宽度而具有不同的底部深度。
字线结构WLS可以设置在栅极沟槽115中，栅极沟槽115在衬底101内延伸。字线结构WLS中的每一个可以包括栅极介电膜120、字线WL和栅极封盖层125。在示例实施例中，“栅极120WL”可以被称为包括栅极介电膜120和字线WL的结构，字线WL可以被称为“栅电极”，字线结构WLS可以被称为“栅极结构”。
字线WL可以设置为在第一方向X上延伸跨过有源区ACT。例如，彼此相邻的一对字线WL可以设置为与有源区ACT之一交叉。字线WL可以被包括在掩埋沟道阵列晶体管(BCAT)的栅极中。在示例实施例中，字线WL可以设置在衬底101上。字线WL可以设置在栅极沟槽115下方至预定厚度。字线WL的上表面可以设置在比衬底101的上表面的高度低的高度处。在示例实施例中，“高度”可以基于衬底101的基本平坦的上表面来定义。
字线WL可以包括导电材料，例如可以包括多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(A1)中的至少一种。例如，字线WL可以包括由不同材料形成的下图案和上图案，下图案可以包括钨(W)、钛(Ti)、钽(Ta)、或氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的至少一种，并且上图案可以是包括掺杂有P型或N型杂质的多晶硅的半导体图案。
栅极介电膜120可以设置在栅极沟槽115的底表面和内表面上。栅极介电膜120可以共形地覆盖栅极沟槽115的内壁。栅极介电膜120可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。栅极介电膜120例如可以是氧化硅层或具有高介电常数的绝缘层。在示例实施例中，栅极介电膜120可以是通过氧化有源区ACT形成的层或通过沉积形成的层。
栅极封盖层125可以设置为在字线WL上方填充栅极沟槽115。栅极封盖层125的上表面可以设置在与衬底101的上表面的高度基本相同的高度处。栅极封盖层125可以由诸如氮化硅的绝缘材料形成。
位线结构BLS可以在与字线WL垂直的一个方向上(即，例如在第二方向Y上)延伸。位线结构BLS可以包括位线BL和在位线BL上的位线封盖图案BC。
位线BL可以包括按顺序堆叠的第一导电图案141、第二导电图案142和第三导电图案143。位线封盖图案BC可以设置在第三导电图案143上。可以在第一导电图案141和衬底101之间设置缓冲绝缘层128，并且第一导电图案141的一部分(下文中被称为位线接触图案DC)可以与有源区ACT的第一杂质区105a接触。位线BL可以通过位线接触图案DC电连接到第一杂质区105a。位线接触图案DC的下表面可以设置在比衬底101的上表面的高度低的高度处，并且可以设置在比字线WL的上表面的高度高的高度处。在示例实施例中，位线接触图案DC可以局部地设置在位线接触孔中，该位线接触孔形成在衬底101中以暴露第一杂质区105a。
第一导电图案141可以包括诸如多晶硅的半导体材料。第一导电图案141可以与第一杂质区105a直接接触。第二导电图案142可以包括金属-半导体化合物。金属-半导体化合物例如可以是第一导电图案141的一部分被硅化的层。例如，金属-半导体化合物可以包括硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。第三导电图案143可以包括诸如钛(Ti)、钽(Ta)、钨(W)或铝(A1)的金属材料。在示例实施例中可以改变位线BL中包括的导电图案的数量、材料的类型和/或堆叠顺序。
位线封盖图案BC可以包括按顺序堆叠在第三导电图案143上的第一封盖图案146、第二封盖图案147和第三封盖图案148。第一封盖图案至第三封盖图案146、147和148中的每一个可以包括绝缘材料，例如氮化硅层。第一封盖图案至第三封盖图案146、147和148可以由不同的材料形成，并且即使在这些图案包括相同的材料时，也可以由于物理性质的不同而区分边界。第二封盖图案147的厚度可以小于第一封盖图案146的厚度和第三封盖图案148的厚度。在示例实施例中可以改变位线封盖图案BC中包括的封盖图案的数量和/或材料的类型。
间隔物结构SS可以设置在位线结构BLS中的每一个的两个侧壁上并且可以在一个方向(即，例如Y方向)上延伸。间隔物结构SS可以设置在位线结构BLS和下导电图案150之间。间隔物结构SS可以设置为沿位线BL的侧壁和位线封盖图案BC的侧壁延伸。设置在一个位线结构BLS的两侧的一对间隔物结构SS可以具有相对于位线结构BLS不对称的形状。间隔物结构SS中的每一个可以包括多个间隔物层，并且在示例实施例中还可以包括空气间隔物。
下导电图案150可以连接到有源区ACT的一个区域，即，例如第二杂质区105b。下导电图案150可以设置在位线BL之间以及字线WL之间。下导电图案150可以贯穿缓冲绝缘层128，并且可以连接到有源区ACT的第二杂质区105b。下导电图案150可以与第二杂质区105b直接接触。下导电图案150的下表面可以设置在比衬底101的上表面的高度低的高度处，并且可以设置在比位线接触图案DC的下表面的高度高的高度处。下导电图案150可以通过间隔物结构SS与位线接触图案DC绝缘。下导电图案150可以由导电材料形成，例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)。在示例实施例中，下导电图案150可以包括多个层。
金属-半导体化合物层155可以设置在下导电图案150和上导电图案160之间。当下导电图案150包括半导体材料时，金属-半导体化合物层155例如可以是通过对下导电图案150的一部分进行硅化而获得的层。金属-半导体化合物层155可以包括例如硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。在示例实施例中，可以不设置金属-半导体化合物层155。
上导电图案160可以设置在下导电图案150上。上导电图案160可以延伸到间隔物结构SS之间的区域，并且可以覆盖金属-半导体化合物层155的上表面。上导电图案160可以包括阻挡层162和导电层164。阻挡层162可以覆盖导电层164的下表面和侧表面。阻挡层162可以包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。导电层164可以包括导电材料，例如多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铜(Cu)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。
绝缘图案165可以设置为贯穿上导电图案160。上导电图案160可以被划分为多个绝缘图案165。绝缘图案165可以包括绝缘材料，例如氧化硅、氮化硅和氮氧化硅中的至少一种。
蚀刻停止层168可以覆盖下电极170之间的绝缘图案165。蚀刻停止层168可以与下电极170的侧表面的下区域接触。蚀刻停止层168可以设置在支撑层171和172下方。蚀刻停止层168可以与介电结构180直接接触。蚀刻停止层168可以包括例如氮化硅和氮氧化硅中的至少一种。
电容器结构CAP可以包括下电极170、支撑层171和172、介电结构180和上电极190。
下电极170可以设置在上导电图案160上。下电极170可以贯穿蚀刻停止层168，并且可以接触上导电图案160。下电极170可以具有圆柱形形状或中空圆柱形或杯形形状。支撑下电极170的至少一个或多个支撑层171和172可以设置在相邻的下电极170之间。下电极170可以包括多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(A1)中的至少一种。
支撑层171和172可以包括第一支撑层171和在第一支撑层171上的第二支撑层172。支撑层171和172可以与下电极170接触，并且可以在与衬底101的上表面平行的方向上延伸。支撑层171和172的上表面和下表面中的每一个可以包括与第一界面膜175间隔开的区域。例如，支撑层171和172的上表面和下表面中的每一个可以包括从第一界面膜175暴露并与介电结构180直接接触的部分。第二支撑层172的厚度可以大于第一支撑层171的厚度。支撑层171和172以是支撑具有高纵横比的下电极170的层。支撑层171和172中的每一个可以包括例如氮化硅和氮氧化硅中的至少一种或与其类似的材料。支撑层171和172的数量、厚度和/或布置关系不限于所示示例，并且可以在示例实施例中变化。
介电结构180可以覆盖蚀刻停止层168、下电极170以及支撑层171和172。介电结构180可以共形地覆盖下电极170的上表面和侧表面、蚀刻停止层168的上表面、以及支撑层171和172的暴露表面。介电结构180可以延伸到上电极190与支撑层171和172之间的区域。在示例实施例中，支撑层171和172中的每个支撑层的上表面和下表面可以与介电结构180接触。介电结构180可以延伸到上电极190和蚀刻停止层168之间的区域。在示例实施例中，蚀刻停止层168的上表面可以与介电结构180接触。介电结构180可以包括高k材料、氧化硅、氮化硅、氮氧化硅或其组合。在示例实施例中，介电结构180可以包括包含铪(Hf)、铝(Al)、锆(Zr)和镧(La)之一的氧化物、氮化物、硅化物、氮氧化物或硅酸。
在所示的示例实施例中，介电结构180可以包括包含第一材料的第一介电膜181、以及包含不同于第一材料的第二材料的第二介电膜182。第一介电膜181和第二介电膜182中的每一个可以包括具有10或更大的介电常数的材料。例如，第一介电膜181和第二介电膜182中的每一个可以包括氧化锆、氧化铪、氧化铌、氧化钇、氧化硅、氧化钽和/或氧化铝。第一介电膜181和第二介电膜182中的每一个可以包括具有四方晶相的材料。例如，第一介电膜181可以包括具有四方晶相的氧化锆，并且第二介电膜182可以包括具有四方晶相的氧化铪。在示例实施例中，第一介电膜181还可以包括具有立方晶相的氧化锆，并且第二介电膜182还可以包括具有立方晶相的氧化铪。
具有四方晶相的氧化锆的介电常数可以为47，并且具有四方晶相的氧化铪的介电常数可以为70。为了增加介电结构180的介电常数，可以增加具有四方晶相的氧化铪的量与具有四方晶相的氧化锆的量的比率。然而，氧化铪的结晶可能比氧化锆的结晶相对更难实现。为了提供更多的氧化铪结晶，可以增加氧化铪与结晶氧化锆的接触面积。为了增加氧化铪与结晶氧化锆的接触面积，可以将氧化铪设置在氧化锆的晶界(grain boundary)内。因此，氧化铪可以被结晶以具有与结晶氧化锆相同的晶体结构。在示例实施例中，第一介电膜181可以具有开口OP，每个开口OP朝向下电极170和上电极190延伸。开口OP的侧表面可以具有弯曲形状，该弯曲形状具有朝向开口OP的内部弯曲的向内弯曲区域、以及朝向开口OP的外部弯曲的向外弯曲区域。为了实现第二介电膜182的期望结晶，第二介电膜182的至少一部分可以设置在第一介电膜181的开口OP内。第二介电膜182的至少一部分可以填充开口OP，从而“贯穿”第一介电膜181；可以朝向下电极170和上电极190延伸；以及可以与下电极170和/或上电极190接触(在图3中，它仅接触下电极170)。其中第二介电膜182设置在第一介电膜181的开口OP内的区域可以被称为混合材料层(“混合层”)ML。在混合层ML中，第一介电膜181和第二介电膜182可以在与介电结构180和上电极190彼此接触的表面平行的方向(Y方向)上交替堆叠。介电结构180还可以包括单材料层(“单层”)SL1和SL2，单层SL1和SL2设置在混合层ML的外部并且通常包括第一材料或第二材料(在图3的示例中，单层SL1和SL2分别仅由第一材料和第二材料组成，如图所示)。单层SL1和SL2的至少一部分可以与混合层ML集成并连接到混合层ML。在图3中，第一单层SL1和第二单层SL2分别用图例188和182a来指定，为了描述清楚，188和182a可以与SL1和SL2互换使用。
在图3的实施例中，介电结构180可以包括第一介电膜181、第二介电膜182、第二单层182a(第二介电膜182的上部)和第一单层188。第二介电膜182可以包括单层182a、“腿”182b和182c、下表面182d和上表面182e。
第一介电膜181可以包括与下电极170接触或面对下电极170的第一表面181a、以及与第一表面181a相对的第二表面181b。第二介电膜182可以包括在从第二表面181b朝向第一表面181a的方向上(例如，大致沿与第一表面181a和第二表面181b中的每个表面垂直的轴X)延伸的第一部分，例如腿182c和/或腿182d。第二介电膜182可以具有与下电极170接触或面对下电极170的下表面182d(在腿182c或182d的下端处)、与下表面182d相对的上表面182e、以及(腿182c/182d的)侧表面，其中侧表面可以与第一介电膜181接触。侧表面的至少一部分可以具有弯曲形状，该弯曲形状具有向外弯曲的区域和向内弯曲的区域。
介电结构180的组合单层SL1和SL2的厚度h3可以为约5nm至约50nm。混合层ML的厚度h2可以大于单层SL的厚度h3。混合层中的第二介电膜的宽度w2可以小于混合层中的第一介电膜的宽度w1。混合层中的第二介电膜的宽度w2可以为约1nm至约10nm。
上电极190可以被配置为围绕下电极170、支撑层171和172中的至少一个以及介电结构180。上电极190可以被配置为填充下电极170之间的空间以及至少一个支撑层171和172之间的空间。
上电极190可以包括导电材料。导电材料可以包括诸如掺杂有杂质的多晶硅的半导体材料、诸如氮化钛(TiN)的金属氮化物、以及诸如钛(Ti)、钴(Co)、镍(Ni)、钨(W)和钼(Mo)的金属材料。
图4、图5、图6、图7、图8和图9各自分别是半导体器件100a、100b、100c、100d、100e和100f的一部分的截面图，半导体器件100a、100b、100c、100d、100e和100f中的每一个是半导体器件100的另一示例。图4至图9的图各自描绘了图2的半导体器件100的区域“A”的放大图，并且各自示出了图3的示例结构的备选示例结构。因此，图4至图9各自描绘了半导体器件100的电容器的第一电极和第二电极之间的区域的示例结构。
参考图4，与图1至图3中的示例实施例的不同之处在于：第一单层SL1可以不设置在第二单层SL2上，并且可以设置在混合层ML下方。此外，第一单层SL1可以与下电极170接触，并且第二单层SL2可以与上电极190接触。
参考图5，与图1至图3中的示例实施例的不同之处在于：介电结构180可以不包括单层SL1和SL2，并且可以仅包括混合层ML。此外，在混合层ML中，第一介电膜181和第二介电膜182可以各自与下电极170和上电极190接触。
参考图6，与图1至图3中的示例实施例相比，还可以在混合层ML下方设置第一单层SL1。此外，第一单层SL1可以与下电极170和上电极190接触。
参考图7，与图1至图3中的示例实施例相比，混合层ML的厚度h2可以小于单层SL的厚度h3。
参考图8，与图1至图3中的示例实施例相比，混合层ML中的第二介电膜182的宽度w2可以大于混合层ML中的第一介电膜181的宽度w1。在制造半导体器件100e的工艺的部分阶段中，可以执行蚀刻工艺以形成混合层ML的开口OP。随着蚀刻工艺的执行，混合层ML中的第二介电膜182的宽度w2可以增加。
参考图9，电容器结构CAP还可以包括界面层183和184，该界面层183和184设置在介电结构180的外部并且包括与第一材料和第二材料不同的第三材料。界面层183和184可以是用于提高电容器结构CAP的电容的结构。界面层183和184可以包括包含不同材料的第一界面层183和第二界面层184。在示例实施例中，界面层183和184中包括的层的数量可以变化。界面层183和184可以包括锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、钛(Ti)、铟(In)、镍(Ni)和钴(Co)、钨(W)和钌(Ru)中的至少一种。
图10A至图10D是示出了根据示例实施例的制造半导体器件的方法的图。
参考图10A，可以在下电极170上沉积具有第一材料的第一介电膜181。可以使用原子层沉积(ALD)或化学气相沉积(CVD)来沉积第一介电膜181。下电极170可以具有柱状晶粒(grain)。当第一介电膜181沉积在具有柱状晶粒的下电极170上时，第一介电膜181也可以如下电极170那样具有柱状晶粒。第一介电膜181的柱状晶粒之间的边界可以被定义为晶界GB。晶界GB可以朝向下电极170延伸。
参考图10B，可以蚀刻晶界GB。可以使用原子层蚀刻方法来选择性地蚀刻第一介电膜181的晶界GB。在示例实施例中，可以使用超临界流体蚀刻方法或液体蚀刻方法来选择性地蚀刻第一介电膜181的晶界GB。之前讨论的开口OP可以对应于其中晶界GB被蚀刻的区域。
参考图10C，可以沉积包括与第一材料不同的第二材料的第二介电膜182。可以使用原子层沉积(ALD)或化学气相沉积(CVD)来沉积第二介电膜182。第二介电膜182可以填充开口OP，并且可以覆盖开口OP和第一介电膜181。
参考图10D，可以在第二介电膜182上沉积包括第一材料的第一介电膜181。可以使用原子层沉积(ALD)或化学气相沉积(CVD)来沉积第一介电膜181。此后，可以在第一介电膜181上形成上电极190。
因此，可以制造图1至图3中的电容器结构CAP。
图11是示出了根据示例实施例的集成电路器件的布局。
图12是示出了根据示例实施例的集成电路器件的透视图。
图13是示出了根据示例实施例的集成电路器件的截面图。
参考图11至图13，集成电路器件200可以包括衬底210、多条第一导线220、沟道层230、栅电极240、栅极绝缘层250和数据存储结构280。集成电路器件200可以被实现为包括竖直沟道晶体管(VCT)的存储器件。竖直沟道晶体管可以指其中沟道层230的沟道长度可以在竖直方向上从衬底210延伸的结构。
可以在衬底210上设置下绝缘层212，并且下绝缘层212上的多条第一导线220可以在第一方向(X方向)上彼此间隔开并可以在第二方向(Y方向)上延伸。可以在下绝缘层212上设置多个第一绝缘图案222以填充多条第一导线220中的每一条之间的空间。多个第一绝缘图案222可以在第二方向(Y方向)上延伸，并且多个第一绝缘图案222的上表面可以设置在与多条第一导线220的上表面的高度相同的高度处。多条第一导线220可以用作集成电路器件200的位线。
在示例实施例中，多条第一导线220可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，多条第一导线220可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合。多条第一导线220可包括前述材料的单层或多层。在示例实施例中，多条第一导线220可以包括2D半导体材料，并且例如，2D半导体材料可以包括石墨烯、碳纳米管或其组合。
沟道层230可以以矩阵形式布置，在该矩阵形式中，沟道层230可以在多条第一导线220上在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。沟道层230可以具有沿第一方向(X方向)的第一宽度和沿第三方向(Z方向)的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的约2至10倍。沟道层230的底部可以用作第一源极/漏极区(未示出)，沟道层230的上部可以用作第二源极/漏极区(未示出)，并且沟道层230的位于第一源极/漏极区和第二源极/漏极区之间的部分可以用作沟道区(未示出)。
在示例实施例中，沟道层230可以包括氧化物半导体，并且例如，氧化物半导体可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层230可以包括氧化物半导体的单层或多层。在示例实施例中，沟道层230可以具有比硅的带隙能量大的带隙能量。例如，沟道层230可以具有约1.5eV至约5.6eV的带隙能量。例如，沟道层230在其具有约2.0eV至约4.0eV的带隙能量时可以具有最佳沟道性能。例如，沟道层230可以是多晶的或非晶的。在示例实施例中，沟道层230可以包括2D半导体材料，并且例如，2D半导体材料可以包括石墨烯、碳纳米管或其组合。
栅电极240可以在沟道层230的两个侧壁上沿第一方向(X方向)延伸。栅电极240可以包括面对沟道层230的第一侧壁的第一子栅电极240P1、以及面对沟道层230的与第一侧壁相对的第二侧壁的第二子栅电极240P2。由于在第一子栅电极240P1和第二子栅电极240P2之间设置一个沟道层230，所以集成电路器件200可以具有双栅晶体管结构。然而，实施例不限于此。例如，可以不设置第二子栅电极240P2，并且可以仅形成面对沟道层230的第一侧壁的第一子栅电极240P1，从而实现单栅晶体管结构。
栅电极240可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，栅电极240可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但实施例不限于此。
栅极绝缘层250可以围绕沟道层230的侧壁，并且可以插入在沟道层230和栅电极240之间。例如，如图13所示，沟道层230的整个侧壁可以被栅极绝缘层250围绕，并且栅电极240的侧壁的一部分可以与栅极绝缘层250接触。在其他实施例中，栅极绝缘层250可以在栅电极240的延伸方向(第一方向(X方向))上延伸，并且仅沟道层230的侧壁中的面对栅电极240的两个侧壁可以与栅极绝缘层250接触。
在示例实施例中，栅极绝缘层250可以由氧化硅层、氮氧化硅层、具有比氧化硅层的介电常数高的介电常数的高k介电膜或其组合形成。高k介电膜可以由金属氧化物或金属氮氧化物形成。例如，用作栅极绝缘层250的高k膜可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合形成，但实施例不限于此。
多个第二绝缘图案232可以在多个第一绝缘图案222上沿第二方向(Y方向)延伸，并且可以在多个第二绝缘图案232中的两个彼此相邻的第二绝缘图案232之间设置沟道层230。此外，可以在两个彼此相邻的沟道层230之间的两个彼此相邻的第二绝缘图案232之间的空间中设置第一填充层234和第二填充层236。第一填充层234可以设置在两个相邻的沟道层230之间的空间的底部上，并且第二填充层236可以形成为在第一填充层234上填充两个彼此相邻的沟道层230之间的空间的其他区域。第二填充层236的上表面可以设置在与沟道层230的上表面的高度相同的高度处，并且第二填充层236可以覆盖栅电极240的上表面。备选地，多个第二绝缘图案232可以形成为连接到多个第一绝缘图案222的材料层，或者第二填充层236可以形成为连接到第一填充层234的材料层。
可以在沟道层230上设置存储接触部260。存储接触部260可以设置为与沟道层230竖直重叠，并且可以以矩阵形式布置为在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。存储接触部260可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合。上绝缘层262可以在多个第二绝缘图案232和第二填充层236上围绕存储接触部260的侧壁。
可以在上绝缘层262上设置蚀刻停止层270，并且可以在蚀刻停止层270上设置数据存储结构280。数据存储结构280可以包括下电极282、介电结构284和上电极286。
下电极282可以贯穿蚀刻停止层270，并且可以电连接到存储接触部260的上表面。下电极282可以形成为在第三方向(Z方向)上延伸的柱状形式。在示例实施例中，下电极282可以设置为与存储接触部260竖直重叠，并且可以以矩阵形式布置为在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。备选地，还可以在存储接触部260和下电极282之间设置着接焊盘(未示出)，使得下电极282可以布置成六边形形状。
在集成电路器件200中，数据存储结构280的介电结构284可以包括混合层，其中不同于第一材料的第二材料设置在第一材料的开口中。上述相同或相似的示例介电结构180中任何一个可以用于介电结构284。
图14是示出了根据示例实施例的集成电路器件的示例布局。
图15是示出了根据示例实施例的集成电路器件的透视图。
参考图14和图15，集成电路器件200A可以包括衬底210A、多条第一导线220A、沟道结构230A、接触栅电极240A、多个第二导线242A、以及数据存储结构280。集成电路器件200A可以被实现为包括竖直沟道晶体管(VCT)的存储器件。
多个有源区AC可以由第一器件隔离层212A和第二器件隔离层214A限定在衬底210A上。沟道结构230A可以设置在每个有源区AC中，并且沟道结构230A可以包括在竖直方向上延伸的第一有源柱230A1和第二有源柱230A2、以及与第一有源柱230A1的底部和第二有源柱230A2的底部连接的连接部分230L。第一源极/漏极区SD1可以设置在连接部分230L内，并且第二源极/漏极区SD2可以设置在第一有源柱230A1和第二有源柱230A2上方。第一有源柱230A1和第二有源柱230A2中的每一个可以形成独立的单位存储单元。
多条第一导线220A可以在与多个有源区AC中的每一个相交的方向上延伸，并且可以例如在第二方向(Y方向)上延伸。在多条第一导线220A中，一条第一导线220A可以设置在第一有源柱230A1和第二有源柱230A2之间的连接部分230L上，并且这一条第一导线220A可以设置在第一源极/漏极区SD1上。与这一条第一导线220A相邻的另一条第一导线220A可以设置在两个沟道结构230A之间。在多条第一导线220A之中，一条第一导线220A可以用作包括在两个单位存储单元中的公共位线，这两个单位存储单元由设置在这一条第一导线220A的两侧的第一有源柱230A1和第二有源柱230A2形成。
可以在第二方向(Y方向)上的两个相邻沟道结构230A之间设置一个接触栅电极240A。例如，可以在一个沟道结构230A中包括的第一有源柱230A1和与这一个沟道结构230A相邻的沟道结构230A的第二有源柱230A2之间设置接触栅电极240A，该接触栅电极240A可以由设置在其两侧壁上的第一有源柱230A1和第二有源柱230A2共享。可以在接触栅电极240A和第一有源柱230A1之间以及接触栅电极240A和第二有源柱230A2之间设置栅极绝缘层250A。多条第二导线242A可以在接触栅电极240A的上表面上沿第一方向(X方向)延伸。多条第二导线242A可以用作集成电路器件200A的字线。
可以在沟道结构230A上设置存储接触部260A。存储接触部260A可以设置在第二源极/漏极区SD2上，并且数据存储结构280可以设置在存储接触部260A上。
在集成电路器件200A中，数据存储结构280可以具有与图11至图13所示的配置相同或相似的配置，包括下电极282、介电结构284和上电极286。介电结构284可以包括混合层，其中不同于第一材料的第二材料设置在第一材料的开口中。这里，如在图11至图13的实施例中一样，上面针对介电结构180描述的相同或相似示例结构中的任何一种可以用于介电结构284。
图16是根据示例实施例的半导体器件的透视图。
图17是示出了根据示例实施例的半导体器件300的截面图，其示出了对应于图16中的半导体器件的区域。图17示出了参考图16描述的一对相邻子单元阵列的结构。
参考图16和图17，半导体器件300可以包括衬底301、衬底301上的下结构310、交替堆叠在衬底301上的多个结构LS和多个第一绝缘层321、以及彼此间隔开的多个第二导电图案350。多个结构LS中的每一个可以包括在X方向上延伸的有源层330、与有源层330相交并在垂直于X方向的Y方向上延伸的第一导电图案340、设置在有源层330和第一导电图案340之间的栅极介电膜342、在第一导电图案340和第二导电图案350之间的栅极封盖层344、数据存储结构DS的第一电极361、以及在第一导电图案340和第一电极361之间的第二绝缘层322。数据存储结构DS还可以包括位于第一电极361和第二电极362之间的介电结构365(介电膜在第一电极361上，并且第二电极362在介电结构365上)。X方向和Y方向可以彼此垂直并且平行于衬底301的上表面。Z方向可以垂直于X方向和Y方向，并且可以垂直于衬底301的上表面。
下结构310可以设置在衬底301上。多个结构LS和多个第一绝缘层321可以堆叠在下结构310上。下结构310可以包括衬底301上的器件区和覆盖该器件区的绝缘区。绝缘区可以包括绝缘层，该绝缘层包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅和碳氧化硅中的至少一种。
多个结构LS和多个第一绝缘层321可以在衬底301上形成堆叠结构。多个结构LS可以设置在多个第一绝缘层321之间，并且可以通过多个第一绝缘层321在Z方向上彼此间隔开。第一绝缘层321可以在X方向上延伸，并且端部可以延伸到第二导电图案350中。第二绝缘层322可以设置在第一绝缘层321和有源层330之间以及第一导电图案340和数据存储结构DS之间。第一绝缘层321和第二绝缘层322中的每一个可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅和碳氧化硅中的至少一种。第一绝缘层321可以比第二绝缘层322水平延伸得更长。第二绝缘层322的厚度可以大于第一绝缘层321的厚度。
有源层330可以设置在衬底301上，并且可以在X方向上水平延伸。多个有源层330可以在Z方向上堆叠并彼此间隔开，并且多个有源层330可以布置在Y方向上。在Z方向上布置的多个有源层330可以设置在多个第一绝缘层321中的每一个之间。有源层330可以具有在与第一导电图案340相交的同时在X方向上延伸的线形、条形或柱形。有源层330可以包括诸如硅、锗或硅锗的半导体材料。
有源层330可以包括第一杂质区330a、第二杂质区330b和沟道区330c。第一杂质区330a可以电连接到第二导电图案350。第二杂质区330b可以电连接到数据存储结构DS的第一电极361。第二杂质区330b在X方向上的长度可以长于第一杂质区330a在X方向上的长度。沟道区330c可以设置在第一杂质区330a和第二杂质区330b之间。沟道区330c可以与第一导电图案340重叠。
第一杂质区330a和第二杂质区330b可以通过将杂质掺杂或注入到有源层330中来形成。第一杂质区330a和第二杂质区330b可以具有n型或p型导电性。
第一杂质区330a的一部分可以对应于图2中的存储单元晶体管MCT的源极区，第二杂质区330b的一部分可以对应于图2中的存储单元晶体管MCT的漏极区，并且沟道区330c可以对应于图2中的存储单元晶体管MCT的沟道。第一杂质区330a的一部分可以提供第一接触区，其用于将存储单元晶体管MCT的源极区直接连接到第二导电图案350，即位线BL。第二杂质区330b的一部分可以提供第二接触区，其用于将存储单元晶体管MCT的漏极区直接连接到数据存储元件DSE，即数据存储结构DS。
在另一示例中，有源层330可以包括氧化物半导体，例如铪硅氧化物(HSO)、铪锌氧化物(HZO)、铟锌氧化物(IZO)、铟镓氧化物(IGO)、铟锡氧化物(ITO)、铟镓锌氧化物(IGZO)和铟锡锌氧化物(ITZO)中的至少一种。
在另一示例中，有源层330可以包括二维材料(2D材料)，其中原子可以形成预定的晶体结构并且可以形成晶体管的沟道。二维材料层可以包括过渡金属二硫化物材料层(TMD材料层)、黑磷材料层和六方氮化硼材料层(hBN材料层)中的至少一种。例如，二维材料层可以包括可以形成二维材料的BiOSe、Crl、WSe2、MoS2、TaS、WS、SnSe、ReS、β-SnTe、MnO、AsS、P(黑)、InSe、h-BN、GaSe、GaN、SrTiO、MXene、以及Janus 2D材料中的至少一种。
在另一示例中，结构LS还可以包括与有源层330的第一杂质区330a和第二杂质区330b连接并从有源层330生长的外延层。
第一导电图案340可以设置在衬底301上并且可以在Y方向上水平延伸。多个第一导电图案340可以在Z方向上堆叠并且彼此间隔开，并且多个第一导电图案340可以布置在X方向上。第一导电图案340可以设置在有源层330的沟道区330c与第一绝缘层321之间。第一导电图案340可以设置在有源层330的上表面330US和下表面330LS上。第一导电图案340可以具有与第二导电图案350相交并在Y方向上延伸的线形、条形或柱形。尽管未示出，但在一个存储单元内在Z方向上堆叠的多个第一导电图案340可以在Y方向上延伸至不同的长度，以便提供其中暴露每个上表面的接触区域。
第一导电图案340可以包括导电材料，并且导电材料可以包括掺杂半导体材料、导电金属氮化物、金属、以及金属-半导体化合物中的至少一种。第一导电图案340也可以被称为“栅电极”。
栅极介电膜342可以设置在第一导电图案340和有源层330之间。栅极介电膜342可以形成在相邻的第一绝缘层321之间，以在通过从侧表面蚀刻第二绝缘层322而形成的间隙区域的内部空间中具有基本共形的厚度。栅极介电膜342可以包括氧化硅、氮化硅或高k材料。
栅极封盖层344可以设置为填充通过从侧表面部分地蚀刻第一导电图案340而形成的区域。例如，栅极封盖层344的侧表面可以与第一导电图案340的侧表面接触，并且栅极封盖层344的上表面和下表面可以被栅极介电膜342覆盖。栅极封盖层344可以将第一导电图案340和第二导电图案350电绝缘。
第二导电图案350可以在衬底301上沿Z方向竖直地延伸。多个第二导电图案350可以布置在Y方向上。第二导电图案350可以与有源层330的第一端表面和第一杂质区330a相邻设置。在Z方向上堆叠的多个有源层330可以电连接到一个第二导电图案350。第二导电图案350可以具有在Z方向上延伸的线形、条形或柱形。尽管未示出，但半导体器件还可以包括上布线，该上布线设置在第二导电图案350上、连接到第二导电图案350并在X方向上延伸。第二导电图案350可以包括掺杂半导体材料、导电金属氮化物、金属、以及金属-半导体化合物中的至少一种。
数据存储结构DS可以与有源层330的第二端表面和第二杂质区330b相邻设置。数据存储结构DS可以电连接到有源层330。数据存储结构DS可以包括第一电极361、第一电极361上的介电结构365、以及介电结构365上的第二电极362。如图17中所示，数据存储结构DS的第一电极361可以具有圆柱形。在其他实施例中，第一电极361可以具有柱状。
第一电极361可以形成为在通过从侧表面蚀刻第二绝缘层322而形成的间隙区域的内部空间中具有基本共形的厚度。第一电极361可以处于通过在沉积导电材料之后去除第一绝缘层321的侧表面上的一部分而针对每个结构LS隔离节点的状态。第一电极361可以包括掺杂半导体材料、导电金属氮化物、金属、以及导电金属氧化物中的至少一种。
介电结构365可以共形地覆盖第一电极361。介电结构365可以包括高介电材料、氧化硅、氮化硅、氮氧化硅或其组合。然而，在示例实施例中，介电结构365可以包括包含Hf、Al、Zr和La中的至少一种的氧化物、氮化物、硅化物、氮氧化物、或硅化氮氧化物。
第二电极362可以覆盖介电结构365。第二电极362可以填充具有圆柱形的第一电极361的内部空间。第二电极362可以包括掺杂半导体材料、导电金属氮化物、金属、以及金属-半导体化合物中的至少一种。
在半导体器件300中，数据存储结构DS的介电结构365可以包括混合层，其中不同于第一材料的第二材料设置在第一材料的开口中。为此，上面针对介电结构180描述的相同或相似的示例结构中的任何一种可以用于介电结构365(其中第一电极361类似于下电极170，并且第二电极362类似于上电极190)。
根据前述示例实施例，通过增加第一介电膜和第二介电膜之间的接触区域来诱导第二介电膜的结晶，从而可以提供具有改进的电性质和改进的可靠性的半导体器件。
虽然以上已经示出并描述了示例实施例，但本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
下结构；
下电极，在所述下结构上；
上电极，围绕所述下电极；以及
介电结构，设置在所述下电极和所述上电极之间，
其中，
所述介电结构包括：第一介电膜，包括第一材料；以及第二介电膜，包括不同于所述第一材料的第二材料，
所述第一介电膜包括与所述下电极接触或面对所述下电极的第一表面、以及与所述第一表面相对的第二表面，以及
所述第二介电膜包括设置在所述第一介电膜的开口中并在从所述第二表面朝向所述第一表面的方向上延伸的至少一部分。
2.根据权利要求1所述的半导体器件，其中，所述介电结构的厚度为约5nm至约50nm。
3.根据权利要求1所述的半导体器件，其中，所述第二介电膜的所述至少一部分的宽度为约1nm至约10nm。
4.根据权利要求1所述的半导体器件，其中，所述第一介电膜和所述第二介电膜中的每一个包括具有10或更大的介电常数的材料。
5.根据权利要求1所述的半导体器件，其中，所述第一介电膜和所述第二介电膜中的每一个包括氧化锆、氧化铪、氧化铌、氧化钇、氧化硅、氧化钽和/或氧化铝。
6.根据权利要求5所述的半导体器件，其中，所述第一介电膜包括氧化锆，并且所述第二介电膜包括氧化铪。
7.根据权利要求1所述的半导体器件，其中，所述第一介电膜和所述第二介电膜中的每一个包括具有四方晶相的材料。
8.根据权利要求7所述的半导体器件，其中，所述第一介电膜包括具有四方晶相的氧化锆，并且所述第二介电膜包括具有四方晶相的氧化铪。
9.根据权利要求8所述的半导体器件，其中，所述第一介电膜还包括具有立方晶相的氧化锆，并且所述第二介电膜还包括具有立方晶相的氧化铪。
10.根据权利要求1所述的半导体器件，其中，所述第二介电膜的所述至少一部分贯穿所述第一介电膜的晶界，所述晶界是所述开口的至少一部分。
11.根据权利要求1所述的半导体器件，其中，所述第二介电膜的所述至少一部分是第一部分，并且所述第二介电膜还包括从所述第一部分延伸并设置在所述第一介电膜的所述第二表面上的第二部分。
12.根据权利要求11所述的半导体器件，其中，所述第一介电膜的一部分设置在所述第二介电膜的所述第一部分的下表面和所述下电极之间。
13.根据权利要求11所述的半导体器件，其中，具有与所述第一介电膜的材料相同的材料的单个材料层设置在所述第二介电膜的所述第二部分和所述上电极之间。
14.一种半导体器件，包括：
下结构，包括晶体管；以及
电容器结构，设置在所述下结构上并电连接到所述晶体管，
其中，所述电容器结构包括电连接到所述晶体管并在所述下结构上彼此间隔开的下电极、围绕所述下电极的上电极、以及设置在所述下电极和所述上电极之间的介电结构，
其中，
所述介电结构包括：第一介电膜，包括第一材料；以及第二介电膜，包括不同于所述第一材料的第二材料，
所述第二介电膜具有与所述下电极接触或面对所述下电极的下表面、与所述下表面相对的上表面、以及侧表面，以及
所述第二介电膜的所述侧表面与所述第一介电膜接触。
15.根据权利要求14所述的半导体器件，其中，所述第二介电膜的所述侧表面的至少一部分具有弯曲形状。
16.根据权利要求15所述的半导体器件，其中，所述第二介电膜的所述侧表面具有向外弯曲的区域和向内弯曲的区域。
17.根据权利要求14所述的半导体器件，其中，所述第二介电膜的晶体结构与所述第一介电膜的晶体结构相同。
18.一种半导体器件，包括：
下结构，包括晶体管；以及
电容器结构，设置在所述下结构上并电连接到所述晶体管，
其中，所述电容器结构包括电连接到所述晶体管并在所述下结构上彼此间隔开的下电极、围绕所述下电极的上电极、以及设置在所述下电极和所述上电极之间的介电结构，
其中，
所述介电结构包括：第一介电膜，包括第一材料；以及第二介电膜，包括不同于所述第一材料的第二材料，
所述介电结构具有与所述下电极接触或面对所述下电极的第一表面、以及与所述上电极接触或面对所述上电极的第二表面，以及
所述第一介电膜的至少一部分与所述第二介电膜的至少一部分在与所述第一表面和所述第二表面平行的方向上交替设置在所述介电结构的所述第一表面和所述第二表面之间。
19.根据权利要求18所述的半导体器件，其中，所述电容器结构还包括设置在所述介电结构和所述上电极之间和/或设置在所述介电结构和所述下电极之间的界面层。
20.根据权利要求18所述的半导体器件，其中，在交替设置的所述第一介电膜的所述至少一部分和所述第二介电膜的所述至少一部分中，所述第二介电膜的所述至少一部分的宽度大于所述第一介电膜的所述至少一部分的宽度。
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