KR20160133031A - 캐패시터를 포함하는 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 대용량 캐패시터를 구비한 반도체장치 및 그 제조 방법을 제공하기위한 것으로, 본 기술에 따른 반도체장치는, 제1영역과 제2영역을 포함하는 반도체기판; 상기 제1영역과 제2영역 중 어느 하나의 영역 상에 위치하는 게이트전극을 포함하는 제1평판형 캐패시터; 상기 제1영역과 제2영역 중 다른 하나의 영역 상에 위치하는 복수의 비-평판형 전극을 포함하는 비-평판형 캐패시터; 상기 제1평판형캐패시터와 오버랩되도록 상기 제1평판형 캐패시터 상부에 위치하는 평판형 전극을 포함하는 제2평판형 캐패시터; 및 상기 비-평판형 캐패시터 아래의 공통노드를 포함할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 상세하게는 캐패시터를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
현재, 반도체 장치는, 고집적화, 저전압화 및 고속화가 그 성능을 가늠하는 주요 변수이다. 이와 같은 반도체 장치는 낮은 전압을 요구하면서도, 다양한 레벨의 전원이 요구되고 있다. 하지만, 전원이 반도체 장치 내에 공급되는 경우, 필연적으로 노이즈(Noise)가 수반되고, 노이즈는 소자의 신호 전달 특성, 즉, 딜레이 값을 가변시킨다.
최근에는 반도체 장치의 주변회로영역에 노이즈 제거를 위한 대용량 캐패시터를 형성하고 있다.
노이즈 제거를 위한 대용량 캐패시터는 주변회로영역의 빈 공간에 구성되며, 보다 큰 용량이 확보되어 안정적인 전원을 제공할 것이 요구되고 있다.
본 발명의 실시예들은 대용량 캐패시터를 구비한 반도체장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체장치는, 제1영역과 제2영역을 포함하는 반도체기판; 상기 제1영역과 제2영역 중 어느 하나의 영역 상에 위치하는 게이트전극을 포함하는 제1평판형 캐패시터; 상기 제1영역과 제2영역 중 다른 하나의 영역 상에 위치하는 복수의 비-평판형 전극을 포함하는 비-평판형 캐패시터; 상기 제1평판형캐패시터와 오버랩되도록 상기 제1평판형 캐패시터 상부에 위치하는 평판형 전극을 포함하는 제2평판형 캐패시터; 및 상기 비-평판형 캐패시터 아래의 공통노드를 포함할 수 있다.
본 실시예에 따른 반도체장치는, 셀영역과 대용량캐패시터 영역을 포함하는 반도체기판; 상기 대용량캐패시터 영역 상에 위치하는 게이트전극을 포함하는 MOS형 캐패시터; 상기 셀영역 상에 위치하는 복수의 셀스토리지노드를 포함하는 셀캐패시터; 상기 셀스토리지노드와 동일 레벨로서, 상기 대용량캐패시터의 일부 영역 상에 위치하는 복수의 비-평판형 스토리지노드를 포함하는 비-평판형 캐패시터; 상기 MOS형 캐패시터와 오버랩되도록 상기 MOS형 캐패시터 상부에 위치하는 평판형전극을 포함하는 MIM형 캐패시터; 및 상기 비-평판형 캐패시터 아래의 공통노드를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은, 셀영역, 및 제1영역과 제2영역을 포함하는 대용량캐패시터영역을 포함하는 기판을 준비하는 단계; 상기 대용량캐패시터영역의 제1영역에 제1평판형 캐패시터를 형성하는 단계; 상기 제1평판형 캐패시터 상부에 제2평판형캐패시터를 형성하는 단계; 상기 셀영역에 복수의 셀캐패시터를 형성하는 단계; 상기 대용량캐패시터영역의 제2영역에 공통노드를 형성하는 단계; 및 상기 공통노드에 전기적으로 접속되는 복수의 비-평판형캐패시터를 형성하는 단계를 포함하고, 상기 복수의 비-평판형캐패시터와 셀캐패시터는 동일 레벨로 형성할 수 있다.
본 기술은 3차원 캐패시터, MOS형 캐패시터 및 MIM형 캐패시터를 포함하는 캐패시터를 형성하므로써, 고용량 및 집적화된 대용량 캐패시터를 형성할 수 있다.
또한, 본 기술은 MOS형 캐패시터와 MIM형 캐패시터를 연결하기 위해 내부콘택플러그(internal contact plug)를 형성하므로써, MOS형 캐패시터와 MIM형 캐패시터의 배선 자유도 증가 및 디자인룰을 감소시킬 수 있는 효과가 있다.
도 1은 제1실시예에 따른 대용량 캐패시터를 설명하기 위한 회로도이다.
도 2는 도 1의 대용량 캐패시터를 도시한 평면도이다.
도 3은 도 2의 A-A'선에 따른 대용량 캐패시터를 도시한 단면도이다.
도 4는 제1실시예의 대용량 캐패시터를 포함하는 메모리장치를 도시한 도면이다.
도 5는 제2실시예에 따른 대용량 캐패시터를 도시한 평면도이다.
도 6은 제3실시예에 따른 대용량 캐패시터를 도시한 단면도이다.
도 7a 내지 도 7g는 본 실시예가 적용된 메모리장치의 제조 방법의 일예를 설명하기 위한 도면이다.
도 2는 도 1의 대용량 캐패시터를 도시한 평면도이다.
도 3은 도 2의 A-A'선에 따른 대용량 캐패시터를 도시한 단면도이다.
도 4는 제1실시예의 대용량 캐패시터를 포함하는 메모리장치를 도시한 도면이다.
도 5는 제2실시예에 따른 대용량 캐패시터를 도시한 평면도이다.
도 6은 제3실시예에 따른 대용량 캐패시터를 도시한 단면도이다.
도 7a 내지 도 7g는 본 실시예가 적용된 메모리장치의 제조 방법의 일예를 설명하기 위한 도면이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 제1실시예에 따른 대용량 캐패시터를 설명하기 위한 회로도이고, 도 2는 도 1의 대용량 캐패시터를 도시한 평면도이다. 도 3은 도 2의 A-A'선에 따른 대용량 캐패시터를 도시한 단면도이다.
도 1을 참조하면, 대용량 캐패시터(100)는 제1플레이트(140), 제2플레이트(150), 제1캐패시터(110) 및 제2캐패시터(120)를 포함할 수 있다. 제1플레이트(140)와 제2플레이트(150) 사이에 제1캐패시터(110)와 제2캐패시터(120)가 위치할 수 있다. 제1캐패시터(110)와 제2캐패시터(120)는 병렬 연결될 수 있다.
제1캐패시터(110)는 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)을 포함할 수 있다. 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)은 직렬 연결될 수 있다. 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112) 각각은 복수의 비-평판형(Non-plate type) 캐패시터(113)를 포함할 수 있다. 제1비-평판형캐패시터그룹(111)에서 복수의 비-평판형 캐패시터(113)는 병렬 연결될 수 있다. 제1비-평판형캐패시터그룹(111)과 동일하게, 제2비-평판형캐패시터그룹(112)에서 복수의 비-평판형 캐패시터(113)는 병렬 연결될 수 있다. 비-평판형 캐패시터(113)는 3차원 구조의 캐패시터라고 지칭될 수 있다. 비-평판형 캐패시터(113)는 3차원 구조의 제1비-평판형전극(114)을 포함하므로써, 제1비-평판형전극(114)의 표면적이 증가하여 캐패시턴스를 증가시킬 수 있다. 이와 같이, 3차원 구조의 비-평판형 캐패시터(113)를 적용함에 따라 대용량 캐패시터(100)의 용량을 극대화시킬 수 있다. 제1캐패시터(110)의 일단은 제1플레이트(140)에 접속되고, 제1캐패시터(110)의 타단은 제2플레이트(150)에 접속될 수 있다. 제1플레이트(140)와 제2플레이트(150)는 각각 저전압플레이트 및 고전압플레이트라고 지칭될 수 있다. 즉, 제1플레이트(140)와 제2플레이트(150) 사이에 전위차가 발생되도록 각각 소정의 전압이 인가될 수 있다.
제2캐패시터(120)는 복수의 평판형 캐패시터(Plate type capacitor)를 포함할 수 있다. 평판형 캐패시터는 평판 형태의 전극을 갖는 캐패시터를 지칭할 수 있다. 예를 들어, 제2캐패시터(120)는 제1평판형캐패시터(121)와 제2평판형캐패시터(131)를 포함할 수 있다. 제1평판형캐패시터(121)는 MOS 캐패시터(Metal-Oxide-Silicon capacitor)일 수 있고, 제2평판형캐패시터(131)는 MIM 캐패시터(Metal-Insulator-Metal capacitor)일 수 있다. 제2캐패시터(120)의 일단은 제1플레이트(140)에 접속될 수 있고, 제2캐패시터(130)의 일단은 제2플레이트(150)에 접속될 수 있다. 예를 들어, 제1플레이트(140)와 제2플레이트(150) 사이에서 제1평판형 캐패시터(121)와 제2평판형 캐패시터(131)는 직렬 연결될 수 있다. 제1평판형캐패시터(121)와 제2평판형캐패시터(131)는 수직하게 위치할 수 있다. 즉, 제1평판형캐패시터(121) 상부에 제2평판형캐패시터(131)가 위치할 수 있다. 이로써, 대용량 캐패시터(100)에서 제2평판형캐패시터(131)가 차지하는 면적을 감소시킬 수 있다.
위와 같이, 대용량 캐패시터(100)는 복수의 비-평판형 캐패시터(113)를 포함하는 제1캐패시터(110)와 제1 및 제2평판형캐패시터(121, 131)를 포함하는 제2캐패시터(120)를 포함하므로써, 용량이 증대될 수 있다.
도 2를 참조하면, 제2평판형캐패시터(131)는 링 형상(Ring-shape)일 수 있다. 즉, 제1캐패시터(110)를 에워싸는 형태일 수 있다.
제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)은 분리되어 독립적으로 형성될 수 있다. 후술하겠지만, 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)은 공통노드(117)를 통해 서로 연결될 수 있다. 또한, 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)은 동시에 형성될 수 있다.
제1평판형캐패시터(121)는 기판(101)의 전체 영역에 걸쳐 형성될 수 있다.
도 3을 참조하면, 대용량 캐패시터(100)는 기판(101)에 형성될 수 있다. 기판(101)은 제1영역(120A), 제2영역(130A), 제3영역(110A) 및 제4영역(110B)을 포함할 수 있다. 제1영역(120A)은 제1평판형캐패시터(121)가 형성되는 영역일 수 있다. 제2영역(130A)은 제2평판형캐패시터(131)가 형성되는 영역일 수 있다. 제3영역(110A)과 제4영역(110B)은 각각 제1캐패시터(110)가 형성되는 영역일 수 있다. 제2영역(130A), 제3영역(110A) 및 제4영역(110B)은 제1영역(120A)과 오버랩될 수 있다. 즉, 제1영역(120A)이 가장 큰 면적을 갖고, 제2영역(130A), 제3영역(110A) 및 제4영역(110B)은 제1영역(120A)보다 작은 면적을 갖는다.
기판(101)은 반도체프로세싱에 적합한 물질로 형성될 수 있다. 예를 들어, 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 기판(101)에 활성영역(122)이 정의될 수 있다. 활성영역(122)은 제1도핑영역(102)과 제2도핑영역(103)을 포함할 수 있다.
제1캐패시터(110)는 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)을 포함할 수 있다. 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)은 각각 복수의 비-평판형캐패시터(113)를 포함할 수 있다. 각각의 비-평판형캐패시터(113)는 복수의 제1비-평판형전극(114), 유전층(115) 및 제2비-평판형전극(116)을 포함할 수 있다. 복수의 제1비-평판형전극(114)은 공통노드(117)에 연결될 수 있다. 하나의 비-평판형캐패시터(113)에서, 하나의 제2비-평판형전극(116)이 복수의 제1비-평판형전극(114)과 오버랩될 수 있다. 제2비-평판형전극(116)과 제1비-평판형전극(114) 사이에 유전층(115)이 위치할 수 있다. 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)은 공통 노드(117)를 쉐어링할 수 있다. 제2비-평판형전극(116)은 제1층(116A), 제2층(116B) 및 제3층(116C)을 포함하는 적층구조일 수 있다. 제1층(116A)은 티타늄질화물(TiN)을 포함할 수 있고, 제2층(116B)은 실리콘저마늄(SiGe)을 포함할 수 있으며, 제3층(116C)은 텅스텐을 포함할 수 있다. 따라서, 제2전극(116)은 W/SiGe/TiN의 적층구조가 될 수 있다. 제1비-평판형전극(114)은 티타늄질화물을 포함할 수 있다. 유전층(115)은 고유전물질(High-k material)을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 본 실시예에서, 유전층(115)은 ZAZ(ZrO2/Al2O3/ZrO2) 구조일 수 있다. 공통노드(117)는 금속물질, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예컨대, 공통노드(117)는 텅스텐을 포함할 수 있다. 제1비-평판형전극(114)은 필라 형상일 수 있고, 이로써 표면적이 증가되어 캐패시턴스를 증대시킬 수 있다. 제1비-평판형전극(114)의 저부는 식각정지층(119)에 고정될 수 있다. 즉, 제1비-평판형전극(114)의 저부는 식각정지층(119)을 관통하여 공통노드(117)에 연결될 수 있다. 식각정지층(119)은 절연물질을 포함할 수 있다. 식각정지층(119)는 실리콘질화물을 포함할 수 있다.
제1평판형캐패시터(121)는 제1전극, 유전층 및 제2전극을 포함할 수 있다. 예를 들어, 활성영역(122), 게이트절연층(123) 및 게이트전극(124)을 포함할 수 있다. 활성영역(122)이 제1전극의 역할을 하고, 게이트전극(124)이 제2전극의 역할을 한다. 활성영역(122)은 도전성을 갖기 위해 불순물로 도핑되어 있을 수 있다. 게이트전극(124)은 금속물질, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 게이트절연층(123)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(123)으로 사용되는 고유전물질은 유전층(115)과 동일할 수 있다. 제1평판형캐패시터(121)의 게이트전극(124) 상에 보호층(118)이 형성될 수 있다. 보호층(118)은 절연물질을 포함할 수 있다. 예를 들어, 보호층(118)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 보호층(118)은 게이트전극(124)을 오버랩할 수 있다. 즉, 보호층(118)은 게이트전극(124)과 동일하게 평판 형상일 수 있다. 공통노드(117)와 게이트전극(124) 사이에 보호층(118)이 위치할 수 있다. 게이트전극(124) 양측의 활성영역(122) 내에 제1,2도핑영역(102, 103)이 형성될 수 있다. 제1,2도핑영역(102, 103)은 불순물로 도핑되어 있을 수 있다. 게이트전극(124)은 평판형일 수 있다.
제2평판형캐패시터(131)는 제1평판형전극(132), 유전층(133) 및 제2평판형전극(134)을 포함할 수 있다. 제2평판형캐패시터(131)의 제1평판형전극(134)은 공통노드(117)와 동일 레벨일 수 있다. 제2평판형캐패시터(131)의 제2평판형전극(134)은 비-평판형캐패시터(113)의 제2비-평판형전극(116)과 동일 레벨일 수 있다. 제2평판형캐패시터(131)의 제1평판형전극(132)은 금속물질, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예컨대, 제2평판형캐패시터(131)의 제1평판형전극(132)은 텅스텐을 포함할 수 있다. 제2평판형캐패시터(131)의 제2평판형전극(134)은 제1층(134A), 제2층(134B) 및 제3층(134C)을 포함하는 적층구조일 수 있다. 제1층(134A)은 티타늄질화물(TiN)을 포함할 수 있고, 제2층(134B)은 실리콘저마늄(SiGe)을 포함할 수 있으며, 제3층(134C)은 텅스텐을 포함할 수 있다. 따라서, 제2평판형전극(134)은 W/SiGe/TiN의 적층구조가 될 수 있다. 제2평판형캐패시터(131)의 유전층(133)의 일부는 비-평판형캐패시터(113)의 유전층(115)과 동일할 수 있다. 제2평판형캐패시터(131)의 유전층(133)은 제1유전층(133A)과 제2유전층(133B)의 적층을 포함할 수 있다. 제2유전층(133B)은 비-평판형캐패시터(113)의 유전층(115)과 동일할 수 있다. 제1유전층(133A)은 식각정지층(119)과 동일 레벨일 수 있다. 제1유전층(133A)과 식각정지층(119)는 동일 물질로 형성될 수 있다. 제1유전층(133A)은 실리콘질화물로 형성될 수 있다. 제2평판형캐패시터(131)의 제1평판형전극(132)과 공통노드(117)는 전기적으로 분리될 수 있다.
제1평판형캐패시터(121)의 게이트전극(124)과 제2평판형캐패시터(131)의 제1평판형전극(132)은 제1내부플러그(First internal plug, 160)에 의해 전기적으로 연결될 수 있다. 제2평판형캐패시터(131)의 제2평판형전극(134)은 제2내부플러그(161)에 접속될 수 있다. 제2평판형캐패시터(131)의 제2평판형전극(134)과 제1플레이트(140)는 제2내부플러그(161) 및 제1콘택플러그(162)에 의해 전기적으로 연결될 수 있다. 제1평판형캐패시터(121)의 활성영역(122)과 제2플레이트(150)는 제2콘택플러그(163)에 의해 전기적으로 연결될 수 있다. 제1플레이트(140)와 비-평판형캐패시터(113)의 제2비-평판형전극(116)은 제3콘택플러그(164)에 의해 전기적으로 연결될 수 있다. 제2플레이트(150)와 다른 비-평판형캐패시터(113)의 제2평판형전극(116)은 제4콘택플러그(165)에 의해 전기적으로 연결될 수 있다. 제1내부플러그(160) 및 제2내부플러그(161)는 DLC(Double Layer Contact)라고 지칭될 수 있다. 예를 들어, 제1내부플러그(160)에 의해 게이트전극(124), 보호층(118) 및 제2평판형캐패시터(131)의 제1평판형전극(132)이 접촉될 수 있다. 제2내부플러그(161)에 의해 제2평판형캐패시터(131)의 제2평판형전극(134) 및 제2유전층(133B)이 접촉될 수 있다. 제1내부플러그(160)과 제2내부플러그(161)를 형성하므로써, 제1평판형캐패시터(121)와 제2평판형캐패시터(131)를 전기적으로 상호접속시킬 수 있다. 아울러, 제2내부플러그(161)에 의해 제2평판형캐패시터(131)와 제1플레이트(140)를 전기적으로 직렬 접속시킬 수 있다. 제1내부플러그(160)과 제2내부플러그(161)를 형성하므로써, 제1평판형캐패시터(121)와 제2평판형캐패시터(131)의 배선 자유도를 개선시킬 수 있다. 또한, 제2평판형캐패시터(131)를 제1평판형캐패시터(121) 상부에 적층시킬 수 있으므로, 대용량 캐패시터(100)의 면적을 감소시킬 수 있다. 제1콘택플러그(162)와 제3콘택플러그(164)는 제1플레이트(140)에 접속될 수 있고, 제2콘택플러그(163)와 제4콘택플러그(165)는 제2플레이트(150)에 접속될 수 있다. 제1플레이트(140)와 제2플레이트(150)는 동일 레벨일 수 있다. 제1콘택플러그(162), 제2콘택플러그(163), 제3콘택플러그(164), 제4콘택플러그(165)는 동일 레벨일 수 있다. 제1내부플러그(160), 제2내부플러그(161), 제1콘택플러그(162), 제2콘택플러그(163), 제3콘택플러그(164) 및 제4콘택플러그(165)는 금속함유 물질로 형성될 수 있다. 예컨대, 텅스텐으로 형성될 수 있다.
전술한 바와 같이, 제1실시예에 따른 대용량 캐패시터(100)는, 비-평판형캐패시터(113), 제2평판형캐패시터(121) 및 제3평판형캐패시터(131)를 포함하므로써, 캐패시턴스를 극대화시킬 수 있다.
도 4는 제1실시예의 대용량 캐패시터를 포함하는 메모리장치를 도시한 도면이다.
도 4를 참조하면, 메모리장치(200)는 메모리셀(220), 대용량 캐패시터(240) 및 주변트랜지스터(250)를 포함할 수 있다. 메모리셀(220)은 셀영역(2100)에 형성되고, 대용량 캐패시터(240)와 주변트랜지스터(250)는 주변회로영역(2300)에 형성될 수 있다. 셀영역(2100)은 복수의 메모리셀이 형성되는 영역이다. 주변회로영역(2300)은 메모리셀의 동작을 제어하기 위해, 컬럼디코더(column decoder), 로우디코더(row decoder), 감지증폭기(Sense amplifier) 및 제어회로(Control unit) 등을 포함할 수 있다. 제어회로는 전력회로(power circuit unit)를 더 포함할 수 있는데, 전력회로는 메모리셀로 높은 전류 및/또는 전압을 안정적으로 제공하기 위하여 대용량 캐패시터(High capacity capacitor, 240)를 포함할 수 있다.
기판(201)은 셀영역(2100)과 주변회로영역(2300)을 포함할 수 있다. 셀영역(2100)과 주변회로영역(2300)은 소자분리층(201)에 의해 분리될 수 있다. 주변트랜지스터(250)와 대용량 캐패시터(240)는 소자분리층(201)에 의해 분리될 수 있다.
메모리셀(220)을 자세히 살펴보면 다음과 같다.
먼저, 기판(101)에 소자분리층(201)이 형성된다. 소자분리층(201)에 의해 복수의 셀활성영역(202) 및 주변활성영역(203)이 정의된다. 셀활성영역(202)을 가로지르는 게이트트렌치(204)가 형성된다. 게이트트렌치(204)에 매립워드라인구조가 내장된다.
매립워드라인구조는 셀게이트절연층(205), 매립워드라인(206) 및 실링층층(207)을 포함할 수 있다. 매립워드라인구조 양측의 기판(101)에 제1불순물영역(208) 및 제2불순물영역(209)이 형성된다. 매립워드라인(206), 제1불순물영역(208) 및 제2불순물영역(209)은 셀트랜지스터를 구성할 수 있다.
제1불순물영역(208)에 전기적으로 연결되는 비트라인구조물이 형성될 수 있다. 비트라인구조물은 비트라인(211) 및 비트라인하드마스크층(212)을 포함한다. 비트라인구조물은 비트라인(211)과 제1불순물영역(208) 사이의 비트라인콘택플러그(210)를 더 포함할 수 있다.
기판(101) 상에 제1층간절연층(213)이 형성된다. 비트라인콘택플러그(210)는 제1층간절연층(213)을 관통하여 제1불순물영역(208)에 접속될 수 있다. 비트라인콘택플러그(210)와 비트라인(211)의 선폭은 동일할 수 있다. 비트라인(211)은 매립워드라인(206)이 연장되는 방향과 교차하는 방향으로 연장되는 라인 형태일 수 있다. 비트 라인(211)은 폴리실리콘, 금속실리사이드, 금속질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다. 비트라인하드마스크층(212)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 비트라인콘택플러그(210)는 폴리실리콘, 금속실리사이드, 금속질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다.
제2불순물영역(209) 상에 셀캐패시터(220C)가 형성될 수 있다. 셀캐패시터(220C)와 제2불순물영역(209) 사이에 스토리지노드콘택플러그(214) 및 스토리지노드콘택패드(215)가 형성될 수 있다. 스토리지노드콘택플러그(214)는 제1층간절연층(213)을 관통하여 제2불순물영역(209)에 접속될 수 있다. 스토리지노드콘택패드(215)는 스토리지노드콘택플러그(214) 상에 형성될 수 있다. 스토리지노드콘택플러그(214)는 폴리실리콘, 금속, 금속실리사이드 또는 금속질화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 스토리지노드콘택플러그(214)는 폴리실리콘, 금속실리사이드 및 금속이 적층될 수 있다. 스토리지노드콘택패드(215)는 금속을 포함할 수 있다. 스토리지노드콘택패드(215) 상에 식각정지층(216)이 형성될 수 있다. 식각정지층(216)은 실리콘질화물을 포함할 수 있다. 셀캐패시터(220C)는 하부전극(217), 유전층(218) 및 상부전극(219)을 포함할 수 있다. 하부전극(217)은 필라 형상을 가질 수 있고, 식각정지층(216)을 관통하여 스토리지노드콘택패드(215)에 전기적으로 접속될 수 있다. 상부전극(219)은 제1상부전극(219A), 제2상부전극(219B) 및 제3상부전극(219C)을 포함하는 적층구조일 수 있다. 제1상부전극(219A)은 티타늄질화물(TiN)을 포함할 수 있고, 제2상부전극(219B)은 실리콘저마늄(SiGe)을 포함할 수 있으며, 제3상부전극(219C)은 텅스텐을 포함할 수 있다. 따라서, 상부전극(219)은 W/SiGe/TiN의 적층구조가 될 수 있다. 스토리지노드(217)는 티타늄질화물을 포함할 수 있다. 유전층(218)은 고유전물질(High-k material)을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 본 실시예에서, 유전층(218)은 ZAZ(ZrO2/Al2O3/ZrO2) 구조일 수 있다.
주변트랜지스터(250)는 주변게이트절연층(205P), 주변게이트전극(211P), 소스영역(208S) 및 드레인영역(209D)을 포함할 수 있다. 주변게이트전극(211P)은 비트라인(211)과 동일 레벨일 수 있다. 주변게이트전극(211P) 상에 주변게이트하드마스크층(212P)이 형성될 수 있다. 주변게이트하드마스크층(212P)은 비트라인하드마스크층(212)과 동일 레벨일 수 있다. 이와 같이, 주변게이트전극(211P)과 비트라인(211)은 동시에 형성될 수 있다. 드레인영역(209D)에 금속콘택플러그(214P)가 접속되고, 금속콘택플러그(214P) 상에 제1금속배선(215P)이 형성될 수 있다. 제1금속배선(215P)은 스토리지노드콘택패드(215)와 동일 레벨일 수 있다. 즉, 제1금속배선(215P)과 스토리지노드콘택패드(215)는 동시에 형성될 수 있다.
대용량 캐패시터(240)는 도 3에 도시된 대용량 캐패시터(100)와 동일할 수 있다.
대용량 캐패시터(240)의 제1비-평판형캐패시터그룹(111)과 제2비-평판형캐패시터그룹(112)은 셀캐패시터(220C)와 동일 레벨일 수 있다. 즉, 비-평판형캐패시터(113)와 셀캐패시터(220C)는 동시에 형성될 수 있다. 대용량 캐패시터(240)의 비-평판형캐패시터(113)는 전원의 전압 안정화에 기여한다.
이와 같이, 메모리셀(220)의 셀캐패시터(220C)와 대용량 캐패시터(240)의 비-평판형캐패시터(113)는 서로 다른 기능을 갖지만, 이들 캐패시터들은 동일한 구성을 갖고 동일한 공정으로 동시에 형성된다.
셀캐패시터(220C)가 형성된 셀영역(2100) 상에 제2층간절연층(166C)이 형성될 수 있다. 제2층간절연층(166C)은 대용량캐패시터(240)의 층간절연층(166)과 동일 레벨일 수 있다.
상술한 바와 같이, 셀캐패시터(220C)와 대용량 캐패시터(240)의 비-평판형캐패시터(113)는 필라 형상 구조를 기본 구조로 하고, 동일 공정으로 동시에 형성될 수 있다. 따라서, 셀캐패시터의 상부전극(219)과 비-평판형캐패시터(113)의 제2비-평판형전극(116)은 동일 공정으로 동시에 형성될 수 있다. 비-평판형캐패시터(113)의 제2비-평판형전극(116)은 상부전극(219)의 연장부, 즉 주변회로영역(2300)까지 연장된 상부전극(219)의 일부를 식각하여 형성될 수 있다. 아울러, 제2평판형캐패시터(131)의 제2평판형전극(134)또한 상부전극(219)의 일부를 식각하여 형성될 수 있다.
제1평판형캐패시터(121)의 게이트전극(124)과 주변트랜지스터의 주변게이트전극(124)은 동일 레벨일 수 있다.
도 5는 제2실시예에 따른 대용량 캐패시터를 도시한 평면도이다. 제2실시예에 따른 대용량 캐패시터(300)는 제1실시예의 대용량 캐패시터(100)와 유사할 수 있다. 단, 제2실시예에 따른 대용량 캐패시터(300)는 제2평판형캐패시터(131)의 일부가 제1비-평판캐패시터그룹(111)과 제2비-평판캐패시터그룹(112) 사이의 공간에 위치하도록 연장될 수 있다. 예를 들어, 제1비-평판캐패시터그룹(111)과 제2비-평판캐패시터그룹(112) 사이의 공간에 제2평판형캐패시터(131)의 연장부(141)가 위치할 수 있다.
도 6은 제3실시예에 따른 대용량 캐패시터를 도시한 단면도이다. 제3실시예에 따른 대용량 캐패시터(400)는 제1실시예의 대용량 캐패시터(100)와 유사할 수 있다. 단, 제3실시예에 따른 대용량 캐패시터(400)는 제1평판형캐패시터(121)의 게이트전극이 리세스게이트(Recess gate) 구조를 가질 수 있다. 예를 들어, 기판(101) 표면에 일정 깊이를 갖는 복수의 리세스(R)가 구비되고, 복수의 리세스(R) 상에 리세스드 게이트전극(Recessed gate electrode, 124R)이 형성될 수 있다. 리세스드 게이트전극(124R)은 리세스(R)를 채우면서 기판(101) 표면 위로 일부가 돌출되는 형상을 가질 수 있다. 이와 같이 리세스드 게이트전극(124R)을 형성함에 따라, 제1평판형캐패시터(121)의 캐패시턴스를 더욱 증가시킬 수 있다.
제3실시예에 따른 대용량 캐패시터(400)는 도 5와 같이, 변형될 수 있다. 예컨대, 제1비-평판캐패시터그룹(111)과 제2비-평판캐패시터그룹(112) 사이의 공간에 제2평판형캐패시터(131)의 연장부(141)가 위치할 수 있다.
도 7a 내지 도 7g는 본 실시예가 적용된 메모리장치의 제조 방법의 일예를 설명하기 위한 도면이다. 이하, 도 4에 도시된 메모리장치(200)를 제조하기 위한 일예를 설명하기로 한다.
도 7a에 도시된 바와 같이, 기판(101)에 소자분리층(201)이 형성된다. 기판(101)은 반도체물질을 포함한다. 기판(101)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 소자분리층(201)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(201)은 분리트렌치(isolation trench)에 형성된다. 소자분리층(201)에 의해 셀활성영역(202)과 주변활성영역(203)이 정의될 수 있다. 셀활성영역(202)은 섬형태(Island type)가 될 수 있다. 복수의 셀활성영역(202)이 소자분리층(203)에 의해 분리된다. 소자분리층(201)은 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide) 또는 이들의 조합에 의해 형성될 수 있다. 기판(101)은 셀영역(2100)과 주변회로영역(2300)을 포함할 수 있다.
셀영역(2100)에 매립워드라인(206)을 포함하는 트랜지스터가 형성된다. 기판(101)에 매립워드라인(206)이 매몰된다. 매립워드라인(206)은 게이트트렌치(204) 내에 형성된다. 기판(101) 내에 일정 깊이를 갖는 게이트트렌치(204)가 형성된다. 게이트트렌치(204)는 어느 한 방향으로 연장된 라인형태가 될 수 있다. 게이트트렌치(204)는 셀활성영역(202) 및 소자분리층(201)을 식각하여 형성될 수 있다. 게이트트렌치(204)는 셀활성영역(202)과 소자분리층(201)을 가로지르는 형태로서, 게이트트렌치(204)의 일부는 셀활성영역(202) 내에 형성되고, 게이트트렌치(204)의 나머지는 소자분리층(201) 내에 형성될 수 있다. 다른 실시예에서, 게이트트렌치(204)의 일부, 즉 소자분리층(201) 내에 형성되는 부분은 셀활성영역(202) 내에 형성된 부분보다 더 깊은 깊이를 가질 수 있다. 이로써, 셀활성영역(202)은 핀(Fin)을 포함할 수 있다.
게이트트렌치(204)의 표면 상에 셀게이트절연층(205)이 형성될 수 있다. 셀게이트절연층(205)은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 다른 실시예에서, 셀게이트절연층(205)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 셀게이트절연층(205)은 고유전물질(High-k material), 산화물(oxide), 질화물(nitride), 산화 질화물(oxynitride) 또는 이들의 조합에 의해 형성될 수 있다. 고유전물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO) 또는 하프늄실리케이트질화물(HfSiON) 등과 같은 금속산화물(Metal oxide)을 포함할 수 있다.
셀게이트절연층(205) 상에 매립워드라인(206)이 형성된다. 매립워드라인(206) 상에 실링층(207)이 형성된다. 매립워드라인(206)은 기판(101)의 표면보다 낮게 리세스되어 형성될 수 있다. 매립워드라인(206)은 게이트트렌치(204)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN), 텅스텐(W) 또는 이들이 조합을 포함할 수 있다. 예를 들어, 매립워드라인(206)은 티타늄질화물(TiN) 상에 텅스텐(W)을 적층하는 TiN/W과 같은 2층 구조로 형성할 수 있다. 다른 실시예에서, 매립워드라인(206)은 일함수 금속층(workfunction metal layer)을 포함할 수도 있다. 실링층(207)은 매립워드라인(206) 상에서 게이트트렌치(204)를 채운다. 실링층(207)은 후속 공정으로부터 매립워드라인(206)을 보호하는 역할을 수행할 수 있다. 실링층(207)은 절연물질을 포함할 수 있다. 실링층(207)은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함할 수 있다.
실링층(207) 형성후에 셀활성영역(202)에 제1불순물영역(208) 및 제2불순물영역(209)을 형성할 수 있다. 제1불순물영역(208) 및 제2불순물영역(209)은 소스영역 및 드레인영역이라고 지칭될 수 있다. 이로써, 매립워드라인(206)을 포함하는 매립게이트형 트랜지스터가 형성된다. 임플란트 등의 도핑 공정에 의해 제1불순물영역(208) 및 제2불순물영역(209)이 형성될 수 있다. 제1불순물영역(208) 및 제2불순물영역(209)은 동일 도전형, 예컨대 N형 불순물로 도핑될 수 있다.
다음으로, 기판(101) 상부에 비트라인콘택플러그(210)가 형성된다. 비트라인콘택플러그(210)는 제1콘택홀(도시 생략) 내에 형성될 수 있다. 제1콘택홀은 제1층간절연층(도시 생략)을 식각하므로써 형성될 수 있다.
비트라인콘택플러그(210) 상에 비트라인(211) 및 비트라인하드마스크층(212)이 적층될 수 있다. 비트라인(211)은 금속함유물질로 형성될 수 있다. 비트라인(211)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인(211)은 텅스텐(W) 또는 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 비트라인(211)은 배리어층과 금속층을 적층하여 형성할 수도 있다. 비트라인하드마스크층(212)은 절연물질로 형성된다. 비트라인하드마스크층(212)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크층(212)은 실리콘질화물로 형성될 수 있다.
비트라인(211) 및 비트라인하드마스크층(212)을 형성하는 동안에, 주변회로영역(2300)에 주변트랜지스터 및 제1평판형 캐패시터의 일부가 형성될 수 있다. 예를 들어, 제1평판형캐패시터의 게이트전극(124)이 비트라인(211)과 함께 형성될 수 있다. 게이트전극(124) 상에 보호층(118)이 형성될 수 있다. 보호층(118)은 비트라인하드마스크층(212)과 동일 레벨일 수 있다. 주변트랜지스터의 주변게이트전극(211P)이 비트라인(211)과 함께 형성될 수 있다. 주변게이트전극(211P) 상에 게이트하드마스크층(212P)이 형성될 수 있다.
상술한 바와 같이, 비트라인(211), 주변게이트전극(211P) 및 제1평판형캐패시터의 게이트전극(124)이 동시에 형성될 수 있다.
게이트전극(124) 및 보호층(118)을 형성한 후에, 주변회로영역(2300)의 기판(101) 내에 제1도핑영역(102)과 제2도핑영역(103)을 형성할 수 있다. 제1도핑영역(102)과 제2도핑영역(103)은 n형 불순물로 도핑될 수 있다. 제1도핑영역(102)과 제2도핑영역(103)은 소스영역 및 드레인영역이라고 지칭될 수 있다. 제1 및 제2도핑영역(102, 103)을 형성하는 동안에, 주변트랜지스터의 소스영역(208S) 및 드레인영역(209D)이 형성될 수 있다.
도 7b에 도시된 바와 같이, 비트라인구조물 및 제1평판형캐패시터를 포함한 전면에 층간절연층(213)이 형성될 수 있다.
층간절연층(213)을 관통하는 스토리지노드콘택플러그(214)를 형성한다. 스토리지노드콘택플러그(214)는 셀영역(2100)에 형성될 수 있다. 스토리지노드콘택플러그(214)를 형성하는 동안에, 주변트랜지스터의 소스영역(208S) 및 드레인영역(209D)에 접속되는 제1금속콘택플러그(214P)를 형성할 수 있다.
다음으로, 제1내부플러그(160)가 형성될 수 있다. 제1내부플러그(160)는 게이트전극(124)에 접속될 수 있다. 스토리지노드콘택플러그(214), 제1금속콘택플러그(214P) 및 제1내부플러그(160)는 동시에 형성될 수도 있다.
도 7c에 도시된 바와 같이, 스토리지노드콘택플러그(214), 제1금속콘택플러그(214P) 및 제1내부플러그(160)가 형성된 층간절연층(213) 상에 금속층이 형성될 수 있다. 금속층은 텅스텐 또는 알루미늄을 포함할 수 있다. 금속층을 패터닝하여, 스토리지노드콘택패드(215)를 형성한다. 스토리지노드콘택패드(215)를 형성하는 동안에, 제2평판형캐패시터의 제1평판형전극(132) 및 공통노드(117)를 동시에 형성할 수 있다. 즉, 스토리지노드콘택패드(215), 제2평판형캐패시터의 제1평판형전극(132) 및 공통노드(117)는 동일 레벨일 수 있다. 스토리지노드콘택패드(215), 제2평판형캐패시터의 제1전극(132) 및 공통노드(117)는 불연속되어 독립적으로 형성될 수 있다. 제2평판형캐패시터의 제1평판형전극(132)과 공통노드(117)는 게이트전극(124)에 오버랩될 수 있다. 스토리지노드콘택패드(215)를 형성하는 동안에, 제1금속배선(215P)도 동시에 형성될 수 있다. 제1금속배선(215P)은 제1금속콘택플러그(214P)에 접속될 수 있다. 제2평판형캐패시터의 제1평판형전극(132)는 제1내부플러그(160)에 접속될 수 있다.
도 7d에 도시된 바와 같이, 스토리지노드콘택패드(215), 제2평판형캐패시터의 제1평판형전극(132) 및 공통노드(117)를 포함한 전면에 식각정지층(216, 133A)이 형성될 수 있다. 식각정지층(216, 133A)은 실리콘질화물로 형성될 수 있다.
식각정지층(216, 133A) 상에 몰드층(M)을 형성한다. 몰드층(M) 및 식각정지층(216)을 식각하여 셀영역(2100)에 복수의 셀캐패시터오픈부(217C)를 형성한다. 셀캐패시터오픈부(217C) 형성시에, 몰드층(M) 및 식각정지층(133A)을 식각하여 주변회로영역(2300)에 복수의 더미 셀캐패시터오픈부(114C)가 형성될 수 있다. 셀캐패시터오픈부(217C)와 더미 셀캐패시터오픈부(114C)는 동일 형상을 갖고 형성될 수 있다. 셀캐패시터오픈부(217C)와 더미 셀캐패시터오픈부(114C)는 어레이를 이룰 수 있다. 셀캐패시터오픈부(217C) 및 더미 셀캐패시터오픈부(114C)는 각각, 스토리지노드콘택패드(215) 및 공통노드(117)를 노출시킬 수 있다.
도 7e에 도시된 바와 같이, 셀캐패시터오픈(217C) 내에 복수의 셀스토리지노드(217)를 형성한다. 더미셀캐패시터오픈부(114C) 내에 복수의 비-평판형스토리지노드(114)를 형성한다. 셀스토리지노드(217)와 비-평판형스토리지노드(114)는 동일 레벨일 수 있다. 셀스토리지노드(217)는 스토리지노드콘택패드(215)에 전기적으로 접속될 수 있다. 비-평판형스토리지노드(114)는 공통노드(117)에 전기적으로 접속될 수 있다. 셀스토리지노드(217)와 비-평판형스토리지노드(114)는 필라 형상을 가질 수 있다. 다른 실시예에서, 셀스토리지노드(217)와 비-평판형스토리지노드(114)는 실린더 형상을 가질 수도 있다.
몰드층(M)을 선택적으로 제거한다. 도시하지 않았으나, 몰드층(M) 제거시에 셀스토리지노드(217) 및 비-평판형스토리지노드(114)의 쓰러짐을 방지하기 위해 몰드층(M)은 지지층(Supporter, 도시 생략)을 포함하는 구조일 수 있다. 지지층은 몰드층(M)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 몰드층(M)은 실리콘산화물로 형성되고, 지지층은 실리콘질화물을 포함할 수 있다.
몰드층(M)을 제거함에 따라, 셀스토리지노드(217)의 측벽 및 상부가 노출될 수 있다. 셀스토리지노드(217)와 동일하게, 비-평판형스토리지노드(114)의 측벽 및 상부가 노출될 수 있다.
도 7f에 도시된 바와 같이, 셀스토리지노드(217) 및 비-평판형스토리지노드(114) 상에 유전층(218, 115, 133B)이 형성될 수 있다. 유전층(218, 115, 133B)은 동일 물질일 수 있다.
유전층(218, 115, 133B) 상에 상부전극(219)을 형성하기 위한 물질들이 형성될 수 있다. 상부전극(219)을 위한 물질들은 제1층(219A), 제2층(219B) 및 제3층(219C)을 순차적으로 적층할 수 있다. 주변회로영역(2300)에도 제1층(116A, 134A), 제2층(116B, 134B) 및 제3층(116C, 134C)을 순차적으로 적층할 수 있다. 제1층(219A, 116A, 134A), 제2층(219B, 116B, 134B) 및 제3층(219C, 116C, 134C)은 동일 물질을 이용하여 동시에 형성될 수 있다.
도 7g에 도시된 바와 같이, 상부전극(219)을 형성한다. 이에 따라, 셀영역(2100)에 상부전극(219)이 형성되며, 주변회로영역(2300)에는 비-평판형스토리지노드(114)를 커버링하는 비-평판형상부전극(116)이 형성될 수 있다. 상부전극(219)과 비-평판형상부전극(116)은 동일 레벨일 수 있다. 아울러, 상부전극(219)과 비-평판형상부전극(116)은 각각 제1층(219A, 116A), 제2층(219B, 116B) 및 제3층(219C, 116C)을 포함하는 적층구조일 수 있다. 상부전극(219) 및 비-평판형상부전극(116) 형성시에, 제2평판형캐패시터의 제2평판형전극(134)이 동시에 형성될 수 있다. 제2평판형전극(134)또한 제1층(134A), 제2층(134B) 및 제3층(134C)을 순차적으로 적층할 수 있다. 유전층(218)은 각각 셀영역(2100), 주변회로영역(2300)에서 불연속되도록 식각될 수 있다. 예컨대, 상부전극(219), 비-평판형상부전극(116) 및 제2평판형캐패시터의 제2평판형전극(134) 아래에 각각 유전층(218, 115, 133B)이 잔류할 수 있다. 한편, 주변회로영역(2300)에서 유전층(133A)과 식각정지층(119)이 분리되도록 식각되었으나, 다른 실시예에서 유전층(133A)과 식각정지층(119)은 식각되지 않을 수도 있다. 유전층(133A)과 식각정지층(119)은 동일 물질이다.
다음으로, 제2평판형캐패시터(131)의 제2평판형전극(134)에 접속되는 제2내부플러그(161)를 형성한다. 제2내부플러그(161)는 제2평판형전극(134)을 관통할 수 있다.
도시하지 않았으나, 후속하여, 도 4에 도시된 바와 같이, 콘택플러그들 및 플레이트를 형성할 수 있다.
상술한 바와 같이, 셀캐패시터(220C)와 대용량 캐패시터의 비-평판형캐패시터(113)는 필라 형상 구조를 기본 구조로 하고, 동일 공정으로 동시에 형성될 수 있다. 따라서, 셀캐패시터(220C)의 상부전극(219)과 비-평판형캐패시터(113)의 제2비-평판형전극(116)은 동일 공정으로 동시에 형성될 수 있다. 비-평판형캐패시터(113)의 제2비-평판형전극(116)은 상부전극(219)의 연장부, 즉 주변회로영역(2300)까지 연장된 상부전극(219)의 일부를 식각하여 형성될 수 있다. 아울러, 제2평판형캐패시터(131)의 제2평판형전극(134)또한 상부전극(219)의 일부를 식각하여 형성될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110 : 제1캐패시터
111, 112 : 제1,2비-평판형캐패시터그룹
113 : 비-평판형 캐패시터
121 : 제1평판형캐패시터
131 : 제2평판형캐패시터
111, 112 : 제1,2비-평판형캐패시터그룹
113 : 비-평판형 캐패시터
121 : 제1평판형캐패시터
131 : 제2평판형캐패시터
Claims (28)
- 제1영역과 제2영역을 포함하는 반도체기판;
상기 제1영역과 제2영역 중 어느 하나의 영역 상에 위치하는 게이트전극을 포함하는 제1평판형 캐패시터;
상기 제1영역과 제2영역 중 다른 하나의 영역 상에 위치하는 복수의 비-평판형 전극을 포함하는 비-평판형 캐패시터;
상기 제1평판형캐패시터와 오버랩되도록 상기 제1평판형 캐패시터 상부에 위치하는 평판형 전극을 포함하는 제2평판형 캐패시터; 및
상기 비-평판형 캐패시터 아래의 공통노드
를 포함하는 반도체장치.
- 제1항에 있어서,
상기 공통노드는 상기 복수의 비-평판형 전극에 전기적으로 접속되는 반도체장치.
- 제1항에 있어서,
상기 제1평판형 캐패시터의 게이트전극은,
상기 비-평판형캐패시터 및 제2평판형캐패시터와 오버랩되는 면적을 갖는 반도체장치.
- 제1항에 있어서,
상기 제2평판형 캐패시터는,
제1평판형전극, 상기 제1평판형전극 상의 유전층 및 상기 유전층 상의 제2평판형전극을 포함하고,
상기 제1평판형전극은 상기 게이트전극과 부분적으로 오버랩되는 반도체장치.
- 제4항에 있어서,
상기 제2평판형 캐패시터의 제1평판형전극과 상기 공통노드는 동일 레벨에 위치하는 반도체장치.
- 제4항에 있어서,
상기 제2평판형 캐패시터의 제1평판형전극과 상기 게이트전극은 내부플러그를 통해 전기적으로 접속되는 반도체장치. - 제4항에 있어서,
상기 제2평판형캐패시터의 제2평판형전극은,
티타늄질화물, 실리콘저마늄 및 텅스텐의 순서로 적층되는 구조인 반도체장치.
- 제1항에 있어서,
상기 비-평판형 캐패시터는,
제1비-평판형전극, 상기 제1비-평판형전극 상의 유전층 및 상기 유전층 상의 제2비-평판형전극을 포함하고,
상기 제1비-평판형 전극은 필라 형상 또는 실린더 형상을 갖는 반도체장치.
- 제1항에 있어서,
상기 제1평판형 캐패시터는 MOS형 캐패시터를 포함하고, 상기 제2평판형 캐패시터는 MIM형 캐패시터를 포함하는 반도체장치.
- 제1항에 있어서,
상기 제1평판형캐패시터와 제2평판형캐패시터는 직렬 연결되는 반도체장치.
- 제1항에 있어서,
상기 비-평판형캐패시터의 일단과 상기 제1평판형캐패시터에 제1플레이트가 연결되고, 상기 비-평판형캐패시터의 타단과 상기 제2평판형캐패시터에 제2플레이트가 연결되며, 상기 제1플레이트와 제2플레이트 사이에 전위차를 갖도록 전압이 인가되는 반도체장치.
- 제1항에 있어서,
상기 제1평판형캐패시터의 게이트전극은 리세스드 게이트전극을 포함하는 반도체장치.
- 셀영역과 대용량캐패시터 영역을 포함하는 반도체기판;
상기 대용량캐패시터 영역 상에 위치하는 게이트전극을 포함하는 MOS형 캐패시터;
상기 셀영역 상에 위치하는 복수의 셀스토리지노드를 포함하는 셀캐패시터;
상기 셀스토리지노드와 동일 레벨로서, 상기 대용량캐패시터의 일부 영역 상에 위치하는 복수의 비-평판형 스토리지노드를 포함하는 비-평판형 캐패시터;
상기 MOS형 캐패시터와 오버랩되도록 상기 MOS형 캐패시터 상부에 위치하는 평판형전극을 포함하는 MIM형 캐패시터; 및
상기 비-평판형 캐패시터 아래의 공통노드
를 포함하는 반도체장치.
- 제13항에 있어서,
상기 공통노드는 상기 복수의 비-평판형 스토리지노드에 전기적으로 접속되는 반도체장치.
- 제13항에 있어서,
상기 MOS형 캐패시터의 게이트전극은,
상기 비-평판형캐패시터 및 MIM형 캐패시터와 오버랩되는 면적을 갖는 반도체장치.
- 제13항에 있어서,
상기 MIM형 캐패시터는,
제1평판형전극, 상기 제1평판형전극 상의 유전층 및 상기 유전층 상의 제2평판형전극을 포함하고,
상기 제1평판형전극은 상기 게이트전극과 부분적으로 오버랩되는 반도체장치.
- 제16항에 있어서,
상기 MIM형 캐패시터의 제1평판형전극과 상기 공통노드는 동일 레벨에 위치하는 반도체장치.
- 제16항에 있어서,
상기 MIM형 캐패시터의 제1평판형전극과 상기 게이트전극은 내부플러그를 통해 전기적으로 접속되는 반도체장치.
- 제16항에 있어서,
상기 MIM형 캐패시터의 제2평판형전극은,
티타늄질화물, 실리콘저마늄 및 텅스텐의 순서로 적층되는 구조인 반도체장치. - 제13항에 있어서,
상기 비-평판형 캐패시터는,
상기 비-평판형 스토리지노드 상에 위치하는 유전층 및 상기 유전층 상의 비-평판형 상부전극을 더 포함하고,
상기 제1비-평판형 스토리지노드는 필라 형상 또는 실린더 형상을 갖는 반도체장치.
- 제13항에 있어서,
상기 MOS형 캐패시터와 MIM형 캐패시터는 직렬 연결되는 반도체장치.
- 제13항에 있어서,
상기 비-평판형캐패시터의 일단과 상기 MOS형 캐패시터에 제1플레이트가 연결되고, 상기 비-평판형캐패시터의 타단과 상기 MIM형 캐패시터에 제2플레이트가 연결되며, 상기 제1플레이트와 제2플레이트 사이에 전위차를 갖도록 전압이 인가되는 반도체장치.
- 제13항에 있어서,
상기 MOS형 캐패시터의 게이트전극은 리세스드 게이트전극을 포함하는 반도체장치.
- 셀영역, 및 제1영역과 제2영역을 포함하는 대용량캐패시터영역을 포함하는 기판을 준비하는 단계;
상기 대용량캐패시터영역의 제1영역에 제1평판형 캐패시터를 형성하는 단계;
상기 제1평판형 캐패시터 상부에 제2평판형캐패시터를 형성하는 단계;
상기 셀영역에 복수의 셀캐패시터를 형성하는 단계;
상기 대용량캐패시터영역의 제2영역에 공통노드를 형성하는 단계; 및
상기 공통노드에 전기적으로 접속되는 복수의 비-평판형캐패시터를 형성하는 단계를 포함하고,
상기 복수의 비-평판형캐패시터와 셀캐패시터는 동일 레벨로 형성하는 반도체장치 제조 방법.
- 제24항에 있어서,
상기 제1평판형캐패시터와 제2평판형캐패시터는 내부플러그를 통해 전기적으로 직렬 접속시키는 반도체장치 제조 방법. - 제24항에 있어서,
상기 제2평판형캐패시터는 제1평판형전극, 유전층 및 제2평판형전극의 순서로 적층하여 형성하는 단계를 포함하고,
상기 제1평판형전극은 상기 공통노드로부터 이격되어 동일 레벨로 형성하는 반도체장치 제조 방법.
- 제24항에 있어서,
상기 복수의 비-평판형캐패시터와 셀캐패시터를 동일 레벨로 형성하는 단계는,
상기 셀영역과 대용량캐패시터의 제2영역 상부에 각각 셀스토리지노드 및 비-평판형 스토리지노드를 형성하는 단계
상기 셀스토리지노드 및 비-평판형 스토리지노드 상에 유전층을 형성하는 단계;
상기 유전층 상에 상부전극층을 형성하는 단계; 및
상기 상부전극층을 식각하여, 셀영역과 대용량캐패시터의 제2영역에 각각 상부전극과 비-평판형 상부전극을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제27항에 있어서,
상기 제2평판형캐패시터는 제1평판형전극, 유전층 및 제2평판형전극의 순서로 적층하여 형성하는 단계를 포함하고,
상기 상부전극과 비-평판형상부전극을 형성하는 단계에서, 상기 제2평판형캐패시터의 제2평판형전극을 동시에 형성하는 반도체장치 제조 방법.
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