KR20240110676A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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김승환
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Abstract

본 기술은 고집적화된 메모리 셀들을 구비한 반도체 장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치는 수직 도전 라인; 상기 수직 도전 라인으로부터 수평하게 배향하되, 제1 수평부 및 상기 제1 수평부보다 얇은 제2 수평부를 포함하는 수평층; 상기 수평층의 제1 수평부를 횡단하는 수평 도전 라인; 및 상기 수평층의 제2 수평부에 접속된 머지드 더블 실린더를 포함하는 제1 전극을 포함하는 데이터 저장 요소를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEDVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 메모리 셀을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리 장치의 대용량화와 미세화에 대응하기 위해, 다수의 메모리 셀(memory cell)이 적층된 3차원 메모리 장치(3D Memory device)를 제공하기 위한 기술이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀들을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 수직 도전 라인; 상기 수직 도전 라인으로부터 수평하게 배향하되, 제1 수평부 및 상기 제1 수평부보다 얇은 제2 수평부를 포함하는 수평층; 상기 수평층의 제1 수평부를 횡단하는 수평 도전 라인; 및 상기 수평층의 제2 수평부에 접속된 머지드 더블 실린더를 포함하는 제1 전극을 포함하는 데이터 저장 요소를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은, 반도체 기판 상부에서 상기 반도체 기판의 표면에 평행하게 배향하되, 제1 수평부 및 상기 제1 수평부로부터 수평하게 연장하되 상기 제1 수평부보다 얇은 제2 수평부를 포함하는 수평층을 형성하는 단계; 상기 수평층의 제1 수평부에 접속하되, 상기 반도체 기판으로부터 수직하게 배향된 수직 도전 라인을 형성하는 단계; 및 상기 수평층의 제2 수평부에 접속하되, 상기 제2 수평부를 커버링하는 제1 전극을 포함하는 데이터 저장 요소를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은, 반도체 기판 상부에 제1 절연층, 제1 희생층, 반도체층, 제2 희생층 및 제2 절연층의 순서로 적층된 스택 바디를 형성하는 단계; 상기 스택 바디를 관통하여 연장되는 오프닝을 형성하는 단계; 상기 오프닝에 이웃하는 상기 반도체층의 일부분을 노출시키는 한 쌍의 전극 레벨-리세스를 형성하기 위해, 상기 제1 및 제2 희생층을 리세싱하는 단계; 씬드-반도체층(thinned semiconductor layer)을 형성하기 위해 상기 반도체층의 노출 부분을 씨닝 처리(thinning treatment)하는 단계; 상기 한 쌍의 전극 레벨 리세스 및 상기 씬드-반도체층을 커버링하는 전극 물질을 형성하는 단계; 및 데이터 저장 요소의 제1 전극을 형성하기 위해, 상기 전극 물질을 식각하는 단계를 포함하고, 상기 제1 전극은 상기 씬드-반도체층의 상부면, 하부면 및 상기 상부면과 하부면 사이의 측면을 커버링하는 머지드 더블 실린더 구조를 포함할 수 있다.
본 기술은 데이터 저장 요소가 듀얼 실린더를 포함하므로, 데이터 저장 요소의 저장 용량을 증가시킬 수 있다.
도 1는 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2a는 도 1의 A-A'에 따른 개략적인 단면도이다.
도 2b는 도 2a의 수평층과 제1 전극의 상세도이다.
도 3 내지 도 19는 실시예들에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면들이다.
도 20은 다른 실시예에 따른 메모리 셀의 개략적인 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀들을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 2a는 도 1의 A-A'에 따른 개략적인 단면도이다. 도 2b는 도 2a의 수평층과 제1 전극의 상세도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 장치(100)는 하부 구조물(LS) 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있다. 메모리 셀들(MC)의 3차원 어레이는 메모리 셀들(MC)의 컬럼 어레이(column array) 및 메모리 셀들(MC)의 로우 어레이(row array)를 포함할 수 있다. 메모리 셀들(MC)의 컬럼 어레이는 제1 방향(D1)을 따라 복수의 메모리 셀(MC)이 적층될 수 있고, 메모리 셀들(MC)의 로우 어레이는 제3 방향(D3)을 따라 복수의 메모리 셀(MC)이 수평하게 배치될 수 있다. 제1 방향(D1)을 따라 적층된 메모리 셀들(MC) 사이에 셀 절연층들(IL)이 배치될 수 있다. 예를 들어, 도 1의 메모리 셀 어레이(MCA)는 제3 방향(D3)을 따라 수평하게 배치된 메모리 셀들(MC)의 로우 어레이를 도시하고 있다.
개별 메모리 셀(MC)은 수직 도전 라인(BL), 스위칭 요소(TR) 및 데이터 저장 요소(CAP)를 포함할 수 있다. 스위칭 요소(TR)는 수평층(HL), 수평 절연층(GD) 및 수평 도전 라인(DWL)을 포함할 수 있다. 데이터 저장 요소(CAP)는 캐패시터와 같은 메모리 요소를 포함할 수 있다. 수직 도전 라인(BL)은 비트 라인을 포함할 수 있다. 수평 도전 라인(DWL)은 워드 라인 또는 게이트 전극을 포함할 수 있고, 수평층(HL)은 활성층을 포함할 수 있다. 데이터 저장 요소(CAP)는 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)을 포함할 수 있다. 스위칭 요소(TR)는 트랜지스터를 포함할 수 있고, 이 경우, 수평 도전 라인(DWL)은 게이트 전극의 역할을 수행할 수 있다. 스위칭 요소(TR)는 엑세스 요소 또는 선택 요소라고 지칭할 수도 있다.
수직 도전 라인(BL)은 제1 방향(D1)을 따라 수직하게 연장될 수 있다. 수평층(HL)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장될 수 있다. 수평 도전 라인(DWL)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3)을 따라 연장될 수 있다.
수직 도전 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 수직 도전 라인(BL)은 수직 배향 비트 라인(vertically-oriented bit line), 수직 연장 비트 라인(vertically-extented bit line) 또는 필라형 비트 라인(pillar-shape bit line)이라고 지칭할 수 있다. 수직 도전 라인(BL)은 도전 물질을 포함할 수 있다. 수직 도전 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(BL)은 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(BL)은 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수직 도전 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄 질화물(TiN)을 포함할 수 있다. 수직 도전 라인(BL)은 티타늄 질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다.
스위칭 요소(TR)는 트랜지스터를 포함할 수 있고, 따라서, 수평 도전 라인(DWL)은 수평 게이트 전극 또는 수평 워드 라인이라고 지칭할 수 있다. 수평 도전 라인(DWL)은 더블 구조(Double structure)일 수 있다. 예를 들어, 수평 도전 라인(DWL)은 수평층(HL)을 사이에 두고 서로 대향하는 제1 및 제2 수평 도전 라인(WL1, WL2)을 포함할 수 있다. 수평 도전 라인(DWL)에서, 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)은 서로 동일한 전위를 가질 수 있다. 예를 들어, 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)이 하나의 쌍을 이루어 하나의 메모리 셀(MC)에 접속(Coupled)될 수 있다. 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)에는 동일한 구동 전압이 인가될 수 있다. 수평층(HL)의 상부에 제1 수평 도전 라인(WL1)이 위치할 수 있고, 수평층(HL)의 하부에 제2 수평 도전 라인(WL2)이 위치할 수 있다. 수평 도전 라인(DWL)은 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)의 쌍(Pair)을 포함할 수 있다.
수평 도전 라인(DWL)은 제3 방향(D3)을 따라 연장될 수 있고, 수평층(HL)은 제2 방향(D2)을 따라 연장될 수 있다. 수평층(HL)은 수직 도전 라인(BL)으로부터 수평적으로 배열될 수 있다. 수평층(HL)의 상부 표면 및 하부 표면 상에 수평 절연층(GD)이 형성될 수 있다.
수평층(HL)은 제2 방향(D2)을 따라 연장될 수 있다. 수평층(HL)은 반도체 물질을 포함할 수 있다. 예를 들면, 수평층(HL)은 폴리실리콘, 단결정 실리콘, 저마늄 또는 실리콘-저마늄을 포함할 수 있다. 다른 실시예에서, 수평층(HL)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
수평층(HL)은 채널(channel, CH), 채널(CH)과 수직 도전 라인(BL) 사이의 제1 도프드 영역(SR), 및 채널(CH)과 데이터 저장 요소(CAP) 사이의 제2 도프드 영역(DR)을 포함할 수 있다. 수평층(HL)이 산화물 반도체 물질인 경우, 채널(CH)은 산화물 반도체 물질로 이루어질 수 있고, 제1 및 제2 도프드 영역(SR, DR)은 생략될 수 있다. 수평층(HL)은 활성층(active layer) 또는 씬-바디(thin-body)라고 지칭할 수도 있다. 제1 도프드 영역(SR)과 제2 도프드 영역(DR)은 제1,2 소스/드레인 영역이라고 지칭할 수 있다.
제1 도프드 영역(SR)과 제2 도프드 영역(DR)에는 서로 동일한 도전형의 불순물이 도핑될 수 있다. 제1 도프드 영역(SR)과 제2 도프드 영역(DR)에는 N형 불순물이 도핑되거나, P형 불순물이 도핑될 수 있다. 제1 도프드 영역(SR) 및 제2도프드 영역(DR)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 제1 도프드 영역(SR)은 수직 도전 라인(BL)에 접속될 수 있고, 제2 도프드 영역(DR)은 데이터 저장 요소(CAP)의 제1 전극(SN)에 접속될 수 있다. 제2 도프드 영역(DR)의 일부분은 제1 도프드 영역(SR) 및 채널(CH)보다 얇을 수 있다.
제2 도프드 영역(DR)은 바디부(Body portion, DR1) 및 돌출부(DR2)를 포함할 수 있다. 제2 도프드 영역(DR)의 바디부(DR1)는 채널(CH)에 직접 접촉할 수 있고, 제2 도프드 영역(DR)의 돌출부(DR2)는 바디부(DR1)로부터 수평하게 연장될 수 있다. 제2 도프드 영역(DR)의 돌출부(DR2)는 수평층(HL)의 얇아진 부분을 지칭할 수 있다. 제2 도프드 영역(DR)의 수평 배향 길이(H1)는 돌출부(DR2)의 수평 배향 길이(H11) 및 바디부(DR1)의 수평 배향 길이(H12)를 포함할 수 있다. 제2 도프드 영역(DR)의 돌출부(DR2)의 수평 배향 길이(H11)는 바디부(DR1)의 수평 배향 길이(H12)보다 더 클 수 있다. 여기서, 수평 배향 길이(H1, H11, H12)는 제2 방향(D2)에 따른 길이를 지칭할 수 있다.
제2 도프드 영역(DR)의 돌출부(DR2)는 바디부(DR2)보다 수직 두께가 작을 수 있다. 수평층(HL)에서 제1 도프드 영역(SR), 채널(CH) 및 제2 도프드 영역(DR)의 바디부(DR1)의 수직 두께(V1)는 서로 동일할 수 있고, 제2 도프드 영역(DR)의 돌출부(DR2)의 수직 두께(V2)는 바디부(DR2), 채널(CH) 및 제1 도프드 영역(SR)의 수직 두께(V1)보다 작을 수 있다. 여기서, 수직 두께(V1, V2)는 제1 방향(D1)에 따른 두께 또는 높이를 지칭할 수 있다.
상술한 바와 같이, 수평층(HL)은 수직 도전 라인(BL)으로부터 수평하게 배향하되, 제1 수평부 및 상기 제1 수평부보다 얇은 제2 수평부를 포함할 수 있다. 여기서, 수평층(HL)의 제1 수평부는 제1 도프드 영역(SR), 채널(CH) 및 제2 도프드 영역(DR)의 바디부(DR1)를 포함할 수 있고, 수평층(HL)의 제2 수평부는 제2 도프드 영역(DR)의 돌출부(DR2)를 포함할 수 있다.
수평 절연층(GD)은 수평층(HL)의 상부면 및 하부면 상에 각각 형성될 수 있다. 수평 절연층(GD)은 제1 도프드 영역(SR)의 상부면 및 하부면 상에 형성될 수 있고, 수평 절연층(GD)은 채널(CH)의 상부면 일부 및 하부면 일부 상에 형성되록 연장될 수 있다.
수평 절연층(GD)은 게이트 절연층을 포함할 수 있다. 수평 절연층(GD)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 금속 산화물, 금속 산화 질화물, 금속 실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 수평 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 이들의 조합을 포함할 수 있다.
수평 도전 라인(DWL)은 금속(metal), 금속혼합물(metal mixture), 금속합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 수평 도전 라인(DWL)은 티타늄질화물, 텅스텐, 몰리브덴, 루테늄, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수평 도전 라인(DWL)은 티타늄 질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 수평 도전 라인(DWL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 이하의 저일함수(Low work function)를 가질 수 있고, P 형 일함수 물질은 4.5eV 이상의 고일함수(High work function)를 가질 수 있다.
제1 및 제2 수평 도전 라인(WL1, WL2) 각각은 듀얼 일함수 구조일 수 있다. 저일함수 물질과 고일함 수 물질이 수평하게 배치되는 듀얼 일함수 구조일 수 있다. 예를 들어, 제1 및 제2 수평 도전 라인(WL1, WL2) 각각은 제2 방향(D2)을 따라 수평하게 배치되는 MP(Metal-Poly Si) 구조일 수 있다. MP 구조는 금속-폴리실리콘이 수평하게 배치된 구조를 지칭할 수 있다. MP 구조에서 폴리실리콘은 N형 도펀트로 도핑된 도프드 폴리실리콘(N-type dopant doped polysilicon)일 수 있다. N형 도펀트는 인 또는 비소를 포함할 수 있다. MP 구조에서 금속은 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 폴리실리콘은 저일함수 물질이고, 금속은 고일함수 물질일 수 있다.
데이터 저장 요소(CAP)는 스위칭 요소(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 데이터 저장 요소(CAP)는 제2 방향(D2)을 따라 수평층(HL)으로부터 수평적으로 연장된 제1 전극(SN)을 포함할 수 있다. 데이터 저장 요소(CAP)는 제1 전극(SN) 상의 제2 전극(PN) 및 제1 전극(SN) 과 제2 전극(PN) 사이의 유전층(DE)을 더 포함할 수 있다. 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)은 제2방향(D2)을 따라 수평적으로 배열될 수 있다. 제1 전극(SN)은 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 제1 전극(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 제2 전극(PN)은 유전층(DE) 상에서 제1 전극(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)을 커버링할 수 있다. 제1 전극(SN)은 제2 도프드 영역(DR)에 전기적으로 접속될 수 있다.
제1 전극(SN)은 3차원 구조를 갖되, 3차원 구조의 제1 전극(SN)은 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 제1 전극(SN)은 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 제1 전극(SN)은 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
제1 전극(SN) 및 제2 전극(PN)은 금속, 귀금속, 금속 질화물, 도전성 금속 산화물, 도전성 귀금속 산화물, 금속 탄화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 전극(SN) 및 제2 전극(PN)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴 산화물(MoO), 티타늄 질화물/텅스텐(TiN/W) 스택, 텅스텐 질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 제2 전극(PN)은 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 제2 전극(PN)은 티타늄 질화물/실리콘 저마늄/텅스텐 질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄 질화물/실리콘 저마늄/텅스텐 질화물(TiN/SiGe/WN) 스택에서, 실리콘 저마늄은 제1 전극(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄 질화물(TiN)은 데이터 저장 요소(CAP)의 제2 전극(PN) 역할을 할 수 있으며, 텅스텐 질화물은 저저항 물질일 수 있다.
유전층(DE)은 캐패시터 유전층 또는 메모리 층이라고 지칭할 수 있다. 유전층(DE)은 실리콘 산화물, 실리콘 질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 높은 유전율을 가질 수 있다. 실리콘 산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 유전층(DE)은 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 유전층(DE)은 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭(Band gap)이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, 유전층(DE)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 제1 전극(SN)과 유전층(DE) 사이에 누설전류 개선을 위한 계면 제어층이 더 형성될 수 있다. 계면 제어층은 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5) 또는 니오븀산화물(Nb2O5)을 포함할 수 있다. 계면 제어층은 제2 전극(PN)과 유전층(DE) 사이에도 형성될 수 있다.
데이터 저장 요소(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 제1 전극(SN) 및 제2 전극(PN)은 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
데이터 저장 요소(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
수직 도전 라인(BL)과 수평 도전 라인(DWL) 사이에 제1 캡핑층(BC)이 위치할 수 있다. 수평 도전 라인(DWL)과 제1 전극(SN) 사이에 제2 캡핑층(CC)이 위치할 수 있다. 제1 및 제2 캡핑층(BC, CC)은 절연 물질을 포함할 수 있다. 제1 및 제2 캡핑층(BC, CC)은 실리콘 산화물, 실리콘 질화물, SiCN, SiCO, SiCON 또는 이들의 조합을 포함할 수 있다. 제2 캡핑층(CC)은 제1 라이너(L1) 및 제2 라이너(L2)의 스택을 포함할 수 있다. 제1 라이너(L1)는 실리콘 산화물일 수 있고, 제2 라이너(L2)는 실리콘 질화물일 수 있다. 제2 라이너(L2)은 제1 라이너(L1)와 제1 전극(SN) 사이에 위치할 수 있다. 제1 라이너(L1)는 제2 라이너(L2)에 접촉하는 내측면들을 포함할 수 있다.
도 1 내지 도 2b를 다시 참조하여 데이터 저장 요소(CAP)를 상세히 설명하면 다음과 같다.
데이터 저장 요소(CAP)의 제1 전극(SN)은 하이브리드 실린더 구조일 수 있다. 예를 들어, 제1 전극(SN)은 제1 실린더(SNU), 제2 실린더(SNL) 및 연결부(SNM)을 포함할 수 있다. 연결부(SNM)는 제1 실린더(SNU)와 제2 실린더(SNL) 사이에 위치할 수 있다. 제1 실린더(SNU), 제2 실린더(SNL) 및 연결부(SNM)는 일체형 구조일 수 있고, 이에 따라 제1 전극(SN)은 머지드 더블 실린더(Merged double cylinder) 구조일 수 있다.
제1 실린더(SNU)는 제2 도프드 영역(DR)의 상부면에 접속될 수 있고, 제2 실린더(SNL)는 제2 도프드 영역(DR)의 하부면에 접속될 수 있다. 제1 실린더(SNU)와 제2 실린더(SNL) 사이에 제2 도프드 영역(DR)이 위치할 수 있다.
제1 및 제2 실린더(SNU, SNL)의 수평 배향 길이(H2)와 제2 도프드 영역(DR)의 돌출부(DR2)의 수평 배향 길이(H11)는 동일할 수 있다. 다른 실시예에서, 제1 및 제2 실린더(SNU, SNL)의 수평 배향 길이(H2)는 제2 도프드 영역(DR)의 돌출부(DR2)의 수평 배향 길이(H11)보다 작을 수 있다. 다른 실시예에서, 제1 및 제2 실린더(SNU, SNL)의 수평 배향 길이(H2)는 제2 도프드 영역(DR)의 돌출부(DR2)의 수평 배향 길이(H11)보다 클 수 있다. 여기서, 수평 배향 길이는 제2 방향(D2)에 따른 수평 길이를 지칭할 수 있다.
제1 실린더(SNU)는 최상위 레벨 외측면(U1) 및 제1 내측면(U2)을 포함할 수 있고, 제2 실린더(SNL)는 최하위 레벨 외측면(L1) 및 제2 내측면(L2)을 포함할 수 있다. 연결부(SNM)는 제1 내측면(U2)과 제2 내측면(L2) 사이에 배치될 수 있다. 최상위 레벨 외측면(U1)은 최하위 레벨 외측면(L1)보다 높은 레벨에 배치될 수 있고, 제1 내측면(U2)은 제2 내측면(L2)보다 높은 레벨에 배치될 수 있다. 연결부(SNM), 제1 내측면(U2) 및 제2 내측면(L2)은 제2 도프드 영역(DR)의 돌출부(DR2)에 접촉되는 제1 전극(SN)의 일부분들일 수 있다. 최상위 레벨 외측면(U1) 및 최하위 레벨 외측면(L1)은 동일한 수평 배향 길이(H2)를 가질 수 있고, 최상위 레벨 외측면(U1) 및 최하위 레벨 외측면(L1)의 수평 배향 길이(H2)는 제2 도프드 영역(DR)의 돌출부(DR2)의 수평 배향 길이(H11)보다 클 수 있다.
제2 전극(PN)은 전극 바디(PNB) 및 전극 바디(PNB)로부터 확장된 확장부들(N1, N2, N3)을 포함할 수 있다. 전극 바디(PNB)는 확장부들(N1, N2, N3)에 공통으로 접속될 수 있다. 전극 바디(PNB)와 확장부들(N1, N2, N3)은 일체형 구조일 수 있다. 확장부들(N1, N2, N3)은 제1 확장부들(N1), 제2 확장부(N2) 및 제3 확장부 (N3)을 포함할 수 있다. 제1 확장부들(N1)은 제1 및 제2 실린더(SNU, SNL)의 내측들 상부에 배치될 수 있다. 제2 확장부(N2)는 제1 전극(SN)의 최상위 레벨 외측면 상부에 배치될 수 있고, 제3 확장부(N3)는 제1 전극(SN)의 최하위 레벨 외측면 아래에 배치될 수 있다. 도 1을 다시 참조하면, 제2 전극(PN)은 수평 레벨 확장부들(N4)을 더 포함할 수 있다.
데이터 저장 요소들(CAP)의 제2 전극들(PN)은 상호 머지될 수 있다. 제3 방향(D3)을 따라 수평하게 배치된 스위칭 요소들(TR)의 수평층들(HL)은 하나의 수평 도전 라인(DWL)을 공유할 수 있다. 제3 방향(D3)을 따라 수평하게 배치된 스위칭 요소들(TR)의 수평층들(HL)은 서로 다른 수직 도전 라인(BL)에 접속될 수 있다. 제1 방향(D1)을 따라 적층된 스위칭 요소들(TR)은 하나의 수직 도전 라인(BL)을 공유할 수 있다. 제3 방향(D3)을 따라 수평하게 배치된 스위칭 요소들(TR)은 하나의 수평 도전 라인(DWL)을 공유할 수 있다.
하부 구조물(LS)은 반도체 기판 또는 주변 회로부를 포함할 수 있다. 하부 구조물(LS)은 메모리 셀 어레이(MCA) 보다 낮은 레벨에 배치될 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변 회로부는 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립 게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로부는 서브 워드 라인 드라이버들 및 센스 앰프를 포함할 수 있다. 수평 도전 라인들(DWL)은 서브 워드 라인 드라이버들에 접속될 수 있다. 수직 도전 라인(BL)은 센스 앰프에 접속될 수 있다.
다른 실시예에서, 메모리 셀 어레이(MCA) 보다 높은 레벨에 주변 회로부가 위치할 수 있다. 이를 POC(PERI over Cell) 구조라고 지칭할 수 있다.
상술한 바에 따르면, 본 실시예에 따른 메모리 셀(MC)은 데이터 저장 요소(CAP)의 제1 전극(SN)이 제1 실린더(SNU) 및 제2 실린더(SNL)를 포함하는 하이브리드 실린더 구조를 포함할 수 있다. 하이브리드 실린 구조의 제1 전극(SN)을 형성하므로, 실린더의 길이 증가 없이 데이터 저장 요소(CAP)의 저장 용량을 증대시킬 수 있다.
부연하면, 제1 실린더(SNU) 및 제2 실린더(SNL)를 형성하면 하나의 메모리 셀(MC) 당 2개의 실린더를 형성하는 더블 실린더(Double cylinder) 구조가 되므로, 제1 전극(SN)의 표면적을 증가시켜 데이터 저장 요소(CAP)의 저장 용량을 증대시킬 수 있다.
수평층(HL)의 돌출된 부분, 즉 제2 도프드 영역(DR)의 상부면 및 하부면에 접촉하도록 제1 전극(SN)을 형성하므로, 데이터 저장 요소(CAP)의 저장 용량을 더욱 증가시킬 수 있다.
도 3 내지 도 19는 실시예들에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면들이다.
도 3에 도시된 바와 같이, 하부 구조물(LS) 상부에 스택 바디(SB)가 형성될 수 있다. 스택 바디(SB)는 제1 절연층(11), 제1 희생층(12), 반도체층(13), 제2 희생층(14) 및 제2 절연층(15)의 순서로 적층될 수 있다. 제1 절연층(11) 및 제2 절연층(15)의 셀 절연층(또는 셀 분리층)으로서, 절연물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 제1 희생층(12) 및 제2 희생층(14)은 절연 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다. 반도체층(13)은 폴리실리콘, 단결정 실리콘 또는 산화물 반도체를 포함할 수 있다. 스택 바디(SB)는 ONSNO(Oxide-Nitride-Silicon-Nitride-Oxide) 스택을 포함할 수 있다. 다른 실시예에서, ONSNO 스택을 형성하기 위해, 에피택셜 성장을 이용하여 복수의 SiGe/Si 스택을 형성하는 단계 및 복수의 SiGe/Si 스택을 ONSNO 스택으로 치환하는 단계를 포함할 수 있다. 복수의 SiGe/Si 스택은 제1 SiGe/Si/SiGe 스택, 단결정 실리콘층 및 제2 SiGe/Si/SiGe 스택을 포함할 수 있고, 제1 및 제2 SiGe/Si/SiGe 스택을 각각 제1 및 제2 ON(Oxide-Nitride) 스택으로 치환하고, 단결정 실리콘층을 씨닝(thinning) 처리할 수 있다. 치환된 제1 ON 스택은 제1 절연층(11) 및 제1 희생층(12)의 스택을 포함할 수 있고, 치환된 제2 ON 스택은 제2 희생층(14) 및 제2 절연층(15)의 스택을 포함할 수 있으며, 씨닝된 단결정 실리콘층은 반도체층(13)을 포함할 수 있다.
도 4에 도시된 바와 같이, 스택 바디(SB)의 일부분을 식각하여 제1 오프닝(16)을 형성할 수 있다. 제1 오프닝(16)은 하부 구조물(LS)의 표면으로부터 수직하게 연장될 수 있다.
다음으로, 제1 오프닝(16)에 의해 제1 및 제2 희생층(12, 14)을 선택적으로 제거할 수 있다. 이에 따라, 반도체층(13)의 제1 부분(P1)의 상부면과 하부면을 노출시키는 희생층 레벨-리세스들(12R, 14R)이 형성될 수 있다.
도 5에 도시된 바와 같이, 희생층 레벨-리세스들(12R, 14R)을 채우는 캡핑 물질을 형성할 수 있다. 캡핑 물질은 제1 라이너층(17)과 제2 라이너층(18)을 포함할 수 있다. 먼저, 희생층 레벨-리세스들(12R, 14R) 상에 컨포멀하게 제1 라이너층(17)을 형성할 수 있고, 다음으로, 제1 라이너층(17) 상에 제2 라이너층(18)을 형성할 수 있다. 제1 라이너층(17)은 실리콘 산화물을 포함할 수 있고, 제2 라이너층(18)은 실리콘 질화물을 포함할 수 있다. 제2 라이너층(18)은 제1 라이너층(17) 상에서 희생층 레벨-리세스들(12R, 14R)을 채울 수 있다.
다음으로, 제2 라이너층(18) 상에 갭필 희생층(19)을 형성할 수 있다. 갭필 희생층(19)은 실리콘 산화물, 실리콘 질화물, 비정질 카본, 금속 질화물 또는 이들의 조합을 포함할 수 있다.
도 6에 도시된 바와 같이, 스택 바디(SB)의 다른 부분을 선택적으로 제거하여 제2 오프닝(20)을 형성할 수 있다.
도 7에 도시된 바와 같이, 제2 오프닝(20)을 통해 제1 및 제2 희생층(12, 14)을 선택적으로 제거할 수 있다. 이에 따라 반도체층(13)의 제2 부분(P2)의 상부면 및 하부면을 노출시키는 게이트 레벨-리세스들(21A, 21B)이 형성될 수 있다.
게이트 레벨-리세스들(21A, 21B)은 더블 구조로서, 게이트 레벨-리세스들(21A, 21B)은 반도체층(13)과 제1 절연층(11) 사이에 위치하고, 아울러 반도체층(13)과 제2 절연층(15) 사이에 위치할 수 있다.
제1 및 제2 희생층(12, 14)을 제거하는 동안에, 제1 라이너층(17)이 식각 정지층으로 사용될 수 있다.
도 8에 도시된 바와 같이, 반도체층(13)의 노출된 부분 상에 수평 절연층(22A)을 형성할 수 있다. 수평 절연층(22A)은 게이트 절연층이라고 지칭할 수 있다. 수평 절연층(22A)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체물질(ferroelectric material), 반강유전체물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 수평 절연층(22A)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 이들의 조합을 포함할 수 있다.
본 실시예에서, 수평 절연층(22A)은 증착 공정 또는 산화 공정에 의해 형성될 수 있다. 본 실시예에서, 수평 절연층(22A)은 반도체층(13)의 제2 부분(P2)의 표면을 산화시키는 산화 공정에 의해 형성될 수 있다.
다음으로, 수평 절연층(22A) 상에서 게이트 레벨-리세스들(21A, 21B)을 채우는 수평 도전층(23)을 형성할 수 있다. 수평 도전층(23)은 저일함수 물질, 고일함수 물질 또는 이들의 조합을 포함할 수 있다. 수평 도전층(23)은 폴리실리콘, 금속, 금속 질화물 또는 이들의 조합을 포함할 수 있다.
도 9에 도시된 바와 같이, 더블 구조의 수평 도전 라인들(23A, 23B)을 형성하기 위해, 수평 도전층(23)을 선택적으로 식각할 수 있다.
수평 도전 라인들(23A, 23B)은 폴리실리콘, 금속, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 수평 도전 라인들(23A, 23B)은 저일함수 물질, 고일함수 물질 또는 이들의 조합을 포함할 수 있다. 수평 도전 라인들(23A, 23B)은 게이트전극 또는 워드라인이라고 지칭할 수 있다.
다음으로, 수평 도전 라인들(23A, 23B)의 측면들 상에 제1 캡핑층들(24)을 형성할 수 있다. 제1 캡핑층들(24)을 형성하는 단계는, 절연물질의 증착 및 식각을 포함할 수 있다. 제1 캡핑층들(24)은 실리콘산화물, 실리콘질화물, SiCN, SiCO, SiCON 또는 이들의 조합을 포함할 수 있다.
제1 캡핑층들(24)을 형성한 이후에, 수평 절연층(22A)을 식각하여 반도체층(13)의 측면을 노출시킬 수 있다. 수평 절연층(22A)의 식각에 의해 반도체층(13)과 수평 도전 라인들(23A, 23B) 사이에 게이트 절연층(22)이 형성될 수 있다.
도 10에 도시된 바와 같이, 반도체층(13)의 제2 부분(P2)에 접속되는 수직 도전 라인(26)을 형성할 수 있다. 수직 도전 라인(26)은 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
수직 도전 라인(26)을 형성하기 이전에, 반도체층(13)의 제2 부분(P2)에 제1 도프드 영역(25)을 형성할 수 있다. 제1 도프드 영역(25)은 불순물의 도핑 공정을 이용하여 형성할 수 있다. 다른 실시예에서, 제1 도프드 영역(25)을 형성하는 단계는, 도프드 폴리실리콘 증착 단계, 후속 열처리 단계 및 도프드 폴리실리콘 제거 단계에 의해 형성될 수 있다. 후속 열처리 단계에 의해 도프드 폴리실리콘으로부터 불순물이 확산되어 제1 도프드 영역(25)이 형성될 수 있다. 제1 도프드 영역(25)은 제1 소스/드레인 영역이라고 지칭할 수 있다.
도 11 및 도 12에 도시된 바와 같이, 제2 캡핑층(27)을 형성하기 위해 제1 및 제2 라이너층(17, 18)을 선택적으로 리세스시킬 수 있다. 제2 캡핑층(27)은 제1 라이너(17A) 및 제2 라이너(18A)을 포함할 수 있다. 제1 라이너(17A)는 제1 라이너층(17)의 리세스에 의해 형성될 수 있고, 제2 라이너(18A)는 제2 라이너층(18)의 리세스에 의해 형성될 수 있다. 예를 들어, 제2 라이너층(18)을 수평하게 리세스시킨 후에, 제1 라이너층(17)을 수평하게 리세스시킬 수 있다.
제2 라이너(18A)는 제1 라이너(17A)에 의해 비-커버링되는 측면을 포함할 수 있다.
제1 및 제2 라이너(17A, 18A)를 형성함에 따라 반도체층(13)의 제1 부분(P1)이 부분적으로 노출될 수 있다. 제1 및 제2 라이너(17A, 18A)를 형성한 후에, 반도체층(13)의 제1 부분(P1)을 노출시키는 한 쌍의 전극 레벨-리세스(27R)가 형성될 수 있다. 반도체층(13)의 제1 부분(P1)은 돌출부 형상일 수 있다.
도 13에 도시된 바와 같이, 전극 레벨-리세스(27R)에 의해 노출된 반도체층(13)의 제1 부분(P1)을 씨닝 처리할 수 있다. 이에 따라, 반도체층(13)은 얇아진 제1 부분(P11)을 포함할 수 있다. 이하, 반도체층(13)의 얇아진 제1 부분(P11)을 '씬드 반도체층(thinned semiconductor layer, P11)'이라고 약칭하기로 한다.
도 14에 도시된 바와 같이, 한 쌍의 전극 레벨-리세스(27R) 및 씬드 반도체층(P11) 상에 희생 도프드 물질(28)이 형성될 수 있다. 희생 도프드 물질(28)는 씬드 반도체층(P11)을 커버링할 수 있다. 희생 도프드 물질(28)은 불순물을 포함할 수 있다. 예를 들어, 희생 도프드 물질(28)은 도프드 폴리실리콘을 포함할 수 있다.
다음으로, 희생 도프드 물질(28)로부터 불순물을 확산시켜 씬드 반도체층(P11) 내에 제2 도프드 영역(29)을 형성할 수 있다. 제1 도프드 영역(25)과 제2 도프드 영역(29) 사이에 채널(CH)이 정의될 수 있다. 반도체층(13)은 수평층(HL)이 될 수 있고, 수평층(HL)은 제1 도프드 영역(25), 제2 도프드 영역(29) 및 제1 도프드 영역(25)과 제2 도프드 영역(29) 사이의 채널(CH)을 포함할 수 있다.
제2 도프드 영역(29)은 바디부(Body portion, 29A) 및 돌출부(29B)를 포함할 수 있다. 제2 도프드 영역(29)의 바디부(29A)는 채널(CH) 및 제2 캡핑층(27)에 직접 접촉할 수 있고, 제2 도프드 영역(29)의 돌출부(29B)는 바디부(29A)로부터 수평하게 연장될 수 있다. 제2 도프드 영역(29)의 돌출부(29B)는 씬드 반도체층(P11)에 형성될 수 있다.
도 15에 도시된 바와 같이, 희생 도프드 물질(28)을 제거할 수 있다.
희생 도프드 물질(28)을 제거한 이후에, 한 쌍의 캡핑층 레벨-리세스(30A, 30B)가 형성될 수 있다. 한 쌍의 캡핑층 레벨-리세스(30A, 30B)에 의해 제2 도프드 영역(29)의 일부분이 노출될 수 있다. 캡핑층 레벨-리세스(30A, 30B)는 상위 캡핑층 레벨-리세스(30A)와 하위 캡핑층 레벨-리세스(30B)를 포함할 수 있다. 상위 캡핑층 레벨-리세스(30A)와 하위 캡핑층 레벨-리세스(30B) 사이에 제2 도프드 영역(29)이 위치할 수 있다. 상위 캡핑층 레벨-리세스(30A)는 수평층(HL)의 제2 도프드 영역(29)과 제2 절연층(15) 사이에 배치될 수 있다. 하위 캡핑층 레벨-리세스(30B)는 수평층(HL)의 제2 도프드 영역(29)과 제1 절연층(11) 사이에 배치될 수 있다.
캡핑층 레벨-리세스(30A, 30B)의 수직 높이(H1)는 제2 캡핑층(27)의 수직 높이(H2)보다 클 수 있다.
도 16에 도시된 바와 같이, 한 쌍의 캡핑층 레벨-리세스(30A, 30B) 상에 전극 물질(31A)을 컨포멀하게 형성할 수 있다. 전극 물질(31A) 상에 에치 스탑퍼(32)를 형성할 수 있다. 에치 스탑퍼(32)는 전극 물질(31A) 상에서 한 쌍의 캡핑층 레벨-리세스(30A, 30B)를 채울 수 있다. 에치 스탑퍼(32)는 실리콘 산화물을 포함할 수 있다. 전극 물질(31A)은 티타늄 질화물과 같은 금속-베이스 물질을 포함할 수 있다.
전극 물질(31A)은 비-커팅부(E1) 및 복수의 컷팅 예정부들(E2, E3)을 포함할 수 있다. 비-커팅부(E1)은 후속 식각 공정으로부터 보호되는 부분을 지칭할 수 있고, 컷팅 예정부들(E2, E3)는 후속 식각 공정에 의해 제거될 부분을 지칭할 수 있다. 비-컷팅부(E1)는 에치 스탑퍼(32)에 의해 풀리 커버링(Fully covering)될 수 있고, 컷팅 예정부들(E2, E3)은 에치 스탑퍼(32)에 의해 비-커버링될 수 있다. 비-컷팅부(E1)는 제2 도프드 영역(29)의 돌출부(29B)의 일측면을 커버링할 수 있다.
도 17에 도시된 바와 같이, 에치 스탑퍼(32)를 배리어로 하여 전극 물질(31A)을 선택적으로 식각할 수 있고, 이에 따라 제1 전극(31)이 형성될 수 있다. 제1 전극(31)은 하이브리드 실린더 형상일 수 있다. 하이브리드 실린더 형상은 복수의 실린더가 머지된 구조를 지칭할 수 있다. 예를 들어, 제1 전극(31)은 제1 실린더(31U), 제2 실린더(31L) 및 제1 실린더(31U)와 제2 실린더(31L) 사이의 연결부(31M)를 포함할 수 있다. 제1 및 제2 실린더(31U, 31U)는 수평층(HL)의 제2 도프드 영역(29)에 전기적으로 접속될 수 있다. 제1 실린더(31U)와 제2 실린더(31U, 31U)는 연결부(31M)를 통해 상호 전기적으로 접속될 수 있다. 제2 도프드 영역(29)의 상부 표면 상에 제1 실린더(31U)가 배치될 수 있고, 제2 도프드 영역(29)의 하부면 상에 제2 실린더(31L)가 배치될 수 있으며, 제2 도프드 영역(29)의 일측면 상에 연결부(31M)가 배치될 수 있다. 제2 도프드 영역(29)의 돌출부(29B)의 상부 표면 상에 제1 실린더(31U)가 배치될 수 있고, 제2 도프드 영역(29)의 돌출부(29B)의 하부면 상에 제2 실린더(31L)가 배치될 수 있으며, 제2 도프드 영역(29)의 돌출부(29B)의 일측면 상에 연결부(31M)가 배치될 수 있다. 연결부(31M)는 에치 스탑퍼(32)에 의해 커버링될 수 있다. 제1 실린더(31U)의 내측면 및 제2 실린더(31L)의 내측면은 에치 스탑퍼(32)에 의해 커버링될 수 있다. 제1 실린더(31U)의 외측면 및 제2 실린더(31L)의 외측면은 제2 캡핑층(27)에 접촉할 수 있다.
도 18에 도시된 바와 같이, 에치 스탑퍼(32)를 제거할 수 있고, 연속해서 제1 절연층(11) 및 제2 절연층(15)을 각각 부분적으로 리세스(도면부호 11R, 15R 참조)시킬 수 있다. 이에 따라, 제1 절연층(11)의 부분 리세스(11R)에 의해 제1 전극(31)의 최하위 레벨 외측면(31L')이 노출될 수 있고, 제2 절연층(15)의 부분 리세스(15R)에 의해 제1 전극(31)의 최상위 레벨 외측면(31U')이 노출될 수 있다. 에치 스탑퍼(32)을 제거함에 따라, 제1 전극(31)의 내측면들(31U", 31L")이 노출될 수 있다. 예를 들어, 제1 실린더(31U)의 내측면(31U") 및 제2 실린더(31L)의 내측면(31L")이 노출될 수 있다.
상술한 바와 같은 일련의 공정들에 의해, 수평층(HL)의 제2 도프드 영역(29)에 접속되는 하이브리드 실린더 형상의 제1 전극(31)이 형성될 수 있다. 제1 전극(31)은 제1 실린더(31U), 제2 실린더(31L) 및 제1 실린더(31U)와 제2 실린더(31L) 사이의 연결부(31M)를 포함할 수 있다. 제1 전극(31)은 최하위 레벨 외측면(31L'), 최상위 레벨 외측면(31U') 및 내측면들(31U", 31L")을 더 포함할 수 있다. 제1 전극(31)의 하이브리드 실린더 형상은 더블 실린더 구조라고 지칭할 수도 있다.
도 19에 도시된 바와 같이, 제1 전극(31) 상에 유전층(33) 및 제2 전극(34)을 순차적으로 형성할 수 있다. 제1 전극(31), 유전층(33) 및 제2 전극(34)는 하나의 데이터 저장 요소(CAP)를 구성할 수 있다.
제2 전극(34)은 전극 바디(PNB) 및 전극 바디(PNB)로부터 확장된 확장부들(N1, N2, N3)을 포함할 수 있다. 전극 바디(PNB)는 확장부들(N1, N2, N3)에 공통으로 접속될 수 있다. 전극 바디(PNB)와 확장부들(N1, N2, N3)은 일체형 구조일 수 있다. 확장부들(N1, N2, N3)은 제1 확장부들(N1), 제2 확장부(N2) 및 제3 확장부 (N3)을 포함할 수 있다. 제1 확장부들(N1)은 제1 및 제2 실린더(31U, 31L)의 내측들 상부에 배치될 수 있다. 제2 확장부(N2)는 제1 전극(31)의 최상위 레벨 외측면 상부에 배치될 수 있고, 제3 확장부(N3)는 제1 전극(31)의 최하위 레벨 외측면 아래에 배치될 수 있다.
도 20은 다른 실시예에 따른 메모리 셀의 개략적인 단면도이다.
도 20의 메모리 셀(200)은 도 2a 및 도 2b의 메모리 셀(MC)과 동일할 수 있다. 오믹 콘택(OM)을 제외한 나머지 중복되는 구성 요소들에 대한 자세한 설명은 도 2a 및 도 2b에 따른 설명을 참조하기로 한다.
도 20을 참조하면, 오믹 콘택(OM)은 제1 전극(SN)과 제2 도프드 영역(DR) 사이에 배치될 수 있다. 오믹 콘택(OM)은 금속 베이스 물질, 예를 들어, 금속 실리사이드를 포함할 수 있다. 제2 도프드 영역(DR)이 돌출된 형상이고, 제2 도프드 영역(DR)의 돌출된 길이만큼 오믹 콘택(OM)이 형성될 면적이 증가하므로, 콘택 저항을 개선할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL : 수평 도전 라인 HL : 수평층
GD : 수평 절연층 CH : 채널
SR : 제1 도프드 영역 DR : 제2 도프드 영역
BL : 수직 도전 라인 TR : 스위칭 요소
CAP : 데이터 저장 요소 SN : 제1 전극
DE : 유전층 PN : 제2 전극
WL1 : 제1 수평 도전 라인 WL2 : 제2 수평 도전 라인
MCA : 메모리 셀 어레이 MC : 메모리 셀
SNU, SNL : 제1,2 실린더 SNM : 연결부
BC : 제1 캡핑층 CC : 제2 캡핑층

Claims (32)

  1. 수직 도전 라인;
    상기 수직 도전 라인으로부터 수평하게 배향하되, 제1 수평부 및 상기 제1 수평부보다 얇은 제2 수평부를 포함하는 수평층;
    상기 수평층의 제1 수평부를 횡단하는 수평 도전 라인; 및
    상기 수평층의 제2 수평부에 접속된 머지드 더블 실린더를 포함하는 제1 전극을 포함하는 데이터 저장 요소
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 수평층의 제2 수평부는 상기 제1 수평부보다 수직 두께가 작은 반도체 장치.
  3. 제1항에 있어서,
    상기 수평층은 단결정 실리콘, 산화물 반도체, 폴리 실리콘 또는 이들의 조합을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 전극의 머지드 더블 실린더는,
    상기 수평층의 제2 수평부의 상부면 상에 배치된 제1 실린더;
    상기 수평층의 제2 수평부의 하부면 아래에 배치된 제2 실린더; 및
    상기 제1 실린더와 제2 실린더 사이에 배치된 연결부
    를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 실린더의 수평 배향 길이는 상기 제2 도프드 영역의 수평 배향 길이보다 큰 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 실린더는 제1 내측면 및 최상위 레벨 외측면을 포함하고,
    상기 제2 실린더는 제2 내측면 및 최하위 레벨 외측면을 포함하는
    반도체 장치.
  7. 제6항에 있어서,
    상기 데이터 저장 요소는,
    상기 제1 전극 상의 유전층; 및
    상기 유전층 상의 제2 전극을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 유전층은 상기 연결부의 표면, 상기 제1 실린더의 제1 내측면 및 최상위 레벨 외측면, 상기 제2 실린더의 제2 내측면 및 최하위 레벨 외측면을 커버링하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 전극은,
    수직 배향된 전극 바디부;
    상기 전극 바디부로부터 수평하게 연장하되, 상기 제1 실린더의 제1 내측면, 상기 제2 실린더의 제2 내측면에 배치된 복수의 내측 확장부들; 및
    상기 전극 바디부로부터 수평하게 연장하되, 상기 제1 실린더의 최상위 레벨 외측면 상부 및 상기 제2 실린더의 최하위 레벨 외측면 아래에 배치된 복수의 외측 확장부들
    을 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 내측 확장부들의 수직 높이는 상기 제2 도프드 영역의 수직 높이보다 큰 반도체 장치.
  11. 제1항에 있어서,
    상기 수평층의 제2 수평부와 상기 제1 전극 사이에 배치된 금속 실리사이드를 더 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 수평 도전 라인과 수직 도전 라인 사이에 배치된 제1 캡핑층; 및
    상기 수평 도전 라인과 상기 제1 전극 사이에 배치된 제2 캡핑층
    을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 캡핑층은 제1 라이너 및 제2 라이너를 포함하되, 상기 제2 라이너는 상기 제1 라이너의 내측면을 채우는 형상을 갖는 반도체 장치.
  14. 제1항에 있어서,
    상기 수평층은,
    상기 수직 도전 라인에 접속된 제1 도프드 영역;
    상기 제1 전극에 접속된 제2 도프드 영역; 및
    상기 제1 도프드 영역과 상기 제2 도프드 영역 사이의 채널을 포함하되,
    상기 제1 도프드 영역 및 채널은 상기 수평층의 제1 수평부에 배치되는 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 도프드 영역은,
    상기 수평층의 제1 수평부에 배치된 바디부; 및
    상기 바디부로부터 연장되어 상기 수평층의 제2 수평부에 배치된 돌출부를 포함하되,
    상기 돌출부의 수평 배향 길이는 상기 바디부의 수평 배향 길이보다 더 큰
    반도체 장치.
  16. 반도체 기판 상부에서 상기 반도체 기판의 표면에 평행하게 배향하되, 제1 수평부 및 상기 제1 수평부로부터 수평하게 연장하되 상기 제1 수평부보다 얇은 제2 수평부를 포함하는 수평층을 형성하는 단계;
    상기 수평층의 제1 수평부에 접속하되, 상기 반도체 기판으로부터 수직하게 배향된 수직 도전 라인을 형성하는 단계; 및
    상기 수평층의 제2 수평부에 접속하되, 상기 제2 수평부를 커버링하는 제1 전극을 포함하는 데이터 저장 요소를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 데이터 저장 요소를 형성하는 단계는,
    상기 제1 전극 상에 유전층을 형성하는 단계; 및
    상기 유전층 상에 제2 전극을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  18. 제16항에 있어서,
    상기 수평층을 형성하는 단계는,
    상기 반도체 기판 상부에 제1 절연층, 제1 희생층, 반도체층, 제2 희생층 및 제2 절연층의 순서로 적층된 스택 바디를 형성하는 단계;
    상기 스택 바디를 식각하여 오프닝을 형성하는 단계;
    상기 오프닝으로부터 상기 제1 희생층 및 제2 희생층을 리세스시켜 한 쌍의 전극 레벨-리세스를 형성하는 단계; 및
    상기 제2 수평부를 형성하기 위해, 상기 한 쌍의 전극 레벨-리세스에 의해 노출된 상기 반도체층의 일부분을 씨닝 처리하는 단계
    를 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    상기 제1 전극을 형성하는 단계는,
    상기 반도체층의 일부분을 씨닝 처리하는 단계 이후에,
    상기 한 쌍의 전극 레벨 리세스 및 상기 제2 수평부의 노출된 표면들을 커버링하는 전극 물질을 형성하는 단계;
    상기 전극 물질 상에 상기 한 쌍의 전극 레벨 리세스를 채우는 에치 스탑퍼를 형성하는 단계;
    상기 제1 전극을 형성하기 위해, 상기 에치 스탑퍼를 배리어로 하여 상기 전극 물질을 식각하는 단계; 및
    상기 에치 스탑퍼를 제거하는 단계를 포함하고,
    상기 제1 전극은 상기 제2 수평부의 노출된 표면들을 커버링하는 머지드 더블 실린더 구조를 포함하는 반도체 장치 제조 방법.
  20. 제18항에 있어서,
    상기 한 쌍의 전극 레벨-리세스를 형성하는 단계는,
    상기 오프닝으로부터 상기 제1 희생층 및 제2 희생층을 리세스시켜 상기 반도체층의 일부분을 노출시키는 한 쌍의 희생층 레벨-리세스를 형성하는 단계;
    상기 한 쌍의 희생층 레벨-리세스를 채우는 캡핑 물질을 형성하는 단계; 및
    한 쌍의 전극 레벨-리세스를 형성하기 위해, 상기 캡핑 물질을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  21. 제16항에 있어서
    상기 수직 도전 라인을 형성하는 단계 이전에,
    상기 수평층의 제1 부분의 상부면 및 하부면을 각각 횡단하는 더블 수평 도전 라인을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  22. 제16항에 있어서,
    상기 제1 전극은,
    상기 수평층의 제2 수평부의 상부면 상에 배치된 제1 실린더;
    상기 수평층의 제2 수평부의 하부면 아래에 배치된 제2 실린더; 및
    상기 제1 실린더와 제2 실린더 사이에 배치된 연결부
    를 포함하는 반도체 장치 제조 방법.
  23. 제22항에 있어서,
    상기 제1 실린더는 제1 내측면 및 최상위 레벨 외측면을 포함하고,
    상기 제2 실린더는 제2 내측면 및 최하위 레벨 외측면을 포함하는
    반도체 장치 제조 방법.
  24. 제23항에 있어서,
    상기 제2 전극은,
    수직 배향된 전극 바디부;
    상기 전극 바디부로부터 수평하게 연장하되, 상기 제1 실린더의 제1 내측면, 상기 제2 실린더의 제2 내측면에 배치된 복수의 내측 확장부들; 및
    상기 전극 바디부로부터 수평하게 연장하되, 상기 제1 실린더의 최상위 레벨 외측면 상부 및 상기 제2 실린더의 최하위 레벨 외측면 아래에 배치된 복수의 외측 확장부들
    을 포함하는 반도체 장치 제조 방법.
  25. 제16항에 있어서,
    상기 제1 전극을 포함하는 데이터 저장 요소를 형성하는 단계 이전에,
    상기 수평층의 제2 수평부 내에 도프드 영역을 형성하는 단계; 및
    상기 도프드 영역을 커버링하는 오믹 콘택을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  26. 반도체 기판 상부에 제1 절연층, 제1 희생층, 반도체층, 제2 희생층 및 제2 절연층의 순서로 적층된 스택 바디를 형성하는 단계;
    상기 스택 바디를 관통하여 연장되는 오프닝을 형성하는 단계;
    상기 오프닝에 이웃하는 상기 반도체층의 일부분을 노출시키는 한 쌍의 전극 레벨-리세스를 형성하기 위해, 상기 제1 및 제2 희생층을 리세싱하는 단계;
    씬드-반도체층(thinned semiconductor layer)을 형성하기 위해 상기 반도체층의 노출 부분을 씨닝 처리(thinning treatment)하는 단계;
    상기 한 쌍의 전극 레벨 리세스 및 상기 씬드-반도체층을 커버링하는 전극 물질을 형성하는 단계; 및
    데이터 저장 요소의 제1 전극을 형성하기 위해, 상기 전극 물질을 식각하는 단계를 포함하고,
    상기 제1 전극은 상기 씬드-반도체층의 상부면, 하부면 및 상기 상부면과 하부면 사이의 측면을 커버링하는 머지드 더블 실린더 구조를 포함하는 반도체 장치 제조 방법.
  27. 제26항에 있어서,
    상기 제1 전극 상에 데이터 저장 요소의 유전층을 형성하는 단계; 및
    상기 유전층 상에 데이터 저장 요소의 제2 전극을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  28. 제26항에 있어서,
    상기 제1 전극을 형성하는 단계 이전에,
    상기 씬드 반도체층 내에 도프드 영역을 형성하는 단계; 및
    상기 도프드 영역을 커버링하는 금속-베이스 오믹 콘택을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  29. 제26항에 있어서,
    상기 전극 물질을 식각하는 단계는,
    상기 전극 물질 상에 상기 한 쌍의 전극 레벨 리세스를 채우는 에치 스탑퍼를 형성하는 단계; 및
    상기 에치 스탑퍼를 배리어로 하여 상기 전극 물질을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  30. 제26항에 있어서,
    상기 제1 전극은,
    상기 수평층의 제2 수평부의 상부면 상에 배치된 제1 실린더;
    상기 수평층의 제2 수평부의 하부면 아래에 배치된 제2 실린더; 및
    상기 제1 실린더와 제2 실린더 사이에 배치된 연결부
    를 포함하는 반도체 장치 제조 방법.
  31. 제30항에 있어서,
    상기 제1 실린더는 제1 내측면 및 최상위 레벨 외측면을 포함하고,
    상기 제2 실린더는 제2 내측면 및 최하위 레벨 외측면을 포함하는
    반도체 장치 제조 방법.
  32. 제31항에 있어서,
    상기 제1 전극 상에 유전층 및 제2 전극을 순차적으로 형성하는 단계를 더 포함하되,
    상기 제2 전극은,
    수직 배향된 전극 바디부;
    상기 전극 바디부로부터 수평하게 연장하되, 상기 제1 실린더의 제1 내측면, 상기 제2 실린더의 제2 내측면에 배치된 복수의 내측 확장부들; 및
    상기 전극 바디부로부터 수평하게 연장하되, 상기 제1 실린더의 최상위 레벨 외측면 상부 및 상기 제2 실린더의 최하위 레벨 외측면 아래에 배치된 복수의 외측 확장부들
    을 포함하는 반도체 장치 제조 방법.
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