KR20230141187A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술에 따른 반도체 장치 제조 방법은 희생 패드 상부에 스택 바디를 형성하는 단계; 상기 스택 바디를 관통하여 상기 희생 패드에 접속하는 희생 수직 구조체를 형성하는 단계; 상기 희생 수직 구조체로부터 이격되도록 상기 스택 바디를 식각하여 수직 오프닝들을 형성하는 단계; 상기 희생 패드를 제거하여 상기 희생 수직 구조체의 바텀부를 노출시키는 희생 리세스를 형성하는 단계; 상기 희생 수직 구조체의 바텀부를 에워싸는 에치 스탑 라이너층을 형성하는 단계; 및 상기 희생 수직 구조체를 선택적으로 제거하는 단계를 포함할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 넷다이(Net die)를 증가시키기 위해서 메모리 셀의 크기를 지속적으로 감소시키고 있다. 메모리 셀의 크기가 미세화됨에 따라 기생 캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리 셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
최근에, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 희생 패드 상부에 스택 바디를 형성하는 단계; 상기 스택 바디를 관통하여 상기 희생 패드에 접속하는 희생 수직 구조체를 형성하는 단계; 상기 희생 수직 구조체로부터 이격되도록 상기 스택 바디를 식각하여 수직 오프닝들을 형성하는 단계; 상기 희생 패드를 제거하여 상기 희생 수직 구조체의 바텀부를 노출시키는 희생 리세스를 형성하는 단계; 상기 희생 수직 구조체의 바텀부를 에워싸는 에치 스탑 라이너층을 형성하는 단계; 및 상기 희생 수직 구조체를 선택적으로 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 비트 라인 패드를 형성하는 단계; 상기 비트 라인 패드 상부에 희생 패드를 형성하는 단계; 상기 희생 패드 상부에 스택 바디를 형성하는 단계; 상기 스택 바디를 관통하여 상기 희생 패드에 접속하는 희생 수직 구조체를 형성하는 단계; 상기 희생 수직 구조체로부터 이격되도록 상기 스택 바디를 식각하여 수직 오프닝들을 형성하는 단계; 상기 희생 패드를 제거하여 상기 희생 수직 구조체의 바텀부를 노출시키는 희생 리세스를 형성하는 단계; 상기 희생 수직 구조체의 바텀부를 에워싸는 에치 스탑 라이너층을 형성하는 단계; 상기 희생 수직 구조체를 선택적으로 제거하여 비트 라인 오프닝을 형성하는 단계; 상기 비트 라인 패드가 노출되도록 상기 비트 라인 오프닝을 확장시키는 단계; 및 상기 확장된 비트 라인 오프닝을 채우는 수직 배향 비트 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판 상부의 도전성 라인 패드, 도전성 라인 패드 상에서 수직하게 배향된 비트 라인, 비트 라인으로부터 수평 배향된 활성층, 활성층에 접속된 스토리지 노드를 포함하는 캐패시터, 활성층의 상부와 하부에서 활성층에 교차하도록 수평 배향된 제1 및 제2 워드 라인을 포함할 수 있고, 비트 라인의 바텀부를 서라운딩하는 절연성 패드를 더 포함할 수 있다. 절연성 패드는 도전성 라인 패드보다 높은 레벨에 위치할 수 있다. 절연성 패드 및 도전성 라인 패드는 기판의 상부면에 대해 평행하는 방향을 따라 연장될 수 있다. 캐패시터는 스토리지 노드, 유전층 및 플레이트 노드를 포함할 수 있다. 도전성 라인 패드 상에 에치 스탑퍼층이 위치할 수 있다.
본 기술은 에치 스탑 라이너층(etch stop liner layer)을 형성함에 따라 희생 수직 구조체의 제거 동안에 주변 구조물들의 어택(attack)을 방지할 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 도 1의 A-A'선에 따른 반도체 장치의 개략적인 단면도이다.
도 3 내지 도 19는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 2는 도 1의 A-A'선에 따른 반도체 장치의 개략적인 단면도이다.
도 3 내지 도 19는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 2는 도 1의 A-A'선에 따른 반도체 장치의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 장치(100)는 하부 구조물(SUB), 도전성 라인 패드(CBL) 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있다. 제1 방향(D1)을 따라 적층되는 메모리 셀들(MC) 사이에 셀 분리층들(IL)이 위치할 수 있다. 셀 분리층들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
개별 메모리 셀(MC)은 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 활성층(ACT) 및 워드 라인(DWL)을 포함할 수 있고, 워드 라인(DWL)은 더블 워드 라인 구조를 포함할 수 있다. 워드 라인(DWL)의 더블 워드 라인 구조는 활성층(ACT)을 사이에 두고 서로 대향하는 제1 및 제2 워드 라인(WL1, WL2)을 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)을 포함할 수 있다.
메모리 셀 어레이(MCA)는 비트 라인(BL), 활성층들(ACT), 워드 라인들(DWL) 및 캐패시터들(CAP)을 포함할 수 있다. 트랜지스터들(TR)의 일측은 비트 라인(BL)에 접속될 수 있고, 트랜지스터들(TR)의 타측들 각각은 캐패시터(CAP)에 접속될 수 있다. 부연하면, 활성층들(ACT)의 일측 끝단들은 비트 라인(BL)에 공통으로 접속될 수 있고, 활성층들(ACT)의 타측 끝단들 각각은 캐패시터(CAP)의 스토리지 노드들(SN)에 접속될 수 있다.
비트 라인(BL)은 하부 구조물(SUB)의 표면에 수직하는 제1 방향(D1)을 따라 연장될 수 있다. 활성층들(ACT)은 하부 구조물(SUB)의 표면에 평행하는 제2 방향(D2)을 따라 연장될 수 있다. 워드 라인들(DWL)은 하부 구조물(SUB)의 표면에 평행하는 제3 방향(D3)을 따라 연장될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 상호 교차할 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 도전성 라인 패드(CBL)에 전기적으로 접속될 수 있다. 도전성 라인 패드(CBL)는 비트 라인 패드라고 지칭할 수 있다. 비트 라인(BL)은 수직배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
활성층들(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 워드 라인들(DWL)은 한 쌍의 워드 라인, 즉, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 활성층(ACT)을 사이에 두고 서로 수직하게 대향할 수 있다. 활성층들(ACT)의 상부 표면 및 하부 표면 상에 게이트 절연층(GD)이 형성될 수 있다. 활성층들(ACT)은 각각 돌출형 채널(CHP)을 포함할 수 있다. 돌출형 채널(CHP)은 워드 라인(DWL)에 수직하게 오버랩될 수 있다.
활성층들(ACT)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 활성층들(ACT)은 단결정 실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
트랜지스터(TR)는 셀 트랜지스터로서, 워드 라인(DWL)을 가질 수 있다. 더블 워드 라인(DWL)에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 동일한 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 하나의 쌍을 이룰 수 있고, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)에는 동일한 워드 라인 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따른 메모리 셀(MC)은 하나의 활성층(ACT)에 2개의 제1,2 워드 라인(WL1, WL2)이 인접하는 더블 워드 라인 구조의 워드 라인(DWL)을 포함할 수 있다. 제1 방향(D1)을 따라 적층된 메모리셀들(MC)은 셀 분리층들(IL)에 의해 서로 분리될 수 있다.
다른 실시예에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)에는 워드 라인 구동 전압이 인가될 수 있고, 제2 워드 라인(WL2)에는 접지전압이 인가될 수 있다. 제2 워드 라인(WL2)은 백 워드 라인(Back Word Line) 또는 쉴드 워드 라인(shield word line)이라고 지칭할 수 있다. 다른 실시예에서, 제1 워드 라인(WL1)에 접지전압이 인가될 수 있고, 제2 워드 라인(WL2)에 워드 라인 구동 전압이 인가될 수 있다.
탑뷰로 볼 때, 워드 라인(DWL)은 2개의 노치형 측벽을 포함할 수 있다. 개별 노치형 측벽은 복수의 플랫면(WLF)과 복수의 리세스면(WLR)을 포함할 수 있다. 제3 방향(D3)을 따라 플랫면들(WLF)과 리세스면들(WLR)이 교대로 반복될 수 있다. 플랫면들은(WLF)은 비트 라인(BL) 및 스토리지 노드(SN)에 이웃할 수 있다.
게이트 절연층(GD)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 HfZrO을 포함할 수 있다.
워드 라인(DWL)의 제1 및 제2 워드 라인(WL1, WL2)은 금속(metal), 금속 혼합물(metal mixture), 금속 합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 워드 라인(DWL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 및 제2 워드 라인(WL1, WL2)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 제1 및 제2 워드 라인(WL1, WL2)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 수평적으로 배치될 수 있다. 캐패시터(CAP)는 활성층들(ACT)로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 커버링할 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
캐패시터들(CAP)의 플레이트 노드들(PN)은 플레이트 라인(PL)에 공통으로 접속될 수 있다. 플레이트 라인(PL)은 도전성 라인 패드(CBL)에 접속되지 않을 수 있다.
스토리지 노드(SN)와 플레이트 노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지 노드(SN)와 플레이트 노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트 노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트 노드(PN)는 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 티타늄질화물 상에서 스토리지 노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 캐패시터(CAP)의 플레이트 노드(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 캐패시터 유전층이라고 지칭할 수 있다. 유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물 및 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다.
다른 실시예에서, 스토리지 노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2), 니오븀산화물 또는 니오븀질화물을 포함할 수 있다. 계면제어층은 플레이트 노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지 노드(SN)와 플레이트 노드(PN)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있고, 개별 메모리 셀(MC)은 수직 배향 비트 라인(BL), 수평 배향 활성층(ACT), 수평 배향 워드 라인(DWL) 및 캐패시터(CAP)를 포함할 수 있다.
하나의 비트 라인(BL)에는 제1 방향(D1)을 따라 서로 이웃하는 활성층들(ACT)이 접촉할 수 있다. 제3 방향(D3)을 따라 서로 이웃하는 활성층들(ACT)은 하나의 워드 라인(DWL)을 공유할 수 있다. 캐패시터들(CAP)은 활성층들(ACT) 각각에 접속될 수 있다.
메모리 셀 어레이(MCA)는 복수의 워드 라인들(DWL)이 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 워드 라인(DWL)은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 한 쌍을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에는 복수의 활성층들(ACT)이 제3 방향(D2)을 따라 서로 이격되어 수평하게 배열될 수 있다.
하부 구조물(SUB)은 반도체 프로세싱(semiconductor processing)에 적합한 물질일 수 있다. 하부 구조물(SUB)은 도전성 물질(conductive material), 절연성 물질(dielectric material) 및 반도체 물질(semiconductive material) 중 적어도 하나 이상을 포함할 수 있다. 하부 구조물(SUB)은 반도체 기판을 포함할 수 있고, 반도체 기판은 실리콘을 함유하는 물질로 이루어질 수 있다. 하부 구조물(SUB)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 하부 구조물(SUB)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 하부 구조물(SUB)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다.
다른 실시예에서, 하부 구조물(SUB)은 주변 회로부를 포함할 수 있다. 다른 실시예에서, 주변 회로부는 하부 구조물(SUB) 상부에 배치될 수 있다. 주변 회로부는 메모리 셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변 회로부는 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로부는 서브 워드 라인 드라이버들 및 센스 앰프를 포함할 수 있다. 워드 라인들(DWL)은 서브 워드 라인 드라이버들에 접속될 수 있고, 비트 라인(BL)은 센스앰프에 접속될 수 있다. 주변 회로부와 메모리 셀 어레이(MCA) 사이에 멀티 레벨 금속(Multi-level metal) 등의 인터커넥션 구조가 배치될 수 있다.
다른 실시예에서, 메모리 셀 어레이(MCA)보다 높은 레벨에 주변 회로부가 위치할 수 있다. 이를 POC(PERI over Cell) 구조라고 지칭할 수 있다.
도 3 내지 도 19는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3에 도시된 바와 같이, 기판(11) 상부에 버퍼층(12)이 형성될 수 있다. 버퍼층(12)은 절연 물질을 포함할 수 있다. 버퍼층(12)은 실리콘산화물을 포함할 수 있다. 기판(11)은 반도체 기판을 포함할 수 있다.
버퍼층(12) 상에 도전성 라인 패드(13)가 형성될 수 있다. 도전성 라인 패드(13)는 도전 물질을 포함할 수 있다. 예를 들어, 도전성 라인 패드(13)는 금속-베이스 물질을 포함할 수 있다. 도전성 라인 패드(13)는 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
도전성 라인 패드(13) 상에 에치 스탑퍼층(etch stopper layer, 14)이 형성될 수 있다. 에치 스탑퍼층(14)은 절연 물질을 포함할 수 있다. 에치 스탑퍼층(14)은 실리콘 질화물을 포함할 수 있다.
에치 스탑퍼층(14) 상에 제1 층간 절연층(15)이 형성될 수 있다. 제1 층간 절연층(15)은 실리콘 산화물을 포함할 수 있다.
제1 층간 절연층(15) 상에 희생 패드(sacrificial pad, 16)가 형성될 수 있다. 희생 패드(16)는 금속-베이스 물질을 포함할 수 있다. 희생 패드(16)는 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 희생 패드(16)는 금속성 패드일 수 있다.
희생 패드(16)는 후속 식각 공정 동안에 식각 정지층 역할을 할 수 있다.
희생 패드(16) 상에 제2 층간 절연층(17)이 형성될 수 있다. 제2 층간 절연층(17)은 실리콘 산화물을 포함할 수 있다.
제2 층간 절연층(17) 상부에 스택 바디(stack body, SB)가 형성될 수 있다. 스택 바디(SB)는 셀 분리층(18), 제1 희생층(19), 반도체층(20) 및 제2 희생층(21)의 순서로 적층된 서브 스택을 포함할 수 있다. 스택 바디(SB)는 복수의 서브 스택이 수회 반복하여 형성될 수 있다. 스택 바디(SB)의 최상부에는 최상위 셀 분리층(18)이 형성될 수 있다. 최상위 셀 분리층(18)은 나머지 셀 분리층(18)보다 두꺼울 수 있다. 스택 바디(SB)는 복수의 셀 분리층(18), 복수의 제1 희생층(19), 복수의 반도체층(20) 및 복수의 제2 희생층(21)을 포함할 수 있다. 스택 바디(SB)는 셀 분리층들(18) 사이에 제1 희생층(19)/반도체층(20)/제2 희생층(21)의 삼중층이 위치하는 구조일 수 있다.
셀 분리층들(18)과 최상위 셀 분리층(18)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 희생층들(19, 21)은 실리콘 질화물을 포함할 수 있다. 반도체층들(20)은 반도체 물질, 예를 들어, 실리콘, 단결정 실리콘, 폴리실리콘, 실리콘저마늄, 산화물 반도체 물질 또는 이들의 조합을 포함할 수 있다.
스택 바디(SB)는 제1 실리콘 산화물, 제1 실리콘 질화물, 반도체 물질, 제2 실리콘 질화물 및 제2 실리콘 산화물의 순서로 적층될 수 있다. 제1 실리콘 산화물과 제2 실리콘 산화물은 셀 분리층(18)에 대응할 수 있고, 제1 실리콘 질화물 및 제2 실리콘 질화물은 각각 제1 및 제2 희생층(19, 21)에 대응할 수 있다. 반도체 물질은 반도체층(20)에 대응할 수 있다.
도 4에 도시된 바와 같이, 스택 바디(SB)의 제1 부분을 관통하는 제1 수직 오프닝(22) 및 제2 수직 오프닝(22')이 형성될 수 있다. 제1 및 제2 수직 오프닝(22, 22')은 제2 층간 절연층(17)을 관통하여 희생 패드(16)를 노출시키도록 연장될 수 있다. 즉, 제1 및 제2 수직 오프닝(22, 22')은 스택 바디(SB) 및 제2 층간 절연층(17)을 관통할 수 있다. 제1 및 제2 수직 오프닝(22, 22')을 형성하기 위해 스택 바디(SB) 및 제2 층간 절연층(17)을 순차적으로 식각할 수 있다. 제1 및 제2 수직 오프닝(22, 22')을 형성하기 위한 식각 공정은 희생 패드(16)에서 정지할 수 있다.
도 5에 도시된 바와 같이, 제1 및 제2 수직 오프닝(22, 22')을 채우는 희생 수직 구조체들(23)이 형성될 수 있다. 희생 수직 구조체들(23)을 형성하는 단계는, 제1 및 제2 수직 오프닝(22, 22')을 채우도록 절연 물질의 증착 및 평탄화를 수행하는 단계를 포함할 수 있다. 희생 수직 구조체들(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 카본 산화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 희생 수직 구조체들(23)은 실리콘 질화물 라이너(24) 및 실리콘 산화물층(25)을 포함할 수 있다.
도 6에 도시된 바와 같이, 제3 수직 오프닝들(26)을 형성하기 위해 희생 수직 구조체(23)의 일부를 제거할 수 있다. 예를 들어, 제2 수직 오프닝들(22')로부터 희생 수직 구조체들(23)을 제거할 수 있다. 제3 수직 오프닝들(26)은 다시 노출된 제2 수직 오프닝들(22')일 수 있다.
도 7에 도시된 바와 같이, 제3 수직 오프닝들(26) 아래의 희생 패드(16)를 제거할 수 있다. 희생 패드(16)는 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다. 희생 패드(16)가 제거된 공간은 수평 레벨 리세스(27)가 될 수 있다. 수평 레벨 리세스(27)는 제2 층간 절연층(17)과 제1 층간 절연층(15) 사이에 위치할 수 있다.
도 8에 도시된 바와 같이, 제3 수직 오프닝(26)을 통해 제1 및 제2 희생층들(19, 21)을 부분적으로 제거할 수 있다. 이에 따라, 반도체층(20)을 사이에 두고 한 쌍의 희생층 레벨 리세스들(28)이 형성될 수 있다.
도 9에 도시된 바와 같이, 희생층 레벨 리세스들(28)을 채우는 제1 라이너층(29) 및 제2 라이너층(30)이 순차적으로 형성될 수 있다. 제1 라이너층(29)은 희생층 레벨 리세스들(28)의 표면을 컨포멀하게 커버링할 수 있다. 제2 라이너층(30)은 제1 라이너층(29) 상에서 희생층 레벨 리세스들(28)을 채울 수 있다. 제1 라이너층(29) 및 제2 라이너층(30)은 제3 수직 오프닝들(26) 및 수평 레벨 리세스(27)를 채우지 않을 수 있다.
도 10에 도시된 바와 같이, 에치 스탑 라이너층(31), 희생 라이너층(32) 및 희생 갭필층(33)을 순차적으로 형성할 수 잇다. 에치 스탑 라이너층(31)은 희생 수직 구조체(23)를 제거하는 동안에 높은 선택비를 가질 수 있다. 에치 스탑 라이너층(31)은 폴리실리콘을 포함할 수 있다. 에치 스탑 라이너층(31)은 폴리실리콘 라이너를 포함할 수 있다. 희생 라이너층(32)은 실리콘 질화물을 포함할 수 있다. 희생 갭필층(33)은 희생 라이너층(32) 상에서 제3 수직 오프닝들(26)을 채울 수 있다. 에치 스탑 라이너층(31), 희생 라이너층(32) 및 희생 갭필층(33)은 수평 레벨 리세스(27)를 채울 수도 있다.
도면 부호 33'를 참조하면, 희생 수직 구조체(23)의 바텀부는 에치 스탑 라이너층(31)에 직접 접촉할 수 있다. 에치 스탑 라이너층(31)은 희생 수직 구조체(23)의 바텀부를 에워싸는 형상일 수 있다.
희생 갭필층(33)은 희생 라이너층(32)의 최상위 표면이 노출되도록 평탄화될 수 있다.
도 11에 도시된 바와 같이, 희생 라이너층(32)의 최상위 표면 및 희생 갭필층(33)의 노출된 표면을 덮는 하드마스크 패턴(34)이 형성될 수 있다.
다음으로, 하드마스크 패턴(34)을 이용하여 희생 수직 구조체(23)를 식각할 수 있다. 예를 들어, 실리콘 산화물(25) 및 실리콘 질화물 라이너(24)를 순차적으로 제거할 수 있다. 희생 수직 구조체(23)가 제거되어 비트 라인 오프닝(35)이 형성될 수 있다.
비트 라인 오프닝(35)을 형성하기 위해 희생 수직 구조체(23)는 건식식각 또는 습식식각을 이용하여 제거할 수 있다. 희생 수직 구조체(23)를 제거하기 위한 식각 공정 동안에, 도면부호 33'에서 참조한 바와 같이 에치 스탑 라이너층(31)에서 식각이 정지할 수 있다.
에치 스탑 라이너층(31)은 희생 수직 구조체(23)를 제거하는 동안에 주변 구조물들의 어택을 방지할 수 있다. 예를 들어, 희생 라이너층(32) 및 희생 갭필층(33)의 어택을 방지할 수 있다.
비교예로서, 에치 스탑 라이너층(31)이 생략되는 경우, 희생 수직 구조체(23)를 제거하는 동안에 희생 라이너층(32) 및 희생 갭필층(33)의 손실이 발생할 수 있다.
비트 라인 오프닝(35)을 형성한 이후에, 도 12 및 도 13에 도시된 바와 같이 스택 바디(SB)의 일 부분들을 수평 배향 도전 라인, 즉 워드 라인들(DWL)로 치환하는 공정을 수행할 수 있다.
도 12에 도시된 바와 같이, 비트 라인 오프닝(35)을 통해 워드 라인 레벨 리세스들(36)을 형성하기 위해, 잔류 제1 및 제2 희생층들(19, 21)을 제거할 수 있다. 제1 및 제2 희생층들(19, 21)을 제거함에 따라 반도체층(20)을 사이에 두고 한 쌍의 워드 라인 레벨 리세스들(36)이 형성될 수 있다.
도 13에 도시된 바와 같이, 반도체층들(20)의 노출 부분 상에 게이트 절연층(37)을 형성할 수 있다. 게이트 절연층(37)은 산화 공정에 의해 반도체층(20)의 표면들 상에 선택적으로 형성될 수 있다. 다른 실시예에서, 게이트 절연층(37)은 증착 공정에 의해 형성될 수 있고, 이 경우, 워드 라인 레벨 리세스들(36)의 표면 및 반도체층들(20)의 표면 상에 게이트 절연층(37)이 형성될 수 있다.
다음으로, 워드 라인 레벨 리세스들(36) 내에 각각 도전물질을 채워 더블 워드 라인 구조의 워드 라인(DWL)을 형성할 수 있다. 워드 라인(DWL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인(DWL)을 형성하는 단계는, 티타늄질화물을 컨포멀하게 증착하는 단계, 티타늄질화물 상에 워드 라인 레벨 리세스들(36)을 채우도록 텅스텐을 증착하는 단계, 티타늄질화물과 텅스텐을 에치백하는 단계를 포함할 수 있다. 워드 라인(DWL)은 워드 라인 레벨 리세스들(36)을 부분적으로 채울 수 있고, 이에 따라 게이트 절연층(37)의 일부분이 노출될 수 있다. 워드 라인(DWL)은 반도체층들(20)을 사이에 두고 서로 수직하게 대향하는 제1 워드 라인(38)과 제2 워드 라인(39)의 쌍을 포함할 수 있다. 워드 라인(DWL)을 형성하는 동안에 또는 워드 라인(DWL)을 형성한 후에, 반도체층들(20)의 일측 끝단들이 노출될 수 있다.
도 14에 도시된 바와 같이, 워드 라인(DWL)의 일 측면들에 접촉하는 비트 라인측-캡핑층들(40)을 형성할 수 있다. 비트 라인측-캡핑층들(40)은 워드 라인 레벨 리세스들(36) 내에 위치할 수 있다. 비트 라인측-캡핑층들(40)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
후속하여, 비트 라인 오프닝(35) 아래의 에치 스탑 라이너층(31), 희생 라이너층(32), 희생 갭필층(33), 제1 층간 절연층(15) 및 에치 스탑퍼층(14)을 순차적으로 식각할 수 있다.
이에 따라, 비트 라인 오프닝(35)이 도전성 라인 패드(13)를 노출시키도록 수직하게 연장될 수 있다.
다음으로, 수직 배향되는 도전 라인을 형성할 수 있다. 여기서, 수직 배향 도전 라인은 비트 라인 오프닝(35)을 채우는 비트 라인(41)을 포함할 수 있다. 비트 라인(41)은 비트 라인 오프닝(35)을 채우는 필라 형상일 수 있다. 비트 라인(41)은 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
비트 라인(41)은 도전성 라인 패드(13)에 접속될 수 있다.
비트 라인(41)을 형성한 이후에, 도 15 내지 도 19에 도시된 바와 같이 스택 바디(SB)의 일 부분들을 캐패시터로 치환하는 공정을 수행할 수 있다.
도 15에 도시된 바와 같이, 제4 수직 오프닝들(42)이 형성될 수 있다. 제4 수직 오프닝들(42)을 형성하기 위해, 에치 스탑 라이너층(31)을 식각 배리어로 하여 희생 갭필층(33) 및 희생 라이너층(32)을 제거할 수 있다. 에치 스탑 라이너층(31)은 희생 갭필층(33) 및 희생 라이너층(32)을 제거하는 동안에 주변 구조물들의 어택을 방지할 수 있다. 예를 들어, 제1 라이너층(29) 및 제2 라이너층(30)의 어택을 방지할 수 있다.
또한, 에치 스탑 라이너층(31)은 희생 갭필층(33) 및 희생 라이너층(32)을 제거하는 동안에 비트 라인(41)의 바텀부가 어택 받는 것을 방지할 수 있다.
희생 갭필층(33) 및 희생 라이너층(32)을 제거한 이후에, 에치 스탑 라이너층(31)을 제거할 수 있다.
제4 수직 오프닝들(42)에 의해 반도체층들(20)의 타측 끝단들이 노출될 수 있다. 셀 분리층들(18)과 반도체층들(20) 사이에 제1 라이너층(29) 및 제2 라이너층(30)의 스택이 잔류할 수 있다.
에치 스탑 라이너층(31), 희생 라이너층(32) 및 희생 갭필층(33)을 제거함에 따라, 제1 층간 절연층(15)과 제2 층간 절연층(17) 사이에 제4 수직 오프닝들(42)로부터 연장되는 패드형 리세스(43)가 형성될 수 있다. 비트 라인(41)의 바텀부는 패드형 리세스(43)에 의해 노출될 수 있다. 패드형 리세스(43)는 비트 라인(41)의 바텀부를 서라운딩할 수 있다. 비트 라인(41)의 바텀부에는 에치 스탑 라이너층(31), 희생 라이너층(32) 및 희생 갭필층(33)이 잔류하지 않을 수 있다.
도 16에 도시된 바와 같이, 패드형 리세스(43)를 채우는 절연성 패드(44)가 형성될 수 있다. 절연성 패드(44)는 실리콘 산화물을 포함할 수 있다. 절연성 패드(44)는 제4 수직 오프닝들(42)을 채우지 않을 수 있다. 절연성 패드(44)는 비트 라인(41)의 바텀부를 서라운딩할 수 있다.
도 17에 도시된 바와 같이, 제4 수직 오프닝들(42)을 통해 제1 라이너층(29) 및 제2 라이너층(30)을 수평하게 리세스시킬 수 있다. 계속해서, 반도체층들(20)을 커팅할 수 있고, 이에 따라 활성층들(20')이 형성될 수 있다.
이와 같이, 제1 라이너층(29) 및 제2 라이너층(30)의 리세스 공정 및 반도체층들(20)의 커팅 공정에 의해, 캐패시터 오프닝들(45) 및 활성층들(20')이 형성될 수 있다. 활성층(20')을 사이에 두고 제1 및 제2 워드 라인(38, 39)이 위치할 수 있다. 활성층(20')의 일측은 비트 라인(41)에 접속될 수 있다.
도 18에 도시된 바와 같이, 활성층(20')의 타측에 접속되는 스토리지 노드(46)를 형성할 수 있다. 스토리지 노드(46)를 형성하기 위해, 도전물질의 증착 및 에치백 공정을 수행할 수 있다. 스토리지 노드(46)는 티타늄질화물을 포함할 수 있다. 스토리지 노드(46)는 수평하게 배향된 실린더 형상일 수 있다. 스토리지 노드(46)는 캐패시터 오프닝(45) 내에 독립적으로 형성될 수 있다.
도 19에 도시된 바와 같이, 스토리지 노드(46) 상에 유전층(47) 및 플레이트 노드(48)를 순차적으로 형성할 수 있다. 플레이트 노드(48)를 형성하는 단계는, 유전층(47) 상에 캐패시터 오프닝(45) 및 제2 수직 오프닝들(42)을 채우도록 도전층을 증착하는 단계, 및 최상위 셀 분리층(18)이 노출될때까지 도전층을 평탄화하는 단계를 포함할 수 있다. 플레이트 노드(48)를 형성하기 위한 평탄화 공정시에, 최상위 셀 분리층(18) 상부에 잔류하고 있는 에치 스탑 라이너층(31), 희생 라이너층(32) 및 하드마스크 패턴(34)이 제거될 수 있다.
다른 실시예에서, 도 15 내지 도 19에 도시된 바와 같은 캐패시터 형성 공정을 먼저 수행한 이후에, 도 11 내지 도 14에 도시된 바와 같은 워드 라인(DWL) 및 비트 라인(41)을 형성할 수도 있다.
도 3 내지 도 19에 따른 반도체 장치는 도전성 라인 패드(13), 도전성 라인 패드(13) 상에서 수직하게 배향된 비트 라인(41), 비트 라인(41)으로부터 수평 배향된 활성층(20'), 활성층(20')에 접속된 스토리지 노드(46)를 포함하는 캐패시터, 활성층(20')의 상부와 하부에서 활성층(20')에 교차하도록 수평 배향된 제1 및 제2 워드 라인(38, 39)을 포함할 수 있고, 비트 라인(41)의 바텀부를 서라운딩하는 절연성 패드(44)를 더 포함할 수 있다. 절연성 패드(44)는 도전성 라인 패드(13)보다 높은 레벨에 위치할 수 있다. 절연성 패드(44) 및 도전성 라인 패드(13)는 기판(11)의 상부면에 대해 평행하는 방향을 따라 연장될 수 있다. 캐패시터는 스토리지 노드(46), 유전층(47) 및 플레이트 노드(48)를 포함할 수 있다. 도전성 라인 패드(13) 상에 에치 스탑퍼층(14)이 위치할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL : 워드 라인 ACT : 활성층
GD : 게이트 절연층 BL : 비트 라인
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지 노드 DE : 유전층
PN : 플레이트 노드 WL1 : 제1 워드 라인
WL2 : 제2 워드 라인 MCA : 메모리 셀 어레이
MC : 메모리 셀 CBL : 도전성 라인 패드
GD : 게이트 절연층 BL : 비트 라인
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지 노드 DE : 유전층
PN : 플레이트 노드 WL1 : 제1 워드 라인
WL2 : 제2 워드 라인 MCA : 메모리 셀 어레이
MC : 메모리 셀 CBL : 도전성 라인 패드
Claims (15)
- 희생 패드 상부에 스택 바디를 형성하는 단계;
상기 스택 바디를 관통하여 상기 희생 패드에 접속하는 희생 수직 구조체를 형성하는 단계;
상기 희생 수직 구조체로부터 이격되도록 상기 스택 바디를 식각하여 수직 오프닝들을 형성하는 단계;
상기 희생 패드를 제거하여 상기 희생 수직 구조체의 바텀부를 노출시키는 희생 리세스를 형성하는 단계;
상기 희생 수직 구조체의 바텀부를 에워싸는 에치 스탑 라이너층을 형성하는 단계; 및
상기 희생 수직 구조체를 선택적으로 제거하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 에치 스탑 라이너층은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 희생 수직 구조체는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 스택 바디는, 절연층, 반도체층 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 스택 바디는, 제1 실리콘 산화물, 제1 실리콘 질화물, 반도체층, 제2 실리콘 질화물 및 제2 실리콘 산화물의 순서로 적층되는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 희생 수직 구조체를 제거하는 단계 이후에,
상기 희생 수직 구조체가 제거된 공간을 채우되, 수직 배향되는 도전 라인을 형성하는 단계;
상기 에치 스탑 라이너층을 제거하는 단계
를 더 포함하는 반도체 장치 제조 방법.
- 기판 상부에 비트 라인 패드를 형성하는 단계;
상기 비트 라인 패드 상부에 희생 패드를 형성하는 단계;
상기 희생 패드 상부에 스택 바디를 형성하는 단계;
상기 스택 바디를 관통하여 상기 희생 패드에 접속하는 희생 수직 구조체를 형성하는 단계;
상기 희생 수직 구조체로부터 이격되도록 상기 스택 바디를 식각하여 수직 오프닝들을 형성하는 단계;
상기 희생 패드를 제거하여 상기 희생 수직 구조체의 바텀부를 노출시키는 희생 리세스를 형성하는 단계;
상기 희생 수직 구조체의 바텀부를 에워싸는 에치 스탑 라이너층을 형성하는 단계;
상기 희생 수직 구조체를 선택적으로 제거하여 비트 라인 오프닝을 형성하는 단계;
상기 비트 라인 패드가 노출되도록 상기 비트 라인 오프닝을 확장시키는 단계; 및
상기 확장된 비트 라인 오프닝을 채우는 수직 배향 비트 라인을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제7항에 있어서,
상기 에치 스탑 라이너층은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
- 제7항에 있어서,
상기 희생 수직 구조체는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
- 제7항에 있어서,
상기 스택 바디는, 절연층, 반도체층 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
- 제7항에 있어서,
상기 스택 바디는, 제1 실리콘 산화물, 제1 실리콘 질화물, 반도체층, 제2 실리콘 질화물 및 제2 실리콘 산화물의 순서로 적층되는 반도체 장치 제조 방법.
- 제7항에 있어서,
상기 비트 라인을 형성하는 단계 이후에,
상기 에치 스탑 라이너층을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제7항에 있어서,
상기 비트 라인을 형성하는 단계 이전에,
상기 스택 바디의 일부분들을 수평 배향 도전 라인으로 치환하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제13항에 있어서,
상기 수평 배향 도전 라인은 더블 워드 라인을 포함하는 반도체 장치 제조 방법.
- 제7항에 있어서,
상기 비트 라인을 형성하는 단계 이후에,
상기 스택 바디의 일부분들을 캐패시터로 치환하는 단계를 더 포함하는 반도체 장치 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220040443A KR20230141187A (ko) | 2022-03-31 | 2022-03-31 | 반도체 장치 및 그 제조 방법 |
| US17/972,211 US20230320067A1 (en) | 2022-03-31 | 2022-10-24 | Semiconductor device and method for fabricating the same |
| CN202310255337.6A CN116896871A (zh) | 2022-03-31 | 2023-03-10 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220040443A KR20230141187A (ko) | 2022-03-31 | 2022-03-31 | 반도체 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230141187A true KR20230141187A (ko) | 2023-10-10 |
Family
ID=88192956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220040443A KR20230141187A (ko) | 2022-03-31 | 2022-03-31 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230320067A1 (ko) |
| KR (1) | KR20230141187A (ko) |
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2022
- 2022-03-31 KR KR1020220040443A patent/KR20230141187A/ko unknown
- 2022-10-24 US US17/972,211 patent/US20230320067A1/en active Pending
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2023
- 2023-03-10 CN CN202310255337.6A patent/CN116896871A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN116896871A (zh) | 2023-10-17 |
| US20230320067A1 (en) | 2023-10-05 |
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