KR20230140171A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 배향된 복수의 활성층; 상기 활성층들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인; 상기 활성층들 상에서 상기 활성층들에 교차하는 방향을 따라 수평하게 연장된 워드 라인; 및 상기 비트 라인과 워드 라인 사이에 위치하되, 상기 워드 라인의 측벽에 위치하는 에어갭을 포함하는 캡핑층을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 넷다이(Net die)를 증가시키기 위해서 메모리 셀의 크기를 지속적으로 감소시키고 있다. 메모리 셀의 크기가 미세화됨에 따라 기생 캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리 셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
최근에, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 배향된 복수의 활성층; 상기 활성층들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인; 상기 활성층들 상에서 상기 활성층들에 교차하는 방향을 따라 수평하게 연장된 워드 라인; 및 상기 비트 라인과 워드 라인 사이에 위치하되, 상기 워드 라인의 측벽에 위치하는 에어갭을 포함하는 캡핑층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 이격된 복수의 활성층; 상기 활성층들 상에서 상기 활성층들에 교차하는 방향을 따라 수평하게 연장된 워드 라인; 상기 활성층들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트라인; 상기 활성층들 각각의 타측 끝단에 접속된 복수의 캐패시터; 상기 비트라인들과 워드 라인 사이에 위치하되, 상기 워드 라인의 일 측벽에 위치하는 에어갭을 포함하는 비트라인측 캡핑층; 및 상기 캐패시터들과 워드 라인 사이에 위치하되, 상기 워드 라인의 타 측벽에 위치하는 캐패시터측 캡핑층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 제1 절연층, 제1 희생층, 반도체층, 제2 희생층 및 제2 절연층의 순서로 적층된 스택 바디를 형성하는 단계; 상기 스택 바디를 식각하여 오프닝을 형성하는 단계; 상기 오프닝을 통해 상기 제1 및 제2 희생층의 일부분들을 워드 라인들로 치환하는 단계; 상기 워드 라인들의 일 측벽 상에 내측 라이너, 외측 라이너 및 상기 내측 라이너와 외측 라이너에 의해 밀폐된 희생 물질을 포함하는 캡핑층을 형성하는 단계; 상기 희생 물질을 에어갭으로 치환하는 단계; 및 상기 오프닝을 채우는 비트 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 배향된 복수의 활성층; 상기 활성층들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인; 상기 활성층들 상에서 상기 활성층들에 교차하는 방향을 따라 수평하게 연장된 워드 라인; 및 상기 비트 라인과 워드 라인 사이에 위치하되, 상기 워드 라인의 측벽에 위치하는 고립형 에어갭을 포함하는 캡핑층을 포함할 수 있다.
본 기술은 워드 라인과 비트 라인 사이에 에어갭을 형성하므로, 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2a는 도 1의 A-A'에 따른 단면도이다.
도 2b는 도 2a의 비트 라인측 캡핑층의 상세도이다.
도 3 내지 도 13은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 14는 다른 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 15는 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
후술하는 실시예들은 3차원 DRAM에서 비트라인 토탈 캐패시턴스를 감소하기 위해 워드 라인과 비트 라인 사이에 에어갭을 형성할 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 2a는 도 1의 A-A'에 따른 단면도이다. 도 2b는 도 2a의 비트 라인측 캡핑층의 상세도이다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는 하부 구조물(Lower structure, LS) 및 메모리 셀 어레이(Memory cell array, MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 하부 구조물(LS) 상부에 위치할 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀들의 3차원 어레이일 수 있다. 메모리 셀 어레이(MCA)는 복수의 수직 도전 라인들(BL), 복수의 수평 도전 라인들(DWL), 복수의 스위칭 요소들(TR) 및 복수의 데이터 저장 요소들(CAP)을 포함할 수 있다. 하나의 수평 도전 라인(DWL)과 하나의 수직 도전 라인(BL) 사이에 하나의 스위칭 요소(TR)가 배치될 수 있다. 수직 도전 라인들(BL)은 비트 라인들(BL)이라고 약칭할 수 있고, 수평 도전 라인들(DWL)은 워드 라인들(DWL) 또는 게이트 전극들이라고 약칭할 수 있다. 스위칭 요소들(TR)은 트랜지스터(TR)라고 약칭할 수 있고, 데이터 저장 요소들(CAP)은 캐패시터(CAP)라고 약칭할 수 있다.
개별 트랜지스터(TR)는 하나의 활성층(ACT) 및 하나의 워드 라인(DWL)을 포함할 수 있고, 워드 라인(DWL)은 더블 워드 라인 구조일 수 있다. 예를 들어, 더블 워드 라인 구조는 활성층(ACT)을 사이에 두고 서로 대향하는 제1 및 제2 워드 라인(WL1, WL2)을 포함할 수 있다. 제1 워드 라인(WL1)은 제1 게이트 전극을 포함할 수 있고, 제2 워드 라인(WL2)은 제2 게이트 전극을 포함할 수 있다. 제1 워드 라인(WL1)은 활성층(ACT)의 상부에 위치할 수 있고, 제2 워드 라인(WL2)은 활성층(ACT)의 하부에 위치할 수 있다. 활성층(ACT)은 수평형 도전층을 포함할 수 있다. 개별 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)를 포함할 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 연장될 수 있다. 활성층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 길게 연장될 수 있다. 활성층(ACT)은 하부 구조물(LS)의 표면에 평행하는 제2 방향(D2)을 따라 수평하게 배향될 수 있다. 워드 라인(DWL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)을 따라 연장될 수 있다. 제1 방향(D1)을 따라 적층된 캐패시터들(CAP)의 플레이트 노드들(PN)은 상호 연결되어 플레이트 라인(PL)에 접속될 수 있다.
비트 라인(BL)은 하부 구조물(LS)의 표면에 수직하는 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 '수직 배향 비트 라인' 또는 '필라형 비트 라인'이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄 질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 TiN/W 스택을 포함할 수 있고, TiN/W 스택은 티타늄 질화물 및 티타늄 질화물 상의 텅스텐을 포함하는 구조일 수 있다.
워드 라인(DWL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 활성층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 워드 라인(DWL)은 한 쌍의 워드 라인, 즉, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 활성층(ACT)을 사이에 두고 제1 방향(D1)을 따라 서로 수직하게 대향(또는 오버랩)할 수 있다. 활성층(ACT)의 상부 표면 및 하부 표면 상에 게이트 절연층(GD)이 형성될 수 있다. 게이트 절연층(GD)은 활성층(ACT)과 제1 워드 라인(WL1) 사이에 위치할 수 있고, 또한, 활성층(ACT)과 제2 워드 라인(WL2) 사이에 위치할 수 있다.
트랜지스터(TR)는 셀 트랜지스터로서, 더블 워드 라인 구조를 갖는 하나의 워드 라인(DWL)을 가질 수 있다. 워드 라인(DWL)에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 동일한 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 하나의 쌍을 이룰 수 있고, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)에는 동일한 워드 라인 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따른 반도체 장치(100)는 하나의 활성층(ACT)에 2개의 제1,2 워드 라인(WL1, WL2)이 인접하는 더블 워드 라인 구조를 포함할 수 있다.
다른 실시예에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 워드 라인(WL1)에는 워드 라인 구동 전압이 인가될 수 있고, 제2 워드 라인(WL2)에는 접지전압이 인가될 수 있다. 제2 워드 라인(WL2)은 백 워드 라인(Back Word Line) 또는 쉴드 워드 라인(shield word line)이라고 지칭할 수 있다. 다른 실시예에서, 제1 워드 라인(WL1)에 접지전압이 인가될 수 있고, 제2 워드 라인(WL2)에 워드 라인 구동 전압이 인가될 수 있다.
활성층(ACT)은 반도체 물질을 포함할 수 있다. 활성층(ACT)은 실리콘 함유층 또는 실리콘 저마 늄함유층을 포함할 수 있다. 예를 들어, 활성층(ACT)은 실리콘, 단결정 실리콘, 폴리실리콘, 도프드 폴리실리콘(Doped poly silicon), 언도프드(Undoped) 폴리실리콘, 비정질 실리콘, 실리콘 저마늄 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 활성층(ACT)은 나노 와이어(nano-wire) 또는 나노 시트(Nano sheet)를 포함할 수 있고, 나노 와이어 및 나노 시트는 반도체 물질로 형성될 수 있다. 활성층(ACT)은 채널(CH), 제1 소스/드레인 영역(SR) 및 제2 소스/드레인 영역(DR)을 포함할 수 있다. 제1 소스/드레인 영역(SR) 및 제2 소스/드레인 영역(DR)은 불순물의 이온주입(ion implantation) 또는 플라즈마 도핑(plasma doping)에 의해 활성층(ACT) 내에 형성될 수 있다. 채널(CH)은 제1 및 제2 워드 라인(WL1, WL2)과 수직하게 오버랩될 수 있다. 채널(CH)은 제3 방향(D3)을 따라 서로 대칭되는 채널 돌출부들(CHP)을 포함할 수 있다. 채널 돌출부들(CHP)은 제1 및 제2 워드 라인(WL1, WL2)과 수직하게 오버랩될 수 있다.
제1 및 제2 워드 라인(WL1, WL2) 각각은 서로 대향하는 노치형 측벽들(notch-type sidewall)을 포함할 수 있다. 개별 노치형 측벽은 플랫면들(WLF)과 리세스면들(WLR)을 포함할 수 있다. 플랫면들(WLF)과 리세스면들(WLR)은 제3 방향(D3)을 따라 교대로 반복될 수 있다. 플랫면들(WLF)은 플랫 측벽들(Flat sidewall)일 수 있고, 리세스면들(WLR)은 리세스된 측벽들일 수 있다. 플랫면들(WLF)은 제1 및 제2 소스/드레인 영역(SR, DR)에 수직하게 오버랩될 수 있다. 리세스면들(WLR)은 제1 및 제2 소스/드레인 영역(SR, DR)에 오버랩되지 않을 수 있다. 제2 방향(D2)을 따라 플랫면들(WLF)이 서로 대향할 수 있다. 제2 방향(D2)을 따라 리세스면들(WLR)이 서로 대향할 수 있다.
다른 실시예에서, 활성층(ACT)은 산화물 반도체(oxide semiconductor) 물질을 포함할 수 있다. 산화물 반도체 물질은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
활성층(ACT)은 제1 및 제2 워드 라인(WL1, WL2)보다 얇은 두께를 가질 수 있다. 부연 하면, 제1 방향(D1)에 따른 활성층(ACT)의 수직 두께는 제1 방향(D1)에 따른 제1 및 제2 워드 라인(WL1, WL2) 각각의 수직 두께보다 얇을 수 있다. 이와 같이, 얇은 두께의 활성층(ACT)을 씬-바디 활성층(thin-body active layer)이라고 지칭할 수 있다.
게이트 절연층(GD)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 금속 산화물, 금속 산화 질화물, 금속 실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON, HfZrO 또는 이들의 조합을 포함할 수 있다.
워드 라인(DWL)은 도전 물질을 포함할 수 있다. 제1 및 제2 워드 라인(WL1, WL2)은 금속(metal), 금속 혼합물(metal mixture), 금속 합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 제1 및 제2 워드 라인(WL1, WL2)은 티타늄 질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 및 제2 워드 라인(WL1, WL2)은 티타늄 질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 제1 및 제2 워드 라인(WL1, WL2)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)을 커버링할 수 있다. 플레이트 노드들(PN)은 플레이트 라인(PL)에 접속될 수 있다. 스토리지 노드(SN)는 활성층(ACT)의 제2 소스/드레인 영역(DR)에 전기적으로 접속될 수 있다. 비트 라인(BL)은 활성층(ACT)의 제1 소스/드레인 영역(SR)에 전기적으로 접속될 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
스토리지 노드(SN)와 플레이트 노드(PN)는 금속, 귀금속, 금속 질화물, 도전성 금속 산화물, 도전성 귀금속 산화물, 금속 탄화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지 노드(SN)와 플레이트 노드(PN)는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴 산화물(MoO), 티타늄 질화물/텅스텐(TiN/W) 스택, 텅스텐 질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트 노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트 노드(PN)는 티타늄 질화물/실리콘 저마늄/텅스텐 질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄 질화물/실리콘 저마늄/텅스텐 질화물(TiN/SiGe/WN) 스택에서, 실리콘 저마늄은 티타늄 질화물 상에서 스토리지 노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄 질화물(TiN)은 캐패시터(CAP)의 플레이트 노드(PN) 역할을 할 수 있으며, 텅스텐 질화물은 저저항 물질일 수 있다.
유전층(DE)은 캐패시터 유전층(Capacitor dielectric layer)이라고 지칭할 수 있다. 유전층(DE)은 실리콘 산화물, 실리콘 질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 높은 유전율을 가질 수 있다. 실리콘 산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5) 또는 스트론튬 티타늄 산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄 산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄 산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄 산화물(ZrO2) 상에 알루미늄 산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 및 지르코늄 산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄 산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 하프늄 산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄 산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄 산화물(HfO2) 상에 알루미늄 산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3) 및 하프늄 산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄 산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄 산화물(Al2O3)은 지르코늄 산화물(ZrO2) 및 하프늄 산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄 산화물(Al2O3)은 지르코늄 산화물(ZrO2) 및 하프늄 산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄 산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘 산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설 전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄 산화물(Al2O3)은 지르코늄 산화물(ZrO2) 및 하프늄 산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄 산화물, 하프늄 산화물 및 알루미늄 산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다.
다른 실시예에서, 스토리지 노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면 제어층이 더 형성될 수 있다. 계면 제어층은 티타늄 산화물(TiO2), 니오븀 산화물 또는 니오븀 질화물을 포함할 수 있다. 계면 제어층은 플레이트 노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지 노드(SN)와 플레이트 노드(PN)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
하나의 비트 라인(BL)에는 제1 방향(D1)을 따라 서로 이웃하는 활성층들(ACT)이 접촉할 수 있다. 제3 방향(D3)을 따라 서로 이웃하는 활성층들(ACT)은 하나의 워드 라인(DWL)을 공유할 수 있다. 캐패시터들(CAP)은 활성층들(ACT) 각각에 접속될 수 있다. 캐패시터들(CAP)은 하나의 플레이트 라인(PL)을 공유할 수 있다. 개별 활성층(ACT)은 워드 라인(DWL)의 제1,2 워드 라인(WL1, WL2)보다 얇을 수 있다.
메모리 셀 어레이(MCA)는 복수의 워드 라인들(DWL)이 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 워드 라인(DWL)은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 한 쌍을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에는 복수의 활성층들(ACT)이 제3 방향(D2)을 따라 서로 이격되어 수평하게 배열될 수 있다.
캐패시터(CAP)와 워드 라인(DWL) 사이에 캐패시터측 캡핑층(CC)이 형성될 수 있다. 캐패시터측 캡핑층(CC)은 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 캐패시터측 캡핑층(CC)은 에어갭(air gap)을 포함하지 않을 수 있다. 캐패시터측 캡핑층(CC)은 에어갭-프리(Air gap-free) 물질을 포함할 수 있다.
하부 구조물(LS)은 반도체 프로세싱(semiconductor processing)에 적합한 물질일 수 있다. 하부 구조물(LS)은 도전성 물질(conductive material), 절연성 물질(dielectric material) 및 반도체 물질(semiconductive material) 중 적어도 하나 이상을 포함할 수 있다. 하부 구조물(LS)은 반도체 기판을 포함할 수 있고, 반도체 기판은 실리콘을 함유하는 물질로 이루어질 수 있다. 하부 구조물(LS)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘 저마늄, 단결정 실리콘 저마늄, 다결정 실리콘 저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 하부 구조물(LS)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 하부 구조물(LS)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 하부 구조물(LS)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
다른 실시예에서, 하부 구조물(LS)은 주변 회로들을 포함할 수 있다. 주변 회로들은 복수의 주변 회로 트랜지스터들을 포함할 수 있다. 주변 회로들은 메모리 셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변 회로들은 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어회로는, 어드레스 디코더(address decoder) 회로, 리드(read) 회로, 라이트(write) 회로 등을 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립 게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로들은 서브 워드 라인 드라이버들 및 센스 앰프를 포함할 수 있다. 워드 라인(DWL)은 서브 워드 라인 드라이버들에 접속될 수 있다. 비트 라인들(BL)은 센스 앰프에 접속될 수 있다.
도 2a 및 도 2b를 다시 참조하면, 비트 라인(BL)과 워드 라인(DWL) 사이에 비트 라인측 캡핑층(BCL)이 형성될 수 있다. 비트 라인측 캡핑층(BCL)은 에어갭(AG)을 포함할 수 있다. 제1 워드 라인(WL1)과 비트 라인(BL) 사이에 에어갭(AG)이 임베디드된 비트 라인측 캡핑층(BCL)이 위치할 수 있고, 제2 워드 라인(WL2)과 비트 라인(BL) 사이에 에어갭(AG)이 임베디드된 비트 라인측 캡핑층(BCL)이 위치할 수 있다. 비트 라인측 캡핑층들(BCL)은 제1 소스/드레인 영역(SR)에 수직하게 오버랩될 수 있다.
에어갭(AG)은 비트 라인(BL)과 워드 라인(DWL) 사이에 위치할 수 있다. 에어갭(AG)은 활성층(ACT)의 상부와 하부에 각각 위치할 수 있다. 에어갭(AG)은 제1 소스/드레인 영역(SR)의 상부와 하부에 각각 위치할 수 있다. 에어갭(AG)은 활성층(ACT) 및 제1 소스/드레인 영역(SR)과 평행할 수 있다. 에어갭(AG)은 활성층(ACT) 및 제1 소스/드레인 영역(SR)보다 임계 치수(Critical Dimension)가 클 수 있다. 예를 들어, 제3 방향(D3)에 따른 에어갭(AG)의 폭은 제3 방향(D3)에 따른 제1 소스/드레인 영역(SR)의 폭보다 클 수 있다.
비트 라인측 캡핑층(BCL)은 내측 라이너(Inner liner, L1) 및 외측 라이너(Outer liner, L2)를 더 포함할 수 있고, 에어갭(AG)은 내측 라이너(L1) 및 외측 라이너(L2)에 의해 밀폐(Closed)될 수 있다. 즉, 에어갭(AG)은 내측 라이너(L1) 및 외측 라이너(L2) 사이에 위치하는 임베디드 에어갭일 수 있다. 도 2b를 다시 참조하면, 에어갭(AG)은 제3 방향(D3)을 따라 연장될 수 있고, 워드 라인(DWL)의 일 측벽을 따라 연장될 수 있다.
비트 라인측 캡핑층(BCL)의 내측 라이너(L1) 및 외측 라이너(L2)는 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
도 1 내지 도 2b에 따르면, 워드 라인(DWL)과 비트 라인(BL) 사이에 에어갭(AG)을 형성하므로, 워드 라인(DWL)과 비트 라인(BL) 사이의 기생 캐패시턴스를 감소시킬 수 있고, 이에 따라 센싱 마진(Sensing margin)을 감소시킬 수 있다.
다른 실시예에서, 캐패시터측 캡핑층(CC)또한 비트라인측 캡핑층(BCL)과 동일하게 임베디드 에어갭을 포함할 수 있다.
도 3 내지 도 13은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3에 도시된 바와 같이, 하부 구조물(11) 상부에 스택 바디(SB)가 형성될 수 있다. 스택 바디(SB)는 절연층(12), 제1 희생층(13), 반도체층(14), 제2 희생층(15)의 순서로 적층된 서브 스택을 반복하여 형성할 수 있다. 절연층(12)은 실리콘 산화물일 수 있고, 제1 및 제2 희생층(13, 15)은 실리콘 질화물일 수 있다. 반도체층(14)은 실리콘층, 단결정 실리콘층 또는 폴리 실리콘층을 포함할 수 있다. 스택 바디(SB)에서 최상층은 절연층(12)일 수 있다. 다른 실시예에서, 반도체층(14)은 산화물 반도체 물질을 포함할 수 있다. 제1 희생층(13) 아래의 절연층(12)은 제1 절연층이라고 지칭할 수 있고, 제2 희생층(15) 상부의 절연층(12)은 제2 절연층이라고 지칭할 수 있다.
도 4에 도시된 바와 같이, 스택 바디(SB)의 일부분을 관통하는 제1 오프닝(16)이 형성될 수 있다. 제1 오프닝(16)은 하부 구조물(11)로부터 수직하게 연장될 수 있다. 제1 오프닝(16)은 홀형 오프닝(Hole-type opening)일 수 있다.
도 5에 도시된 바와 같이, 제1 오프닝(16)을 통해 반도체층(14)을 리세스시킬 수 있다. 이에 따라, 제1 희생층(13)과 제2 희생층(15) 사이에 수평형 리세스들(17)이 형성될 수 있다. 수평형 리세스들(17)에 의해 반도체층(14)의 일부분이 노출될 수 있다.
도 6에 도시된 바와 같이, 노출된 반도체층들(14) 상에 게이트 절연층(GD)을 형성할 수 있다. 게이트 절연층(GD)은 산화 공정 또는 증착 공정에 의해 형성될 수 있다. 게이트 절연층(GD)은 실리콘 산화물, 실리콘 질화물, 고유전율층 또는 이들의 조합을 포함할 수 있다.
다음으로, 게이트 절연층(GD) 상에 수평형 리세스들(17)을 부분적으로 채우는 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)을 형성할 수 있다. 제1 및 제2 워드 라인(WL1, WL2)은 하나의 워드 라인(DWL)을 구성할 수 있다. 워드 라인(DWL) 형성 이후에 잔류 수평형 리세스들(17R)이 정의될 수 있다.
도 7에 도시된 바와 같이, 잔류 수평형 리세스들(17R) 상에 내측 라이너층(18) 및 희생 라이너층(19)을 순차적으로 형성할 수 있다. 내측 라이너층(18)은 실리콘 산화물을 포함할 수 있고, 희생 라이너층(19)은 실리콘 질화물을 포함할 수 있다.
희생 라이너층(19) 상에 제1 오프닝(16)을 채우는 희생 갭필층(20)을 형성할 수 잇다. 희생 갭필층(20)은 실리콘 산화물을 포함할 수 있다.
도 8에 도시된 바와 같이, 희생 갭필층(20)을 식각한 후에, 희생 라이너층(19) 및 내측 라이너층(18)의 일부분을 식각하여 제2 오프닝(21)을 형성할 수 있다. 제2 오프닝(21)은 제1 오프닝(16)과 동일한 형상일 수 있다. 제2 오프닝(21)은 수직 오프닝이라고 지칭할 수 있다.
제2 오프닝(21)을 형성한 후에, 워드 라인(DWL)의 측벽 상에 내측 라이너(18) 및 희생 라이너(19)가 잔류할 수 있다.
도 9에 도시된 바와 같이, 희생 라이너(19)를 선택적으로 제거할 수 있다. 이에 따라, 희생 라이너(19)가 제거된 공간에 희생 리세스(19R)가 형성될 수 있다.
도 10에 도시된 바와 같이, 희생 리세스(19R)를 채우는 희생 물질(22)이 형성될 수 있다. 희생 물질(22)은 카본 함유 물질을 포함할 수 있다. 희생 물질(22)은 비정질 카본을 포함할 수 있다.
도 11에 도시된 바와 같이, 희생 물질(22) 상에 외측 라이너(23)가 형성될 수 있다. 외측 라이너(23)는 실리콘 산화물을 포함할 수 있다. 외측 라이너(23)는 실리콘 산화물의 증착 및 식각에 의해 형성될 수 있다.
도 12에 도시된 바와 같이, 에어갭(AG)을 형성하기 위해 플라즈마 처리가 수행될 수 있다. 플라즈마 처리에 의해 희생 물질(22)이 분해되어 휘발될 수 있다. 에어갭(AG)은 희생 물질(22)의 휘발에 의해 형성될 수 있다.
이와 같이, 플라즈마 처리에 의해 희생 물질(22)을 에어갭(AG)으로 치환할 수 있다. 에어갭(AG)은 내측 라이너(18) 및 외측 라이너(23)에 의해 밀폐될 수 있다. 내측 라이너(18), 에어갭(AG) 및 외측 라이너(23)의 조합은 비트라인측 캡핑층(BCL)을 구성할 수 있다.
도 13에 도시된 바와 같이, 제2 오프닝(21)을 채우는 비트 라인(BL)이 형성될 수 있다.
도 14는 다른 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 14의 반도체 장치(200)는 도 1 내지 도 2b의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 도 1 내지 도 2b를 참조하기로 한다.
도 1, 2a, 도 2b 및 도 14를 참조하면, 반도체 장치(200)는 하부 구조물(LS) 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 하부 구조물(LS) 상부에 위치할 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀들의 3차원 어레이일 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL), 복수의 트랜지스터(TR) 및 복수의 캐패시터(CAP)을 포함할 수 있다. 개별 트랜지스터(TR)는 하나의 활성층(ACT) 및 하나의 싱글 워드라인(SWL)을 포함할 수 있고, 싱글 워드라인(SWL)은 하나의 워드 라인을 포함하는 구조를 지칭할 수 있다. 활성층(ACT)은 제1 소스/드레인 영역(SR), 채널(CH) 및 제2 소스/드레인 영역(DR)을 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)을 포함할 수 있다. 제1 방향(D1)을 따라 적층된 캐패시터들(CAP)의 플레이트 노드들(PN)은 플레이트 라인(PL)에 접속될 수 있다.
비트 라인(BL)과 싱글 워드 라인(SWL) 사이에 비트라인측 캡핑층(BCL)이 형성될 수 있다. 비트라인측 캡핑층(BCL)은 내측 라이너(L1), 외측 라이너(L2) 및 에어갭(AG)을 포함할 수 있다. 비트라인측 캡핑층(BCL)의 내측 라이너(L1) 및 외측 라이너(L2)는 절연 물질을 포함할 수 있다. 예를 들어, 내측 라이너(L1) 및 외측 라이너(L2)는 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 에어갭(AG)은 내측 라이너(L1) 및 외측 라이너(L2)에 의해 밀폐될 수 있다. 즉, 에어갭(AG)은 임베디드 에어갭일 수 있다. 에어갭(AG)은 제3 방향(D3)을 따라 연장될 수 있고, 싱글 워드 라인(SWL)의 일 측벽을 따라 연장될 수 있다.
도 14에 따르면, 싱글 워드 라인(DWL)과 비트 라인(BL) 사이에 에어갭(AG)을 형성하므로, 싱글 워드 라인(SWL)과 비트 라인(BL) 사이의 기생 캐패시턴스를 감소시킬 수 있고, 이에 따라 센싱 마진(Sensing margin)을 감소시킬 수 있다.
다른 실시예에서, 싱글 워드 라인(SWL)은 제3 방향(D3)을 따라 이웃하는 활성층들(ACT)을 서라운딩하는 게이트 올 어라운드(Gate All around) 워드 라인으로 대체될 수도 있다.
도 15는 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 15의 반도체 장치는 도 1 내지 도 2b의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 1, 도 2a, 도 2b 및 도 15를 참조하면, 반도체 장치(300)는 하부 구조물(LS) 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 하부 구조물(LS) 상부에 위치할 수 있다. 메모리 셀 어레이(MCA)는 복수의 메모리 셀들의 3차원 어레이일 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인들(BL), 복수의 워드 라인들(DWL), 복수의 트랜지스터들(TR) 및 복수의 캐패시터들(CAP)을 포함할 수 있다. 하나의 워드 라인(DWL)과 하나의 비트 라인(BL) 사이에 하나의 트랜지스터(TR)가 배치될 수 있다.
개별 트랜지스터(TR)는 하나의 활성층(ACT) 및 하나의 워드 라인(DWL)을 포함할 수 있고, 워드 라인(DWL)은 더블 워드 라인 구조일 수 있다. 예를 들어, 더블 워드 라인 구조는 활성층(ACT)을 사이에 두고 서로 대향하는 제1 및 제2 워드 라인(WL1, WL2)을 포함할 수 있다. 개별 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)를 포함할 수 있다.
활성층(ACT)은 채널(CH), 제1 소스/드레인 영역(SR) 및 제2 소스/드레인 영역(DR)을 포함할 수 있다. 채널(CH)은 제3 방향(D3)을 따라 서로 대칭되는 채널 돌출부들(CHP)을 포함할 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 연장될 수 있다. 활성층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 길게 연장될 수 있다. 활성층(ACT)은 하부 구조물(LS)의 표면에 평행하는 제2 방향(D2)을 따라 수평하게 배향될 수 있다. 워드 라인(DWL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)을 따라 연장될 수 있다. 제1 방향(D1)을 따라 적층된 캐패시터들(CAP)의 플레이트 노드들(PN)은 상호 연결되어 플레이트 라인(PL)에 접속될 수 있다.
캐패시터(CAP)와 워드 라인(DWL) 사이에 캐패시터측 캡핑층(CC)이 형성될 수 있다. 캐패시터측 캡핑층(CC)은 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 캐패시터측 캡핑층(CC)은 에어갭(air gap)을 포함하지 않을 수 있다. 캐패시터측 캡핑층(CC)은 에어갭-프리(Air gap-free) 물질을 포함할 수 있다.
비트 라인(BL)과 워드 라인(DWL) 사이에 비트 라인측 캡핑층(BCL)이 형성될 수 있다. 비트 라인측 캡핑층(BCL)은 에어갭(AG)을 포함할 수 있다. 제1 워드 라인(WL1)과 비트 라인(BL) 사이에 에어갭(AG)이 임베디드된 비트 라인측 캡핑층(BCL)이 위치할 수 있고, 제2 워드 라인(WL2)과 비트 라인(BL) 사이에 에어갭(AG)이 임베디드된 비트 라인측 캡핑층(BCL)이 위치할 수 있다. 비트 라인측 캡핑층들(BCL)은 제1 소스/드레인 영역(SR)에 수직하게 오버랩될 수 있다.
에어갭(AG)은 비트 라인(BL)과 워드 라인(DWL) 사이에 위치할 수 있다. 에어갭(AG)은 활성층(ACT)의 상부와 하부에 각각 위치할 수 있다. 에어갭(AG)은 제1 소스/드레인 영역(SR)의 상부와 하부에 각각 위치할 수 있다. 에어갭(AG)은 활성층(ACT) 및 제1 소스/드레인 영역(SR)과 평행할 수 있다. 에어갭(AG)은 활성층(ACT) 및 제1 소스/드레인 영역(SR)보다 임계 치수(Critical Dimension)가 클 수 있다. 예를 들어, 제3 방향(D3)에 따른 에어갭(AG)의 폭은 제3 방향(D3)에 따른 제1 소스/드레인 영역(SR)의 폭보다 클 수 있다.
비트 라인측 캡핑층(BCL)은 내측 라이너(Inner liner, L1) 및 외측 라이너(Outer liner, L2)를 더 포함할 수 있고, 에어갭(AG)은 내측 라이너(L1) 및 외측 라이너(L2)에 의해 밀폐(Closed)될 수 있다. 즉, 에어갭(AG)은 내측 라이너(L1) 및 외측 라이너(L2) 사이에 위치하는 임베디드 에어갭일 수 있다.
비트 라인측 캡핑층(BCL)은 고립형(Isolated structure) 구조일 수 있다. 고립형 구조의 비트 라인측 캡핑층(BCL)은 비트 라인들(BL) 각각에 대응하여 위치하되, 이웃하는 고립형 구조의 비트 라인측 캡핑층들(BCL)은 서로 이격될 수 있다. 이에 따라, 비트 라인측 캡핑층(BCL)의 에어갭(AG)은 비트 라인들(BL) 각각에 대응하여 서로 이격되어 위치할 수 있다. 도 2b의 에어갭(AG)이 워드 라인(DWL)의 일 측벽을 따라 수평으로 길게 연장된(Horizontally-elongated) 구조인데 반해, 도 15의 에어갭(AG)은 고립형 구조로서 이웃하는 에어갭들(AG)이 서로 연결되지 않을 수 있다. 도 15의 에어갭(AG)은 '고립형 에어갭'이라고 지칭할 수 있다.
도 15의 에어갭(AG)은 워드 라인(DWL)의 플랫면들(도 2b의 WLF 참조)과 비트 라인들(BL) 사이에 에어갭(AG)이 위치할 수 있다. 에어갭(AG)은 워드 라인(DWL)의 리세스면들(도 2b의 WLR 참조)과 비트 라인들(BL) 사이에 위치하지 않을 수 있다.
도 2b의 에어갭(AG)은 워드 라인(DWL)의 플랫면들(WLF)과 비트 라인들(BL) 사이에 위치하면서, 아울러 워드 라인(DWL)의 리세스면들(WLR)과 비트 라인들(BL) 사이에 위치할 수 있다.
위와 같이, 비트 라인측 캡핑층(BCL)은 내측 라이너(L1) 및 외측 라이너(L2)에 의해 밀폐된 임베디드된 에어갭(AG)을 포함하는 구조일 수 있다. 비트 라인측 캡핑층(BCL)에서 에어갭(AG)의 체적은 내측 라이너(L1) 및 외측 라이너(L2)의 체적보다 더 클 수 있다.
비트 라인측 캡핑층(BCL)의 내측 라이너(L1) 및 외측 라이너(L2)는 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
제3 방향(D3)을 따라 이웃하는 비트 라인들(BL) 사이에 수직형 분리층들(VIL)이 위치할 수 있다. 수직형 분리층들(VIL)은 절연 물질을 포함할 수 있다. 수직형 분리들층(VIL)은 제1 방향(D1)을 따라 수직하게 연장될 수 있다.
도 15에 따르면, 워드 라인(DWL)과 비트 라인(BL) 사이에 에어갭(AG)을 형성하므로, 워드 라인(DWL)과 비트 라인(BL) 사이의 기생 캐패시턴스를 감소시킬 수 있고, 이에 따라 센싱 마진(Sensing margin)을 감소시킬 수 있다.
다른 실시예에서, 캐패시터측 캡핑층(CC)또한 비트라인측 캡핑층(BCL)과 동일하게 임베디드 에어갭을 포함할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL : 워드 라인 ACT : 활성층
GD : 게이트 절연층 BL : 비트 라인
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지 노드 DE : 유전층
PN : 플레이트 노드 PL : 플레이트라인
WL1 : 제1 워드 라인 WL2 : 제2 워드 라인
MCA : 메모리 셀 어레이 AG : 에어갭
L1 : 내측 라이너 L2 : 외측 라이너
BCL : 비트 라인측 캡핑층 CC : 캐패시터측 캡핑층

Claims (24)

  1. 하부 구조물;
    상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 배향된 복수의 활성층;
    상기 활성층들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트 라인;
    상기 활성층들 상에서 상기 활성층들에 교차하는 방향을 따라 수평하게 연장된 워드 라인; 및
    상기 비트 라인들과 워드 라인 사이에 위치하되, 상기 워드 라인의 측벽에 위치하는 에어갭을 포함하는 캡핑층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 캡핑층은,
    내측 라이너 및 외측 라이너를 더 포함하고, 상기 에어갭은 상기 내측 라이너 및 외측 라이너에 의해 밀폐되는 반도체 장치.
  3. 제2항에 있어서,
    상기 내측 라이너 및 외측 라이너는 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 워드 라인은, 더블 워드라인 구조 또는 싱글 워드라인 구조를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 에어갭은 상기 워드라인의 측벽을 따라 연장되는 반도체 장치.
  6. 제1항에 있어서,
    상기 에어갭은 상기 비트 라인들 각각에 대응하여 위치하는 고립형 구조를 포함하는 반도체 장치.
  7. 하부 구조물;
    상기 하부 구조물의 표면에 평행하는 방향을 따라 수평하게 이격된 복수의 활성층;
    상기 활성층들 상에서 상기 활성층들에 교차하는 방향을 따라 수평하게 연장된 워드 라인;
    상기 활성층들 각각의 일측 끝단에 접속되며, 상기 하부 구조물의 표면에 수직하는 방향을 따라 연장된 복수의 비트라인;
    상기 활성층들 각각의 타측 끝단에 접속된 복수의 캐패시터;
    상기 비트라인들과 워드 라인 사이에 위치하되, 상기 워드 라인 라인의 일 측벽에 위치하는 에어갭을 포함하는 비트라인측 캡핑층; 및
    상기 캐패시터들과 워드 라인 사이에 위치하되, 상기 워드 라인의 타 측벽에 위치하는 캐패시터측 캡핑층
    를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 비트라인측 캡핑층은,
    내측 라이너 및 외측 라이너를 더 포함하고, 상기 에어갭은 상기 내측 라이너 및 외측 라이너에 의해 밀폐되는 반도체 장치.
  9. 제8항에 있어서,
    상기 내측 라이너 및 외측 라이너는 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 반도체 장치.
  10. 제7항에 있어서,
    상기 캐패시터측 캡핑층은 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 반도체 장치.
  11. 제7항에 있어서,
    상기 활성층은 실리콘층, 단결정 실리콘층, 폴리실리콘층 또는 산화물 반도체 물질을 포함하는 반도체 장치.
  12. 제7항에 있어서,
    상기 워드 라인은, 더블 워드라인 구조 또는 싱글 워드라인 구조를 포함하는 반도체 장치.
  13. 제7항에 있어서,
    상기 에어갭은 상기 워드라인의 측벽을 따라 연장되는 반도체 장치.
  14. 제7항에 있어서,
    상기 에어갭은 상기 비트 라인들 각각에 대응하여 위치하는 고립형 구조를 포함하는 반도체 장치.
  15. 하부 구조물 상부에 제1 절연층, 제1 희생층, 반도체층, 제2 희생층 및 제2 절연층의 순서로 적층된 스택 바디를 형성하는 단계;
    상기 스택 바디를 식각하여 오프닝을 형성하는 단계;
    상기 오프닝을 통해 상기 제1 및 제2 희생층의 일부분들을 워드 라인들로 치환하는 단계;
    상기 워드 라인들의 일 측벽 상에 내측 라이너, 외측 라이너 및 상기 내측 라이너와 외측 라이너에 의해 밀폐된 희생 물질을 포함하는 캡핑층을 형성하는 단계;
    상기 희생 물질을 에어갭으로 치환하는 단계; 및
    상기 오프닝을 채우는 비트 라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 희생 물질은 휘발성 물질을 포함하는 반도체 장치 제조 방법.
  17. 제15항에 있어서,
    상기 희생 물질은 카본 함유 물질을 포함하는 반도체 장치 제조 방법.
  18. 제15항에 있어서,
    상기 희생 물질은 비정질 카본을 포함하는 반도체 장치 제조 방법.
  19. 제15항에 있어서,
    상기 내측 라이너 및 외측 라이너는 실리콘 산화물을 포함하는 반도체 장치 제조 방법.
  20. 제15항에 있어서,
    상기 희생 물질을 에어갭으로 치환하는 단계는,
    플라즈마 처리를 포함하는 반도체 장치 제조 방법.
  21. 제15항에 있어서,
    상기 에어갭은 상기 워드 라인들의 일 측벽을 따라 연장되는 반도체 장치 제조 방법.
  22. 제15항에 있어서,
    상기 비트라인측 캡핑층을 형성하는 단계는,
    상기 워드 라인들의 일 측벽 상에 내측 라이너층을 형성하는 단계;
    상기 내측 라이너층 상에 희생 라이너층을 형성하는 단계;
    상기 희생 라이너층 상에 상기 오프닝을 채우는 갭필층을 형성하는 단계;
    상기 갭필층을 식각하여 수직 오프닝을 형성하는 단계;
    상기 내측 라이너층 및 희생 라이너층을 식각하여 내측 라이너 및 희생 라이너를 형성하는 단계;
    상기 희생 라이너를 제거하여 희생 리세스를 형성하는 단계;
    상기 희생 리세스를 채우는 상기 희생 물질을 형성하는 단계; 및
    상기 희생 물질 상에 상기 외측 라이너를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  23. 제15항에 있어서,
    상기 워드 라인은, 더블 워드라인 구조 또는 싱글 워드라인 구조를 포함하는 반도체 장치 제조 방법.
  24. 제15항에 있어서,
    상기 에어갭은 상기 비트 라인에 대응하여 위치하는 고립형 구조를 포함하는 반도체 장치 제조 방법.
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