KR20230173856A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 고집적화된 메모리셀들을 구비한 반도체 장치에 괸한 것으로, 본 기술에 따른 반도체 장치는, 하부 구조물 상부에서 상기 하부 구조물의 표면에 수직한 방향을 따라 적층된 복수의 워드 라인을 포함하는 워드 라인 스택; 상기 워드 라인 스택의 끝단부에 정의된 워드라인 패드부; 상기 워드 라인 패드부들 사이의 수평 레벨 절연층들; 상기 워드 라인 패드부들 사이에 위치하되, 상기 수평 레벨 절연층들의 끝단들을 커버링하는 브릿지 방지층들; 및 상기 워드 라인 패드부들 각각에 접속된 콘택 플러그들을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 메모리 셀을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리 장치의 대용량화와 미세화에 대응하기 위해, 다수의 메모리 셀(memory cell)이 적층된 3차원 메모리 장치(3D Memory device)를 제공하기 위한 기술이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀들을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 하부 구조물 상부에서 상기 하부 구조물의 표면에 수직한 방향을 따라 적층된 복수의 워드 라인 패드부; 상기 워드 라인 패드부들 사이의 수평 레벨 절연층들; 및 상기 워드 라인 패드부들 사이에 위치하되, 상기 수평 레벨 절연층들의 끝단들을 커버링하는 브릿지 방지층들을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물 상부에서 상기 하부 구조물의 표면에 수직한 방향을 따라 적층된 복수의 워드 라인을 포함하는 워드 라인 스택; 상기 워드 라인 스택의 끝단부에 정의된 워드라인 패드부; 상기 워드 라인 패드부들 사이의 수평 레벨 절연층들; 상기 워드 라인 패드부들 사이에 위치하되, 상기 수평 레벨 절연층들의 끝단들을 커버링하는 브릿지 방지층들; 및 상기 워드 라인 패드부들 각각에 접속된 콘택 플러그들을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 제1 절연층, 제1 희생층, 반도체층, 제2 희생층 및 제2 절연층을 포함하는 스택 바디를 형성하는 단계; 상기 스택 바디를 식각하여 계단형 구조물을 형성하는 단계; 상기 제1 및 제2 희생층을 선택적으로 리세스시켜 브릿지 방지층들 및 상기 반도체층들을 노출시키는 리세스들을 형성하는 단계; 상기 리세스들을 채우는 워드 라인들을 형성하는 단계; 상기 워드 라인들 사이의 반도체층들을 제거하여 패드형 오프닝들을 형성하는 단계; 및 상기 패드형 오프닝들을 채우는 패드들을 형성하는 단계를 포함할 수 있다.
본 기술은 워드 라인들 사이의 활성층들을 워드 라인 패드들로 치환하여 두꺼운 워드 라인 패드들을 형성하므로 워드 라인 저항을 개선할 수 있다.
본 기술은 브릿지 방지층들에 의해 워드 라인 패드부들 간의 숏트를 방지하여 신뢰성을 개선할 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도를 나타낸다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 다른 실시예에 따른 반도체 장치의 개략적인 평면도를 나타낸다.
도 4는 도 3의 B-B'선에 따른 단면도이다.
도 5는 도 3의 C-C'선에 따른 단면도이다.
도 6은 셀 어레이부의 부분 상세도이다.
도 7 내지 도 17은 일 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 다른 실시예에 따른 반도체 장치의 개략적인 평면도를 나타낸다.
도 4는 도 3의 B-B'선에 따른 단면도이다.
도 5는 도 3의 C-C'선에 따른 단면도이다.
도 6은 셀 어레이부의 부분 상세도이다.
도 7 내지 도 17은 일 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리셀을 수직하게 적층하여 메모리셀 밀도(memory cell density)를 높이고 기생캐패시턴스를 감소시킬 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도를 나타낸다. 도 2는 도 1의 A-A'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는 메모리 셀 어레이(MCA)를 포함할 수 있고, 메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있다. 메모리 셀들(MC)의 3차원 어레이는 컬럼 어레이(Column array) 및 로우 어레이(Row array)를 포함할 수 있다. 도 1은 제3 방향(D3)을 따라 수평하게 배치된 메모리 셀들(MC)의 로우 어레이를 도시하고 있고, 도 2는 제1 방향(D1)을 따라 적층된 메모리 셀들(MC)의 컬럼 어레이를 도시하고 있다. 다른 실시예에서, 메모리 셀 어레이(MCA)는 제2 방향(D2)을 따라 수평하게 배치된 메모리 셀들(MC)의 로우 어레이를 더 포함할 수 있다.
메모리 셀 어레이(MCA)는 워드 라인 스택(WLS), 복수의 비트 라인(BL), 복수의 트랜지스터(TR) 및 복수의 캐패시터(CAP)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 하나의 워드 라인 스택(WLS)을 공유할 수 있다. 개별 메모리 셀(MC)은 비트 라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다.
개별 트랜지스터(TR)는 활성층(ACT) 및 워드 라인(DWL)을 포함할 수 있고, 워드 라인(DWL)은 더블 워드 라인 구조를 포함할 수 있다. 예를 들어, 워드 라인(DWL)의 더블 워드 라인 구조는 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 쌍을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 활성층(ACT)을 사이에 두고 제1 방향(D1)을 따라 서로 수직하게 대향할 수 있다. 제1 워드 라인(WL1)은 상위 레벨 워드 라인이라고 지칭할 수 있고, 제2 워드 라인(WL2)은 하위 레벨 워드 라인이라고 지칭할 수 있다.
개별 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)을 포함할 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 연장되는 필라 형상을 가질 수 있다. 활성층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장된 바(bar) 형상을 가질 수 있다. 워드 라인(DWL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)을 따라 연장되는 라인 형상을 가질 수 있다. 캐패시터들(CAP)의 플레이트 노드들(PN)은 상호 연결되어 플레이트 라인(PL)에 접속될 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직 배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
워드 라인(DWL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 활성층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 활성층(ACT)의 상부 표면 및 하부 표면 상에 게이트 절연층(GD)이 형성될 수 있다.
트랜지스터(TR)는 셀 트랜지스터로서, 워드 라인(DWL)을 가질 수 있다. 워드 라인(DWL)에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 동일한 전압이 인가될 수 있다. 예를 들어, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 하나의 쌍을 이룰 수 있고, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)에는 동일한 워드 라인 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따른 메모리 셀(MCA)은 하나의 활성층(ACT)에 제1,2 워드 라인(WL1, WL2)이 인접하는 더블 워드 라인 구조의 워드 라인(DWL)을 가질 수 있다.
활성층(ACT)은 반도체 물질을 포함할 수 있다. 활성층(ACT)은 실리콘 함유층 또는 실리콘 저마늄 함유층을 포함할 수 있다. 예를 들어, 활성층(ACT)은 실리콘, 단결정 실리콘, 도프드 폴리실리콘, 언도프드 폴리실리콘, 비정질 실리콘, 실리콘저마늄 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 활성층(ACT)은 나노 와이어(nano-wire) 또는 나노 시트(Nano sheet)를 포함할 수 있고, 나노 와이어 및 나노시트는 반도체 물질로 형성될 수 있다. 다른 실시예에서, 활성층(ACT)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물 반도체(oxide semiconductor) 물질을 포함할 수 있다. 활성층(ACT)은 채널(CH), 제1 소스/드레인 영역(SR) 및 제2 소스/드레인 영역(DR)을 포함할 수 있다. 제1 소스/드레인 영역(SR) 및 제2 소스/드레인 영역(DR)은 불순물의 이온주입 또는 플라즈마도핑에 의해 활성층(ACT) 내에 형성될 수 있다. 채널(CH)은 제1 및 제2 워드 라인(WL1, WL2)과 수직하게 오버랩될 수 있다. 채널(CH)은 제3 방향(D3)을 따라 서로 대칭되는 채널 돌출부들(CHP)을 포함할 수 있다. 채널 돌출부들(CHP)은 제1 및 제2 워드 라인(WL1, WL2)과 수직하게 오버랩될 수 있다.
제1 및 제2 워드 라인(WL1, WL2) 각각은 서로 대향하는 노치형 측벽들을 포함할 수 있다. 개별 노치형 측벽은 플랫면들(WLF)과 리세스면들(WLR)을 포함할 수 있다. 플랫면들(WLF)과 리세스면들(WLR)은 제3 방향(D3)을 따라 교대로 반복될 수 있다. 플랫면들(WLF)은 플랫 측벽들(Flat sidewall)일 수 있고, 리세스면들(WLR)은 리세스된 측벽들일 수 있다. 플랫면들(WLF)은 제1 및 제2 소스/드레인 영역(SR, DR)에 수직하게 오버랩될 수 있다. 리세스면들(WLR)은 제1 및 제2 소스/드레인 영역(SR, DR)에 오버랩되지 않을 수 있다. 제2 방향(D2)을 따라 플랫면들(WLF)이 서로 대향할 수 있다. 제2 방향(D2)을 따라 리세스면들(WLR)이 서로 대향할 수 있다. 리세스면들(WLR)은 앵글드 형상(angled shape) 또는 라운드 형상(rounded shape)을 가질 수도 있다.
활성층(ACT)은 제1 및 제2 워드 라인(WL1, WL2)보다 얇은 두께를 가질 수 있다. 부연 하면, 제1 방향(D1)에 따른 활성층(ACT)의 수직 두께는 제1 방향(D1)에 따른 제1 및 제2 워드 라인(WL1, WL2) 각각의 수직 두께보다 얇을 수 있다. 이와 같이, 얇은 두께의 활성층(ACT)을 씬-바디 활성층(thin-body active layer)이라고 지칭할 수 있다.
게이트 절연층(GD)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 또는 HfZrO을 포함할 수 있다.
워드 라인(DWL)은 금속(metal), 금속 혼합물(metal alloy) 또는 반도체 물질을 포함할 수 있다. 워드 라인(DWL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인(DWL)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 워드 라인(DWL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5eV 이상의 고일함수(High workfunction)를 가질 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 플레이트 노드(PN)는 플레이트 라인(PL)에 접속될 수 있다. 스토리지 노드(SN)는 활성층(ACT)에 전기적으로 접속될 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
스토리지 노드(SN)와 플레이트 노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지 노드(SN)와 플레이트 노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트 노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트 노드(PN)는 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 티타늄질화물 상에서 스토리지 노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 캐패시터(CAP)의 플레이트 노드(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 캐패시터 유전층이라고 지칭할 수 있다. 유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, 유전층(DE)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물 및 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다.
다른 실시예에서, 스토리지 노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2), 니오븀산화물 또는 니오븀질화물을 포함할 수 있다. 계면제어층은 플레이트 노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 요소로 대체될 수도 있다. 예를 들면 데이터 저장 요소는 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
하나의 비트 라인(BL)에는 제1 방향(D1)을 따라 적층된 활성층들(ACT)이 공통으로 접촉할 수 있다. 제3 방향(D3)을 따라 이웃하는 활성층들(ACT)은 워드 라인(DWL)을 공유할 수 있다. 캐패시터들(CAP)은 활성층들(ACT) 각각에 접속될 수 있다. 캐패시터들(CAP)은 하나의 플레이트라인(PL)을 공유할 수 있다. 개별 활성층(ACT)은 워드 라인(DWL)의 제1,2 워드 라인(WL1, WL2)보다 얇을 수 있다.
메모리 셀 어레이(MCA)는 복수의 워드 라인들(DWL)이 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 워드 라인(DWL)은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 한 쌍을 포함할 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에는 복수의 활성층들(ACT)이 제3 방향(D2)을 따라 서로 이격되어 수평하게 배열될 수 있다.
하부 구조물(LS)은 반도체 프로세싱(semiconductor processing)에 적합한 물질일 수 있다. 하부 구조물(LS)은 도전성 물질(conductive material), 절연성 물질(dielectric material) 및 반도체 물질(semiconductive material) 중 적어도 하나 이상을 포함할 수 있다. 하부 구조물(LS)은 반도체 기판을 포함할 수 있고, 반도체 기판은 실리콘을 함유하는 물질로 이루어질 수 있다. 하부 구조물(LS)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 하부 구조물(LS)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(LS)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 하부 구조물(LS)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
다른 실시예에서, 하부 구조물(LS)은 주변 회로들을 포함할 수 있다. 주변 회로들은 복수의 주변회로트랜지스터들을 포함할 수 있다. 주변 회로들은 메모리 셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변 회로들은 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어 회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로들의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로들은 서브 워드 라인 드라이버들 및 센스 앰프를 포함할 수 있다. 워드 라인(DWL)은 서브 워드 라인 드라이버에 접속될 수 있다. 비트 라인들(BL)은 센스 앰프에 접속될 수 있다.
도 3은 다른 실시예에 따른 반도체 장치의 개략적인 평면도를 나타낸다. 도 4는 도 3의 B-B'선에 따른 단면도이고, 도 5는 도 3의 C-C'선에 따른 단면도이다. 도 6은 셀 어레이부의 부분 상세도이다. 반도체 장치(200)는 도 1의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성 요소들에 대한 자세한 설명은 생략하기로 한다.
도 3 내지 도 6을 참조하면, 반도체 장치(200)는 셀 어레이부(CAR)와 콘택부(CTR)를 포함할 수 있다. 셀 어레이부(CAR)는 도 1의 메모리 셀 어레이(MCA)가 형성되는 영역일 수 있다. 셀 어레이부(CAR)는 복수의 메모리 셀(MC1~MC8) 및 복수의 워드 라인 스택(WLS11, WLS21)을 포함할 수 있다. 제1 그룹의 메모리 셀들(MC1, MC2, MC3, MC4)은 제1 워드 라인 스택(WLS11)을 공유할 수 있다. 제2 그룹의 메모리 셀들(MC5, MC6, MC7, MC8)은 제2 워드 라인 스택(WLS21)을 공유할 수 있다. 제1 및 제2 워드 라인 스택(WLS11, WLS21)은 각각 제1 및 제2 노치형 측벽(NS1, NS2)을 포함할 수 있다. 제1 및 제2 노치형 측벽(NS1, NS2)은 복수의 플랫면(WLF) 및 복수의 리세스면(WLF)을 포함할 수 있다.
워드 라인 스택들(WLS11, WLS21) 각각은 복수의 워드 라인(DWL)을 포함할 수 있다. 예를 들어, 워드 라인 스택들(WLS11, WLS21) 각각은 4개의 워드 라인(DWL)이 제1 방향(D1)을 따라 적층될 수 있다. 워드 라인들(DWL) 각각은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다. 워드 라인들(DWL) 사이에 수평 레벨 절연층들(IL)이 배치될 수 있다. 셀 어레이부(CAR)에서 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에 활성층들(ACT)이 배치될 수 있다.
워드 라인 스택들(WLS11, WLS21)은 셀 어레이부(CAR)로부터 콘택부(CTR)까지 연장될 수 있다. 즉, 워드 라인 스택들(WLS11, WLS21)은 각각 콘택부(CTR)에 위치하는 워드 라인 에지부(WLE1, WLE2)를 포함할 수 있다.
워드 라인 에지부들(WLE1, WLE2)은 각각 복수의 워드 라인 패드부를 포함하는 계단형 구조일 수 있다. 제1 워드 라인 에지부(WLE1)는 제1 내지 제4 워드 라인 패드부(WLE11, WLE12, WLE13, WLE14)를 포함할 수 있다. 제2 워드 라인 에지부(WLE2)는 제1 내지 제4 워드 라인 패드부(WLE21, WLE22, WLE23, WLE24)를 포함할 수 있다. 최하위 레벨의 제1 워드 라인 패드부(WLE11, WLE21)로부터 최상위 제4 워드 라인 패드부(WLE14, WLE24)를 향해 점진적으로 수평 길이가 작아질 수 있다. 여기서, 수평 길이는 제3 방향(D3)에 따른 길이를 지칭할 수 있다. 제1 워드 라인 에지부(WLE1)는 제1 워드 라인 패드부(WLE11, WLE12) 아래에 배치된 더미 워드 라인 패드부(WLD)를 더 포함할 수 있다.
반도체 장치(200)는 워드라인 분리 슬릿(WSM). 라지 슬릿들(LSL1, LSL2) 및 스몰 슬릿들(SSL11~SSL13, SSL21~SSL23)을 더 포함할 수 있다. 제1 워드 라인 에지부(WLE1)와 제2 워드 라인 에지부(WLE2)는 제1 라지 슬릿(LSL1)과 제2 라지 슬릿(LSL2) 사이에 위치할 수 있고, 제1 워드 라인 에지부(WLE1)와 제2 워드 라인 에지부(WLE2) 사이에 워드 라인 분리 슬릿(WSM)이 위치할 수 있다. 제1 워드 라인 에지부(WLE1)는 제1 그룹의 스몰 슬릿들(SSL11, SSL12, SSL13)에 접촉할 수 있다. 제2 워드 라인 에지부(WLE2)는 제2 그룹의 스몰 슬릿들(SSL21, SSL22, SSL23)에 접촉할 수 있다. 제1 및 제2 그룹의 제1 스몰 슬릿들(SSL11, SSL21)은 제1 워드 라인 패드부(WLE11, WLE21)와 제2 워드 라인 패드부(WLE12, WLE22) 사이에 위치할 수 있다. 제1 및 제2 그룹의 제2 스몰 슬릿들(SSL12, SSL22)은 제2 워드 라인 패드부(WLE12, WLE22)와 제3 워드 라인 패드부(WLE13, WLE23) 사이에 위치할 수 있다. 제1 및 제2 그룹의 제3 스몰 슬릿들(SSL13, SSL23)은 제3 워드 라인 패드부(WLE13, WLE23)과 제4 워드 라인 패드부(WLE14, WLE24) 사이에 위치할 수 있다. 제1 및 제2 그룹의 스몰 슬릿들(SSL11~SSL14, SSL21~SSL24)은 제1 방향(D1)을 따라 수직하게 연장될 수 있다. 제1 라지 슬릿(LSL1), 제2 라지 스릿(LSL2) 및 워드 라인 분리 슬릿(WSM)은 제2 방향(D2)을 따라 서로 이격될 수 있다. 제1 라지 슬릿(LSL1), 제2 라지 슬릿(LSL2) 및 워드 라인 분리 슬릿(WSM)은 제3 방향(D3)을 따라 연장될 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 상호 교차할 수 있다. 워드 라인 스택들(WLS11, WLS21)은 각각 제3 방향(D3)을 따라 연장될 수 있다.
스몰 슬릿들(SSL11~SSL14, SSL21~SSL24), 제1 라지 슬릿(LSL1), 제2 라지 슬릿(LSL2) 및 워드 라인 분리 슬릿(WSM)은 절연 물질로 형성될 수 있다. 예를 들어, 스몰 슬릿들(SSL11~SSL14, SSL21~SSL24), 제1 라지 슬릿(LSL1), 제2 라지 스릿(LSL2) 및 워드 라인 분리 슬릿(WSM)은 각각 실리콘 산화물, 실리콘 카본 산화물, 실리콘 질화물, 저유전율 물질 또는 이들의 조합을 포함할 수 있다. 스몰 슬릿들(SSL11~SSL14, SSL21~SSL24)은 제1 및 제2 워드 라인 에지부(WLE1, WLE2)에 직접 접촉할 수 있다. 다른 실시예에서, 스몰 슬릿들(SSL11~SSL14, SSL21~SSL24)은 제1 및 제2 워드 라인 에지부(WLE1, WLE2)에 접촉하지 않을 수 있다. 제1 라지 슬릿(LSL1), 제2 라지 슬릿(LSL2) 및 워드 라인 분리 슬릿(WSM)은 제1 및 제2 워드 라인 에지부(WLE1, WLE2)에 직접 접촉할 수 있다. 제1 라지 슬릿(LSL1), 제2 라지 스릿(LSL2) 및 워드 라인 분리 슬릿(WSM)은 제1 워드 라인 에지부(WLE1)과 제2 워드 라인 에지부(WLE2)를 상호 분리시키는 분리층(isolation layer)일 수 있다. 스몰 슬릿들(SSL11~SSL14, SSL21~SSL24), 제1 라지 슬릿(LSL1), 제2 라지 스릿(LSL2) 및 워드 라인 분리 슬릿(WSM)은 제1 및 제2 워드 라인 에지부(WLE1, WLE2)를 서포팅하는 서포터(supporter)일 수 있다. 스몰 슬릿들(SSL11~SSL14, SSL21~SSL24)은 필라형 슬릿들이라고 지칭할 수 있고, 라지 슬릿들(LSL1, LSL2)은 리니어 슬릿들이라고 지칭할 수 있다.
제1 워드 라인 에지부(WLE1)는 워드 라인 패드부들(WLE11~WLE14) 사이에 위치하는 수평 레벨 절연층들(IL)을 더 포함할 수 있다. 제2 워드 라인 에지부(WLE2)는 워드 라인 패드부들(WLE21~WLE24) 사이에 위치하는 수평 레벨 절연층들(IL)을 더 포함할 수 있다. 수평 레벨 절연층들(IL)은 셀 어레이부(CAR)로부터 콘택부(CTR)까지 연장될 수 있다.
최상위의 수평 레벨 절연층(IL) 상부에 패시베이션층(PAL) 및 층간절연층(ILD)이 형성될 수 있다. 패시베이션층(PAL)은 워드 라인 패드부들(WLE11~WLE14, WLE21~WLE24)의 끝단들 및 상부면 일부를 커버링하도록 연장될 수 있다.
도 3 및 도 4를 다시 참조하면, 워드 라인 패드부들(WLE11~WLE14, WLE21~WLE24)은 각각 제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 패드(WLP)를 포함할 수 있다. 패드(WLP)는 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 사이에 배치될 수 있다. 패드(WLP)에 의해 제1 워드 라인(WL1)과 제2 워드 라인(WL2)이 전기적으로 접속될 수 있다. 제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 패드(WLP)는 동일 물질일 수 있다. 패드(WLP)는 금속-베이스 물질을 포함할 수 있다. 패드(WLP)는 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
패드(WLP)의 끝단은 제1 및 제2 워드 라인들(WL1, WL2)의 끝단들보다 돌출되는 형상일 수 있다. 패드(WLP)의 끝단은 브릿지 방지층들(BR) 및 패시베이션층(PAL)으로 커버링될 수 있다. 패드(WLP)의 끝단의 상부면과 상부면은 브릿지 방지층들(BR)로 커버링될 수 있고, 패드(WLP)의 끝단의 측면은 패시베이션층(PAL)으로 커버링될 수 있다. 브릿지 방지층들(BR)은 절연 물질을 포함할 수 있다. 브릿지 방지층들(BR)은 실리콘 질화물을 포함할 수 있다.
워드 라인 패드부들(WLE11~WLE14, WLE21~WLE24)에서, 제3 방향(D3)을 따라 복수의 브릿지 방지층들(BR)이 패드(WLP)의 상부면과 하부면을 커버링할 수 있다.
워드 라인 패드부들(WLE11~WLE14, WLE21~WLE24)은 도전 물질을 포함할 수 있다. 워드 라인 패드부들(WLE11~WLE14, WLE21~WLE24)은 금속(metal), 금속 혼합물(metal alloy) 또는 반도체 물질을 포함할 수 있다. 워드 라인 패드부들(WLE11~WLE14, WLE21~WLE24)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인 패드부들(WLE11~WLE14, WLE21~WLE24)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다.
도 4에서 참조한 바와 같이, 상위 레벨 워드 라인 패드부(WLE24)의 패드(WLP)과 하위 레벨 워드 라인 패드부(WLE23)의 패드(WLP)은 수직하게 위치할 수 있다. 상위 레벨 워드 라인 패드부(WLE24)의 패드(WLP)와 하위 레벨 워드 라인 패드부(WLE23)의 패드(WLP) 사이에 수평 레벨 절연층(IL)이 위치할 수 있다. 브릿지 방지층들(BR)에 의해 상위 레벨 워드 라인 패드부(WLE24)와 하위 레벨 워드 라인 패드부(WLE23) 간의 숏트(Short)를 방지할 수 있다.
예를 들어, 상위 레벨 워드 라인 패드부(WLE24)의 하위 레벨 워드 라인(WL2)와 하위 레벨 워드 라인 패드부(WLE23)의 상위 레벨 워드 라인(WL1)은 브릿지 방지층(BR)에 의해 숏트가 방지될 수 있다. 상위 레벨 워드 라인(WL1) 및 하위 레벨 워드 라인(WL2)은 각각 제3 방향(D3)을 따라 배치된 복수의 세그먼트들(SG)을 포함할 수 있고, 상위 레벨 워드 라인(WL1) 및 하위 레벨 워드 라인(WL2)의 세그먼트들(SG) 사이에 추가 브릿지 방지층들(BR')이 번갈아 배치될 수 있다. 브릿지 방지층들(BR)은 수평 레벨 절연층들(IL)의 끝단을 커버링하는 계단형 브릿지 방지층일 수 있고, 추가 브릿지 방지층(BR')은 상위 레벨 워드 라인(WL1) 및 하위 레벨 워드 라인(WL2)의 세그먼트들(SG) 사이에 배치된 플랫형 브릿지 방지층들일 수 있다. 브릿지 방지층들(BR) 및 추가 브릿지 방지층들(BR')은 동일 물질일 수 있다.
도 7 내지 도 17은 일 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다. 도 7 내지 도 17은 도 3의 B-B'선에 따른 제조 방법을 도시하고 있다.
도 7에 도시된 바와 같이, 기판(11)을 포함하는 하부 구조물 상부에 스택 바디(SB)가 형성될 수 있다. 기판(11)은 반도체 기판을 포함할 수 있다. 스택 바디(SB)는 복수의 희생 반도체층(12)과 복수의 반도체층(13, 14)을 포함할 수 있다. 스택 바디(SB)에서 복수의 희생 반도체층(12)과 복수의 반도체층(13, 14)은 하나씩 교대로 적층된 구조를 가질 수 있다.
복수의 반도체층(13, 14)은 제1 반도체층들(13)과 제2 반도체층들(14)을 포함할 수 있다. 제1 반도체층들(13)은 제2 반도체층들(14)보다 얇을 수 있다. 제2 반도체층들(14)은 제1 반도체층들(13)보다 약 2~3배의 두께일 수 있다. 예를 들어, 제1 반도체층들(13)은 약 20nm의 두께일 수 있고, 제2 반도체층들(14)은 약 40nm의 두께일 수 있다.
복수의 희생 반도체층(12)은 동일한 두께일 수 있다. 희생 반도체층들(12)은 제1 및 제2 반도체층들(13, 14)보다 얇을 수 있다. 희생 반도체층들(12)은 7~10nm의 두께일 수 있다.
다른 실시예에서, 복수의 반도체층(13, 14)은 제1 반도체층들(13)과 제2 반도체층들(14)의 순서를 바꾸어 형성할 수도 있다. 즉, 제1 반도체층들(13)이 제2 반도체층들(14)보다 두꺼울 수 있다. 제1 반도체층들(13)은 제2 반도체층들(14)보다 약 2~3배의 두께일 수 있다. 예를 들어, 제1 반도체층들(13)은 약 40nm의 두께일 수 있고, 제2 반도체층들(14)은 약 20nm의 두께일 수 있다.
스택 바디(SB)을 구성하는 제1 및 제2 반도체층들(13, 14), 희생 반도체층들(12)은 각각 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 제1 반도체층들(13), 제2 반도체층들(14), 희생 반도체층들(12)은 단결정 반도체 또는 단결정 반도체 화합물로 이루어질 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체층들(13, 14)은 단결정 실리콘 및 단결정 실리콘저마늄 중에서 선택되는 제1 반도체 물질을 포함하고, 희생 반도체층들(12)은 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 반도체층들(13, 14)은 각각 단결정 실리콘층일 수 있고, 희생 반도체층들(12)은 단결정 실리콘 저마늄층일 수 있다.
상술한 바와 같이, 스택 바디(SB)를 형성하기 위해 에피택셜 성장을 이용할 수 있고, 스택 바디(SB)는 복수의 서브 스택을 반복하여 형성할 수 있다. 예를 들어, 개별 서브 스택은 희생 반도체층(12), 제1 반도체층(13), 희생 반도체층(12) 및 제2 반도체층(14)의 순서로 적층될 수 있다.
도 8에 도시된 바와 같이, 스택 바디(SB)의 일부분을 식각하여 계단 구조물(ST)을 형성할 수 있다. 계단형 구조물(ST)을 형성하기 위해 복수의 포토 레지스트 패턴을 식각 마스크로 이용하여 스택 바디(SB)의 일부분을 식각할 수 있다. 예를 들어, 복수의 포토 레지스트 패턴을 형성하기 위해 포토 레지스트의 복수회 패터닝 및 복수의 슬리밍 공정을 교대로 반복할 수 있다. 계단형 구조물(ST)은 복수의 계단을 포함할 수 있고, 개별 계단은 희생 반도체층(12), 제1 반도체층(13), 희생 반도체층(12), 제2 반도체층(14) 및 희생 반도체층(15)의 순서로 적층될 수 있다.
도 9에 도시된 바와 같이, 계단형 구조물(ST) 상부에 패시베이션층(16) 및 층간 절연층(17)을 순차적으로 형성할 수 있다. 패시베이션층(16) 및 층간 절연층(17)은 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션층(16)은 실리콘 질화물을 포함할 수 있고, 층간 절연층(17)은 실리콘 산화물을 포함할 수 있다. 패시베이션층(16) 및 층간 절연층(17)은 계단형 구조물(ST)을 커버링하면서 스택 바디(SB)의 최상위 희생 반도체층(12)을 커버링하도록 연장될 수 있다.
도 10에 도시된 바와 같이, 스택 바디(SB)에 슬릿형 오프닝(WSL)이 형성될 수 있다. 슬릿형 오프닝(WSL)을 형성하기 위해 스택 바디(SB)의 일부분을 식각할 수 있다. 슬릿형 오프닝(WSL)의 바닥면들은 기판(11) 내로 연장될 수도 있다. 슬릿형 오프닝(WSL)은 도 3에서 설명한 바와 같은 워드 라인 분리 슬릿(WSM)이 형성될 공간을 지칭할 수 있다. 슬릿형 오프닝(WSL)을 형성하기 이전에, 도 3에서 설명한 바와 같은, 라지 슬릿들(LSL1, LSL2) 및 스몰 슬릿들(SSL11~SSL13, SSL21~SSL23)이 형성될 수 있다.
도 11에 도시된 바와 같이, 반도체층 패턴들(14S)이 형성될 수 있다. 반도체층 패턴들(14S)은 제2 반도체층들(14)의 선택적인 식각에 의해 형성될 수 있다. 반도체층 패턴들(14S)을 형성하는 공정은 희생 반도체층들(12)을 스트립하는 단계 및 제1 반도체층들(13)을 스트립하는 단계를 포함할 수 있다. 제1 반도체층들(13)과 제2 반도체층들(14)이 동일 물질이므로, 제1 반도체층들(13)을 스트립하는 동안에 제2 반도체층들(14)이 얇아질 수 있다. 얇아진 제2 반도체층들(14)은 반도체층 패턴들(14S)을 형성할 수 있다.
희생 반도체층들(12)을 선택적으로 스트립하기 위해, 제1 및 제2 반도체층들(13, 14)과 희생 반도체층들(12)의 식각 선택비 차이를 이용할 수 있다. 희생 반도체층들(12)을 선택적으로 제거하기 위하여 습식 식각 또는 건식 식각을 이용할 수 있다. 예를 들어, 희생 반도체층들(12)이 실리콘 저마늄층을 포함하고 제1 및 제2 반도체층들(13, 14)이 단결정 실리콘층을 포함하는 경우, 단결정 실리콘층들에 대해 선택비를 갖는 식각액 또는 식각 가스를 이용하여 실리콘 저마늄층들을 식각할 수 있다.
반도체층 패턴들(14S)을 형성하기 위한 공정은, 제1 및 제2 반도체층들(13, 14)의 리세스 공정 또는 씨닝 공정(thinning process)을 포함할 수 있다.
반도체층 패턴들(14S) 사이에 복수의 수평형 리세스(18)가 형성될 수 있고, 복수의 수평형 리세스(18) 중 최상위의 수평형 리세스(18)는 다른 레벨의 수평형 리세스들(18)보다 높이가 낮을 수 있다.
도 12에 도시된 바와 같이, 수평형 리세스들(18)을 절연 물질들(19, 20)로 채울 수 있다. 절연 물질들(19, 20)은 희생 절연층들(19) 및 셀 분리 절연층들(20)을 포함할 수 있다. 먼저, 반도체층 패턴들(14S)을 커버링하도록 희생 절연층들(19)을 형성하고, 연속하여 희생 절연층들(19) 상에 셀 분리 절연층들(20)을 형성할 수 있다. 반도체층 패턴들(14S)과 희생 절연층들(19)은 직접 접촉할 수 있다. 희생 절연층들(19)과 셀 분리 절연층들(20)은 서로 다른 물질일 수 있다. 희생 절연층들(19)은 실리콘 질화물을 포함할 수 있고, 셀 분리 절연층들(20)은 실리콘 산화물을 포함할 수 있다. 셀 분리 절연층들(20)은 도 1 내지 도 6에서 참조한 바와 같은 수평 레벨 절연층들(IL)에 대응할 수 있다.
위와 같이, 희생 절연층들(19)과 셀 분리 절연층들(20)을 형성함에 따라 기판(11) 상부에 셀 스택 바디(CSB)가 형성될 수 있다. 셀 스택 바디(CSB)는 복수의 반도체층 패턴(14S), 복수의 희생 절연층(19) 및 복수의 셀 분리 절연층(20)을 포함할 수 있다. 복수의 셀 분리 절연층(20), 복수의 희생 절연층(19) 및 복수의 반도체층 패턴(14S)이 각각 실리콘 산화물, 실리콘 질화물 및 단결정 실리콘층을 포함하므로, 셀 스택 바디(CSB)는 ONSN(Oxide-Nitride-Silicon-Nitride) 스택이 수회 적층된 구조를 포함할 수 있다. 셀 스택 바디(CSB)는 복수의 서브 스택들을 반복하여 형성할 수 있다. 여기서, 개별 서브 스택은 2개의 셀 분리 절연층들(20) 사이에 배치된 2개의 희생 절연층들(19) 및 희생 절연층들(19) 사이의 하나의 반도체층 패턴(14S)을 포함할 수 있다. 개별 서브 스택은 제1 셀 분리 절연층(20), 제1 희생 절연층(19), 반도체층 패턴(14S), 제2 희생 절연층(19)층 및 제2 셀 분리 절연층(20)을 포함할 수 있다.
도 13에 도시된 바와 같이, 셀 스택 바디(CSB)에 워드 라인 리세스들(21)이 형성될 수 있다. 워드라인 리세스들(21)을 형성하기 위해, 복수의 희생 절연층(19)의 일부분들을 선택적으로 식각할 수 있다. 기판(11)과 최하위 레벨의 셀 분리 절연층(20) 사이에도 워드라인 리세스(21)가 형성될 수 있다.
워드 라인 리세스들(21)에 의해 반도체층 패턴들(14S)의 일부분이 노출될 수 있다.
워드 라인 리세스들(21)을 형성한 이후에, 잔류하는 희생 절연층들(19)은 브릿지 방지층들(19R)이 될 수 있다. 브릿지 방지층들(19R)은 실리콘 질화물일 수 잇다. 브릿지 방지층들(19R)은 셀 분리 절연층들(20)의 일측 끝단을 커버링할 수 있다. 브릿지 방지층들(19R)은 수직하게 위치하는 워드 라인 리세스들(21)이 서로 접촉하는 것을 방지할 수 있다.
워드라인 리세스들(21)을 형성하기 위해, 도 3에서 설명한 바와 같은 워드 라인 분리 슬릿(WSM)이 형성될 공간으로부터 제2 방향(D2)을 따라 희생 절연층들(19)이 식각될 수 있다.
도 14에 도시된 바와 같이, 반도체층 패턴들(14S)의 노출 부분 상에 게이트절연층(22)을 형성할 수 있다. 게이트 절연층(22)은 산화 공정에 의해 반도체층 패턴들(14S)의 표면들 상에 선택적으로 형성될 수 있다. 다른 실시예에서, 게이트 절연층(22)은 증착 공정에 의해 형성될 수 있고, 이 경우, 워드 라인 리세스들(21)의 표면 및 반도체층 패턴들(14S)의 표면 상에 게이트 절연층(22)이 형성될 수 있다.
다음으로, 워드 라인 리세스들(21) 내에 각각 도전 물질을 채워 워드 라인들(23)을 형성할 수 있다. 워드 라인들(23)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인들(23)을 형성하는 단계는, 티타늄질화물을 컨포멀하게 증착하는 단계, 티타늄질화물 상에 워드 라인 리세스들(21)을 채우도록 텅스텐을 증착하는 단계, 티타늄질화물과 텅스텐을 에치백하는 단계를 포함할 수 있다. 워드 라인들(23)은 반도체층 패턴들(14S)을 사이에 두고 더블 구조를 가질 수 있다.
워드 라인들(23) 중 기판(11) 상에 형성된 워드 라인(23)은 더미 워드 라인이 될 수 있다.
도 15에 도시된 바와 같이, 패드형 오프닝들(24)을 형성하기 위해 게이트 절연층(22) 및 반도체층 패턴들(14S)을 제거할 수 있다.
브릿지 방지층들(19R)은 수직하게 위치하는 패드형 오프닝들(24)이 서로 접촉하는 것을 방지할 수 있다.
도 16에 도시된 바와 같이, 패드형 오프닝들(24)을 채우는 패드들(25)이 형성될 수 있다. 패드들(25)은 도전 물질을 포함할 수 있다. 패드들(25)은 워드 라인들(23)보다 두꺼울 수 있다. 패드들(25)과 워드 라인들(23)은 동일 물질일 수 있다. 패드들(25)은 금속-베이스 물질을 포함할 수 있다. 패드들(25)은 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
패드들(25)과 워드 라인들(23)은 도 4에서 설명한 바와 같은 워드 라인 패드부들(WLE111~WLE24)를 구성할 수 있다.
상술한 바와 같이, 워드 라인들(23) 사이의 반도체층 패턴들(14S)을 패드들(25)로 치환하여 두꺼운 워드 라인 패드부들을 형성하므로 워드 라인 저항을 개선할 수 있다.
도 17에 도시된 바와 같이, 워드 라인들(23)에 각각 접속되는 콘택 플러그들(26) 및 금속 배선들(27)이 형성될 수 있다.
도 7 내지 도 17에 따르면, 반도체 장치는 기판(11)을 포함하는 하부 구조물 상부에서 하부 구조물의 표면에 수직한 방향을 따라 적층된 복수의 워드 라인(23)을 포함하는 워드 라인 스택, 워드 라인 스택의 끝단부에 정의된 워드라인 패드부; 워드 라인 패드부들 사이의 수평 레벨 절연층들(20), 워드 라인 패드부들 사이에 위치하되, 수평 레벨 절연층들(20)의 끝단들을 커버링하는 브릿지 방지층들(19R) 및 워드 라인 패드부들 각각에 접속된 콘택 플러그들(26)을 포함할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL1~DWL4 : 워드 라인 ACT : 활성층
WL1, WL2 : 제1,2 워드 라인 BL : 비트 라인
CAP : 캐패시터 BR : 브릿지 방지층
BR' : 추가 브릿지 방지층
WLE11~WLE14, WLE21~WLE24 : 워드 라인 패드부
WL1, WL2 : 제1,2 워드 라인 BL : 비트 라인
CAP : 캐패시터 BR : 브릿지 방지층
BR' : 추가 브릿지 방지층
WLE11~WLE14, WLE21~WLE24 : 워드 라인 패드부
Claims (25)
- 하부 구조물 상부에서 상기 하부 구조물의 표면에 수직한 방향을 따라 적층된 복수의 워드 라인 패드부;
상기 워드 라인 패드부들 사이의 수평 레벨 절연층들; 및
상기 워드 라인 패드부들 사이에 위치하되, 상기 수평 레벨 절연층들의 끝단들을 커버링하는 브릿지 방지층들
을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 워드 라인 패드부들의 끝단들은 계단형 구조를 갖는 반도체 장치.
- 제1항에 있어서,
상기 워드 라인 패드부들의 끝단들에 상기 브릿지 방지층들이 위치하는 반도체 장치.
- 제1항에 있어서,
상기 워드 라인 패드부들의 끝단들은 계단 형상을 갖는 반도체 장치.
- 제1항에 있어서,
상기 브릿지 방지층들은 절연 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 워드 라인 패드부들 각각은,
상위 레벨 워드 라인;
하위 레벨 워드 라인; 및
상기 상위 레벨 워드 라인과 하위 레벨 워드 라인 사이의 패드를 포함하는 반도체 장치.
- 제6항에 있어서,
상기 제1,2 워드 라인과 패드는 금속-베이스 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 워드 라인 패드부들은 상위 레벨 워드 라인 패드부와 하위 레벨 워드 라인 패드부를 포함하고,
상기 브릿지 방지층들은 각각 상기 상위 레벨 워드 라인 패드부의 하위 레벨 워드 라인과 상기 하위 레벨 워드 라인 패드부의 상위 레벨 워드 라인 사이에 배치되는 반도체 장치.
- 제1항에 있어서,
상기 워드 라인 패드부들의 끝단들 및 상기 브릿지 방지층들을 커버링하는 패시베이션층을 더 포함하는 반도체 장치.
- 제9항에 있어서,
상기 브릿지 방지층들과 패시베이션층은 동일 물질을 포함하는 반도체 장치.
- 하부 구조물 상부에서 상기 하부 구조물의 표면에 수직한 방향을 따라 적층된 복수의 워드 라인을 포함하는 워드 라인 스택;
상기 워드 라인 스택의 끝단부에 정의된 워드라인 패드부;
상기 워드 라인 패드부들 사이의 수평 레벨 절연층들;
상기 워드 라인 패드부들 사이에 위치하되, 상기 수평 레벨 절연층들의 끝단들을 커버링하는 브릿지 방지층들; 및
상기 워드 라인 패드부들 각각에 접속된 콘택 플러그들
을 포함하는 반도체 장치.
- 제11항에 있어서,
상기 워드 라인 패드부들의 끝단들은 계단형 구조를 갖는 반도체 장치.
- 제11항에 있어서,
상기 워드 라인 패드부들의 끝단들에 상기 브릿지 방지층들이 위치하는 반도체 장치.
- 제11항에 있어서,
상기 워드 라인 패드부들의 끝단들은 계단 형상을 갖는 반도체 장치.
- 제11항에 있어서,
상기 브릿지 방지층들은 절연 물질을 포함하는 반도체 장치.
- 제11항에 있어서,
상기 워드 라인 패드부들 각각은,
상위 레벨 워드 라인;
하위 레벨 워드 라인; 및
상기 상위 레벨 워드 라인과 하위 레벨 워드 라인 사이의 패드를 포함하는 반도체 장치.
- 제16항에 있어서,
상기 제1,2 워드 라인과 패드는 금속-베이스 물질을 포함하는 반도체 장치.
- 제11항에 있어서,
상기 워드 라인 패드부들은 상위 레벨 워드 라인 패드부와 하위 레벨 워드 라인 패드부를 포함하고,
상기 브릿지 방지층들은 각각 상기 상위 레벨 워드 라인 패드부의 하위 레벨 워드 라인과 상기 하위 레벨 워드 라인 패드부의 상위 레벨 워드 라인 사이에 배치되는 반도체 장치.
- 제11항에 있어서,
상기 워드 라인 패드부들의 끝단들 및 상기 브릿지 방지층들을 커버링하는 패시베이션층을 더 포함하는 반도체 장치.
- 제11항에 있어서,
상기 워드 라인들에 교차하는 방향을 따라 연장된 활성층들;
상기 활성층들의 일측에 공통으로 접속되고, 상기 하부 구조물에 대해 수직하게 연장된 비트라인; 및
상기 활성층들 각각의 타측에 접속된 캐패시터
를 더 포함하는 반도체 장치.
- 하부 구조물 상부에 제1 셀 분리 절연층, 제1 희생 절연층, 반도체층 패턴, 제2 희생 절연층층 및 제2 셀 분리 절연층을 포함하는 셀 스택 바디를 형성하는 단계;
상기 셀 스택 바디를 식각하여 계단형 구조물을 형성하는 단계;
상기 제1 및 제2 희생 절연층을 선택적으로 리세스시켜 브릿지 방지층들 및 상기 반도체층 패턴들을 노출시키는 리세스들을 형성하는 단계;
상기 리세스들을 채우는 워드 라인들을 형성하는 단계;
상기 워드 라인들 사이의 반도체층 패턴들을 제거하여 패드형 오프닝들을 형성하는 단계; 및
상기 패드형 오프닝들을 채우는 패드들을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제21항에 있어서,
상기 브릿지 방지층들은 상기 제1 및 제2 셀 분리 절연층들의 끝단들을 커버링하는 반도체 장치 제조 방법.
- 제21항에 있어서,
상기 브릿지 방지층들은 절연 물질을 포함하는 반도체 장치 제조 방법.
- 제21항에 있어서,
상기 계단형 구조물을 커버링하는 패시베이션층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제24항에 있어서,
상기 브릿지 방지층들과 패시베이션층은 동일 물질을 포함하는 반도체 장치 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220074631A KR20230173856A (ko) | 2022-06-20 | 2022-06-20 | 반도체 장치 및 그 제조 방법 |
| US17/989,125 US20230413518A1 (en) | 2022-06-20 | 2022-11-17 | Semiconductor device and method for fabricating the same |
| CN202310257661.1A CN117279369A (zh) | 2022-06-20 | 2023-03-09 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220074631A KR20230173856A (ko) | 2022-06-20 | 2022-06-20 | 반도체 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230173856A true KR20230173856A (ko) | 2023-12-27 |
Family
ID=89168802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220074631A KR20230173856A (ko) | 2022-06-20 | 2022-06-20 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230413518A1 (ko) |
| KR (1) | KR20230173856A (ko) |
| CN (1) | CN117279369A (ko) |
-
2022
- 2022-06-20 KR KR1020220074631A patent/KR20230173856A/ko unknown
- 2022-11-17 US US17/989,125 patent/US20230413518A1/en active Pending
-
2023
- 2023-03-09 CN CN202310257661.1A patent/CN117279369A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230413518A1 (en) | 2023-12-21 |
| CN117279369A (zh) | 2023-12-22 |
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