KR20240045527A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술에 따른 반도체 장치 제조 방법은 기판 상부에 스택 바디를 형성하는 단계; 상기 스택 바디의 제1 영역에 이중 스페이서를 포함하는 희생 수직 구조체를 형성하는 단계; 상기 희생 수직 구조체로부터 이격되도록 상기 스택 바디의 제2 영역에 싱글 스페이서를 포함하는 분리 슬릿을 형성하는 단계; 상기 희생 수직 구조체를 제거하여 수직 오프닝을 형성하는 단계; 및 상기 수직 오프닝을 채우는 수직 도전 라인을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리 장치의 대용량화와 미세화에 대응하기 위해, 다수의 메모리 셀(memory cell)이 적층된 3차원 메모리 장치(3D Memory device)를 제공하기 위한 기술이 제안되고 있다.
본 발명의 실시예들은 고집적화된 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 스택 바디를 형성하는 단계; 상기 스택 바디의 제1 영역에 실리콘 이중 스페이서를 포함하는 희생 수직 구조체를 형성하는 단계; 상기 희생 수직 구조체로부터 이격되도록 상기 스택 바디의 제2 영역에 싱글 스페이서를 포함하는 분리 슬릿을 형성하는 단계; 상기 희생 수직 구조체를 제거하여 수직 오프닝을 형성하는 단계; 및 상기 수직 오프닝을 채우는 수직 도전 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 스택 바디를 형성하는 단계; 상기 스택 바디의 제1 영역에 제1 오프닝을 형성하는 단계; 상기 스택 바디의 제2 영역에 제2 오프닝을 형성하는 단계; 상기 제1 오프닝 및 제2 오프닝 상에 제1 스페이서층을 형성하는 단계; 상기 제1 영역에 제1 스페이서를 형성하기 위해, 상기 제2 영역의 제2 오프닝으로부터 상기 제1 스페이서층을 제거하는 단계; 상기 제1 스페이서 및 상기 제2 오프닝 상에 제2 스페이서를 형성하는 단계; 및 상기 제2 스페이서 상에 상기 제1 오프닝 및 제2 오프닝을 채우는 희생 갭필층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물 상부에서 서로 이격되어 형성된 제1 스택과 제2 스택, 상기 제1 스택과 제2 스택은 각각 수직 스택부 및 상기 수직 스택부로부터 연장된 패드 스택부를 포함하고; 상기 제1 스택의 패드 스택부와 제2 스택의 패드스택부 사이에 형성된 분리 슬릿; 및 상기 제1 스택의 수직 스택부와 제2 스택의 수직 스택부 사이에 형성된 복수의 수직형 분리층들을 포함하되, 상기 분리 슬릿은 싱글 스페이서 구조를 갖고, 상기 수직형 분리층들 각각은 이중 스페이서 구조를 가질 수 있다.
본 기술은 셀 어레이 영역과 콘택 영역에서 서로 다른 물질의 스페이서 구조를 형성함에 따라 셀 간 브릿지를 방지할 수 있다.
본 기술은 전기적 특성 및 신뢰성이 개선된 3차원 반도체 장치를 구현할 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 도 1의 A-A'선에 따른 반도체 장치의 개략적인 단면도이다.
도 3 내지 도 19는 일 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 20a는 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 20b는 도 20a의 A-A'에 따른 개략적인 단면도이다.
도 20c는 도 20a의 B-B'에 따른 개략적인 단면도이다.
도 21은 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 22 내지 도 27은 다른 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 28a 내지 도 34b는 다른 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 2는 도 1의 A-A'선에 따른 반도체 장치의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는 하부 구조물(SUB), 도전성 패드(CBL) 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있다. 메모리 셀들(MC)의 3차원 어레이는 컬럼 어레이(Column array) 및 로우 어레이(Row array)를 포함할 수 있다. 메모리 셀들(MC)의 컬럼 어레이는 제1 방향(D1)을 따라 적층된 메모리 셀들(MC)을 포함할 수 있고, 메모리 셀들(MC)의 로우 어레이는 제2 방향(D2) 및 제3 방향(D3)을 따라 수평하게 배치된 메모리 셀들(MC)을 포함할 수 있다. 제1 방향(D1)을 따라 적층되는 메모리 셀들(MC) 사이에 셀 분리층들(IL)이 위치할 수 있다. 셀 분리층들(IL)은 절연 물질을 포함할 수 있다.
개별 메모리 셀(MC)은 수직 도전 라인(Vertical conductive line, BL), 트랜지스터(TR) 및 데이터 저장 요소(CAP)를 포함할 수 있다. 트랜지스터(TR)는 수평층(Horizontal layer, ACT) 및 수평 도전 라인(Horizontal conductive line, DWL)을 포함할 수 있다.
본 실시예에서, 개별 메모리 셀(MC)은 DRAM의 메모리 셀을 포함할 수 있다. 수직 도전 라인(BL)은 비트 라인(Bit line)을 포함할 수 있고, 트랜지스터(TR)는 셀 트랜지스터를 포함할 수 있으며, 데이터 저장 요소(CAP)는 캐패시터(capacitor)와 같은 메모리 요소(memory element)를 포함할 수 있다. 트랜지스터(TR)의 수평층(ACT)은 활성층(active layer)을 포함할 수 있고, 트랜지스터(TR)의 수평 도전 라인(DWL)은 워드 라인(Word line) 또는 게이트 라인(gate line)을 포함할 수 있다. 다른 실시예에서, 트랜지스터(TR)는 엑세스 요소, 선택 요소 또는 스위칭 요소라고 지칭할 수 있다.
다른 실시예에서, 트랜지스터(TR)의 수평층(ACT)은 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 채널을 포함할 수 있다. 수평 도전 라인(DWL)은 수평층(ACT)의 채널과 수직하게 오버랩될 수 있다.
제1 방향(D1)을 따라 적층된 트랜지스터들(TR) 사이에 셀 분리층들(IL)이 위치할 수 있다. 트랜지스터(TR)는 수평층(ACT) 및 수평 도전 라인(DWL)을 포함할 수 있고, 수평 도전 라인(DWL)은 더블 라인 구조(Double line structure)일 수 있다. 예를 들어, 수평 도전 라인(DWL)은 수평층(ACT)을 사이에 두고 제1 방향(D1)을 따라 서로 대향하는 제1 및 제2 수평 도전 라인(WL1, WL2)을 포함할 수 있다. 제1 및 제2 수평 도전 라인(WL1, WL2)은 각각 라인 구조로서, 예를 들어, 제3 방향(D3)을 따라 길게 연장될 수 있다. 데이터 저장 요소(CAP)는 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)을 포함할 수 있다.
메모리 셀 어레이(MCA)가 제1 방향(D1)을 따라 적층된 메모리 셀들(MC)을 포함하므로, 메모리 셀 어레이(MCA)는 수직 도전 라인(BL), 수평층들(ACT), 수평 도전 라인들(DWL) 및 데이터 저장 요소들(CAP)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 제1 방향(D1)을 따라 적층된 트랜지스터들(TR)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 제1 방향(D1)을 따라 적층된 데이터 저장 요소들(CAP)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 제1 방향(D1)을 따라 적층된 수평 도전 라인들(DWL)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 제1 방향(D1)을 따라 수직하게 연장되고, 제3 방향(D3)을 따라 배치된 복수의 수직 도전 라인(BL)을 포함할 수 있다.
트랜지스터들(TR)의 일측(또는 제1 소스/드레인 영역)은 수직 도전 라인(BL)에 접속될 수 있고, 트랜지스터들(TR)의 타측(또는 제2 소스/드레인 영역)은 데이터 저장 요소(CAP)에 접속될 수 있다. 부연하면, 수평층들(ACT)의 일측들은 수직 도전 라인(BL)에 공통으로 접속될 수 있고, 수평층들(ACT)의 타측들 각각은 데이터 저장 요소(CAP)의 제1 전극들(SN)에 접속될 수 있다. 도 2를 다시 참조하면, 메모리 셀 어레이(MCA)는 수직 도전 라인(BL)을 공유하는 미러형 메모리 셀 어레이일 수 있다. 제2 방향(D2)을 따라 배치된 메모리 셀들(MC)은 수직 도전 라인(BL)을 공유할 수 있다.
수직 도전 라인(BL)은 하부 구조물(SUB)의 표면에 수직하는 제1 방향(D1)을 따라 연장될 수 있다. 수평층들(ACT)은 하부 구조물(SUB)의 표면에 평행하는 제2 방향(D2)을 따라 연장될 수 있다. 수평 도전 라인들(DWL)은 하부 구조물(SUB)의 표면에 평행하는 제3 방향(D3)을 따라 연장될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 상호 교차할 수 있다.
하부 구조물(SUB)은 반도체 기판을 포함할 수 있다. 하부 구조물(SUB)은 실리콘 기판, 화합물 반도체 기판, SOI 기판, 절연 물질 또는 이들의 조합을 포함할 수 있다.
하부 구조물(SUB)과 수직 도전 라인(BL) 사이에 도전성 패드(CBL)가 배치될 수 있다. 수직 도전 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 수직 도전 라인(BL)은 도전성 패드(CBL)에 전기적으로 접속될 수 있다. 도전성 패드(CBL)는 메모리 셀 어레이(MCA)보다 낮은 레벨에 위치할 수 있다. 수직 도전 라인(BL)은 수직 배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 수직 도전 라인(BL)은 도전 물질을 포함할 수 있다. 수직 도전 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(BL)은 실리콘, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(BL)은 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수직 도전 라인(BL)은 티타늄 질화물(TiN) 또는 N형 불순물로 도핑된 폴리실리콘(Polysilicon doped with n-type impurity)을 포함할 수 있다. 수직 도전 라인(BL)은 티타늄 질화물 및 티타늄 질화물 상의 텅스텐을 포함하는 'TiN/W 스택'을 포함할 수 있다. 도전성 패드(CBL)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다. 도전성 패드(CBL)는 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
수평층들(ACT)은 수직 도전 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 수평 도전 라인들(DWL)은 한 쌍의 수평 도전 라인, 즉, 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)을 포함할 수 있다. 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)은 수평층(ACT)을 사이에 두고 서로 대향할 수 있다. 수평층들(ACT)의 상부 표면 및 하부 표면 상에 씬 절연층(thin dielectric layer, GD)이 형성될 수 있다. 씬 절연층(GD)은 게이트 절연층을 포함할 수 있다. 수평층들(ACT) 각각은 돌출형 채널(CHP)을 포함할 수 있다. 돌출형 채널(CHP)은 수평 도전 라인(DWL)에 수직하게 오버랩될 수 있다.
수평층들(ACT)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 수평층들(ACT)은 단결정 실리콘, 저마늄, 실리콘-저마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
트랜지스터(TR)는 셀 트랜지스터로서, 하나의 트랜지스터(TR)는 하나의 수평 도전 라인(DWL)을 가질 수 있다. 수평 도전 라인(DWL)에서, 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)에는 동일한 전압이 인가될 수 있다. 예를 들어, 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)이 하나의 쌍을 이룰 수 있고, 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)에는 동일한 구동 전압이 인가될 수 있다. 이와 같이, 본 실시예에 따른 메모리 셀(MC)은 하나의 수평층(ACT)에 제1,2 수평 도전 라인(WL1, WL2)이 인접하는 더블 구조의 수평 도전 라인(DWL)을 가질 수 있다. 트랜지스터(TR)는 더블 게이트 트랜지스터를 포함할 수 있다.
다른 실시예에서, 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)에는 서로 다른 전압이 인가될 수도 있다. 예를 들어, 제1 수평 도전 라인(WL1)에는 구동 전압이 인가될 수 있고, 제2 수평 도전 라인(WL2)에는 접지 전압이 인가될 수 있다. 제2 수평 도전 라인(WL2)은 백 라인(Back Line) 또는 쉴드 라인(shield line)이라고 지칭할 수 있다. 다른 실시예에서, 제1 수평 도전 라인(WL1)에 접지 전압이 인가될 수 있고, 제2 수평 도전 라인(WL2)에 구동 전압이 인가될 수 있다.
수평 도전 라인(DWL)은 2개의 노치형 측벽(Notch-type sidewall)을 포함할 수 있다. 노치형 측벽들 각각은 복수의 플랫면(WLF)과 복수의 리세스면(WLR)을 포함할 수 있다. 플랫면들(WLF)과 리세스면들(WLR)은 제3 방향(D3)을 따라 교대로 배치될 수 있다. 플랫면들(WLF)은 제2 방향(D3)을 따라 수직 도전 라인들(BL) 및 데이터 저장 요소들(CAP)에 이웃할 수 있다.
씬 절연층(GD)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 금속 산화물, 금속 산화질화물, 금속 실리케이트, 고유전율 물질(high-k material), 강유전체 물질(ferroelectric material), 반강유전체 물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 씬 절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON, HfZrO 또는 이들의 조합을 포함할 수 있다.
수평 도전 라인(DWL)은 금속(metal), 금속 화합물(metal alloy) 또는 반도체 물질을 포함할 수 있다. 수평 도전 라인(DWL)은 티타늄 질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수평 도전 라인(DWL)은 티타늄 질화물과 텅스텐이 순차적으로 적층된 'TiN/W 스택'을 포함할 수 있다. 수평 도전 라인(DWL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5eV 보다 낮은 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5eV 보다 높은 고일함수(High workfunction)를 가질 수 있다.
데이터 저장 요소(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 데이터 저장 요소(CAP)는 수평층(ACT)으로부터 수평적으로 연장된 제1 전극(SN)을 포함할 수 있다. 데이터 저장 요소(CAP)는 제1 전극(SN) 상의 유전층(DE) 및 유전층(DE) 상의 제2 전극(PN)을 더 포함할 수 있다. 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)은 수평적으로 배열될 수 있다. 제1 전극(SN)은 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 제1 전극(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 제2 전극(PN)은 유전층(DE) 상에서 제1 전극(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다.
제1 전극(SN)은 3차원 구조를 갖되, 3차원 구조의 제1 전극(SN)은 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 제1 전극(SN)은 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 제1 전극(SN)은 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
데이터 저장 요소들(CAP)의 제2 전극들(PN)은 상호 접속될 수 있고, 제2 전극들(PN)은 커먼 플레이트(Common plate, PL)에 접속될 있다. 제2 전극들(PN) 및 커먼 플레이트(PL)는 도전성 패드(CBL)에 접속되지 않을 수 있다.
제1 전극(SN) 및 제2 전극(PN)은 금속, 귀금속, 금속 질화물, 도전성 금속 산화물, 도전성 귀금속 산화물, 금속 탄화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 전극(SN) 및 제2 전극(PN)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴 산화물(MoO), 티타늄 질화물/텅스텐(TiN/W) 스택, 텅스텐 질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 제2 전극(PN)은 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 제2 전극(PN)은 티타늄 질화물/실리콘 저마늄/텅스텐 질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄 질화물/실리콘 저마늄/텅스텐 질화물(TiN/SiGe/WN) 스택에서, 실리콘 저마늄은 티타늄 질화물 상에서 제1 전극(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄 질화물(TiN)은 데이터 저장 요소(CAP)의 제2 전극(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 캐패시터 유전층이라고 지칭할 수 있다. 유전층(DE)은 실리콘 산화물, 실리콘 질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 높은 유전율을 가질 수 있다. 실리콘 산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 란탄늄 산화물(La2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5) 또는 스트론튬 티타늄 산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄 산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 예를 들어, 유전층(DE)은 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄 산화물(ZrO2) 상에 알루미늄 산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 및 지르코늄 산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄 산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 예를 들어, 유전층(DE)은 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄 산화물(HfO2) 상에 알루미늄 산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3) 및 하프늄 산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄 산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄 산화물(Al2O3)은 지르코늄 산화물(ZrO2) 및 하프늄 산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄 산화물(Al2O3)은 지르코늄 산화물(ZrO2) 및 하프늄 산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄 산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘 산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, 유전층(DE)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄 산화물(Al2O3)은 지르코늄 산화물(ZrO2) 및 하프늄 산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄 산화물, 하프늄 산화물 및 알루미늄 산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다.
다른 실시예에서, 제1 전극(SN)과 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층이 더 형성될 수 있다. 계면제어층은 티타늄 산화물(TiO2), 니오븀 산화물 또는 니오븀 질화물을 포함할 수 있다. 계면제어층은 제2 전극(PN)과 유전층(DE) 사이에도 형성될 수 있다.
데이터 저장 요소(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다.
데이터 저장 요소(CAP)는 캐패시터 외에 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있고, 개별 메모리 셀(MC)은 수직 배향된 수직 도전 라인(BL), 수평 배향된 수평층(ACT), 수평 배향된 수평 도전 라인(DWL) 및 데이터 저장 요소(CAP)를 포함할 수 있다.
하나의 수직 도전 라인(BL)에는 제1 방향(D1)을 따라 서로 이웃하는 수평층들(ACT)이 접촉할 수 있다. 제3 방향(D3)을 따라 서로 이웃하는 수평층들(ACT)은 하나의 수평 도전 라인(DWL)을 공유할 수 있다. 데이터 저장 요소들(CAP)은 수평층들(ACT) 각각에 접속될 수 있다.
메모리 셀 어레이(MCA)는 복수의 수평 도전 라인들(DWL)이 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 수평 도전 라인(DWL)은 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)의 한 쌍을 포함할 수 있다. 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2) 사이에는 복수의 수평층들(ACT)이 제3 방향(D2)을 따라 서로 이격되어 수평하게 배열될 수 있다.
반도체 장치(100)는 주변 회로부를 더 포함할 수 있다. 주변 회로부는 하부 구조물(SUB)에 포함되거나, 또는 하부 구조물(SUB) 상부에 배치될 수 있다. 주변 회로부는 메모리 셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변 회로부는 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어 회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
주변 회로부는 서브 워드 라인 드라이버들 및 센스 앰프를 포함할 수 있다. 예를 들어, 수평 도전 라인들(DWL)은 서브 워드 라인 드라이버들에 접속될 수 있고, 수직 도전 라인들(BL)은 센스 앰프에 접속될 수 있다. 주변 회로부와 메모리 셀 어레이(MCA) 사이에 멀티 레벨 금속(Multi-level metal) 등의 인터커넥션 구조가 배치될 수 있다.
다른 실시예에서, 메모리 셀 어레이(MCA)보다 높은 레벨에 주변 회로부가 위치할 수 있다. 이를 POC(PERI over Cell) 구조라고 지칭할 수 있다.
다른 실시예에서, 메모리 셀 어레이(MCA)를 제1 기판에 형성하고, 주변 회로부를 제2 기판에 형성한 후, 웨이퍼 본딩 방식에 의해 메모리 셀 어레이(MCA)와 주변 회로부를 결합할 수 있다.
도 3 내지 도 19는 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 3 내지 도 19는 도 1의 A-A' 선에 따른 제조 방법의 일 예를 설명하고 있다.
도 3에 도시된 바와 같이, 기판(11) 상부에 버퍼층(12)이 형성될 수 있다. 버퍼층(12)은 절연 물질을 포함할 수 있다. 버퍼층(12)은 실리콘 산화물을 포함할 수 있다. 기판(11)은 반도체 기판, 예를 들어, 실리콘 기판을 포함할 수 있다.
버퍼층(12) 상에 도전성 패드(13)가 형성될 수 있다. 도전성 패드(13)는 도전 물질을 포함할 수 있다. 예를 들어, 도전성 패드(13)는 금속-베이스 물질을 포함할 수 있다. 도전성 패드(13)는 텅스텐, 티타늄 질화물 또는 이들의 조합을 포함할 수 있다.
도전성 패드(13) 상에 에치 스탑퍼층(Etch stopper layer, 14)이 형성될 수 있다. 에치 스탑퍼층(14)은 절연 물질을 포함할 수 있다. 에치 스탑퍼층(14)은 실리콘 질화물을 포함할 수 있다.
에치 스탑퍼층(14) 상에 제1 층간 절연층(inter-layer dielectric layer, 15)이 형성될 수 있다. 제1 층간 절연층(15)은 실리콘 산화물을 포함할 수 있다.
제1 층간 절연층(15) 상에 희생 패드(sacrificial pad, 16)가 형성될 수 있다. 희생 패드(16)는 금속-베이스 물질을 포함할 수 있다. 희생 패드(16)는 텅스텐, 티타늄 질화물 또는 이들의 조합을 포함할 수 있다.
희생 패드(16)는 후속 식각 공정 동안에 에치 스탑퍼(etch stopper) 역할을 할 수 있다. 희생 패드(16)와 도전성 패드(13)은 동일 물질을 포함할 수 있다. 희생 패드(16)와 도전성 패드(13)는 각각 금속성 패드일 수 있다. 희생 패드(16)는 도전성 패드(13)보다 두꺼울 수 있다.
희생 패드(16) 상에 제2 층간 절연층(17)이 형성될 수 있다. 제2 층간 절연층(17)은 실리콘 산화물을 포함할 수 있다. 제2 층간 절연층(17)은 제1 층간 절연층(15)보다 두꺼울 수 있다.
제2 층간 절연층(17) 상부에 스택 바디(stack body, SB)가 형성될 수 있다. 스택 바디(SB)는 셀 분리층(cell isolation layer, 18), 제1 희생층(19), 반도체층(20) 및 제2 희생층(21)의 순서로 적층된 서브 스택(sub stack)을 포함할 수 있다. 스택 바디(SB)는 복수의 서브 스택이 수회 반복하여 형성될 수 있다. 스택 바디(SB)의 최상부에는 셀 분리층(18)이 형성될 수 있다. 최상위의 셀 분리층(18)은 나머지 셀 분리층(18)보다 두꺼울 수 있다. 스택 바디(SB)는 복수의 셀 분리층(18), 복수의 제1 희생층(19), 복수의 반도체층(20) 및 복수의 제2 희생층(21)을 포함할 수 있다. 셀 분리층들(18) 사이에 제1 희생층(19), 반도체층(20), 및 제2 희생층(21)의 삼중층이 위치하는 구조일 수 있다.
셀 분리층들(18)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 희생층들(19, 21)은 실리콘 질화물을 포함할 수 있다. 반도체층들(20)은 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 반도체층들(20)은, 단결정 실리콘, 폴리실리콘, 실리콘 저마늄, IGZO(indium gallium zinc oxide) 또는 이들의 조합을 포함할 수 있다.
도 4에 도시된 바와 같이, 스택 바디(SB)의 제1 부분을 관통하는 제1 희생 오프닝(22) 및 제2 희생 오프닝들(22')이 형성될 수 있다. 제1 및 제2 희생 오프닝들(22, 22')은 제2 층간 절연층(17)을 관통하여 희생 패드(16)를 노출시키도록 수직하게 연장될 수 있다. 즉, 제1 및 제2 희생 오프닝들(22, 22')은 스택 바디(SB) 및 제2 층간 절연층(17)을 수직하게 관통할 수 있다. 제1 및 제2 희생 오프닝들(22, 22')을 형성하기 위해 스택 바디(SB) 및 제2 층간 절연층(17)을 순차적으로 식각할 수 있다. 제1 및 제2 희생 오프닝들(22, 22')을 형성하기 위한 식각 공정은 희생 패드(16)에서 정지할 수 있다.
도 5에 도시된 바와 같이, 제1 및 제2 희생 오프닝들(22, 22')을 채우는 희생 수직 구조체들(23)이 형성될 수 있다. 희생 수직 구조체들(23)을 형성하는 단계는, 제1 및 제2 희생 오프닝들(22, 22')을 채우도록 절연 물질의 증착 및 평탄화를 수행하는 단계를 포함할 수 있다. 희생 수직 구조체들(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 카본 산화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 희생 수직 구조체들(23) 각각은 실리콘 질화물 라이너(24) 및 실리콘 산화물층(25)을 포함할 수 있다. 다른 실시예에서, 희생 수직 구조체들(23) 각각은 실리콘 산화물 라이너, 실리콘 질화물 라이너 및 실리콘 산화물층의 스택을 포함할 수 있다.
도 6에 도시된 바와 같이, 제3 희생 오프닝들(26)을 형성하기 위해 희생 수직 구조체들(23) 중 일부 희생 수직 구조체를 제거할 수 있다. 예를 들어, 제2 희생 오프닝들(22')에 채워져 있는 희생 수직 구조체들(23)을 제거할 수 있다. 이에 따라, 제2 희생 오프닝들(22')이 다시 노출될 수 있고, 노출된 제2 희생 오프닝들(22')은 제3 희생 오프닝들(26)이라고 약칭할 수 있다.
도 7에 도시된 바와 같이, 제3 희생 오프닝들(26) 아래의 희생 패드(16)를 제거할 수 있다. 희생 패드(16)는 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다. 희생 패드(16)가 제거된 공간은 수평 레벨 리세스(27)가 될 수 있다. 수평 레벨 리세스(27)는 제2 층간 절연층(17)과 제1 층간 절연층(15) 사이에 위치할 수 있다. 수평 레벨 리세스(27)에 의해 희생 수직 구조체(23)의 바닥면이 노출될 수 있다.
도 8에 도시된 바와 같이, 제3 희생 오프닝들(26)을 통해 제1 및 제2 희생층들(19, 21)을 부분적으로 제거할 수 있다. 이에 따라, 반도체층들(20)을 사이에 두고 희생층 레벨 리세스들(28)이 형성될 수 있다. 희생층 레벨 리세스들(28)은 반도체층들(20)의 일부분들을 노출시킬 수 있다.
도 9에 도시된 바와 같이, 희생층 레벨 리세스들(28)을 채우는 제1 라이너층(29) 및 제2 라이너층(30)이 순차적으로 형성될 수 있다. 제1 라이너층(29)은 희생층 레벨 리세스들(28)의 표면을 컨포멀하게 커버링할 수 있다. 제2 라이너층(30)은 제1 라이너층(29) 상에서 희생층 레벨 리세스들(28)을 채울 수 있다. 제1 라이너층(29) 및 제2 라이너층(30)은 제3 희생 오프닝들(26) 및 수평 레벨 리세스(27)를 채우지 않을 수 있다. 제1 라이너층(29) 및 제2 라이너층(30) 각각은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
도 10에 도시된 바와 같이, 에치 스탑 라이너층(31), 희생 라이너층(32) 및 희생 갭필층(33)을 순차적으로 형성할 수 있다. 에치 스탑 라이너층(31) 및 희생 갭필층(33)은 실리콘 산화물을 포함할 수 있다. 희생 라이너층(32)은 실리콘 질화물을 포함할 수 있다. 희생 갭필층(33)은 희생 라이너층(32) 상에서 제3 희생 오프닝들(26)을 채울 수 있다. 에치 스탑 라이너층(31), 희생 라이너층(32) 및 희생 갭필층(33)은 수평 레벨 리세스(27)를 채울 수도 있다.
도면 부호 33'를 참조하면, 희생 수직 구조체(23)의 바텀부는 에치 스탑 라이너층(31)에 직접 접촉할 수 있다. 에치 스탑 라이너층(31)은 희생 수직 구조체(23)의 바텀부를 에워싸는 형상일 수 있다. 즉, 에치 스탑 라이너층(31)은 희생 수직 구조체(23)의 실리콘 질화물 라이너(24)를 보호할 수 있다.
희생 갭필층(33)은 희생 라이너층(32)의 최상위 표면이 노출되도록 평탄화될 수 있다.
도 11에 도시된 바와 같이, 희생 라이너층(32)의 최상위 표면 및 희생 갭필층(33)의 노출된 표면을 덮는 하드마스크 패턴(34)이 형성될 수 있다.
다음으로, 하드마스크 패턴(34)을 이용하여 희생 수직 구조체(23)를 식각할 수 있다. 예를 들어, 실리콘 산화물층(25) 및 실리콘 질화물 라이너(24)를 순차적으로 제거할 수 있다. 희생 수직 구조체(23)가 제거되어 제1 수직 오프닝(35)이 형성될 수 있다.
제1 수직 오프닝(35)을 형성하기 위해 희생 수직 구조체(23)는 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다. 희생 수직 구조체(23)를 제거하기 위한 식각 공정 동안에, 도면부호 33'에서 참조한 바와 같이 에치 스탑 라이너층(31)에서 식각이 정지할 수 있다.
에치 스탑 라이너층(31)은 희생 수직 구조체(23)를 제거하는 동안에 주변 구조물들의 어택을 방지할 수 있다. 예를 들어, 희생 라이너층(32) 및 희생 갭필층(33)의 어택을 방지할 수 있다.
후속하여, 도 12 및 도 13에 도시된 일련의 공정들에 의해, 제1 희생층들(19)과 제2 희생층들(21)을 수평 도전 라인들(38, 39)로 치환할 수 있다.
도 12에 도시된 바와 같이, 제1 수직 오프닝(35)을 통해 라인 레벨 리세스들(36)을 형성하기 위해, 제1 및 제2 희생층들(19, 21)을 제거할 수 있다. 제1 및 제2 희생층들(19, 21)을 제거함에 따라 반도체층(20)을 사이에 두고 한 쌍의 라인 레벨 리세스들(36)이 형성될 수 있다. 라인 레벨 리세스들(36)에 의해 반도체층(20)의 일부분들이 노출될 수 있다.
도 13에 도시된 바와 같이, 반도체층들(20)의 노출 부분 상에 씬 절연층(thin dielectric layer, 37)을 형성할 수 있다. 씬 절연층(37)은 산화 공정에 의해 반도체층들(20)의 표면들 상에 선택적으로 형성될 수 있다. 다른 실시예에서, 씬 절연층(37)은 증착 공정에 의해 형성될 수 있고, 이 경우, 라인 레벨 리세스들(36)의 표면 및 반도체층들(20)의 표면 상에 씬 절연층(37)이 형성될 수 있다. 씬 절연층(37)은 게이트 절연층이라고 지칭할 수 있다.
다음으로, 라인 레벨 리세스들(36) 내에 각각 도전 물질을 채워 수평 도전 라인들(DWL)을 형성할 수 있다. 수평 도전 라인들(DWL)은 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수평 도전 라인들(DWL)을 형성하는 단계는, 티타늄 질화물을 컨포멀하게 증착하는 단계, 티타늄질화물 상에 라인 레벨 리세스들(36)을 채우도록 텅스텐을 증착하는 단계, 티타늄 질화물과 텅스텐을 에치백하는 단계를 포함할 수 있다. 수평 도전 라인들(DWL)은 라인 레벨 리세스들(36)을 부분적으로 채울 수 있고, 이에 따라 씬 절연층(37)의 일부분이 노출될 수 있다. 수평 도전 라인들(DWL) 각각은 더블 라인 구조, 즉 반도체층들(20)을 사이에 두고 서로 수직하게 대향하는 2개의 수평 도전 라인을 포함할 수 있다. 각각의 수평 도전 라인(DWL)은 제1 수평 도전 라인(38)과 제2 수평 도전 라인(39)의 쌍을 포함할 수 있다. 수평 도전 라인(DWL)을 형성하는 동안에 또는 수평 도전 라인(DWL)을 형성한 후에, 반도체층들(20)의 일측 끝단들이 노출될 수 있다. 수직 도전 라인들(DWL)은 도 1 및 도 2에서 참조한 바와 같은 수직 도전 라인(DWL)에 대응할 수 있다.
후속하여, 제1 수직 오프닝(35)을 채우는 수직 도전 라인, 예를 들어, 도 1 및 도 2에서 참조한 바와 같은 수직 도전 라인(BL) 및 데이터 저장 요소들(CAP)이 형성될 수 있다.
도 14에 도시된 바와 같이, 수평 도전 라인(DWL)의 일 측면들에 접촉하는 제1 캡핑층들(40)을 형성할 수 있다. 제1 캡핑층들(40)은 라인 레벨 리세스들(36) 내에 위치할 수 있다. 제1 캡핑층들(40)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
후속하여, 제1 수직 오프닝(35) 아래의 에치 스탑 라이너층(31), 희생 라이너층(32), 희생 갭필층(33), 제1 층간 절연층(15) 및 에치 스탑퍼층(14)을 순차적으로 식각할 수 있다.
이에 따라, 제1 수직 오프닝(35)이 도전성 패드(13)를 노출시키도록 수직하게 연장될 수 있다.
다음으로, 제1 수직 오프닝(35)을 채우는 수직 도전 라인(41) 또는 비트 라인을 형성할 수 있다. 수직 도전 라인(41)은 도 1 및 도 2의 수직 도전 라인(BL)에 대응할 수 있다. 수직 도전 라인(41)은 제1 수직 오프닝(35)을 채우는 필라 형상일 수 있다. 수직 도전 라인(41)은 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
수직 도전 라인(41)은 도전성 패드(13)에 접속될 수 있다.
도 15에 도시된 바와 같이, 제2 수직 오프닝들(42)이 형성될 수 있다. 제2 수직 오프닝들(42)을 형성하기 위해, 에치 스탑 라이너층(31), 희생 라이너층(32), 희생 갭필층(33)을 제거할 수 있다. 에치 스탑 라이너층(31), 희생 라이너층(32), 희생 갭필층(33)을 제거하므로, 제3 희생 오프닝들(도 7의 26)이 다시 노출될 수 있다. 노출된 제3 희생 오프닝들(26)은 제2 수직 오프닝들(42)이 될 수 있다.
제2 수직 오프닝들(42)에 의해 반도체층들(20)의 타측 끝단들이 노출될 수 있다. 셀 분리층들(18)과 반도체층들(20) 사이에 제1 라이너층(29) 및 제2 라이너층(30)의 스택이 잔류할 수 있다.
에치 스탑 라이너층(31), 희생 라이너층(32), 희생 갭필층(33)을 제거함에 따라, 제1 층간 절연층(15)과 제2 층간 절연층(17) 사이에 패드형 리세스(43)가 형성될 수 있다. 패드형 리세스(43)는 제2 수직 오프닝들(42)로부터 연장될 수 있다. 패드형 리세스(42)는 수직 도전 라인(41)의 바텀부를 노출시킬 수 있다.
도 16에 도시된 바와 같이, 패드형 리세스(43)를 채우는 절연성 패드(44)가 형성될 수 있다. 절연성 패드(44)는 실리콘 산화물을 포함할 수 있다. 절연성 패드(44)는 제2 수직 오프닝들(42)을 채우지 않을 수 있다.
도 17에 도시된 바와 같이, 제2 수직 오프닝들(42)을 통해 제1 라이너층(29) 및 제2 라이너층(30)을 수평하게 리세스시킬 수 있다. 계속해서, 반도체층들(20)을 커팅할 수 있고, 이에 따라 커팅된 반도체층(20')이 형성될 수 있다. 이하, 커팅된 반도체층들(20')을 수평층들(20')이라고 약칭한다. 수평층들(20')은 전술한 실시예들의 수평층들(ACT)에 대응할 수 있다.
이와 같이, 제1 라이너층(29) 및 제2 라이너층(30)의 리세스 공정 및 반도체층들(20)의 커팅 공정에 의해, 와이드 오프닝들(45) 및 수평층들(20')이 형성될 수 있다. 수평층(20')을 사이에 두고 제1 수평 도전 라인(38)과 제2 수평 도전 라인(39)이 위치할 수 있다. 와이드 오프닝들(45)과 제1 및 제2 수평 도전 라인들(38, 39) 사이에 제1 라이너층(29) 및 제2 라이너층(30)이 잔류할 수 있다.
도 18에 도시된 바와 같이, 와이드 오프닝들(45) 내에 데이터 저장 요소의 제1 전극들(46)을 형성할 수 있다. 제1 전극들(46)은 수평층(20')에 접속될 수 있다. 제1 전극들(46)을 형성하기 위해, 도전 물질의 증착 및 에치백 공정을 수행할 수 있다. 제1 전극들(46)은 티타늄 질화물을 포함할 수 있다. 제1 전극들(46)은 수평하게 배향된 실린더 형상일 수 있다. 제1 전극들(46)은 와이드 오프닝들(45) 각각의 내부에 독립적으로 형성될 수 있다.
도 19에 도시된 바와 같이, 제1 전극들(46) 상에 유전층들(47) 및 제2 전극들(48)을 순차적으로 형성할 수 있다. 제2 전극들(48)을 형성하는 단계는, 유전층들(47) 상에 와이드 오프닝들(45) 및 제2 수직 오프닝들(42)을 채우도록 도전층을 증착하는 단계, 및 최상위의 셀 분리층(18)이 노출될 때까지 도전층을 평탄화하는 단계를 포함할 수 있다. 제2 전극(48)을 형성하기 위한 평탄화 공정시에, 최상위의 셀 분리층(18) 상부의 에치 스탑 라이너층(31), 희생 라이너층(32) 및 하드마스크 패턴(34)이 제거될 수 있다.
도 20a는 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 20b는 도 20a의 A-A'선에 따른 단면도이고, 도 20c는 도 20a의 B-B'선에 따른 단면도이다. 도 20a의 반도체 장치(200)는 도 1의 반도체 장치(100)와 유사할 수 있다.
도 20a 내지 도 20c를 참조하면, 반도체 장치(200)는 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 셀 어레이 에지 영역(CARE)을 포함할 수 있다. 셀 어레이 영역(CAR)에는 도 1에서 참조한 바와 같은 메모리 셀 어레이 및 메모리 셀들이 위치할 수 있다. 예를 들어, 셀 어레이 영역(CAR)에는 수직 도전 라인들(BL), 데이터 저장 요소들(CAP), 수평층들(ACT) 및 복수의 수평 도전 라인 스택(WLS11, WLS12)이 위치할 수 있다. 콘택 영역(CTR)에는 메모리 셀 어레이의 콘택부가 위치할 수 있다.
수평 도전 라인 스택들(WLS11~ WLS12) 각각은 복수의 수평 도전 라인(DWL1, DWL2)을 포함할 수 있다. 수평 도전 라인 스택들(WLS11~ WLS12) 각각은 셀 어레이 영역(CAR)에 위치하는 수직 스택부(VS)와 수직 스택부(VS)로부터 연장되어 콘택 영역(CTR)에 위치하는 패드 스택부(WLE12, WLE12)를 포함할 수 있다.
예를 들어, 수평 도전 라인 스택들(WLS11~WLS12)은 각각 패드 스택부들(WLE11~WLE12)을 포함할 수 있다. 패드 스택부들(WLE11~WLE12)은 각각 계단 형상을 가질 수 있고, 계단 형상은 콘택 영역(CTR)에 정의될 수 있다.
수평 도전 라인 스택들(WLS11~ WLS12) 각각은 수평 도전 라인들(DWL1, DWL2)을 포함할 수 있고, 각각의 수평 도전 라인들(DWL1, DWL2)은 더블 구조일 수 있다. 수평 도전 라인들(DWL1, DWL2) 각각은 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2)을 포함할 수 있다. 셀 어레이 영역(CAR)에서 수평 도전 라인 스택들(WLS11~ WLS12)의 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2) 사이에 복수의 수평층들(ACT)이 배치될 수 있다.
수평 도전 라인 스택들(WLS11~ WLS12)의 패드 스택부들(WLE11, WLE12) 각각은 제1 수평 도전 라인(WL1), 제2 수평 도전 라인(WL2) 및 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2) 사이의 콘택 패드(WLP)를 포함할 수 있다. 콘택 패드(WLP)에 의해 제1 수평 도전 라인(WL1), 제2 수평 도전 라인(WL2)이 전기적으로 접속될 수 있다.
셀 어레이 에지 영역(CARE)에는 제1 수평 도전 라인(WL1), 제2 수평 도전 라인(WL2) 및 제1 수평 도전 라인(WL1)과 제2 수평 도전 라인(WL2) 사이의 콘택 패드(WLP)가 위치할 수 있다. 셀 어레이 에지 영역(CARE)에는 수평층들(ACT)이 배치되지 않을 수 있다.
반도체 장치(200)는 분리 슬릿(WSM) 및 라지 슬릿들(LSL11, LSL12)을 더 포함할 수 있다. 분리 슬릿(WSM) 및 라지 슬릿들(LSL11, LSL12)은 제3 방향(D3)을 따라 연장될 수 있다. 제2 방향(D2)을 따라 라지 슬릿들(LSL11, LSL12) 사이에 패드 스택부들(WLE11~WLE12)이 위치할 수 있다. 예를 들어, 제1 패드 스택부(WLE11)와 제2 패드 스택부(WLE12) 사이에 분리 슬릿(WSM)이 위치할 수 있고, 제1 라지 슬릿(LSL11)과 분리 슬릿(WSM) 사이에 제1 패드 스택부(WLE11)가 위치하며, 제2 라지 슬릿(LSL12)과 분리 슬릿(WSM) 사이에 제2 패드 스택부(WLE12)가 위치할 수 있다.
반도체 장치(200)는 스몰 슬릿들(SSL)을 더 포함할 수 있다. 스몰 슬릿들(SSL)은 제1 방향(D1)을 따라 수직하게 연장될 수 있다. 스몰 슬릿들(SSL)은 분리 슬릿(WSM)에 접촉할 수 있다.
라지 슬릿들(LSL11~LSL12)과 스몰 슬릿들(SSL)은 서포터라고 지칭할 수 있다. 라지 슬릿들(LSL11~LSL12)과 스몰 슬릿들(SSL)은 절연 물질로 형성될 수 있다.
반도체 장치(200)는 복수의 소자 분리 구조물을 더 포함할 수 있다. 소자 분리 구조물은 제1 수직형 분리층들(MVL1, MVL2, MVL3) 및 제2 수직형 분리층들(VL1, VL2)을 포함할 수 있다. 셀 어레이 에지 영역(CARE)에 복수의 제1 수직형 분리층들(MVL1, MVL2, MVL3)이 형성될 수 있다. 제1 수직형 분리층들(MVL1, MVL2, MVL3) 각각은 돌출부들을 포함할 수 있다. 셀 어레이 영역(CAR)에 복수의 제2 수직형 분리층들(VL1, VL2)이 형성될 수 있다. 제1 수직형 분리층들(MVL1, MVL2, MVL3)의 돌출부들은 콘택 영역(CTR)을 향해 돌출될 수 있다. 제2 수직형 분리층들(VL1, VL2)은 메인 수직 분리층이라고 지칭할 수 있고, 제1 수직형 분리층들(MVL1, MVL2, MVL3)은 추가 수직 분리층이라고 지칭할 수 있다.
제1 수직형 분리층들(MVL1, MVL2, MVL3) 및 제2 수직형 분리층들(VL1, VL2)은 수평 도전 라인 스택들(WLS11~WLS12)을 서포팅할 수 있다. 제2 수직형 분리층들(VL1, VL2) 및 제1 수직형 분리층들(MVL1, MVL2, MVL3)은 절연 물질을 포함할 수 있다. 제1 수직형 분리층들(MVL1, MVL2, MVL3)은 패드 스택부들(WLE11, WLE12)에 접촉할 수 있다.
탑뷰로 볼 때, 셀 어레이 에지 영역(CARE)에서 제1 수직형 분리층들(MVL1, MVL2, MVL3)과 라지 슬릿들(LSL11~LSL12)은 오버랩될 수 있다. 예를 들어, 라지 슬릿들(LSL11~LSL12)의 끝단들이 제1 수직형 분리층들(MVL1, MVL2, MVL3)의 돌출부들에 수직하게 오버랩될 수 있다. 제1 수직형 분리층들(MVL1, MVL2, MVL3)의 횡단면은 'ㅏ' 형상 또는 'ㅑ' 형상일 수 있다.
도 21은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 21은 도 20a의 분리 슬릿(WSM)과 소자 분리 구조물의 일 예를 설명하기 위한 평면도이다.
도 21을 참조하면, 반도체 장치(300)는 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 셀 어레이 에지 영역(CARE)을 포함할 수 있다. 셀 어레이 에지 영역(CARE)에 제1 수직형 분리층(MVL2)이 위치할 수 있고, 셀 어레이 영역(CAR)에 제2 수직형 분리층(VL1)이 위치할 수 있다. 콘택 영역(CTR)에 분리 슬릿(WSM)이 위치할 수 있다.
분리 슬릿(WSM)은 제1 실리콘 질화물 스페이서(SP2)의 싱글 스페이서 구조를 포함할 수 있다. 셀 어레이 에지 영역(CARE)의 제1 수직형 분리층들(MVL2) 및 셀 어레이 영역(CAR)의 제2 수직형 분리층들(VL1)은 각각 실리콘 산화물 스페이서(SP1) 및 제2 실리콘 질화물 스페이서(SP3)의 이중 스페이서 구조를 포함할 수 있다. 분리 슬릿(WSM)과 제1 및 제2 수직형 분리층들(MVL2, VL1)들은 각각 실리콘 산화물 갭필층(SPG)을 더 포함할 수 있다. 셀 어레이 에지 영역(CARE)에서는 분리 슬릿(WSM)과 제1 수직형 분리층(MVL2)이 부분적으로 오버랩될 수 있다.
도 20a에서 참조한 바와 같은 제1 수직형 분리층들(MVL1, MVL2, MVL3) 및 제2 수직형 분리층들(VL1, VL2)은 각각 실리콘 산화물 스페이서(SP2) 및 제2 실리콘 질화물 스페이서(SP3)의 이중 스페이서 구조를 포함할 수 있다.
도 20a 내지 도 21에서 참조한 바와 같이, 셀 어레이 영역(CAR)과 콘택 영역(CTR)에서 서로 다른 물질의 스페이서 구조를 형성함에 따라 셀 간 브릿지를 방지할 수 있고, 분리 슬릿(WSM)에 이웃하는 패드 스택부(WLE11, WLE12)의 손실을 방지할 수 있다.
도 22 내지 도 27은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 22 내지 도 27은 도 5에서 참조한 바와 같은 희생 수직 구조체(23)를 형성하는 다른 실시예일 수 있다. 도 22 내지 도 27은 도 21에서 참조한 바와 같은 셀 어레이 영역(CAR)과 콘택 영역(CTR)에서 동시에 수행될 수 있다. 셀 어레이 영역(CAR)은 제1 영역일 수 있고, 콘택 영역(CTR)은 제2 영역일 수 있다.
도 3, 도 4 및 도 22에 도시된 바와 같이, 콘택 영역(CTR)에 스몰 슬릿들(SSL)을 형성할 수 있다. 스몰 슬릿들(SSL)은 절연 물질을 포함할 수 있다. 도 20a에서 참조한 바와 같이, 스몰 슬릿들(SSL)의 주변에 라지 슬릿들(LSL11, LSL12)이 더 형성될 수도 있다.
다음으로, 셀 어레이 영역(CAR)의 스택 바디(SB)에 희생 오프닝(22)을 형성할 수 있다. 도 3 및 도 22를 다시 참조하면, 스택 바디(SB)는 셀 분리층들(18), 제1 희생층들(19), 반도체층들(20) 및 제2 희생층들(21)을 포함할 수 있다.
다음으로, 콘택 영역(CTR)의 스택 바디(SB)를 식각하여 스몰 슬릿들(SSL) 사이에 라인 분리 트렌치(53)를 형성할 수 있다.
희생 오프닝(22) 및 라인 분리 트렌치(WSL) 상에 실리콘 산화물층(51)이 형성될 수 있다.
실리콘 산화물층(51)은 셀 어레이 영역(CAR)과 콘택 영역(CTR)에서 동시에 형성될 수 있다.
도 23에 도시된 바와 같이, 실리콘 산화물층(51) 상에 비정질 카본 마스크 패턴(52)이 형성될 수 있다. 비정질 카본 마스크 패턴(52)은 콘택 영역(CTR)에서 실리콘 산화물층(51)의 일부분을 노출시킬 수 있다. 비정질 카본 마스크 패턴(52)은 셀 어레이 영역(CAR)의 상부를 모두 커버링할 수 있다.
도 24에 도시된 바와 같이, 콘택 영역(CTR)에서 실리콘 산화물층(51)의 노출된 부분을 제거할 수 있다. 이에 따라, 스몰 슬릿들(SSL) 사이에서 라인 분리 트렌치(53)가 다시 노출될 수 있다.
도 25에 도시된 바와 같이, 비정질 카본 마스크패턴(52)을 제거할 수 있다. 이에 따라, 콘택 영역(CTR)에서는 라인 분리 트렌치(53)가 노출될 수 있고, 셀 어레이 영역(CAR)에서는 희생 오프닝(22)이 다시 노출될 수 있다.
도 26에 도시된 바와 같이, 실리콘 산화물층(51) 상에 실리콘 질화물층(54)이 형성될 수 있다. 실리콘 질화물층(54)은 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에서 동시에 형성될 수 있다. 실리콘 질화물층(54)은 라인 분리 트렌치(53)의 표면을 커버링할 수 있다. 라인 분리 트렌치(53)의 내부에는 실리콘 질화물층(54)의 싱글 스페이서 구조가 형성될 수 있고, 희생 오프닝(22)의 내부에는 실리콘 산화물층(51)과 실리콘 질화물층(54)의 이중 스페이서 구조가 형성될 수 있다.
도 27에 도시된 바와 같이, 실리콘 질화물층(54) 상에 희생 오프닝(22)을 채우는 실리콘 산화물 갭필층(55)이 형성될 수 있다. 실리콘 산화물 갭필층(55)은 실리콘 질화물층(54) 상에서 라인 분리 트렌치(53)를 채울 수도 있다. 후속하여, 실리콘 산화물 갭필층(55)은 실리콘 질화물층(54)의 표면이 노출되도록 평탄화될 수 있다.
셀 어레이 영역(CAR)에 희생 수직 구조체(23)가 형성될 수 있다. 희생 수직 구조체(23)는 실리콘 산화물층(51), 실리콘 질화물층(54) 및 실리콘 산화물 갭필층(55)을 포함할 수 있다. 콘택 영역(CTR)에는 실리콘 질화물층(54) 및 실리콘 산화물 갭필층(55)을 포함하는 분리 슬릿이 형성될 수 있다. 콘택 영역(CTR)에 형성된 실리콘 질화물층(54) 및 실리콘 산화물 갭필층(55)은 도 20a 및 도 21의 분리 슬릿(WSM)을 구성할 수 있다.
상술한 바와 같이, 셀 어레이 영역(CAR)에는 실리콘 산화물층(51) 및 실리콘질화물층(54)의 이중 스페이서 구조가 형성될 수 있고, 콘택 영역(CTR)에는 실리콘질화물층(54)의 싱글 스페이서 구조가 형성될 수 있다.
후속하여, 도 11 내지 도 13에서 참조한 바와 같이, 희생 수직 구조체(23)를 제거한 후에, 제1 희생층들(19)과 제2 희생층들(21)을 수평 도전 라인들(38, 39)로 치환할 수 있다. 예를 들어, 셀 어레이 영역(CAR) 및 콘택 영역(CTR)에서 제1 희생층들(19)과 제2 희생층들(21)이 수평 도전 라인들(38, 39)로 치환될 수 있다. 콘택 영역(CTR)에서 반도체층들(20)은 제거될 수 있고, 반도체층들(20)이 제거된 공간에 콘택 패드들이 채워질 수 있다. 콘택 패드들은 수평 도전 라인들(38, 39)을 상호 접속시킬 수 있다.
도 28a 내지 도 34b는 다른 실시예에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 28a 내지 도 34a는 평면도들이고, 도 28b 내지 도 34b는 도 28a 내지 도 34a의 A-A'에 따른 단면도들이다. 도 28a 내지 도 34b는 도 22 내지 도 27에 도시된 방법들과 유사할 수 있다.
도 28a 및 도 28b에 도시된 바와 같이, 셀 어레이 영역(CAR), 콘택 영역(CTR) 및 셀 어레이 에지 영역(CARE)이 정의된 기판(11) 상부에 스택 바디(SB)가 형성될 수 있다. 스택 바디(SB)는 셀 분리층들(18), 제1 희생층들(19), 반도체층들(20) 및 제2 희생층들(21)을 포함할 수 있다. 셀 분리층들(18)은 실리콘 산화물을 포함할 수 있고, 제1 희생층들(19) 및 제2 희생층들(21)은 실리콘 질화물을 포함할 수 있으며, 반도체층들(20)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 스택 바디(SB)는 복수의 ONSN(Oxide-Nitride-Silicon-Nitride-Oxide) 스택을 포함할 수 있다. 스택 바디(SB)는 SiGe/Si 스택, 예를 들어, 실리콘저마늄층/제1 실리콘층/실리콘 저마늄층/제2 실리콘층/실리콘저마늄층(SiGe/Si/SiGe/Si/SiGe) 스택을 ONSN(Oxide-Nitride-Silicon-Nitride-Oxide) 스택으로 치환하여 형성할 수도 있다. SiGe/Si 스택을 ONSN 스택으로 치환하는 방법은, 실리콘저마늄층/제1 실리콘층/실리콘 저마늄층/제2 실리콘층/실리콘저마늄층(SiGe/Si/SiGe/Si/SiGe) 스택에서 실리콘저마늄층들(SiGe) 및 제1 실리콘층(Si)을 실리콘산화물과 실리콘질화물의 스택으로 치환하고, 제2 실리콘층을 얇게 형성할 수 있다.
다음으로, 스택 바디(SB)에 복수의 소자 분리층들(ISO1, ISO2)을 형성할 수 있다. 소자 분리층들(ISO1, ISO2)을 형성하는 단계는, 스택 바디(SB)를 식각하여 복수의 소자 분리 오프닝들을 형성하는 단계, 소자 분리 오프닝들 상에 제1 실리콘 산화물층(61), 실리콘 질화물층(62) 및 제2 실리콘 산화물층(63)을 순차적으로 형성하는 단계; 및 제1 실리콘 산화물층(61), 실리콘 질화물층(62) 및 제2 실리콘 산화물층(63)을 평탄화하는 단계를 포함할 수 있다. 제2 실리콘 산화물층(63)은 실리콘 질화물층(62) 상에서 소자 분리 오프닝들을 채울 수 있다. 소자 분리층들(ISO1, ISO2)은 제1 소자 분리층들(ISO1) 및 제2 소자 분리층(ISO2)을 포함할 수 있다. 제1 소자 분리층들(ISO1)은 셀 어레이 영역(CAR)에 형성될 수 있고, 제2 소자 분리층들(ISO2)는 셀 어레이 에지 영역(CARE)에 형성될 수 있다. 제1 소자 분리층들(ISO1)은 도 20a의 제2 수직형 분리층들(VL1, VL2)에 대응할 수 있다. 제2 소자 분리층(ISO2)는 도 20a의 제1 수직형 분리층들(MVL1, MVL2, MVL3)에 대응할 수 있다. 탑뷰로 볼 때, 제2 소자 분리층(ISO2)은 돌출부를 포함할 수 있다.
제1 및 제2 소자 분리층들(ISO1, ISO2) 각각은 제1 실리콘 산화물층(61), 실리콘 질화물층(62) 및 제2 실리콘 산화물층(63)을 포함할 수 있다.
제1 및 제2 소자 분리층들(ISO1, ISO2)의 저면은 기판(11) 내부로 확장될 수 있다.
도 29a 및 도 29b에 도시된 바와 같이, 셀 어레이 영역(CAR)에 복수의 희생 오프닝들(64)이 형성될 수 있다. 희생 오프닝들(64)은 도 4의 제1 및 제2 희생 오프닝들(22, 22')에 대응할 수 있다.
복수의 희생 오프닝들(64)을 형성하기 위해, 제1 소자 분리층들(ISO1) 사이의 스택 바디(SB)를 식각할 수 있다. 스택 바디(SB)를 식각하는 동안에, 제1 소자 분리층들(ISO1)의 제1 실리콘 산화물층(61)의 일부분이 식각될 수 있다. 따라서, 희생 오프닝들(64)의 일부 측벽들은 실리콘 질화물층(62)에 의해 정의될 수 있다.
희생 오프닝들(64)의 저면은 기판(11) 내부로 확장될 수 있다.
다른 실시예에서, 희생 오프닝들(64)을 형성한 이후에, 스택 바디(SB)의 SiGe/Si 스택을 ONSN 스택으로 치환하는 공정이 수행될 수 있다.
희생 오프닝들(64)의 일부 측벽들과 제1, 2 소자 분리층들(ISO1, ISO2)의 제1 실리콘 산화물층(61)이 오버랩될 수 있다. 즉, 희생 오프닝들(64)의 일부 측벽들은 제1 실리콘 산화물층(61)의 식각에 의해 정의될 수 있다.
도 30a 및 도 30b에 도시된 바와 같이, 콘택 영역(CTR)에 라인 분리 트렌치(65)가 형성될 수 있다. 라인 분리 트렌치(65)를 형성하기 위해, 콘택 영역(CTR)에서 스택 바디(SB)를 식각할 수 있다. 라인 분리 트렌치(65)의 일측 끝단은 제2 소자 분리층(ISO2)의 일부분을 관통할 수 있다. 따라서, 라인 분리 트렌치(65)를 형성하는 동안에, 제2 소자 분리층(ISO2)의 제1 실리콘 산화물층(61)의 일부분, 실리콘 질화물층(62)의 일부분 및 제2 실리콘 산화물층(63)의 일부분들이 식각될 수 있다. 라인 분리 트렌치(65)의 저면은 기판(11) 내부로 확장될 수 있다.
도 31a 및 도 31b에 도시된 바와 같이, 라인 분리 트렌치(65) 및 희생 오프닝들(64) 상에 실리콘 산화물 스페이서층(66)이 형성될 수 있다. 실리콘 산화물 스페이서층(66)은 라인 분리 트렌치(65) 및 희생 오프닝들(64)의 측벽들 상에 컨포멀하게 형성될 수 있다. 실리콘 산화물 스페이서층(66)은 도 22의 실리콘 산화물층(51)에 대응할 수 있다.
도 32a 및 도 32b에 도시된 바와 같이, 비정질 카본 마스크 패턴(67)이 형성될 수 있다. 비정질 카본 마스크 패턴(67)은 도 23의 비정질 카본 마스크 패턴(52)에 대응할 수 있다. 비정질 카본 마스크 패턴(67)은 셀 어레이 영역(CAR) 및 셀 어레이 에지 영역(CARE)을 커버링할 수 있고, 콘택 영역(CTR)을 노출시킬 수 있다.
다음으로, 비정질 카본 마스크 패턴(67)을 식각 배리어로 하여, 실리콘 산화물 스페이서층(66)의 일부분을 식각할 수 있다. 예를 들어, 비정질 카본 마스크 패턴(67)을 이용하여 콘택 영역(CTR)의 실리콘 산화물 스페이서층(66)을 식각할 수 있다. 콘택 영역(CTR)에서는 라인 분리 트렌치(65)의 내부에 실리콘 산화물 스페이서층(66)이 잔류하지 않을 수 있다. 셀 어레이 영역(CAR)에서는 실리콘 산화물 스페이서층(66)이 잔류할 수 있다. 실리콘 산화물 스페이서층(66)은 제1 소자 분리층들(ISO1)의 실리콘 질화물층(62)의 일부분에 접촉할 수 있다.
도 33a 및 도 33b에 도시된 바와 같이, 비정질 카본 마스크 패턴(67)을 제거한 후에, 실리콘 질화물 스페이서층(68)을 형성할 수 있다. 실리콘 질화물 스페이서층(68)은 희생 오프닝들(64) 및 라인 분리 트렌치(65) 상에 형성될 수 있다. 희생 오프닝들(64)에서는 실리콘 산화물 스페이서층(66) 상에 실리콘 질화물 스페이서층(68)이 형성될 수 있다. 라인 분리 트렌치(65)의 측벽 및 바닥면 상에 실리콘 질화물 스페이서층(68)이 형성될 수 있다.
상술한 바에 따르면, 라인 분리 트렌치(65)에는 실리콘 질화물 스페이서층(68)의 싱글 스페이서 구조가 형성될 수 있고, 희생 오프닝들(64)에는 실리콘 산화물 스페이서층(66) 및 실리콘 질화물 스페이서층(68)의 이중 스페이서 구조가 형성될 수 있다.
셀 어레이 영역(CAR)에 실리콘 산화물 스페이서층(66)이 미리 형성되어 있으므로, 제1 및 제2 소자 분리층들(ISO1, ISO2)의 실리콘 질화물층(62)과 실리콘 질화물 스페이서층(68)이 접촉하는 것을 방지할 수 있다.
도 34a 및 도 34b에 도시된 바와 같이, 실리콘 질화물 스페이서층(68) 상에 실리콘 산화물 갭필층(69)을 형성할 수 있다. 실리콘 산화물 갭필층(69)은 실리콘 질화물 스페이서층(68) 상에서 희생 오프닝들(64) 및 라인 분리 트렌치(65)를 채울 수 있다. 셀 어레이 영역(CAR)에 형성된 실리콘 산화물 스페이서층(66), 실리콘 질화물 스페이서층(68) 및 실리콘 산화물 갭필층(69)은 도 5의 희생 수직 구조체(23)에 대응할 수 있다. 라인 분리 트렌치(65)에 위치하는 실리콘 질화물 스페이서층(68) 및 실리콘 산화물 갭필층(69)은 '분리 슬릿'을 구성할 수 있다.
도 20a에서 참조한 바와 같은 수평층들(ACT)을 형성하기 위해, 반도체층들(20)의 분리 공정이 수행될 수 있다. 반도체층들(20)의 분리 공정은, 도 34a의 제1 및 제2 소자 분리층들(ISO1, ISO2)을 제거한 이후에 수행될 수 있다. 반도체층들(20)의 분리 공정 이후에, 제1 및 제2 소자 분리층들(ISO1, ISO2)을 다시 형성할 수 있다. 다시 채워지는 제1 및 제2 소자 분리층들(ISO1, ISO2)은 실리콘 산화물층(61), 실리콘 질화물층(62) 및 실리콘 산화물층(63)의 스택을 포함할 수 있다. 다른 실시예에서, 다시 채워지는 제1 및 제2 소자 분리층들(ISO1, ISO2)은 실리콘 산화물층, 실리콘 질화물층, 실리콘 카본 산화물(SiCO) 또는 이들의 조합을 포함할 수 있다.
반도체층들(20)의 분리 공정을 위한 제1 및 제2 소자 분리층들(ISO1, ISO2)의 제거 공정은, 실리콘 질화물층(62)을 배리어로 하여 제2 실리콘 산화물층(63)을 식각하는 단계, 제1 실리콘 산화물층(61)을 배리어로 하여 실리콘 질화물층(62)을 제거하는 단계 및 제1 실리콘 산화물층(61)을 제거하는 단계를 포함할 수 있다. 실리콘 질화물층(62)을 제거하는 동안에, 실리콘 산화물 스페이서층(66)에 의해 실리콘 질화물 스페이서층(68)의 손실이 방지될 수 있다. 제1 실리콘 산화물층(61)을 제거하는 동안에 실리콘 산화물 스페이서층(66)이 손실될 수 있으나, 실리콘 질화물 스페이서층(68)은 제거되지 않을 수 있다. 실리콘 질화물 스페이서층(68)에 의해 실리콘 산화물 갭필층(69)의 손실이 억제되므로, 도 11에서 참조한 바와 같은 제1 수직 오프닝(35)을 형성하는 공정에서 낫오픈(Not open)을 방지할 수 있다.
반도체층들(20)의 분리 공정 이후에, 도 6 내지 도 19에서 참조한 바와 같은 일련의 공정들을 진행할 수 있다.
도 20b에서 참조한 바와 같은 콘택 패드들(WLP)을 형성하는 단계는, 수평 도전 라인들(DWL)을 형성하는 단계, 콘택 영역(CTR)에서 수평층들(ACT)을 제거하는 단계, 수평층들(ACT)이 제거된 공간에 콘택 패드들(WLP)을 채우는 단계를 포함할 수 있다. 콘택 영역(CTR)에서 수평층들(ACT)을 제거하는 단계는, 콘택 영역(CTR)에서 라인 분리 트렌치(65)를 채우고 있는 실리콘 질화물 스페이서층(68) 및 실리콘 산화물 갭필층(69)을 제거하는 단계, 및 라인 분리 트렌치(65)를 통해 수평층들(ACT)을 제거하는 단계를 포함할 수 있다. 콘택 패드들(WLP)을 형성한 이후에, 라인 분리 트렌치(65)는 실리콘 질화물 스페이서층(68) 및 실리콘 산화물 갭필층(69)으로 다시 채워질 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DWL : 수평 도전 라인 ACT : 수평층
GD : 씬 절연층 BL : 수직 도전 라인
TR : 트랜지스터 CAP : 데이터 저장 요소
SN : 제1 전극 DE : 유전층
PN : 제2 전극 WL1 : 제1 수평 도전 라인
WL2 : 제2 수평 도전 라인 MCA : 메모리 셀 어레이
MC : 메모리 셀 CBL : 도전성 패드
WSM : 분리 슬릿 SSL : 스몰 슬릿
LSL11, LSL12 : 라지 슬릿

Claims (20)

  1. 기판 상부에 스택 바디를 형성하는 단계;
    상기 스택 바디의 제1 영역에 이중 스페이서를 포함하는 희생 수직 구조체를 형성하는 단계;
    상기 희생 수직 구조체로부터 이격되도록 상기 스택 바디의 제2 영역에 싱글 스페이서를 포함하는 분리 슬릿을 형성하는 단계;
    상기 희생 수직 구조체를 제거하여 수직 오프닝을 형성하는 단계; 및
    상기 수직 오프닝을 채우는 수직 도전 라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 이중 스페이서는 실리콘 산화물 스페이서 및 제1 실리콘 질화물 스페이서를 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 싱글 스페이서는 제2 실리콘 질화물 스페이서를 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 스택 바디는, 절연층, 반도체층 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 스택 바디는, 실리콘 산화물, 제1 실리콘 질화물, 반도체층 및 제2 실리콘 질화물의 순서로 적층되는 반도체 장치 제조 방법.
  6. 기판 상부에 스택 바디를 형성하는 단계;
    상기 스택 바디의 제1 영역에 제1 오프닝을 형성하는 단계;
    상기 스택 바디의 제2 영역에 제2 오프닝을 형성하는 단계;
    상기 제1 오프닝 및 제2 오프닝 상에 제1 스페이서를 형성하는 단계;
    상기 제1 영역에 제1 스페이서를 잔류시키기 위해, 상기 제2 영역의 제2 오프닝으로부터 상기 제1 스페이서를 제거하는 단계;
    상기 제1 스페이서 및 상기 제2 오프닝 상에 제2 스페이서를 형성하는 단계; 및
    상기 제2 스페이서 상에 상기 제1 오프닝 및 제2 오프닝을 채우는 갭필층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 제1 영역에는 상기 제1 스페이서 및 제2 스페이서의 이중 스페이서 구조가 형성되고, 상기 제2 영역에는 상기 제2 스페이서의 싱글 스페이서 구조가 형성되는 반도체 장치 제조 방법.
  8. 제6항에 있어서,
    상기 제1 스페이서는 실리콘 산화물을 포함하고, 상기 제2 스페이서는 실리콘 질화물을 포함하는 반도체 장치 제조 방법.
  9. 제6항에 있어서,
    상기 제1 영역으로부터 상기 갭필층, 제2 스페이서 및 제1 스페이서를 제거하여 수직 오프닝을 형성하는 단계; 및
    상기 수직 오프닝을 채우는 수직 도전 라인을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  10. 제6항에 있어서,
    상기 스택 바디는, 절연층, 반도체층 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
  11. 제6항에 있어서,
    상기 스택 바디는, 실리콘 산화물, 제1 실리콘 질화물, 반도체층 및 제2 실리콘 질화물의 순서로 적층되는 반도체 장치 제조 방법.
  12. 제10항에 있어서,
    상기 제1 실리콘 질화물 및 제2 실리콘 질화물을 각각 수평 도전 라인들로 치환하는 단계를 더 포함하는 반도체 장치 제조 방법.
  13. 하부 구조물 상부에서 서로 이격되어 형성된 제1 스택과 제2 스택, 상기 제1 스택과 제2 스택은 각각 수직 스택부 및 상기 수직 스택부로부터 연장된 패드 스택부를 포함하고;
    상기 제1 스택의 패드 스택부와 제2 스택의 패드 스택부 사이에 형성된 분리 슬릿; 및
    상기 제1 스택의 수직 스택부와 제2 스택의 수직 스택부 사이에 형성된 복수의 수직형 분리층들을 포함하되,
    상기 분리 슬릿은 싱글 스페이서 구조를 갖고, 상기 수직형 분리층들 각각은 이중 스페이서 구조를 갖는
    반도체 장치.
  14. 제13항에 있어서,
    상기 분리 슬릿은 제1 스페이서의 싱글 구조이고,
    상기 수직형 분리층들 각각은 상기 제1 스페이서 및 상기 제1 스페이서 상의 제2 스페이서로 이루어진 이중 구조인 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 스페이서는 실리콘 산화물을 포함하고, 상기 제2 스페이서는 실리콘 질화물을 포함하는 반도체 장치.
  16. 제13항에 있어서,
    상기 분리 슬릿과 수직형 분리층들 사이에 형성된 추가 수직형 분리층을 더 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 추가 수직형 분리층은 상기 분리 슬릿의 에지에 부분적으로 오버랩되고, 상기 추가 수직형 분리층과 상기 수직형 분리층들은 서로 수평하게 이격되는 반도체 장치.
  18. 제17항에 있어서,
    상기 분리 슬릿은 제1 스페이서의 싱글 구조이고,
    상기 수직형 분리층들 및 추가 수직형 분리층은 각각 상기 제1 스페이서 및 상기 제1 스페이서 상의 제2 스페이서로 이루어진 이중 구조인 반도체 장치.
  19. 제13항에 있어서,
    상기 제1 스택과 제2 스택은 각각 복수의 수평 도전 라인들을 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 수평 도전 라인들 각각에 교차하는 방향을 따라 수평하게 이격된 복수의 수평층;
    상기 수평층들의 제1 끝단들에 공통으로 접속하되, 상기 하부 구조물 표면에 수직한 방향을 따라 연장된 수직 도전 라인; 및
    상기 수평층들의 제2 끝단들 각각에 접속하되, 상기 하부 구조물 표면에 수직한 방향을 따라 적층된 데이터 저장 요소들
    을 더 포함하는 반도체 장치.
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