CN117812909A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种用于制造半导体器件的方法，其包括：在衬底之上形成堆叠体；在堆叠体的第一区中形成包括双间隔件的牺牲垂直结构；在堆叠体的第二区中形成包括单间隔件的分离狭缝，以与牺牲垂直结构间隔开；通过去除牺牲垂直结构，在堆叠体的第一区中形成垂直开口；以及形成填充垂直开口的垂直导电线。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2022年9月30日提交的申请号为10-2022-0124953的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的实施例涉及一种半导体器件，并且更具体地，涉及一种三维(3D)结构的半导体器件以及用于制造半导体器件的方法。
背景技术
近来，为了应付对大容量且小型化的存储器件的需求，用于提供其中堆叠有多个存储单元的三维(3D)存储器件的技术已经取得进展。
发明内容
本发明的实施例针对一种包括高度集成的存储单元的半导体器件以及用于制造该半导体器件的方法。
根据本发明的一个实施例，一种用于制造半导体器件的方法可以包括：在衬底之上形成堆叠体；在堆叠体的第一区中形成包括双间隔件的牺牲垂直结构；在堆叠体的第二区中形成包括单间隔件的分离狭缝，以与牺牲垂直结构间隔开；通过去除牺牲垂直结构，在堆叠体的第一区中形成垂直开口；以及形成填充垂直开口的垂直导电线。
根据本发明的另一个实施例，一种用于制造半导体器件的方法可以包括：在衬底之上形成堆叠体；在堆叠体的第一区中形成第一开口；在堆叠体的第二区中形成第二开口；在第一开口和第二开口之上形成第一间隔件；从第二区中的第二开口去除第一间隔件，以在第一区中留下第一间隔件；在第一间隔件和第二开口之上形成第二间隔件；以及在所述第二间隔件之上形成填充所述第一开口和所述第二开口的间隙填充层。
根据本发明的另一个实施例，一种半导体器件可以包括：第一堆叠和第二堆叠，第一堆叠和第二堆叠形成为在下部结构之上彼此间隔开，第一堆叠和第二堆叠中的每一者包括垂直堆叠部分以及焊盘堆叠部分，焊盘堆叠部分从垂直堆叠部分延伸；分离狭缝，分离狭缝形成在第一堆叠的焊盘堆叠部分与第二堆叠的焊盘堆叠部分之间；以及多个垂直隔离层，所述多个垂直隔离层形成在第一堆叠的垂直堆叠部分与第二堆叠的垂直堆叠部分之间，其中，分离狭缝具有单间隔件结构，并且每个垂直隔离层具有双间隔件结构。分离狭缝的单间隔件结构包括第一间隔件，并且垂直隔离层的双间隔件结构包括第一间隔件、和位于第一间隔件之上的第二间隔件。第一间隔件包括氧化硅，并且第二间隔件包括氮化硅。半导体器件还包括附加垂直隔离层，该附加垂直隔离层形成在分离狭缝与垂直隔离层之间。附加垂直隔离层与分离狭缝的边缘部分地交叠，并且附加垂直隔离层和垂直隔离层彼此水平地间隔开。分离狭缝的单间隔件结构包括第一间隔件，并且垂直隔离层和附加垂直隔离层的双间隔件结构包括第一间隔件、和位于第一间隔件之上的第二间隔件。第一堆叠和第二堆叠中的每一者包括多个水平导电线。半导体器件还包括多个水平层，所述多个水平层在与每个水平导电线交叉的方向上水平地间隔开；垂直导电线，所述垂直导电线共同地耦接至水平层的第一端并且在与下部结构的表面垂直的方向上延伸；以及数据储存元件，这些数据储存元件分别耦接至水平层的第二端，并且在与下部结构的表面垂直的方向上被堆叠。
根据本发明的另一个实施例，一种半导体器件可以包括：至少两个垂直堆叠，其位于单元阵列区中；至少两个焊盘堆叠，其位于接触区中，至少两个焊盘堆叠与单元阵列区中的至少两个垂直堆叠水平地错开，分离狭缝形成在接触区中的至少两个焊盘堆叠之间；多个垂直隔离层，所述多个垂直隔离层形成在至少两个垂直堆叠部分之间；以及多个导电线，其被包括在垂直堆叠和焊盘堆叠的每一者中，其中，分离狭缝具有单间隔件结构，并且每个垂直隔离层具有双间隔件结构。半导体器件还包括附加垂直隔离层，所述附加垂直隔离层形成在分离狭缝与多个垂直隔离层的至少一个之间。附加垂直隔离层与分隔狭缝的边缘部分地交叠。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的示意性平面图。
图2是沿图1所示的线A-A′截取的半导体器件的示意性横截面图。
图3至图19示出根据本发明的另一个实施例的用于制造半导体器件的方法的示例。
图20A是示出根据本发明的又另一个实施例的半导体器件的示意性平面图。
图20B是沿图20A所示的线A-A′截取的示意性横截面图。
图20C是沿图20A所示的线B-B′截取的示意性横截面图。
图21是示出根据本发明的又另一个实施例的半导体器件的示意性平面图。
图22至图27示出根据本发明的另一个实施例的用于制造半导体器件的方法的示例。
图28A至图34B示出根据本发明的又另一个实施例的用于制造半导体器件的方法的示例。
具体实施方式
下面将参考附图更详细描述本发明的各种实施例。然而，本发明可以以不同的形式实施并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例，使得本公开将向本领域技术人员传达本发明的范围。在整个公开中，相同的附图标记在本发明的各个附图和实施例中指代相同的部分。
附图不一定按比例绘制，并且在某些情况下，比例可能已经被夸大，以便清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
下面描述的本发明的以下实施例可以通过将存储单元垂直地堆叠来增大存储单元密度并减少寄生电容。
图1是示出根据本发明的一个实施例的半导体器件100的示意性平面图。图2是沿图1所示的线A-A′截取的半导体器件100的示意性横截面图。
参考图1和图2，半导体器件100可以包括：下部结构SUB、导电焊盘CBL、以及存储单元阵列MCA。存储单元阵列MCA可以包括多个存储单元MC。存储单元阵列MCA可以包括存储单元MC的三维阵列。存储单元MC的三维阵列可以包括列阵列和行阵列。存储单元MC的列阵列可以包括：在第一方向D1上堆叠的存储单元MC，并且，存储单元MC的行阵列可以包括：在第二方向D2上和在第三方向D3上水平布置的存储单元MC。单元隔离层IL可以被设置在沿第一方向D1堆叠的存储单元MC之间。单元隔离层IL可以包括电介质材料。
每个存储单元MC可以包括垂直导电线BL、晶体管TR以及数据储存元件CAP。晶体管TR可以包括水平层ACT和水平导电线DWL。
根据本发明的一个实施例，每个存储单元MC可以包括：动态随机存取存储器(DRAM)的存储单元。垂直导电线BL可以包括位线，并且晶体管TR可以包括单元晶体管。数据储存元件CAP可以包括存储元件，诸如电容器。晶体管TR的水平层ACT可以包括有源层，并且晶体管TR的水平导电线DWL可以包括字线或栅极线。根据本发明的另一个实施例，晶体管TR可以被称为存取元件、选择元件或开关元件。
根据本发明的另一个实施例，晶体管TR的水平层ACT可以包括：第一源极/漏极区、第二源极/漏极区、以及在第一源极/漏极区与第二源极/漏极区之间的沟道。水平导电线DWL可以与水平层ACT的沟道垂直地交叠。
在第一方向D1上，单元隔离层IL可以设置在堆叠的晶体管TR之间。晶体管TR可以包括水平层ACT和水平导电线DWL，并且水平导电线DWL可以具有双线结构。例如，水平导电线DWL可以包括：在第一方向D1上彼此面对的第一水平导电线WL1和第二水平导电线WL2，其中水平层ACT介于第一水平导电线WL1与第二水平导电线WL2之间。第一水平导电线WL1和第二水平导电线WL2中的每一个都可以具有线结构，并且例如，第一水平导电线WL1和第二水平导电线WL2可以在第三方向D3上延伸。数据储存元件CAP可以包括第一电极SN、电介质层DE以及第二电极PN。
由于存储单元阵列MCA包括：在第一方向D1上堆叠的存储单元MC，因此存储单元阵列MCA可以包括：垂直导电线BL、水平层ACT和水平导电线DWL、以及数据储存元件CAP。存储单元阵列MCA可以包括：在第一方向D1上堆叠的晶体管TR。存储单元阵列MCA可以包括：在第一方向D1上堆叠的数据储存元件CAP。存储单元阵列MCA可以包括：在第一方向D1上堆叠的水平导电线DWL。存储单元阵列MCA可以包括：多个垂直导电线BL，其在第一方向D1上垂直地延伸并设置在第三方向D3上。
晶体管TR的第一侧(或第一源极/漏极区)可以耦接至垂直导电线BL，并且晶体管TR的第二侧(或第二源极/漏极区)可以耦接至数据储存元件CAP。换句话说，水平层ACT的第一侧可以共同地耦接至垂直导电线BL，并且水平层ACT的第二侧可以各自耦接至数据储存元件CAP的第一电极SN。返回参考图2，存储单元阵列MCA可以是：镜像型存储单元阵列，其共享垂直导电线BL。设置在第二方向D2上的存储单元MC可以共享垂直导电线BL。
垂直导电线BL可以在第一方向D1上延伸，该第一方向D1垂直于下部结构SUB的表面。水平层ACT可以在第二方向D2上延伸，该第一方向D2平行于下部结构SUB的表面。水平导电线DWL可以在第三方向D3上延伸，该第三方向D3平行于下部结构SUB的表面。这里，第一方向D1、第二方向D2、以及第三方向D3可以彼此交叉。
下部结构SUB可以包括半导体衬底。下部结构SUB可以包括例如硅衬底、化合物半导体衬底、SOI衬底、电介质材料、或它们的组合。
导电焊盘CBL可以设置在下部结构SUB与垂直导电线BL之间。垂直导电线BL可以被垂直地定向在第一方向D1上。垂直导电线BL可以电连接到导电焊盘CBL。导电焊盘CBL可以被设置在低于存储单元阵列MCA的层级处。垂直导电线BL可以被称为垂直地定向的位线或柱状位线。垂直导电线BL可以包括导电材料。垂直导电线BL可以包括例如硅基材料、金属基材料、或它们的组合。垂直导电线BL可以包括例如硅、金属、金属氮化物、金属硅化物、或它们的组合。垂直导电线BL可以包括例如多晶硅、氮化钛、钨、或它们的组合。在特定的示例中，垂直导电线BL可以包括：掺杂有N型杂质的多晶硅或氮化钛(TiN)。垂直导电线BL可以包括“TiN/W堆叠”，该TiN/W堆叠包括：氮化钛、以及在氮化钛之上的钨。导电焊盘CBL可以包括金属基材料。导电焊盘CBL可以包括氮化钛、钨、或它们的组合。
水平层ACT可以从垂直导电线BL开始在第二方向D2上水平地布置。水平导电线DWL可以包括一对水平导电线，即，第一水平导电线WL1和第二水平导电线WL2。第一水平导电线WL1和第二水平导电线WL2可以彼此地面对，其中水平层ACT介于第一水平导电线WL1与第二水平导电线WL2之间。可以在水平层ACT的上表面和下表面上形成薄电介质层GD。薄电介质层GD可以包括栅极电介质层。每个水平层ACT可以包括突出沟道CHP(如图1所示)。突出沟道CHP可以与水平导电线DWL垂直地重叠。
水平层ACT可以包括半导体材料或氧化物半导体材料。例如，水平层ACT可以包括单晶硅、锗、硅锗、或铟镓锌氧化物(IGZO)。
晶体管TR可以是单元晶体管，并且一个晶体管TR可以具有一个水平导电线DWL。在水平导电线DWL中，相同的电压可以被施加至第一水平导电线WL1和第二水平导电线WL2。例如，第一水平导电线WL1和第二水平导电线WL2可以形成一对，并且相同的驱动电压可以被施加到第一水平导电线WL1和第二水平导电线WL2。如上所述，根据本发明的一个实施例的存储单元MC可以具有：双结构的水平导电线DWL，其中，第一水平导电线WL1和第二水平导电线WL2与一个水平层ACT相邻。晶体管TR可以包括双栅极晶体管。
根据本发明的另一个实施例，不同的电压可以分别被施加至第一水平导电线WL1和第二水平导电线WL2。例如，驱动电压可以被施加至第一水平导电线WL1，并且接地电压可以被施加至第二水平导电线WL2。第二水平导电线WL2可以被称为背线或遮蔽线。根据本发明的另一个实施例，接地电压可以被施加至第一水平导电线WL1，并且驱动电压可以被施加至第二水平导电线WL2。
水平导电线DWL可以包括两个凹口型侧壁。每个凹口型侧壁可以包括多个平坦表面WLF和多个凹陷表面WLR(如图1所示)。平坦表面WLF和凹陷表面WLR可以在第三方向D3上交替地设置。平坦表面WLF可以在第二方向D2上与垂直导电线BL和数据储存元件CAP相邻。
薄栅极电介质层GD可以包括例如氧化硅、氮化硅、金属氧化物、金属氧氮化物、金属硅酸盐、高k材料、铁电材料、反铁电材料、或它们的组合。薄栅极电介质层GD可以包括例如SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON、HfZrO、或它们的组合。
水平导电线DWL可以包括例如金属、金属合金、或半导体材料。水平导电线DWL可以包括例如氮化钛、钨、多晶硅、或它们的组合。在特定的示例中，水平导电线DWL可以包括：TiN/W堆叠，氮化钛和钨被顺序地堆叠在其中。水平导电线DWL可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有大约4.5eV或更小的低功函数，而P型功函数材料可以具有大约4.5eV或更高的高功函数。
数据储存元件CAP可以从晶体管TR开始在第二方向D2上水平地设置。数据储存元件CAP可以包括第一电极SN，该第一电极SN从水平层ACT开始水平地延伸。数据储存元件CAP还可以包括：在第一电极SN之上的电介质层DE、和在电介质层DE之上的第二电极PN。第一电极SN、电介质层DE以及第二电极PN可以水平地布置。第一电极SN可以具有水平地定向的筒形状。电介质层DE可以共形地覆盖第一电极SN的筒状内壁和筒状外壁。第二电极PN可以具有在电介质层DE之上延伸至第一电极SN的筒状内壁和筒状外壁的形状。
第一电极SN可以具有三维结构，并且三维结构的第一电极SN可以具有在第二方向D2上定向的水平三维结构。作为三维结构的示例，第一电极SN可以具有筒形状。根据本发明的另一个实施例，第一电极SN可以具有柱形状或柱筒形状。柱筒形状可以指柱形状和筒形状被合并于其中的结构。
数据储存元件CAP的第二电极PN可以彼此耦接，并且第二电极PN可以耦接至公共板PL。第二电极PN和公共板PL可以不耦接至导电焊盘CBL。
第一电极SN和第二电极PN可以包括例如金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物、或它们的组合。在特定的示例中，第一电极SN和第二电极PN可以包括：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠、氮化钨/钨(WN/W)堆叠。第二电极PN可以包括金属基材料和硅基材料的组合。在特定的示例中，第二电极PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的堆叠。在氮化钛/锗硅/氮化钨(TiN/SiGe/WN)堆叠中，硅锗可以是：间隙填充材料，其在氮化钛之上填充第一电极SN的筒状内部，并且氮化钛(TiN)可以用作电容器CAP的第二电极PN，以及氮化钨可以是低电阻材料。
电介质层DE可以被称为电容器电介质层。电介质层DE可以包括氧化硅、氮化硅、高k材料、或它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有大约3.9的介电常数，并且电介质层DE可以包括具有大约4或更大的介电常数的高k材料。高k材料可以具有大约20或更大的介电常数。高k材料可以包括例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一个实施例，电介质层DE可以由包括两层或更多层上述高k材料的复合层形成。
电介质层DE可以由锆(Zr)基氧化物形成。电介质层DE可以具有至少包括氧化锆(ZrO2)的堆叠结构。例如，电介质层DE可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有：一种结构，其中氧化铝(Al2O3)被堆叠在氧化锆(ZrO2)之上。ZAZ堆叠可以具有：一种结构，氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)被顺序地堆叠在其中。ZA堆叠和ZAZ堆叠可以被称为氧化锆(ZrO2)基层。根据本发明的另一个实施例，电介质层DE可以由铪(Hf)基氧化物形成。电介质层DE可以具有至少包括氧化铪(HfO2)的堆叠结构。例如，电介质层DE可以包括HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。HA堆叠可以具有：一种结构，其中氧化铝(Al2O3)被堆叠在氧化铪(HfO2)之上。HAH堆叠可以具有：一种结构，氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)被顺序地堆叠在其中。HA堆叠和HAH堆叠可以被称为氧化铪(HfO2)基层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)大的带隙能量(在下文中被简称为带隙)。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)低的介电常数。因此，电介质层DE可以包括高k材料和高带隙材料的堆叠，高带隙材料具有比高k材料大的带隙。电介质层DE可以包括氧化硅(SiO2)作为除了氧化铝(Al2O3)之外的高带隙材料。由于电介质层DE包括高带隙材料，因此可以抑制泄漏电流。高带隙材料可以比高k材料薄。根据本发明的另一个实施例，电介质层DE可以包括：层压结构，高k材料和高带隙材料被交替地堆叠在其中。例如，电介质层DE可以包括例如ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠、或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠。在上述层压结构中，氧化铝(Al2O3)层可以比氧化锆(ZrO2)层和氧化铪(HfO2)层薄。
根据本发明的另一个实施例，电介质层DE可以包括堆叠结构、层压结构、或混合结构，所述混合结构包括例如氧化锆、氧化铪和氧化铝。
根据本发明的另一个实施例，电介质层DE可以包括铁电材料或反铁电材料。
根据本发明的另一个实施例，用于改善泄漏电流的界面控制层还可以形成在第一电极SN与电介质层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化铌、氮化铌。界面控制层也可以形成在第二电极PN与电介质层DE之间。
数据储存元件CAP可以包括金属-绝缘体-金属(MIM)电容器。
数据储存元件CAP可以用除电容器之外的另一种数据储存材料代替。例如，数据储存材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
存储单元阵列MCA可以包括多个存储单元MC，并且每个存储单元MC可以包括：垂直地定向的垂直导电线BL、水平地定向的水平层ACT、水平地定向的水平导电线DWL、以及数据储存元件CAP。
在第一方向D1上彼此相邻设置的水平层ACT可以接触一个垂直导电线BL。在第三方向D3上彼此相邻设置的水平层ACT可以共享一个水平导电线DWL。数据储存元件CAP可以分别耦接至水平层ACT。
在存储单元阵列MCA中，多个水平导电线DWL可以在第一方向D1上垂直地堆叠。每个水平导电线DWL可以包括：一对第一水平导电线WL1和第二水平导电线WL2。在第一水平导电线WL1与第二水平导电线WL2之间，多个水平层ACT可以被水平地布置成在第三方向D3上彼此间隔开。
半导体器件100还可以包括外围电路部分。外围电路部分可以被包括在下部结构SUB中，或者被设置在下部结构SUB之上。外围电路部分可以被设置在低于存储单元阵列MCA的层级处。这可以被称为COP(外围之上单元)结构。外围电路部分可以包括：用于驱动存储单元阵列MCA的至少一个控制电路。外围电路部分的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路、或它们的组合。外围电路部分的至少一个控制电路可以包括：地址解码器电路、读取电路、和写入电路等。外围电路部分的至少一个控制电路可以包括例如平面沟道晶体管、凹陷沟道晶体管、掩埋栅晶体管、鳍型沟道晶体管(FinFET)等。
外围电路部分可以包括子字线驱动器和感测放大器。例如，水平导电线DWL可以耦接至子字线驱动器，并且垂直导电线BL可以耦接至感测放大器。诸如多层级金属的互连结构可以被设置在外围电路部分与存储单元阵列MCA之间。
根据本发明的另一个实施例，外围电路部分可以被设置在高于存储单元阵列MCA的层级处。这可以被称为POC(单元之上外围)结构。
根据本发明的另一个实施例，可以在第一衬底之上形成存储单元阵列MCA，并且可以在第二衬底之上外形成围电路部分，以及然后可以通过晶圆接合方法将存储单元阵列MCA和外围电路部分接合在一起。
图3至图19示出根据本发明的一个实施例的用于制造半导体器件的方法的示例。图3至图19可以是沿图1所示的线A-A′截取的制造方法的示例。
参考图3，可以在衬底11之上形成缓冲层12。缓冲层12可以包括电介质材料。缓冲层12可以包括氧化硅。衬底11可以包括半导体衬底，例如，硅衬底。
可以在缓冲层12之上形成导电焊盘13。导电焊盘13可以包括导电材料。例如，导电焊盘13可以包括金属基材料。导电焊盘13可以包括钨、氮化钛、或它们的组合。
可以在导电焊盘13之上形成刻蚀阻挡层14。刻蚀阻挡层14可以包括电介质材料。刻蚀阻挡层14可以包括氮化硅。
可以在刻蚀阻挡层14之上形成第一层间电介质层15。第一层间电介质层15可以包括氧化硅。
可以在第一层间电介质层15之上形成牺牲焊盘16。牺牲焊盘16可以包括金属基材料。牺牲焊盘16可以包括钨、氮化钛、或它们的组合。
牺牲焊盘16可以在后续刻蚀工艺期间用作刻蚀阻挡件。牺牲焊盘16和导电焊盘13可以包括相同的材料。牺牲焊盘16和导电焊盘13中的每一个可以是金属焊盘。牺牲焊盘16可以比导电焊盘13厚。
可以在牺牲焊盘16之上形成第二层间电介质层17。第二层间电介质层17可以包括氧化硅。第二层间电介质层17可以比第一层间电介质层15厚。
可以在第二层间电介质层17之上形成堆叠体SB。堆叠体SB可以包括子堆叠，单元隔离层18、第一牺牲层19、半导体层20、以及第二牺牲层21以所提到的顺序被堆叠在该子堆叠中。堆叠体SB可以通过多次重复子堆叠而形成。可以在堆叠体SB的顶部上形成单元隔离层18。最上面的单元隔离层18可以比其他单元隔离层18厚。堆叠体SB可以包括多个单元隔离层18、多个第一牺牲层19、多个半导体层20、以及多个第二牺牲层21。堆叠体SB可以具有：一种结构，其中第一牺牲层19、半导体层20以及第二牺牲层21的三层被设置在单元隔离层18之间。
单元隔离层18可以包括氧化硅。第一牺牲层19和第二牺牲层21可以包括氮化硅。半导体层20可以包括半导体材料或氧化物半导体材料。半导体层20可以包括例如单晶硅、多晶硅、硅锗、氧化铟镓锌(IGZO)、或它们的组合。
参考图4，可以形成：第一牺牲开口22和第二牺牲开口22′，它们穿过堆叠体SB的第一部分。第一牺牲开口22和第二牺牲开口22′可以垂直地延伸穿过第二层间电介质层17以使牺牲焊盘16暴露。换句话说，第一牺牲开口22和第二牺牲开口22′可以垂直地穿透堆叠体SB和第二层间电介质层17。可以顺序地刻蚀堆叠体SB和第二层间电介质层17，以形成第一牺牲开口22和第二牺牲开口22′。用于形成第一牺牲开口22和第二牺牲开口22′的刻蚀工艺可以在牺牲焊盘16处停止。
参考图5，可以形成填充第一牺牲开口22和第二牺牲开口22′的牺牲垂直结构23。形成牺牲垂直结构23可以包括：对电介质材料进行沉积和平坦化，以填充第一牺牲开口22和第二牺牲开口22′。牺牲垂直结构23可以包括例如氧化硅、氮化硅、硅碳氧化物、或它们的组合。在特定示例中，每个牺牲垂直结构23可以包括氮化硅内衬24和氧化硅层25。根据本发明的另一个实施例，每个牺牲垂直结构23可以包括：氧化硅内衬、氮化硅内衬以及氧化硅层的堆叠。
参考图6，可以将一些牺牲垂直结构23去除，以形成第三牺牲开口26。例如，可以去除填充第二牺牲开口22′的牺牲垂直结构23。结果，第二牺牲开口22′可以再次被暴露，并且所暴露的第二牺牲开口22′可以被简称为第三牺牲开口26。
参考图7，可以去除第三牺牲开口26之下的牺牲焊盘16。可以使用干法刻蚀或湿法刻蚀去除牺牲焊盘16。从其中将牺牲焊盘16去除的空间可以成为水平层级凹陷部27。水平层级凹陷部27可以被设置在第二层间电介质层17与第一层间电介质层15之间。牺牲垂直结构23的底表面可以被水平层级凹陷部27暴露。
参考图8，可以通过第三牺牲开口26将第一牺牲层19和第二牺牲层21部分地去除。结果，可以形成牺牲层层级凹陷部28，半导体层20介于牺牲层层级凹陷部28之间。牺牲层层级凹陷部28可以使半导体层20的部分暴露。
参考图9，可以顺序地形成：第一内衬层29和第二内衬层30，它们填充牺牲层层级凹陷部28。第一内衬层29可以共形地覆盖牺牲层层级凹陷部28的表面。第二内衬层30可以在第一内衬层29之上填充牺牲层层级凹陷部28。第一内衬层29和第二内衬层30可以不填充第三牺牲开口26和水平层级凹陷部27。第一内衬层29和第二内衬层30中的每一个可以包括氧化硅、氮化硅、或它们的组合。
参考图10，可以顺序地形成刻蚀阻挡内衬层31、牺牲内衬层32、以及牺牲间隙填充层33。刻蚀阻挡内衬层31和牺牲间隙填充层33可以包括氧化硅。牺牲内衬层32可以包括氮化硅。牺牲间隙填充层33可以在牺牲内衬层32之上填充第三牺牲开口26。刻蚀阻挡内衬层31、牺牲内衬层32、以及牺牲间隙填充层33可以填充水平层级凹陷部27。
参考附图标记33′，牺牲垂直结构23的底部可以直接接触刻蚀阻挡内衬层31。刻蚀阻挡内衬层31可以具有围绕牺牲垂直结构23的底部的形状。换言之，刻蚀阻挡内衬层31可以保护牺牲垂直结构23的氮化硅内衬24。
可以使牺牲间隙填充层33平坦化以使牺牲内衬层32的最上表面暴露。
参考图11，可以形成：硬掩模图案34，其覆盖牺牲内衬层32的最上表面和牺牲间隙填充层33的暴露表面。
随后，可以通过使用硬掩模图案34对牺牲垂直结构23进行刻蚀。例如，可以顺序地去除氧化硅层25和氮化硅内衬24。可以去除牺牲垂直结构23，以形成第一垂直开口35。
为了形成第一垂直开口35，可以使用干法刻蚀或湿法刻蚀去除牺牲垂直结构23。在用于去除牺牲垂直结构23的刻蚀工艺期间，刻蚀工艺可以停止在刻蚀阻挡内衬层31处，如附图标记33′所示。
刻蚀阻挡内衬层31可以在牺牲垂直结构23被去除的同时保护周围结构免受损坏。例如，刻蚀阻挡内衬层31可以能够保护牺牲内衬层32和牺牲间隙填充层33免受侵害。
随后，通过图12和图13所示的一系列工艺，第一牺牲层19和第二牺牲层21可以用水平导电线38和39代替。
参考图12，可以去除第一牺牲层19和第二牺牲层21，以通过第一垂直开口35形成线层级凹陷部36。随着第一牺牲层19和第二牺牲层21被去除，可以形成一对线层级凹陷部36，半导体层20介于一对线层级凹陷部之间。半导体层20的部分可以被线层级凹陷部36暴露。
参考图13，可以在半导体层20的暴露部分之上形成相对薄的电介质层37(与要形成的水平导电线39的厚度相比)。可以通过氧化工艺在半导体层20的表面上选择性地形成薄电介质层37。根据本发明的另一个实施例，可以通过沉积工艺形成薄电介质层37。在这种情况下，可以在线层级凹陷部36的表面和半导体层20的表面上形成薄电介质层37。薄电介质层37可以被称为栅极电介质层。
随后，可以通过用导电材料填充线层级凹陷部36来形成水平导电线DWL。水平导电线DWL可以包括例如多晶硅、氮化钛、钨、或它们的组合。在特定示例中，形成水平导电线DWL可以包括：共形地沉积氮化钛，在氮化钛之上沉积钨以填充线层级凹陷部36，以及对氮化钛和钨进行回蚀。水平导电线DWL可以部分地填充线层级凹陷部36，并且结果，薄电介质层37的部分可以被暴露。每个水平导电线DWL可以包括：双线结构，即，两个水平导电线彼此垂直地面对，半导体层20介于两个水平导电线之间。每个水平导电线DWL可以包括一对第一水平导电线38和第二水平导电线39。半导体层20的第一侧端可以在形成水平导电线DWL时或在形成水平导电线DWL之后被暴露。水平导电线DWL可以对应于如图1和图2所示的水平导电线DWL。
随后，可以形成填充第一垂直开口35的垂直导电线。例如，可以形成如图1和图2所示的垂直导电线BL和数据储存元件CAP(如下详述)。
参考图14，可以形成与水平导电线DWL的第一侧接触的第一覆盖层40。第一覆盖层40可以被设置在线层级凹陷部36中。第一覆盖层40可以包括氧化硅或氮化硅。
随后，可以顺序地对在第一垂直开口35之下的刻蚀阻挡内衬层31、牺牲内衬层32、牺牲间隙填充层33、第一层间电介质层15、以及刻蚀阻挡层14(如图13所示)进行刻蚀。
相应地，如图14所示，第一垂直开口35可以垂直地延伸以使导电焊盘13暴露。
随后，可以形成垂直导电线41或位线以填充第一垂直开口35。垂直导电线41可以对应于图1和图2的垂直导电线BL。垂直导电线41可以具有填充第一垂直开口35的柱形状。垂直导电线41可以包括氮化钛、钨、或它们的组合。
垂直导电线41可以耦接至导电焊盘13。
参考图15，可以形成第二垂直开口42。为了形成第二垂直开口42，可以去除刻蚀阻挡内衬层31、牺牲内衬层32以及牺牲间隙填充层33。由于刻蚀阻挡内衬层31、牺牲内衬层32、以及牺牲间隙填充层33被去除，图7的第三牺牲开口26可以再次被暴露。所暴露的第三牺牲开口26可以成为第二垂直开口42。
半导体层20的第二侧端可以被第二垂直开口42暴露。第一内衬层29和第二内衬层30的堆叠可以保留在单元隔离层18与半导体层20之间。
随着刻蚀停止内衬层31、牺牲内衬层32、以及牺牲间隙填充层33被去除，可以在第一层间电介质层15与第二层间电介质层17之间形成焊盘型凹陷部43。焊盘型凹陷部43可以从第二垂直开口42延伸。焊盘型凹陷部43可以使垂直导电线41的底部暴露。
参考图16，可以形成填充焊盘型凹陷部43的电介质焊盘44。电介质焊盘44可以包括氧化硅。电介质焊盘44可以不填充第二垂直开口42。
参考图17，可以通过第二垂直开口42使第一内衬层29和第二内衬层30水平地凹陷。随后，可以对半导体层20进行切割，并且因此可以形成切割的半导体层20′。在下文中，切割的半导体层20′将被简称为水平层20′。水平层20′可以对应于本发明的上述实施例中描述的水平层ACT。
如上所示，作为第一内衬层29和第二内衬层30的凹陷工艺以及半导体层20的切割工艺的结果，可以形成宽开口45和水平层20′。第一水平导电线38和第二水平导电线39可以被设置成：水平层20′介于第一水平导电线38与第二水平导电线39之间。第一内衬层29和第二内衬层30可以保留在宽开口45与第一水平导电线38和第二水平导电线39之间。
参考图18，可以在宽开口45中形成数据储存元件的第一电极46。第一电极46可以耦接至水平层20′。为了形成第一电极46，可以进行沉积导电材料以及执行回蚀工艺的过程。第一电极46可以包括氮化钛。第一电极46可以具有水平地定向的筒形状。第一电极46可以独立地形成在每个宽开口45内。
参考图19，可以在第一电极46之上顺序地形成电介质层47和第二电极48。形成第二电极48可以包括：在电介质层47之上沉积导电层以填充宽开口45和第二垂直开口42，以及对导电层进行平坦化直至最上面的单元隔离层18被暴露。在用于形成第二电极48的平坦化工艺期间，可以将在最上面的单元隔离层18之上的刻蚀停止内衬层31、牺牲内衬层32、以及硬掩模图案34去除。
图20A是示出根据本发明的另一个实施例的半导体器件的示意性平面图。图20B是沿图20A所示的线A-A′截取的示意性横截面图。图20C是沿图20A所示的线B-B′截取的示意性横截面图。图20A的半导体器件200可以类似于图1的半导体器件100。
参考图20A至图20C，半导体器件200可以包括单元阵列区CAR、接触区CTR、以及单元阵列边缘区CARE。在单元阵列区CAR中，可以设置如图1所示的存储单元阵列和存储单元。例如，可以在单元阵列区CAR中设置垂直导电线BL、数据储存元件CAP、水平层ACT、以及多个水平导电线堆叠WLS11和WLS12。可以在接触区CTR中设置存储单元阵列的接触部分。
水平导电线堆叠WLS11和WLS12中的每一个可以包括多个水平导电线DWL1和DWL2。水平导电线堆叠WLS11至WLS12中的每一个可以包括：垂直堆叠部分VS，其设置在单元阵列区CAR中；以及焊盘堆叠部分WLE12和WLE12，它们从垂直堆叠部分VS延伸并设置在接触区CTR中，如图20B所示。
例如，水平导电线堆叠WLS11至WLS12可以分别包括焊盘堆叠部分WLE11至WLE12。焊盘堆叠部分WLE11至WLE12中的每一个可以具有台阶形状(如图20B中针对焊盘堆叠部分WLE12所示)，并且台阶形状可以被限定在接触区CTR中。
水平导电线堆叠WLS11至WLS12中的每一个可以包括水平导电线DWL1和DWL2，并且水平导电线DWL1和DWL2中的每一个可以具有双结构。水平导电线DWL1和DWL2中的每一个可以包括第一水平导电线WL1和第二水平导电线WL2。多个水平层ACT可以设置在单元阵列区CAR中的水平导电线堆叠WLS11至WLS12的第一水平导电线WL1与第二水平导电线WL2之间。
水平导电线堆叠WLS11至WLS12的焊盘堆叠部分WLE11和WLE12中的每一个可以包括第一水平导电线WL1、第二水平导电线WL2以及接触焊盘WLP，接触焊盘WLP位于第一水平导电线WL1与第二水平导电线WL2之间。第一水平导电线WL1和第二水平导电线WL2可以通过接触焊盘WLP彼此电连接。
在单元阵列边缘区CARE(如图20B所示)中，可以设置第一水平导电线WL1、第二水平导电线WL2、以及在第一水平导电线WL1与第二水平导电线WL2之间的接触焊盘WLP。在单元阵列边缘区CARE中可以不设置水平层ACT。
半导体器件200还可以包括分离狭缝WSM以及大狭缝LSL11和LSL12(如图20C所示)。分离狭缝WSM以及大狭缝LSL11和LSL12可以在第三方向D3上延伸。焊盘堆叠部分WLE11至WLE12可以沿第二方向D2设置在大狭缝LSL11和LSL12之间。例如，分离狭缝WSM可以设置在第一焊盘堆叠部分WLE11与第二焊盘堆叠部分WLE12之间。第一焊盘堆叠部分WLE11可以设置在第一大狭缝LSL11与分离狭缝WSM之间，并且第二焊盘堆叠部分WLE12可以设置在第二大狭缝LSL12与分离狭缝WSM之间。
半导体器件200还可以包括小狭缝SSL。小狭缝SSL可以在第一方向D1上垂直地延伸。小狭缝SSL可以接触分离狭缝WSM。
大狭缝LSL11至LSL12和小狭缝SSL可以被称为支撑件。大狭缝LSL11至LSL12和小狭缝SSL可以由电介质材料形成。
半导体器件200还可以包括多个隔离结构。隔离结构可以包括第一垂直隔离层MVL1、MVL2和MVL3以及第二垂直隔离层VL1和VL2。可以在单元阵列边缘区CARE中形成多个第一垂直隔离层MVL1、MVL2和MVL3。第一垂直隔离层MVL1、MVL2和MVL3中的每一个可以包括突出部。可以在单元阵列区CAR中形成多个第二垂直隔离层VL1和VL2。第一垂直隔离层MVL1、MVL2和MVL3的突出部可以朝向接触区CTR突出。第二垂直隔离层VL1和VL2可以被称为主垂直隔离层，并且第一垂直隔离层MVL1、MVL2和MVL3可以被称为附加垂直隔离层(即，其为形成在分离狭缝WSM与垂直隔离层VL1和VL2之间的附加垂直隔离层)。
第一垂直隔离层MVL1、MVL2和MVL3以及第二垂直隔离层VL1和VL2可以支撑水平导电线堆叠WLS11至WLS12。第二垂直隔离层VL1和VL2以及第一垂直隔离层MVL1、MVL2和MVL3可以包括电介质材料。第一垂直隔离层MVL1、MVL2和MVL3可以接触焊盘堆叠部分WLE11和WLE12。
从俯视图的视角，第一垂直隔离层MVL1、MVL2和MVL3以及大狭缝LSL11至LSL12可以在单元阵列边缘区CARE中交叠。例如，大狭缝LSL11至LSL12的端部可以与第一垂直隔离层MVL1、MVL2和MVL3的突出部垂直地交叠。第一垂直隔离层MVL1、MVL2和MVL3的横截面可以具有“a”形状或“”形状。在图20A中示出MVL1、MVL2和MVL3的“/>”形状。
图21是示出根据本发明的另一个实施例的半导体器件300的示意性平面图。图21是示出图20A所示的分离狭缝WSM和隔离结构的示例的平面图。
参考图21，半导体器件300可以包括单元阵列区CAR、接触区CTR、以及单元阵列边缘区CARE。第一垂直隔离层MVL2可以设置在单元阵列边缘区CARE中，并且第二垂直隔离层VL1可以设置在单元阵列区CAR中。分离狭缝WSM可以设置在接触区CTR中。
分离狭缝WSM可以包括：第一氮化硅间隔件SP2的单间隔件结构。单元阵列边缘区CARE的第一垂直隔离层MVL2和单元阵列区CAR的第二垂直隔离层VL1可以单独地具有氧化硅间隔件SP1和第二氮化硅间隔件SP3的双间隔件结构。分离狭缝WSM以及第一垂直隔离层MVL2和第二垂直隔离层VL1中的每一个还可以包括氧化硅间隙填充层SPG。在单元阵列边缘区CARE中，分离狭缝WSM和第一垂直隔离层MVL2可以部分地交叠。
如图20A所示的第一垂直隔离层MVL1、MVL2和MVL3以及第二垂直隔离层VL1和VL2可以单独地包括氧化硅间隔件SP1和第二氮化硅间隔件SP3的双间隔件结构。
参考图20A至图21，通过在单元阵列区CAR和接触区CTR中形成不同材料的间隔件结构，可以防止单元对单元的桥接，并且可以防止与分离狭缝WSM相邻设置的焊盘堆叠部分WLE11和WLE12的损失。
图22至图27示出根据本发明的另一个实施例的用于制造半导体器件的方法的示例。图22至图27示出了形成图5所示的牺牲垂直结构23的另一个实施例。可以在图21所示的单元阵列区CAR和接触区CTR中同时执行图22至图27的工艺。单元阵列区CAR可以是第一区，并且接触区CTR可以是第二区。
参考图3、图4和图22，可以在接触区CTR中形成小狭缝SSL。小狭缝SSL可以包括电介质材料。参考图20A，还可以在小狭缝SSL周围形成大狭缝LSL11和LSL12。
随后，可以在单元阵列区CAR的堆叠体SB中形成牺牲开口22。返回参考图3和图22，堆叠体SB可以包括单元隔离层18、第一牺牲层19、半导体层20、以及第二牺牲层21(如图24所示)。
随后，可以对接触区CTR的堆叠体SB进行刻蚀，以在小狭缝SSL之间形成线隔离沟槽53。
可以在牺牲开口22和线隔离沟槽WSL之上形成氧化硅层51。
可以在单元阵列区CAR和接触区CTR中同时形成氧化硅层51。
参考图23，可以在氧化硅层51之上形成非晶碳掩模图案52。非晶碳掩模图案52可以使接触区CTR中的氧化硅层51的一部分暴露。非晶碳掩模图案52可以覆盖单元阵列区CAR的整个上部。
参考图24，可以从接触区CTR去除氧化硅层51的暴露部分。结果，线隔离沟槽53可以在小狭缝SSL之间再次被暴露。
参考图25，可以去除非晶碳掩模图案52。结果，线隔离沟槽53可以在接触区CTR中被暴露，并且牺牲开口22可以在单元阵列区CAR中再次被暴露。
参考图26，可以在氧化硅层51之上形成氮化硅层54。可以在单元阵列区CAR和接触区CTR中同时形成氮化硅层54。氮化硅层54可以覆盖线隔离沟槽53的表面。可以在线隔离沟槽53内部形成氮化硅层54的单间隔件结构，以及可以在牺牲开口22内部形成氧化硅层51和氮化硅层54的双间隔件结构。
参考图27，可以在氮化硅层54之上形成填充牺牲开口22的氧化硅间隙填充层55。氧化硅间隙填充层55可以在氮化硅层54之上填充线隔离沟槽53。随后，氧化硅间隙填充层55可以被平坦化以使氮化硅层54的表面暴露。
可以在单元阵列区CAR中形成牺牲垂直结构23。牺牲垂直结构23可以包括氧化硅层51、氮化硅层54、以及氧化硅间隙填充层55。可以在接触区CTR中形成包括氮化硅层54和氧化硅间隙填充层55的分离狭缝。形成在接触区CTR中的氮化硅层54和氧化硅间隙填充层55可以形成图20A和图21所示的分离狭缝WSM。
如上所述，可以在单元阵列区CAR中形成氧化硅层51和氮化硅层54的双间隔件结构，并且可以在接触区CTR中形成氮化硅层54的单间隔件结构。
随后，如图11至图13所示，在将牺牲垂直结构23去除之后，第一牺牲层19和第二牺牲层21可以由水平导电线38和39来代替。例如，第一牺牲层19和第二牺牲层21可以由单元阵列区CAR和接触区CTR中的水平导电线38和39来代替。在接触区CTR中，可以去除半导体层20，并且接触焊盘可以填充半导体层20被从其中去除的空间。接触焊盘可以将水平导电线38和39彼此耦接。
图28A至图34B示出根据本发明的另一个实施例的用于制造半导体器件的方法的示例。图28A至图34A是平面图，而图28B至图34B是沿图28A至图34A的线A-A′截取的横截面图。图28A至图34B的方法可以类似于图22至图27中所示的方法。
参考图28A和图28B，可以在其中限定了单元阵列区CAR、接触区CTR以及单元阵列边缘区CARE的衬底11之上形成堆叠体SB。堆叠体SB可以包括单元隔离层18、第一牺牲层19、半导体层20、以及第二牺牲层21。单元隔离层18可以包括氧化硅，并且第一牺牲层19和第二牺牲层21可以包括氮化硅。半导体层20可以包括多晶硅或单晶硅。堆叠体SB可以包括多个ONSN(氧化物-氮化物-硅-氮化物-氧化物)堆叠。堆叠体SB可以通过用ONSN(氧化物-氮化物-硅-氮化物-氧化物)堆叠替换SiGe/Si堆叠(例如硅锗层/第一硅层/硅锗层/第二硅层/硅锗层(SiGe/Si/SiGe/Si/SiGe)堆叠)来形成。用ONSN堆叠替换SiGe/Si堆叠的方法可以包括：用氧化硅和氮化硅的堆叠替换硅锗层和第一硅层，并且形成薄的第二硅层。
随后，可以在堆叠体SB中形成多个隔离层ISO1和ISO2。形成隔离层ISO1和ISO2可以包括：通过对堆叠体SB进行刻蚀形成多个隔离开口；在隔离开口之上顺序地形成第一氧化硅层61、氮化硅层62以及第二氧化硅层63；以及使第一氧化硅层61、氮化硅层62以及第二氧化硅层63平坦化。第二氧化硅层63可以在氮化硅层62之上填充隔离开口。隔离层ISO1和ISO2可以包括第一隔离层ISO1和第二隔离层ISO2。可以在单元阵列区CAR中形成第一隔离层ISO1，并且可以在单元阵列边缘区CARE中形成第二隔离层ISO2。第一隔离层ISO1可以对应于图20A的第二垂直隔离层VL1和VL2。第二隔离层ISO2可以对应于图20A的第一垂直隔离层MVL1、MVL2和MVL3。从俯视图的视角，第二隔离层ISO2可以包括突出部。
第一隔离层ISO1和第二隔离层ISO2中的每一个可以包括第一氧化硅层61、氮化硅层62以及第二氧化硅层63。
第一隔离层ISO1和第二隔离层ISO2的底表面可以延伸到衬底11中。
参考图29A和图29B，可以在单元阵列区CAR中形成多个牺牲开口64。牺牲开口64可以对应于图4中所示的第一牺牲开口22和第二牺牲开口22′。
为了形成多个牺牲开口64，可以对第一隔离层ISO1之间的堆叠体SB进行刻蚀。在对堆叠体SB进行刻蚀的同时，可以对第一隔离层ISO1的第一氧化硅层61的一部分进行刻蚀。因此，牺牲开口64的一些侧壁可以由氮化硅层62限定。
牺牲开口64的底表面可以延伸到衬底11中。
根据本发明的另一个实施例，在形成牺牲开口64之后，可以执行用ONSN堆叠替换堆叠体SB的SiGe/Si堆叠的工艺。
第一隔离层ISO1和第二隔离层ISO2的第一氧化硅层61可以与牺牲开口64的一些侧壁交叠。换言之，可以通过对第一氧化硅层61进行刻蚀来限定牺牲开口64的一些侧壁。
参考图30A和图30B，可以在接触区CTR中形成线隔离沟槽65。为了形成线隔离沟槽65，可以在接触区CTR中对堆叠体SB进行刻蚀。线隔离沟槽65的第一侧端可以穿过第二隔离层ISO2的一部分(如图30B所示)。相应地，在形成线隔离沟槽65的同时，可以对第二隔离层ISO2的第一氧化硅层61的一部分、氮化硅层62的一部分以及第二氧化硅层63的一部分进行刻蚀。线隔离沟槽65的底表面可以延伸到衬底11中。
参考图31A和图31B，可以在线隔离沟槽65和牺牲开口64之上形成氧化硅间隔件层66。可以在线隔离沟槽65的侧壁和牺牲开口64的侧壁上共形地形成氧化硅间隔件层66。氧化硅间隔件层66可以对应于图22中所示的氧化硅层51。
参考图32A和图32B，可以形成非晶碳掩模图案67。非晶碳掩模图案67可以对应于图23所示的非晶碳掩模图案52。非晶碳掩模图案67可以覆盖单元阵列区CAR和单元阵列边缘区CARE，并且可以使接触区CTR暴露。
随后，可以通过使用非晶碳掩模图案67作为刻蚀阻障来对氧化硅间隔件层66的一部分进行刻蚀。例如，可以通过使用非晶碳掩模图案67来对接触区CTR中的氧化硅间隔件层66进行刻蚀。在接触区CTR中，氧化硅间隔件层66可以不保留在线隔离沟槽65中。氧化硅间隔件层66可以保留在单元阵列区CAR中。氧化硅间隔件层66可以接触第一隔离层ISO1的氮化硅层62的一部分。
参考图33A和图33B，在将非晶碳掩模图案67去除之后，可以形成氮化硅间隔件层68。可以在牺牲开口64和线隔离沟槽65之上形成氮化硅间隔件层68。可以在牺牲开口64中的氧化硅间隔件层66之上形成氮化硅间隔件层68。可以形成在线隔离沟槽65的侧壁和底表面上形成氮化硅间隔件层68。
根据以上描述，可以在线隔离沟槽65中形成氮化硅间隔件层68的单间隔件结构，以及在牺牲开口64中形成氧化硅间隔件层66和氮化硅间隔件层68的双间隔件结构。
由于氧化硅间隔件层66已经形成在单元阵列区CAR中，因此可以防止第一隔离层ISO1和第二隔离层ISO2的氮化硅层62和氮化硅间隔件层68彼此接触。
参考图34A和图34B，可以在氮化硅间隔件层68之上形成氧化硅间隙填充层69。氧化硅间隙填充层69能够在氮化硅间隔件层68之上填充牺牲开口64和线隔离沟槽65。形成在单元阵列区CAR中的氧化硅间隔件层66、氮化硅间隔件层68以及氧化硅间隙填充层69可以对应于图5所示的牺牲垂直结构23。设置在线隔离沟槽65中的氮化硅间隔件层68和氧化硅间隙填充层69可以形成“隔离狭缝”。
为了形成如图20A所示的水平层ACT，可以执行半导体层20的分离工艺。在图34A所示的第一隔离层ISO1和第二隔离层ISO2被去除之后，可以执行半导体层20的分离工艺。在半导体层20的分离工艺之后，可以再次形成第一隔离层ISO1和第二隔离层ISO2。再次填充的第一隔离层ISO1和第二隔离层ISO2可以包括：氧化硅层61、氮化硅层62以及氧化硅层63的堆叠。根据本发明的另一个实施例，再次填充的第一隔离层ISO1和第二隔离层ISO2可以包括例如氧化硅层、氮化硅层、硅碳氧化物(SiCO)、或它们的组合。
去除用于半导体层20的隔离工艺的第一隔离层ISO1和第二隔离层ISO2的工艺可以包括：通过使用氮化硅层62作为阻障而对第二氧化硅层63进行刻蚀，通过使用第一氧化硅层61作为阻障而去除氮化硅层62，以及去除第一氧化硅层61。在去除氮化硅层62的同时，氧化硅间隔件层66可以防止氮化硅间隔件层68的损失。虽然将第一氧化硅层61去除之后，氧化硅间隔件层66可能会消失，但氮化硅间隔件层68没有被去除。由于通过氮化硅间隔件层68抑制氧化硅间隙填充层69的损失，因此可以在形成如图11所示的第一垂直开口35的工艺中防止未打开状态。
在半导体层20的隔离工艺之后，可以执行如图6至图19所示的一系列工艺。
形成如图20B所示的接触焊盘WLP的工艺可以包括：形成水平导电线DWL，从接触区CTR去除水平层ACT，用接触焊盘WLP填充水平层ACT被从其中去除的空间。从接触区CTR去除水平层ACT的工艺可以包括：去除填充接触区CTR中的线隔离沟槽65的氮化硅间隔件层68和氧化硅间隙填充层69，以及通过线隔离沟槽65去除水平层ACT。在形成接触焊盘WLP之后，可以用氮化硅间隔件层68和氧化硅间隙填充层69再次填充线隔离沟槽65。
根据本发明的一个实施例，可以通过在单元阵列区和接触区中形成不同材料的间隔件来防止单元对单元的桥接。
根据本发明的一个实施例，可以实现具有改进的电特性和可靠性的三维半导体器件。
虽然本发明已针对本特定实施例进行了描述，但对于本领域技术人员而言显而易见的是，在不脱离中发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (12)

1.一种用于制造半导体器件的方法，包括：
在衬底之上形成堆叠体；
在所述堆叠体的第一区中形成包括双间隔件的牺牲垂直结构；
在所述堆叠体的第二区中形成包括单间隔件的分离狭缝，以与所述牺牲垂直结构间隔开；
通过去除所述牺牲垂直结构，在所述堆叠体的所述第一区中形成垂直开口；以及
形成填充所述垂直开口的垂直导电线。
2.如权利要求1所述的方法，其中，所述双间隔件包括氧化硅间隔件和第一氮化硅间隔件。
3.如权利要求2所述的方法，其中，所述单间隔件包括第二氮化硅间隔件。
4.如权利要求1所述的方法，其中，所述堆叠体包括：电介质层、半导体层、或它们的组合。
5.如权利要求1所述的方法，其中，所述堆叠体以氧化硅、第一氮化硅、半导体层以及第二氮化硅的顺序被堆叠。
6.一种用于制造半导体器件的方法，包括：
在衬底之上形成堆叠体；
在所述堆叠体的第一区中形成第一开口；
在所述堆叠体的第二区中形成第二开口；
在所述第一开口和所述第二开口之上形成第一间隔件；
从所述第二区中的所述第二开口去除所述第一间隔件，以在所述第一区中留下所述第一间隔件；
在所述第一间隔件和所述第二开口之上形成第二间隔件；以及
在所述第二间隔件之上形成填充所述第一开口和所述第二开口的间隙填充层。
7.如权利要求6所述的方法，其中，在所述第一区中形成所述第一间隔件和所述第二间隔件的双间隔件结构，以及
在所述第二区中形成所述第二间隔件的单间隔件结构。
8.如权利要求6所述的方法，其中，所述第一间隔件包括氧化硅，并且所述第二间隔件包括氮化硅。
9.如权利要求6所述的方法，还包括：
通过从所述第一区去除所述间隙填充层、所述第二间隔件以及所述第一间隔件，在所述堆叠体的所述第一区中形成垂直开口；以及
形成填充所述垂直开口的垂直导电线。
10.如权利要求6所述的方法，其中，所述堆叠体包括：电介质层、半导体层、或它们的组合。
11.如权利要求6所述的方法，其中，所述堆叠体以氧化硅、第一氮化硅、半导体层以及第二氮化硅的顺序被堆叠。
12.如权利要求11所述的方法，还包括：
用水平导电线替换所述第一氮化硅和所述第二氮化硅中的每一者。
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