CN109755243B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，该半导体元件包含有一基底，该基底内定义有一存储区域以及一周边区域，该周边区包含有至少一晶体管，该存储区域内包含有多个存储单元，各该存储单元至少包含有一栅极结构以及一电容结构，一掩模层，位于该存储区域内的该电容结构上，以及一介电层，位于该周边区的该基底上，其中该介电层的一顶面与该掩模层的一顶面切齐。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件，尤其是涉及一种解决半导体元件的周边区的介电层在平坦化过程中产生凹陷，且提高半导体元件良率的方法。
背景技术
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。
其中，电容位于存储区内，而存储区的旁边存在有周边区，周边区内包含有其他晶体管元件以及接触结构等。一般而言，位于存储区内的电容有较大的高度，如此具有较好的存储电荷效能，但存储区与相邻的周边区交界处，因为受力不均或电容的高度落差等原因，可能会影响位于周边区内所形成的介电层以及接触结构的品质。
发明内容
本发明提供一种半导体元件，包含有一基底，该基底内定义有一存储区域以及一周边区域，该周边区包含有至少一晶体管，该存储区域内包含有多个存储单元，各该存储单元至少包含有一栅极结构以及一电容结构，一掩模层，位于该存储区域内的该电容结构上，以及一介电层，位于该周边区的该基底上，其中该介电层的一顶面与该掩模层的一顶面切齐。
本发明提供一种半导体元件的制作方法，包含有：首先，提供一基底，该基底内定义有一存储区域以及一周边区域，该周边区包含有至少一晶体管，该存储区域内包含有多个存储单元，各该存储单元至少包含有一栅极结构以及一电容结构，接着形成一掩模层，位于该存储区域内的该电容结构上以及该周边区域内的该晶体管上，然后形成一第一介电层于该掩模层上，接下来进行一第一平坦化步骤，移除部分该第一介电层，并形成一凹陷表面于该周边区域的该第一介电层顶部，覆盖一第二介电层于该存储区域以及该周边区内，以及进行一第二平坦化步骤，移除部分该第二介电层。
本发明的特征在于，由于周边区内的介电层厚度较大且周边区内的元件密度较小，因此容易在进行平坦化步骤过程中，在介电层顶面形成凹陷。因此本发明重新形成另一介电层，材质较佳与原先介电层相同，以填补上述凹陷区域，如此一来可以提高后续其他元件，例如接触结构的良率。
附图说明
图1、图2、图3、图4、图5与图6为本发明第一优选实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图；
图4A为本发明另一优选实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图。
主要元件符号说明
10动态随机存取存储器
100基底
102存储区域(记忆体区域)
104周边区
105存储单元
106第一晶体管
106a埋藏式栅极
106b源/漏极
108电容
108a下电极
108b绝缘层
108c上电极
110第二晶体管
112介电层
114接触结构
116浅沟隔离
120介电层
120’介电层
120a凹陷顶面
120b顶面
124底部夹角
130掩模层
130a顶面
140接触结构
P1蚀刻步骤
P2平坦化步骤
P3平坦化步骤
T1顶面
T2顶面
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1至图6，其绘示本发明第一优选实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图。如图1所示，提供一动态随机存取存储器10，动态随机存取存储器10包含一基底100，基底100上至少定义有一存储区域102与一周边区104。存储区域102内形成有多个第一晶体管106以及多个电容108。而周边区104内也包含有多个第二晶体管110。其中，存储区域102内的第一晶体管106例如包含埋藏式栅极(buried word line)106a以及其源/漏极106b位于基底100内，电容108则包含有下电极108a、绝缘层108b以及上电极108c，另外，在一些实施例中，上电极108c上方还可能包含有掩模结构(图未示)，不过掩模结构通常仅覆盖于电容108的顶部以及侧壁，而不会覆盖至周边区104内。每一个第一晶体管106以及每一个电容108分别组成一存储单元105。在电容108以及晶体管106之间，可包含有单层或多层的介电层112以及接触结构114，接触结构114连接第一晶体管106的源/漏极106b以及电容108。
本实施例中，在存储区域102和周边区104内，更全面性形成一掩模层130，至少覆盖于电容108的上电极108c上，以及存储区域102和周边区104之间的底部夹角124。掩模层130较佳以原子层沉积(atomic layer deposition，ALD)的方式形成，材质例如为氮化硅，但不限于此。掩模层130的作用在于当作后续平坦化步骤的停止层，将会在后续步骤中继续描述。
除此之外，在存储区域102以及周边区104的基底内，还包含有至少一个浅沟隔离116。另外，此处动态随机存取存储器10可能还包含其他常见元件，例如位线、接触蚀刻停止层等。但为简化附图而未绘出。
如图2所示，进行一蚀刻步骤P1，以移除位于周边区104内的掩模层130，并且曝露出周边区104内的第二晶体管110。值得注意的是，在本发明的其他实施例中，周边区104内的掩模层130可以不被移除并且被保留于周边区104内。在后续步骤中，形成接触结构贯穿周边区104内的掩模层130，并且与第二晶体管110电连接，也属于本发明的涵盖范围内。换句话说，图2所示的步骤可以被省略。
接着请参考图3，在已经形成掩模层130之后，在基底100上全面性形成介电层120。介电层120的材质例如为氧化硅或四乙氧基硅烷(tetraethyl orthosilicate，TEOS)，并且覆盖电容108与掩模层130，以及周边区104内的第二晶体管110(在一些实施例中，若图2所述的步骤被省略，则介电层120覆盖于周边区104内的掩模层130上)。值得注意的是，由于电容108的高度较大(通常超过1.5微米)，因此介电层120为了完全覆盖电容108，其厚度也必须要大于电容的高度108。举例来说，本实施例中的介电层20厚度约为1.9微米，但不限于此。因此，介电层120位于周边区104的一顶面T1高于存储区域102内的掩模层130的顶面T2。
如图4所示，以存储区域102内的掩模层130当作停止层，进行一平坦化步骤P2，移除存储区域102以及周边区104内的介电层120，直到存储区域102内的掩模层130顶面被曝露。值得注意的是，平坦化步骤P2例如化学机械研磨(CMP)，在平坦化步骤P2进行后，由于周边区104的面积较大，且并不存在有掩模层130当作停止层，因此可能周边区104内的介电层120会产生凹陷(dishing)现象。换句话说，当平坦化步骤P2已经停止于存储区域102内的掩模层130顶端时，位于周边区104内的介电层120仍会被部分蚀刻，导致周边区104内的介电层120形成一凹陷顶面120a。
在本发明的其他实施例中，如图4A所示，其绘示本发明另外一优选实施例接续图4的步骤所继续进行的半导体元件示意图。在继续进行后续步骤之前，可以先额外进行一蚀刻步骤，移除存储区域102内的掩模层130。因此在该实施例中，电容108的上电极108c会被曝露。此实施例也属于本发明的涵盖范围内。不过此步骤并非本发明的必要步骤，也就是说此步骤可以被省略。在后续段落终将以图4所述的结构继续进行描述。
上述周边区104内的介电层120包含凹陷顶面120a，将会影响到后续半导体元件的良率，例如会影响到后续形成于周边区104内的介电层120中的接触结构等。为了解决上述问题，在本发明的第一实施例中，如图5所示，进行平坦化步骤P2之后，再次形成一介电层120’，覆盖原先的介电层120以及存储区域102内的掩模层130顶端。较佳而言，介电层120’的材质与介电层120相同，例如为氧化硅或四乙氧基硅烷(tetraethyl orthosilicate，TEOS)，其厚度较佳小于原先形成介电层120的厚度的一半，以本实施例来说，介电层120’的厚度小于9500埃，但不限于此。
如图6所示，再次进行一平坦化步骤P3，移除多余的介电层120’，直到曝露出掩模层130的顶面为止(或是在其他实施例中，若掩模层130已经先被移除，则曝露出上电极108c的顶面)。此时，存储区域102内的掩模层130顶面130a将会与介电层120’的顶面120b切齐。后续可继续形成接触结构140于介电层120’与介电层120中。接触结构140包含例如钨等导电性良好的材质，与第二晶体管110电连接，且接触结构140的顶面与介电层120’的顶面120b切齐，同样也与掩模层130的顶面130a切齐。此方法为本领域的技术人员所熟知，在此不多加赘述。
本发明的特征在于，由于周边区内的介电层厚度较大且周边区内的元件密度较小，因此容易在进行平坦化步骤过程中，在介电层顶面形成凹陷。因此本发明重新形成另一介电层，材质较佳与原先介电层相同，以填补上述凹陷区域，如此一来可以提高后续其他元件，例如接触结构的良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (11)

1.一种半导体元件的制作方法，包含有：
提供一基底，该基底内定义有一存储区域以及一周边区域，该周边区包含有至少一晶体管，该存储区域内包含有多个存储单元，各该存储单元至少包含有一栅极结构以及一电容结构；
形成一掩模层，位于该存储区域内的该电容结构上以及该周边区域内的该晶体管上；
形成一第一介电层于该掩模层上；
进行一第一平坦化步骤，移除部分该第一介电层，并形成一凹陷表面于该周边区域的该第一介电层顶部；
覆盖一第二介电层于该存储区域以及该周边区内；以及
进行一第二平坦化步骤，移除部分该第二介电层,
其中在形成该第一介电层之前，该制作方法还包括：
进行一蚀刻步骤，移除部分该周边区域内的该掩模层。
2.如权利要求1所述的制作方法，其中该第一介电层与该第二介电层材质相同。
3.如权利要求1所述的制作方法，其中该第一介电层的一覆盖厚度大于该第二介电层的一覆盖厚度的两倍以上。
4.如权利要求3所述的制作方法，其中该第一介电层的覆盖厚度大于15000埃。
5.如权利要求1所述的制作方法，其中该第一平坦化步骤之后，还包含进行一蚀刻步骤，以移除该存储区域内的该掩模层。
6.如权利要求1所述的制作方法，其中该第二平坦化步骤之后，该掩模层仍位于该电容结构顶端，且该第二介电层的一顶面与该掩模层的一顶面切齐。
7.如权利要求1所述的制作方法，还包含形成至少一接触结构于该第一介电层内并与该晶体管电连接，其中该接触结构的一顶面与该掩模层的一顶面切齐。
8.如权利要求1所述的制作方法，其中该第二平坦化步骤之后，该第二介电层具有一平坦顶面。
9.如权利要求1所述的制作方法，其中该第一介电层与该第二介电层的材质包含氧化硅。
10.如权利要求1所述的制作方法，其中该掩模层的材质包含氮化硅。
11.如权利要求1所述的制作方法，其中在形成该第一介电层之后，位于该周边区域内的该第一介电层的一顶面高于该存储区域内的该电容结构的一顶面。
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