KR20210152890A - 금속-절연체-금속 커패시터 - Google Patents

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권경욱
이문영
최명균
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에스케이하이닉스 시스템아이씨 주식회사
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Abstract

본 개시의 금속-절연체-금속(MIM) 커패시터는, 반도체층 상부에 배치되는 아이솔레이션층의 제1 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제1 그룹의 금속 컨택들과, 아이솔레이션층의 제2 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 그룹의 금속 컨택들과, 제1 그룹의 금속 컨택들 및 제2 그룹의 금속 컨택들 사이에 배치되는 유전체층과, 제1 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층과, 그리고 제2 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함한다.

Description

금속-절연체-금속 커패시터{Metal-Insulator-Metal Capacitor}
본 개시의 여러 실시예들은, 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터에 관한 것으로서, 보다 상세하게는 필드 영역 내의 컨택(CIFA; Contact In Field Area) 구조를 이용한 MIM 커패시터에 관한 것이다.
커패시터는, 전계에서 전기 에너지를 저장하는 패시브(passive) 2-단자 전기 부품이다. 커패시터는, 회로에 커패시턴스를 제공하도록 디자인된 부품이다. 커패시터는, 교번 전류가 흐르도록 허용되는 동안 직류 전류를 차단하기 위한 전자 회로들에서 폭넓게 사용된다.
MIM 커패시터는, 많은 응용 분야에서 적용되고 있는 커패시터 디자인의 하나의 형태이다. 예컨대 MIM 커패시터는, RF(Radio Frequency) 회로들 내에 사용될 수 있고, 아날로그 집적 회로들에서의 여러 구성들 내에 사용될 수 있으며, 그리고 고전력 마이크로프로세서 유닛들(MPUs) 내의 디커플링 커패시턴스를 위해 사용될 수 있다. MIM 커패시터는 DRAM(Dynamic Access Random Memory) 셀들에서 유용하다. 이에 따라 열적으로 안정되고, 요구되는 커패시턴스를 가질 수 있는 MIM 커패시터를 제공할 필요가 있다.
본 출원이 해결하고자 하는 과제는, 아이솔레이션 영역에 세워진 금속 컨택들을 이용한 MIM 커패시터를 제공하는 것이다.
본 개시의 제1 실시예에 따른 MIM 커패시터는, 반도체층 상부에 배치되는 아이솔레이션층의 제1 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제1 그룹의 금속 컨택들과, 아이솔레이션층의 제2 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 그룹의 금속 컨택들과, 제1 그룹의 금속 컨택들 및 제2 그룹의 금속 컨택들 사이에 배치되는 유전체층과, 제1 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층과, 그리고 제2 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함한다.
본 개시의 제2 실시예에 따른 MIM 커패시터는, 반도체층 상부에 배치되는 아이솔레이션층의 제1 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제1 그룹의 금속 컨택들과, 아이솔레이션층의 제2 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 그룹의 금속 컨택들과, 아이솔레이션층의 제3 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제3 그룹의 금속 컨택들과, 제1 그룹의 금속 컨택들, 제2 그룹의 금속 컨택들, 및 제3 그룹의 금속 컨택들 사이에 배치되는 유전체층과, 제1 그룹의 금속 컨택들의 상부면들과, 제2 그룹의 금속 컨택들 중 최외곽에 배치되는 금속 컨택의 상부면과, 그리고 제3 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층과, 그리고 제2 그룹의 금속 컨택들 중 최외곽에 배치되는 금속 컨택을 제외한 나머지 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함한다.
본 개시의 제3 실시예에 따른 MIM 커패시터는, 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 상호 이격되도록 배치되는 금속 컨택들과, 금속 컨택들 사이에 배치되는 유전체층과, 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층과, 그리고 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함한다.
본 개시의 제4 실시예에 따른 MIM 커패시터는, 반도체층 상부에 배치되는 아이솔레이션층의 제1 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제1 그룹의 금속 컨택들과, 아이솔레이션층의 제2 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제2 그룹의 금속 컨택들과, 제1 그룹의 금속 컨택들 사이 및 제2 그룹의 금속 컨택들 사이에 배치되는 유전체층과, 제1 그룹의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 제2 그룹의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층과, 그리고 제1 그룹의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 제2 그룹의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함한다.
본 개시의 제5 실시예에 따른 MIM 커패시터는, 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 길게 연장되는 제1 도전층패턴의 양 측면에 배치되는 제1 측면 스페이서층과, 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 길게 연장되면서 제1 방향과 교차하는 제2 방향을 따라 제1 도전층패턴과 이격되는 제2 도전층 패턴의 양 측면에 배치되는 제2 측면 스페이서층과, 제1 측면 스페이서층 및 제2 측면 스페이서층 위에 배치되는 유전체층과, 제1 방향을 따라 상호 이격되도록 배치되며, 각각이 아이솔레이션층 위에서 유전체층과 제1 측면 스페이서층 및 제2 측면 스페이서층을 관통하는 복수의 금속 컨택들과, 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층과, 그리고 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함한다.
본 개시의 제6 실시예에 따른 MIM 커패시터는, 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 길게 연장되는 제1 도전층패턴의 양 측면에 배치되는 제1 측면 스페이서층과, 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 길게 연장되면서 제1 방향과 교차하는 제2 방향을 따라 제1 도전층패턴과 이격되는 제2 도전층 패턴의 양 측면에 배치되는 제2 측면 스페이서층과, 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 길게 연장되면서 제2 방향을 따라 제2 도전층패턴과 이격되는 제3 도전층 패턴의 양 측면에 배치되는 제3 측면 스페이서층과, 제1 측면 스페이서층, 상기 제2 측면 스페이서층, 및 상기 제3 측면 스페이서층 위에 배치되는 유전체층과, 제1 방향을 따라 상호 이격되도록 배치되며, 각각이 아이솔레이션층 위에서 유전체층과 제1 측면 스페이서층 및 제2 측면 스페이서층을 관통하는 제1 그룹의 금속 컨택들과, 제1 방향을 따라 상호 이격되도록 배치되며, 각각이 아이솔레이션층 위에서 유전체층과 제2 측면 스페이서층 및 제3 측면 스페이서층을 관통하는 제2 그룹의 금속 컨택들과, 제1 그룹의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 제2 그룹의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들에 접촉되도록 배치되는 제1 금속 전극층과, 그리고 제1 그룹의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 제2 그룹의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들에 접촉되도록 배치되는 제2 금속 전극층을 포함한다.
여러 실시예들에 따르면, 커패시터의 전극들을 패터닝하기 위한 별도의 마스크 공정 없이 제조할 수 있으며, 금속 컨택들의 간격을 조절함으로써 MIM 커패시터의 브레이크다운 전압과 커패시턴스를 요구하는 크기로 제공할 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다.
도 2는 도 1의 선 2-2'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 선 3-3'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 선 4-4'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 본 개시의 일 예에 따른 MIM 커패시터의 전압에 대한 커패시턴스 특성을 나타내 보인 그래프이다.
도 6은 본 개시의 일 예에 따른 MIM 커패시터의 전압에 대한 전류 특성을 나타내 보인 그래프이다.
도 7은 본 개시의 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다.
도 8은 도 7의 선 8-8'를 따라 절단하여 나타내 보인 단면도이다.
도 9는 도 7의 선 9-9'를 따라 절단하여 나타내 보인 단면도이다.
도 10은 도 7의 선 10-10'를 따라 절단하여 나타내 보인 단면도이다.
도 11은 도 7의 선 11-11'를 따라 절단하여 나타내 보인 단면도이다.
도 12는 도 7의 선 12-12'를 따라 절단하여 나타내 보인 단면도이다.
도 13은 본 개시의 또 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다.
도 14는 도 13의 선 14-14'를 따라 절단하여 나타내 보인 단면도이다.
도 15는 본 개시의 또 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다.
도 16은 도 15의 선 16-16'를 따라 절단하여 나타내 보인 단면도이다.
도 17은 도 15의 선 17-17'를 따라 절단하여 나타내 보인 단면도이다.
도 18은 본 개시의 또 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다.
도 19는 도 18의 선 19-19'를 따라 절단하여 나타내 보인 단면도이다.
도 20은 도 18의 선 20-20'를 따라 절단하여 나타내 보인 단면도이다.
도 21은 도 18의 선 21-21'를 따라 절단하여 나타내 보인 단면도이다.
도 22는 본 개시의 또 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다.
도 23은 도 22의 선 23-23'를 따라 절단하여 나타내 보인 단면도이다.
도 24는 도 22의 선 24-24'를 따라 절단하여 나타내 보인 단면도이다.
도 25는 도 22의 선 25-25'를 따라 절단하여 나타내 보인 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다. 그리고 도 2, 도 3, 및 도 4는, 각각 도 1의 선 2-2', 선 3-3', 및 선 4-4'를 따라 절단하여 나타내 보인 단면도이다. 도 1 내지 도 4를 참조하면, 본 개시의 제1 실시예에 따른 MIM 커패시터(110)는, 반도체층(102) 내의 아이솔레이션층(104) 위에 배치된다. 일 예에서 반도체층(102)은, 실리콘(Si)과 같은 반도체 물질로 이루어진 반도체 기판일 수 있다. 다른 예에서 반도체층(102)은, 반도체 물질층 내에 불순물이 도핑되어 형성되는 불순물 확산층일 수도 있다. 아이솔레이션층(104)은, 반도체층(102)의 상부 영역에 배치되는 트랜치 아이솔레이션(STI; Shallow Trench Isolation)층일 수 있다. 다른 예에서, 아이솔레이션층(104)은 반도체층(102)의 상부면 위로 돌출된 형태를 가질 수도 있다.
MIM 커패시터(110)는, 제1 그룹의 금속 컨택들(121-1, …, 121-6)과, 제2 그룹의 금속 컨택들(122-1, …, 122-6)과, 유전체층(130)과, 제1 금속 전극층(142)과, 그리고 제2 금속 전극층(144)을 포함할 수 있다. 일 예에서, 제1 그룹의 금속 컨택들(121-1, …, 121-6)의 개수 및 제2 그룹의 금속 컨택들(122-1, …, 122-6)의 개수는 동일하다. 본 예에서, 제1 그룹의 금속 컨택들(121-1, …, 121-6)의 개수 및 제2 그룹의 금속 컨택들(122-1, …, 122-6)의 개수는, 각각 6개이지만, 이는 단지 하나의 예로서 각 그룹의 금속 컨택들의 개수는 더 적거나 더 많을 수도 있다.
제1 그룹의 금속 컨택들(121-1, …, 121-6)은, 아이솔레이션층(104)의 제1 영역(104-1) 위에서 제1 방향, 즉 도면에서 세로 방향을 따라 상호 이격되도록 일렬로 배치된다. 제2 그룹의 금속 컨택들(122-1, …, 122-6)은, 아이솔레이션층(104)의 제2 영역(104-2) 위에서 제1 방향을 따라 상호 이격되도록 일렬로 배치된다. 제1 그룹의 금속 컨택들(121-1, …, 121-6) 각각의 하부면은, 아이솔레이션층(104)의 상부면에 직접 접촉된다. 제2 그룹의 금속 컨택들(122-1, …, 122-6) 각각의 하부면도 아이솔레이션층(104)의 상부면에 직접 접촉된다.
제1 그룹의 금속 컨택들(121-1, …, 121-6) 각각과 제2 그룹의 금속 컨택들(122-1, …, 122-6) 각각은, 제1 방향과 교차하는 제2 방향, 즉 도면에서 가로 방향을 따라 제1 간격(d)만큼 상호 이격되도록 배치된다. 제1 그룹의 N번(N=1, …, 6)째 금속 컨택과 제2 그룹의 N번째 금속 컨택은, 제2 방향을 따라 제1 간격(d) 만큼 상호 이격된다. 예컨대 제1 그룹의 첫번째 금속 컨택(121-1)과 제2 그룹의 첫번째 금속 컨택(122-1)은, 제2 방향을 따라 제1 간격(d)만큼 상호 이격된다. 마찬가지로 제1 그룹의 여섯번째 금속 컨택(121-6)과 제2 그룹의 여섯번째 금속 컨택(122-6)은, 제2 방향을 따라 제1 간격(d)만큼 상호 이격된다.
유전체층(130)은, 제1 그룹의 금속 컨택들(121-1, …, 121-6)의 측면들 및 제2 그룹의 금속 컨택들(122-1, …, 122-6)의 측면들을 모두 둘러싸도록 배치된다. 유전체층(130)은, 제1 방향을 따라서 제1 그룹의 금속 컨택들(121-1, …, 121-6) 사이와 제2 그룹의 금속 컨택들(122-1, …, 122-6) 사이에 배치된다. 유전체층(130)은, 제2 방향을 따라서 제1 그룹의 금속 컨택들(121-1, …, 121-6) 각각과 제2 그룹의 금속 컨택들(122-1, …, 122-6) 각각의 사이에 배치된다. 일 예에서 유전체층(130)은, 층간절연(ILD; InterLayer Dielectric)층을 구성할 수 있다. 유전체층(130)은, 실리콘 다이옥사이드(SiO2)층을 포함할 수 있다.
제1 금속 전극층(142)은, 제1 그룹의 금속 컨택들(121-1, …, 121-6) 위에 배치된다. 제1 금속 전극층(142)은, 플래너(planar) 구조를 갖는다. 제1 금속 전극층(142)은, 제1 그룹의 금속 컨택들(121-1, …, 121-6)의 상부면들과 직접 접촉된다. 제1 금속 전극층(142)에 전압이 인가되면, 제1 금속 전극층(142) 및 제1 그룹의 금속 컨택들(121-1, …, 121-6)은, MIM 커패시터(110)의 제1 전극층으로 기능한다. 제2 금속 전극층(144)은, 제2 그룹의 금속 컨택들(122-1, …, 122-6) 위에 배치된다. 제2 금속 전극층(144)은, 플래너 구조를 갖는다. 제2 금속 전극층(144)은, 제2 그룹의 금속 컨택들(122-1, …, 122-6)의 상부면들과 직접 접촉된다. 제2 금속 전극층(144)에 전압이 인가되면, 제2 금속 전극층(144) 및 제2 그룹의 금속 컨택들(122-1, …, 122-6)은, MIM 커패시터(110)의 제2 전극층으로 기능한다.
일 예에서 제1 그룹의 금속 컨택들(121-1, …, 121-6)과, 제2 그룹의 금속 컨택들(122-1, …, 122-6)과, 제1 금속 전극층(142)과, 그리고 제2 금속 전극층(144)은, 동일한 금속 물질층으로 구성될 수 있다. 일 예에서 제1 그룹의 금속 컨택들(121-1, …, 121-6)과, 제2 그룹의 금속 컨택들(122-1, …, 122-6)과, 제1 금속 전극층(142)과, 그리고 제2 금속 전극층(144)은, 구리(Cu), 알루미늄(Al), 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 다른 예에서 제1 그룹의 금속 컨택들(121-1, …, 121-6) 및 제2 그룹의 금속 컨택들(122-1, …, 122-6)을 구성하는 금속 물질과, 제1 금속 전극층(142) 및 제2 금속 전극층(144)을 구성하는 금속 물질은 서로 다를 수도 있다.
MIM 커패시터(110)의 제1 전극층은, 제1 그룹의 금속 컨택들(121-1, …, 121-6) 및 제1 금속 전극층(142)으로 구성된다. MIM 커패시터(110)의 제2 전극층은, 제2 그룹의 금속 컨택들(122-1, …, 122-6) 및 제2 금속 전극층(144)으로 구성된다. MIM 커패시터(110)의 유전체층(130)은, 층간절연층으로 구성된다. 금속 컨택들, 금속 전극층, 층간절연층은, 일반적인 반도체 소자, 예컨대 모스(MOS; Metal-Oxide-Semiconductor) 트랜지스터나 디램(DRAM) 소자의 제조 과정에서 채용되는 구조들이다. 따라서 본 예에 따른 MIM 커패시터(110)는, 그 구성물 형성을 위한 별도의 마스크 공정을 요구하지 않는다. 이와 같은 효과는, 아래의 다른 실시예에 대해서도 유사하게 적용된다.
도 5는 본 개시에 따른 MIM 커패시터의 전압에 대한 커패시턴스를 나타내 보인 그래프이다. 도 5의 그래프에서 가로축은 MIM 커패시터에 인가되는 전압 크기를 나타내고, 세로축은 MIM 커패시터의 커패시턴스 값을 나타낸다. 도 5에 나타난 바와 같이, -20V~+20V의 전압 구간에서 커패시턴스는 대략 0.7 fF/㎛2의 값을 대체로 일정하게 유지하고 있음을 알 수 있다. 즉 본 개시에 따른 MIM 커패시터는, MIM 커패시터에 적용되는 일반적인 전압 구간에서, 커패시턴스의 큰 변화 없이 안정적인 커패시턴스 특성을 나타내고 있다.
도 6은 본 개시에 따른 MIM 커패시터의 전압에 대한 전류를 나타내 보인 그래프이다. 도 6의 그래프에서 가로축은 MIM 커패시터에 인가되는 전압 크기를 나타내고, 세로축은 MIM 커패시터에 흐르는 전류 값을 나타낸다. 도 6에 나타난 바와 같이, MIM 커패시터에 흐르는 전류가 급격하게 증가하는 지점인 TOP(Take-Off Point)가 대략 60V의 전압에 해당된다는 것을 알 수 있다. 즉 본 개시에 따른 MIM 커패시터는, MIM 커패시터의 일반적인 동작 전압 구간, 예컨대 -20V~+20V의 전압 구간에서 전류가 급격하게 증가하는 현상이 발생하지 않는 안정성 특성을 나타내고 있다.
도 7은 본 개시의 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다. 그리고 도 8 내지 도 9는, 각각 도 7의 선 8-8', 선 9-9', 선 10-10', 선 11-11', 및 선 12-12'를 따라 절단하여 나타내 보인 단면도이다. 도 7 내지 도 12를 참조하면, 본 개시의 제2 실시예에 따른 MIM 커패시터(210)는, 반도체층(102) 내의 아이솔레이션층(104) 위에 배치된다. 일 예에서 반도체층(102)은, 실리콘(Si)과 같은 반도체 물질로 이루어진 반도체 기판일 수 있다. 다른 예에서 반도체층(102)은, 반도체 물질층 내에 불순물이 도핑되어 형성되는 불순물 확산층일 수도 있다. 아이솔레이션층(104)은, 반도체층(102)의 상부 영역에 배치되는 트랜치 아이솔레이션(STI)층일 수 있다. 다른 예에서, 아이솔레이션층(104)은 반도체층(102)의 상부면 위로 돌출된 형태를 가질 수도 있다.
MIM 커패시터(210)는, 제1 그룹의 금속 컨택들(221-1, …, 221-6)과, 제2 그룹의 금속 컨택들(222-1, …, 222-6)과, 제3 그룹의 금속 컨택들(223-1, …, 223-6)과, 유전체층(230)과, 제1 금속 전극층(242-1, 242-2, 242-3))과, 그리고 제2 금속 전극층(244)을 포함할 수 있다. 일 예에서, 제1 그룹의 금속 컨택들(221-1, …, 221-6)의 개수와, 제2 그룹의 금속 컨택들(222-1, …, 222-6)의 개수와, 그리고 제3 그룹의 금속 컨택들(223-1, …, 223-6)의 개수는 동일하다. 본 예에서, 제1 그룹의 금속 컨택들(221-1, …, 221-6)의 개수와, 제2 그룹의 금속 컨택들(222-1, …, 222-6)의 개수와, 그리고 제3 그룹의 금속 컨택들(223-1, …, 223-6)의 개수는, 각각 6개이지만, 이는 단지 하나의 예로서 각 그룹의 금속 컨택들의 개수는 더 적거나 더 많을 수도 있다.
제1 그룹의 금속 컨택들(221-1, …, 221-6)은, 아이솔레이션층(104)의 제1 영역(104-1) 위에서 제1 방향, 즉 도면에서 세로 방향을 따라 상호 이격되도록 일렬로 배치된다. 제2 그룹의 금속 컨택들(222-1, …, 222-6)은, 아이솔레이션층(104)의 제2 영역(104-2) 위에서 제1 방향을 따라 상호 이격되도록 일렬로 배치된다. 제3 그룹의 금속 컨택들(223-1, …, 223-6)은, 아이솔레이션층(104)의 제3 영역(104-3) 위에서 제1 방향을 따라 상호 이격되도록 일렬로 배치된다. 제1 그룹의 금속 컨택들(221-1, …, 221-6) 각각의 하부면은, 아이솔레이션층(104)의 상부면에 직접 접촉된다. 제2 그룹의 금속 컨택들(222-1, …, 222-6) 각각의 하부면도 아이솔레이션층(104)의 상부면에 직접 접촉된다. 제3 그룹의 금속 컨택들(223-1, …, 223-6) 각각의 하부면도 아이솔레이션층(104)의 상부면에 직접 접촉된다.
제1 그룹의 금속 컨택들(221-1, …, 221-6) 각각과, 제2 그룹의 금속 컨택들(222-1, …, 222-6) 각각은, 제1 방향과 교차하는 제2 방향, 즉 도면에서 가로 방향을 따라 제1 간격(d1) 만큼 상호 이격되면서 상호 대향하도록 배치된다. 제2 그룹의 금속 컨택들(222-1, …, 222-6) 각각과, 제3 그룹의 금속 컨택들(223-1, …, 223-6) 각각은, 제2 방향을 따라 제2 간격(d2) 만큼 상호 이격되면서 상호 대향하도록 배치된다. 일 예에서 제1 간격(d1)은 제2 간격(d2)과 동일할 수 있다. 제1 그룹의 N번(N=1, …, 6)째 금속 컨택과 제2 그룹의 N번째 금속 컨택은, 제2 방향을 따라 제1 간격(d1) 만큼 상호 이격된다. 제2 그룹의 N번째 금속 컨택과 제3 그룹의 N번째 금속 컨택은, 제2 방향을 따라 제2 간격(d2) 만큼 상호 이격된다. 예컨대 제1 그룹의 첫번째 금속 컨택(221-1)과, 제2 그룹의 첫번째 금속 컨택(222-1)은, 제2 방향을 따라 제1 간격(d) 만큼 상호 이격된다. 그리고 제2 그룹의 첫번째 금속 컨택(222-1)과 제3 그룹의 첫번째 금속 컨택(223-1)은, 제2 방향을 따라 제2 간격(d2)만큼 상호 이격된다.
유전체층(230)은, 제1 그룹의 금속 컨택들(221-1, …, 221-6)의 측면들, 제2 그룹의 금속 컨택들(222-1, …, 222-6)의 측면들, 및 제3 그룹의 금속 컨택들(223-1, …, 223-6)의 측면들을 모두 둘러싸도록 배치된다. 유전체층(230)은, 제1 방향을 따라서 제1 그룹의 금속 컨택들(221-1, …, 221-6) 사이와, 제2 그룹의 금속 컨택들(222-1, …, 222-6) 사이와, 그리고 제3 그룹의 금속 컨택들(223-1, …, 223-6) 사이에 배치된다. 유전체층(230)은, 제2 방향을 따라서 제1 그룹의 금속 컨택들(221-1, …, 221-6) 각각과 제2 그룹의 금속 컨택들(222-1, …, 222-6) 각각의 사이에 배치된다. 또한 유전체층(230)은, 제2 방향을 따라서 제2 그룹의 금속 컨택들(222-1, …, 222-6) 각각과 제3 그룹의 금속 컨택들(223-1, …, 223-6) 각각의 사이에 배치된다. 일 예에서 유전체층(230)은, 층간절연(ILD)층을 구성할 수 있다. 유전체층(230)은, 실리콘 다이옥사이드(SiO2)층을 포함할 수 있다.
제1 금속 전극층(242-1, 242-2, 242-3)은, 제1 그룹의 금속 컨택들(221-1, …, 221-6)과, 제3 그룹의 금속 컨택들(223-1, …, 223-6)과, 그리고 제2 그룹의 금속 컨택들(222-1, …, 222-6) 중 최외곽에 배치되는 금속 컨택(222-1) 위에 배치된다. 제1 금속 전극층(242-1, 242-2, 242-3)은, 플래너 구조를 갖는다. 제1 금속 전극층(242-1, 242-2, 242-3)은, 제1 메인 금속 전극층(242-1), 제2 메인 금속 전극층(242-2), 및 브리지 금속 전극층(242-3)을 포함할 수 있다. 제1 메인 금속 전극층(242-1)은, 제1 그룹의 금속 컨택들(221-1, …, 221-6)의 상부면들과 직접 접촉되도록 배치된다. 제2 메인 금속 전극층(242-2)은, 제2 그룹의 금속 컨택들(222-1, …, 222-6)의 상부면들과 직접 접촉되도록 배치된다. 브리지 금속 전극층(242-3)은, 제3 그룹의 금속 컨택들(223-1, …, 223-6) 중 최외곽에 배치되는 금속 컨택(223-1)의 상부면과 직접 접촉되도록 배치된다. 제1 메인 금속 전극층(242-1) 및 제2 메인 금속 전극층(242-2)은, 브리지 금속 전극층(242-3)에 의해 상호 전기적으로 결합된다.
제1 메인 금속 전극층(242-1), 제2 메인 금속 전극층(242-2), 및 브리지 금속 전극층(242-3) 중 적어도 어느 하나의 금속 전극층에 전압이 인가되면, 제1 메인 금속 전극층(242-1)과, 제2 메인 금속 전극층(242-2)과, 브리지 금속 전극층(242-3)과, 제1 그룹의 금속 컨택들(221-1, …, 221-6)과, 제2 그룹의 금속 컨택들(222-1, …, 222-6)과, 그리고 제3 그룹의 최외곽 금속 컨택(223-1)은, MIM 커패시터(210)의 제1 전극층으로 기능한다.
제2 금속 전극층(244)은, 제3 그룹의 금속 컨택들(223-1, …, 223-6) 중 최외곽에 배치되는 금속 컨택(223-1)을 제외한 나머지 금속 컨택들(223-2, …, 223-6) 위에 배치된다. 제2 금속 전극층(2144)은, 플래너 구조를 갖는다. 제2 금속 전극층(244)은, 제3 그룹의 최외곽 금속 컨택(223-1)을 제외한 제3 그룹의 나머지 금속 컨택들(223-2, …, 223-6)의 상부면들과 직접 접촉된다. 제2 금속 전극층(244)에 전압이 인가되면, 제2 금속 전극층(244)과, 제3 그룹의 최외곽 금속 컨택(223-1)을 제외한 제3 그룹의 나머지 금속 컨택들(223-2, …, 223-6)은, MIM 커패시터(210)의 제2 전극층으로 기능한다.
일 예에서 제1 그룹의 금속 컨택들(221-1, …, 221-6)과, 제2 그룹의 금속 컨택들(222-1, …, 222-6)과, 제3 그룹의 금속 컨택들(223-1, …, 223-6)과, 제1 금속 전극층(242-1, 242-2, 242-3)과, 그리고 제2 금속 전극층(244)은, 동일한 금속 물질층으로 구성될 수 있다. 일 예에서 제1 그룹의 금속 컨택들(221-1, …, 221-6)과, 제2 그룹의 금속 컨택들(222-1, …, 222-6)과, 제3 그룹의 금속 컨택들(223-1, …, 223-6)과, 제1 금속 전극층(242-1, 242-2, 242-3)과, 그리고 제2 금속 전극층(244)은, 구리(Cu), 알루미늄(Al), 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 다른 예에서 제1 그룹의 금속 컨택들(221-1, …, 221-6)과, 제2 그룹의 금속 컨택들(222-1, …, 222-6)과, 제3 그룹의 금속 컨택들(223-1, …, 223-6)과, 제1 금속 전극층(242-1, 242-2, 242-3)과, 그리고 제2 금속 전극층(244)을 구성하는 금속 물질은 서로 다를 수도 있다.
도 13은 본 개시의 또 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다. 그리고 도 14는 도 13의 선 14-14'를 따라 절단하여 나타내 보인 단면도이다. 도 13 및 도 14를 참조하면, 본 개시의 제3 실시예에 따른 MIM 커패시터(310)는, 반도체층(102) 내의 아이솔레이션층(104) 위에 배치된다. 일 예에서 반도체층(102)은, 실리콘(Si)과 같은 반도체 물질로 이루어진 반도체 기판일 수 있다. 다른 예에서 반도체층(102)은, 반도체 물질층 내에 불순물이 도핑되어 형성되는 불순물 확산층일 수도 있다. 아이솔레이션층(104)은, 반도체층(102)의 상부 영역에 배치되는 트랜치 아이솔레이션(STI)층일 수 있다. 다른 예에서, 아이솔레이션층(104)은 반도체층(102)의 상부면 위로 돌출된 형태를 가질 수도 있다.
MIM 커패시터(310)는, 복수의 금속 컨택들(320-1, …, 320-4)과, 유전체층(330)과, 제1 금속 전극층(342)과, 그리고 제2 금속 전극층(344)을 포함할 수 있다. 본 예에서, 복수의 금속 컨택들(320-1, …, 320-4)의 개수는, 4개이지만, 이는 단지 하나의 예로서 금속 컨택들의 개수는 더 적거나 더 많을 수도 있다. 복수의 금속 컨택들(320-1, …, 320-4)은, 아이솔레이션층(104) 위에서 제1 방향, 즉 도면에서 세로 방향을 따라 상호 이격되도록 일렬로 배치된다. 이에 따라 제1 방향을 따라서, 홀수번째 금속 컨택들(320-1, 320-3)과 짝수번째 금속 컨택들(320-2, 320-4)이 교대로 배치된다. 복수의 금속 컨택들(320-1, …, 320-4) 각각의 하부면은, 아이솔레이션층(104)의 상부면에 직접 접촉된다.
유전체층(330)은, 복수의 금속 컨택들(320-1, …, 320-4)의 측면들을 모두 둘러싸도록 배치된다. 유전체층(330)은, 제1 방향을 따라 복수의 금속 컨택들(320-1, …, 320-4) 사이에 배치된다. 일 예에서 유전체층(330)은, 층간절연(ILD)층을 구성할 수 있다. 유전체층(330)은, 실리콘 다이옥사이드(SiO2)층을 포함할 수 있다.
제1 금속 전극층(342)은, 복수의 금속 컨택들(320-1, …, 320-4) 중 홀수번째 금속 컨택들(320-1, 320-3) 위에 배치된다. 제1 금속 전극층(342)은, 플래너(planar) 구조를 갖는다. 제1 금속 전극층(342)은, 복수의 금속 컨택들(320-1, …, 320-4) 중 홀수번째 금속 컨택들(320-1, 320-3)의 상부면들과 직접 접촉된다. 제1 금속 전극층(342)에 전압이 인가되면, 제1 금속 전극층(342) 및 홀수번째 금속 컨택들(320-1, 320-3)은, MIM 커패시터(310)의 제1 전극층으로 기능한다. 제2 금속 전극층(344)은, 복수의 금속 컨택들(320-1, …, 320-4) 중 짝수번째 금속 컨택들(320-2, 320-4) 위에 배치된다. 제2 금속 전극층(344)은, 플래너 구조를 갖는다. 제2 금속 전극층(344)은, 복수의 금속 컨택들(320-1, …, 320-4) 중 짝수번째 금속 컨택들(320-2, 320-4)의 상부면들과 직접 접촉된다. 제2 금속 전극층(344)에 전압이 인가되면, 제2 금속 전극층(344) 및 짝수번째 금속 컨택들(320-2, 320-4)은, MIM 커패시터(310)의 제2 전극층으로 기능한다.
일 예에서 복수의 금속 컨택들(320-1, …, 320-4)과, 제1 금속 전극층(342)과, 그리고 제2 금속 전극층(344)은, 동일한 금속 물질층으로 구성될 수 있다. 일 예에서 복수의 금속 컨택들(320-1, …, 320-4)과, 제1 금속 전극층(342)과, 그리고 제2 금속 전극층(344)은, 구리(Cu), 알루미늄(Al), 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 다른 예에서 복수의 금속 컨택들(320-1, …, 320-4)을 구성하는 금속 물질과, 제1 금속 전극층(342) 및 제2 금속 전극층(344)을 구성하는 금속 물질은 서로 다를 수도 있다.
도 15는 본 개시의 또 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다. 그리고 도 16 및 도 17은, 각각 도 15의 선 16-16' 및 선 17-17'를 따라 절단하여 나타내 보인 단면도이다. 도 15 내지 도 17을 참조하면, 본 개시의 제4 실시예에 따른 MIM 커패시터(410)는, 반도체층(102) 내의 아이솔레이션층(104) 위에 배치된다. 일 예에서 반도체층(102)은, 실리콘(Si)과 같은 반도체 물질로 이루어진 반도체 기판일 수 있다. 다른 예에서 반도체층(102)은, 반도체 물질층 내에 불순물이 도핑되어 형성되는 불순물 확산층일 수도 있다. 아이솔레이션층(104)은, 반도체층(102)의 상부 영역에 배치되는 트랜치 아이솔레이션(STI)층일 수 있다. 다른 예에서, 아이솔레이션층(104)은 반도체층(102)의 상부면 위로 돌출된 형태를 가질 수도 있다.
MIM 커패시터(410)는, 복수의 제1 그룹의 금속 컨택들(421-1, …, 421-4)과, 복수의 제2 그룹의 금속 컨택들(422-1, …, 422-4)과, 유전체층(430)과, 제1 금속 전극층(442)과, 그리고 제2 금속 전극층(444)을 포함할 수 있다. 일 예에서 제1 그룹의 금속 컨택들(421-1, …, 421-4)의 개수와 제2 그룹의 금속 컨택들(422-1, …, 422-4)의 개수는 동일할 수 있다. 본 예에서, 제1 그룹의 금속 컨택들(421-1, …, 421-4)의 개수와 제2 그룹의 금속 컨택들(422-1, …, 422-4)의 개수는, 4개이지만, 이는 단지 하나의 예로서 금속 컨택들의 개수는 더 적거나 더 많을 수도 있다.
제1 그룹의 금속 컨택들(421-1, …, 421-4)은, 아이솔레이션층(104)의 제1 영역(104-1) 위에서 제1 방향, 즉 도면에서 세로 방향을 따라 상호 이격되도록 일렬로 배치된다. 이에 따라 제1 방향을 따라서, 제1 그룹의 홀수번째 금속 컨택들(421-1, 421-3)과 제1 그룹의 짝수번째 금속 컨택들(421-2, 421-4)이 교대로 배치된다. 제1 그룹의 금속 컨택들(421-1, …, 421-4) 각각의 하부면은, 아이솔레이션층(104)의 상부면에 직접 접촉된다. 제2 그룹의 금속 컨택들(422-1, …, 422-4)은, 아이솔레이션층(104)의 제2 영역(104-2) 위에서 제1 방향을 따라 상호 이격되도록 일렬로 배치된다. 이에 따라 제1 방향을 따라서, 제2 그룹의 홀수번째 금속 컨택들(422-1, 422-3)과 제2 그룹의 짝수번째 금속 컨택들(422-2, 422-4)이 교대로 배치된다. 제2 그룹의 금속 컨택들(422-1, …, 422-4) 각각의 하부면은, 아이솔레이션층(104)의 상부면에 직접 접촉된다.
제1 그룹의 홀수번째 금속 컨택들(421-1, 421-3) 각각과, 제2 그룹의 홀수번째 금속 컨택들(422-1, 422-3) 각각은, 제1 방향과 교차하는 제2 방향, 즉 도면에서 가로 방향을 따라서 상호 이격되면서 대향하도록 배치된다. 예컨대 제1 그룹의 첫번째 금속 컨택(421-1)과 제2 그룹의 첫번째 금속 컨택(422-1)은, 제2 방향을 따라 상호 이격되면서 대향하도록 배치된다. 마찬가지로 제1 그룹의 세번째 금속 컨택(421-3)과 제2 그룹의 세번째 금속 컨택(422-3)은, 제2 방향을 따라 상호 이격되면서 대향하도록 배치된다.
제1 그룹의 짝수번째 금속 컨택들(421-2, 421-4) 각각과, 제2 그룹의 짝수번째 금속 컨택들(422-2, 422-4) 각각은, 제2 방향을 따라서 상호 이격되면서 대향하도록 배치된다. 예컨대 제1 그룹의 두번째 금속 컨택(421-2)과 제2 그룹의 두번째 금속 컨택(422-2)은, 제2 방향을 따라 상호 이격되면서 대향하도록 배치된다. 마찬가지로 제1 그룹의 네번째 금속 컨택(421-4)과 제2 그룹의 네번째 금속 컨택(422-4)은, 제2 방향을 따라 상호 이격되면서 대향하도록 배치된다.
유전체층(430)은, 제1 그룹의 금속 컨택들(421-1, …, 421-4) 및 제2 그룹의 금속 컨택들(422-1, …, 422-4)의 측면들을 모두 둘러싸도록 배치된다. 유전체층(430)은, 제1 방향을 따라 제1 그룹의 금속 컨택들(421-1, …, 421-4) 사이에 배치된다. 유전체층(430)은, 제1 방향을 따라 제2 그룹의 금속 컨택들(422-1, …, 422-4) 사이에 배치된다. 그리고 유전체층(430)은, 제2 방향을 따라 제1 그룹의 금속 컨택들(421-1, …, 421-4) 각각과 제2 그룹의 금속 컨택들(422-1, …, 422-4) 각각의 사이에 배치된다. 일 예에서 유전체층(430)은, 층간절연(ILD)층을 구성할 수 있다. 유전체층(430)은, 실리콘 다이옥사이드(SiO2)층을 포함할 수 있다.
제1 금속 전극층(442)은, 제1 그룹의 홀수번째 금속 컨택들(421-1, 421-3) 및 제2 그룹의 홀수번째 금속 컨택들(422-1, 422-3) 위에 배치된다. 제1 금속 전극층(442)은, 플래너(planar) 구조를 갖는다. 제1 금속 전극층(442)은, 제1 그룹의 홀수번째 금속 컨택들(421-1, 421-3)의 상부면들과 제2 그룹의 홀수번째 금속 컨택들(422-1, 422-3)의 상부면들과 직접 접촉된다. 제1 금속 전극층(442)에 전압이 인가되면, 제1 금속 전극층(442), 제1 그룹의 홀수번째 금속 컨택들(421-1, 421-3), 및 제2 그룹의 홀수번째 금속 컨택들(422-1, 422-3)은, MIM 커패시터(410)의 제1 전극층으로 기능한다.
제2 금속 전극층(444)은, 제1 그룹의 짝수번째 금속 컨택들(421-2, 421-4) 및 제2 그룹의 짝수번째 금속 컨택들(422-2, 422-4) 위에 배치된다. 제2 금속 전극층(444)은, 플래너(planar) 구조를 갖는다. 제2 금속 전극층(444)은, 제1 그룹의 짝수번째 금속 컨택들(421-2, 421-4)의 상부면들과 제2 그룹의 짝수번째 금속 컨택들(422-2, 422-4)의 상부면들과 직접 접촉된다. 제2 금속 전극층(444)에 전압이 인가되면, 제2 금속 전극층(444), 제1 그룹의 짝수번째 금속 컨택들(421-2, 421-4), 및 제2 그룹의 짝수번째 금속 컨택들(422-2, 422-4)은, MIM 커패시터(410)의 제1 전극층으로 기능한다.
일 예에서 제1 그룹의 금속 컨택들(421-1, …, 421-4)과, 제2 그룹의 금속 컨택들(422-1, …, 422-4)과, 제1 금속 전극층(442)과, 그리고 제2 금속 전극층(444)은, 동일한 금속 물질층으로 구성될 수 있다. 일 예에서 제1 그룹의 금속 컨택들(421-1, …, 421-4)과, 제2 그룹의 금속 컨택들(422-1, …, 422-4)과, 제1 금속 전극층(442)과, 그리고 제2 금속 전극층(444)은, 구리(Cu), 알루미늄(Al), 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 다른 예에서 제1 그룹의 금속 컨택들(421-1, …, 421-4) 및 제2 그룹의 금속 컨택들(422-1, …, 422-4)을 구성하는 금속 물질과, 제1 금속 전극층(442) 및 제2 금속 전극층(444)을 구성하는 금속 물질은 서로 다를 수도 있다.
도 18은 본 개시의 또 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다. 그리고 도 19 내지 도 21은, 각각 도 18의 선 19-19', 선 20-20', 및 선 21-21'를 따라 절단하여 나타내 보인 단면도이다. 도 18 내지 도 21을 참조하면, 본 개시의 제5 실시예에 따른 MIM 커패시터(510)는, 반도체층(102) 내의 아이솔레이션층(104) 위에 배치된다. 일 예에서 반도체층(102)은, 실리콘(Si)과 같은 반도체 물질로 이루어진 반도체 기판일 수 있다. 다른 예에서 반도체층(102)은, 반도체 물질층 내에 불순물이 도핑되어 형성되는 불순물 확산층일 수도 있다. 아이솔레이션층(104)은, 반도체층(102)의 상부 영역에 배치되는 트랜치 아이솔레이션(STI)층일 수 있다. 다른 예에서, 아이솔레이션층(104)은 반도체층(102)의 상부면 위로 돌출된 형태를 가질 수도 있다.
MIM 커패시터(510)는, 복수의 금속 컨택들(520-1, …, 520-4)과, 유전체층(530)과, 제1 금속 전극층(542)과, 제2 금속 전극층(544)과, 제1 측면 스페이서층(561)과, 그리고 제2 측면 스페이서층(562)을 포함할 수 있다. 본 예에 따른 MIM 커패시터(510)는, 제1 도전층패턴(551)의 측면들에 배치되는 제1 측면 스페이서층(561)과, 제2 도전층패턴(552)의 측면들에 배치되는 제2 측면 스페이서층(562)을 포함한다는 점에서 제1 내지 제4 실시예와 다르다. 일 예에서 제1 도전층패턴(551) 및 제2 도전층패턴(552)은, 반도체층(102)의 다른 부분에 형성되는 다른 소자, 예컨대 모스 트랜지스터나 디램 소자의 게이트전극층패턴과 동일한 공정을 통해 형성될 수 있다. 일 예에서 제1 도전층패턴(551) 및 제2 도전층패턴(552)은 불순물이 도핑된 폴리실리콘층을 포함할 수 있다.
제1 도전층패턴(551)은, 아이솔레이션층(104) 위에서 제1 방향, 즉 도면에서 세로 방향을 따라 길게 연장되도록 배치될 수 있다. 제1 측면 스페이서층(561)은, 제1 도전층패턴(551)의 양 측면들 위에서 제1 도전층패턴(551)을 따라 제1 방향으로 길계 연장되도록 배치된다. 제2 도전층패턴(552)은, 아이솔레이션층(104) 위에서 제1 방향을 따라 길게 연장되도록 배치될 수 있다. 제2 측면 스페이서층(562)은, 제2 도전층패턴(552)의 양 측면들 위에서 제2 도전층패턴(552)을 따라 제1 방향으로 길게 연장되도록 배치된다. 제1 도전층패턴(551) 및 제2 도전층패턴(552)은, 제1 방향과 교차하는 제2 방향, 즉 도면에서 가로 방향을 따라서 상호 이격되도록 배치된다.
제1 측면 스페이서층(561) 및 제2 측면 스페이서층(562)은, 유전체층(530)보다 높은 유전율을 갖는 절연 물질로 구성된다. 일 예에서 제1 측면 스페이서층(561) 및 제2 측면 스페이서층(562)은 나이트라이드층을 포함할 수 있다. 제2 도전층패턴(552)과 대향하는 제1 도전층패턴(551)의 측면, 즉 도면에서 오른쪽 측면 위에 배치되는 제1 측면 스페이서층(561)과, 제1 도전층패턴(551)과 대향하는 제2 도전층패턴(552)의 측면, 즉 도면에서 왼쪽 측면 위에 배치되는 제2 측면 스페이서층(562)은, 제2 방향을 따라 상호 접촉되거나, 또는 상호 이격될 수 있다.
복수의 금속 컨택들(520-1, …, 520-4)은, 아이솔레이션층(104) 위에서 제1 방향, 즉 도면에서 세로 방향을 따라 상호 이격되도록 일렬로 배치된다. 이에 따라 제1 방향을 따라서, 홀수번째 금속 컨택들(520-1, 520-3)과 짝수번째 금속 컨택들(520-2, 520-4)이 교대로 배치된다. 복수의 금속 컨택들(520-1, …, 520-4) 각각은, 유전체층(530과, 제1 측면 스페이서층(561) 및 제2 측면 스페이서층(562)을 관통한다. 이에 따라 복수의 금속 컨택들(520-1, …, 520-4) 각각의 하부면은 아이솔레이션층(104)의 상부면에 직접 접촉된다. 복수의 금속 컨택들(520-1, …, 520-4) 각각의 측면들 중 하부는 제1 측면 스페이서층(561) 및 제2 측면 스페이서층(562)으로 둘러싸인다. 본 예에서, 복수의 금속 컨택들(520-1, …, 520-4)의 개수는, 4개이지만, 이는 단지 하나의 예로서 금속 컨택들의 개수는 더 적거나 더 많을 수도 있다.
유전체층(530)은, 제1 측면 스페이서층(561) 및 제2 측면 스페이서층(562) 위에서 복수의 금속 컨택들(520-1, …, 520-4)의 측면들을 둘러싸도록 배치된다. 유전체층(530)은, 제1 측면 스페이서층(561) 및 제2 측면 스페이서층(562)과 함께 제1 방향을 따라 복수의 금속 컨택들(520-1, …, 520-4) 사이에 배치된다. 즉 제1 방향을 따라, 복수의 금속 컨택들(520-1, …, 520-4) 사이의 하부에는 제1 측면 스페이서층(561) 및 제2 측면 스페이서층(562)이 배치되고, 복수의 금속 컨택들(520-1, …, 520-4) 사이의 상부에는 유전체층(530)이 배치된다. 일 예에서 유전체층(530)은, 층간절연(ILD)층을 구성할 수 있다. 유전체층(530)은, 실리콘 다이옥사이드(SiO2)층을 포함할 수 있다. 유전체층(530)은, 제1 측면 스페이서층(561) 및 제2 측면 스페이서층(562)과 함께, MIM 커패시터(510)의 동작시 전하를 충전하는 영역으로 작용한다.
제1 금속 전극층(542)은, 복수의 금속 컨택들(520-1, …, 520-4) 중 홀수번째 금속 컨택들(520-1, 520-3) 위에 배치된다. 제1 금속 전극층(542)은, 플래너(planar) 구조를 갖는다. 제1 금속 전극층(542)은, 복수의 금속 컨택들(520-1, …, 520-4) 중 홀수번째 금속 컨택들(520-1, 520-3)의 상부면들과 직접 접촉된다. 제1 금속 전극층(542)에 전압이 인가되면, 제1 금속 전극층(542) 및 홀수번째 금속 컨택들(520-1, 520-3)은, MIM 커패시터(510)의 제1 전극층으로 기능한다. 제2 금속 전극층(544)은, 복수의 금속 컨택들(520-1, …, 520-4) 중 짝수번째 금속 컨택들(520-2, 520-4) 위에 배치된다. 제2 금속 전극층(544)은, 플래너 구조를 갖는다. 제2 금속 전극층(544)은, 복수의 금속 컨택들(520-1, …, 520-4) 중 짝수번째 금속 컨택들(520-2, 520-4)의 상부면들과 직접 접촉된다. 제2 금속 전극층(544)에 전압이 인가되면, 제2 금속 전극층(544) 및 짝수번째 금속 컨택들(520-2, 520-4)은, MIM 커패시터(510)의 제2 전극층으로 기능한다.
일 예에서 복수의 금속 컨택들(520-1, …, 520-4)과, 제1 금속 전극층(542)과, 그리고 제2 금속 전극층(544)은, 동일한 금속 물질층으로 구성될 수 있다. 일 예에서 복수의 금속 컨택들(520-1, …, 520-4)과, 제1 금속 전극층(542)과, 그리고 제2 금속 전극층(544)은, 구리(Cu), 알루미늄(Al), 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 다른 예에서 복수의 금속 컨택들(520-1, …, 520-4)을 구성하는 금속 물질과, 제1 금속 전극층(542) 및 제2 금속 전극층(544)을 구성하는 금속 물질은 서로 다를 수도 있다.
도 22는 본 개시의 또 다른 예에 따른 MIM 커패시터의 개략적인 레이아웃도이다. 그리고 도 23 내지 도 25는, 각각 도 22의 선 23-23', 선 24-24', 및 선 25-25'를 따라 절단하여 나타내 보인 단면도이다. 도 22 내지 도 25를 참조하면, 본 개시의 제6 실시예에 따른 MIM 커패시터(610)는, 반도체층(102) 내의 아이솔레이션층(104) 위에 배치된다. 일 예에서 반도체층(102)은, 실리콘(Si)과 같은 반도체 물질로 이루어진 반도체 기판일 수 있다. 다른 예에서 반도체층(102)은, 반도체 물질층 내에 불순물이 도핑되어 형성되는 불순물 확산층일 수도 있다. 아이솔레이션층(104)은, 반도체층(102)의 상부 영역에 배치되는 트랜치 아이솔레이션(STI)층일 수 있다. 다른 예에서, 아이솔레이션층(104)은 반도체층(102)의 상부면 위로 돌출된 형태를 가질 수도 있다.
MIM 커패시터(610)는, 제1 그룹의 금속 컨택들(621-1, …, 621-4)과, 제2 그룹의 금속 컨택들(622-1, …, 621-2)과, 유전체층(630)과, 제1 금속 전극층(642)과, 제2 금속 전극층(644)과, 제1 측면 스페이서층(661)과, 제2 측면 스페이서층(662)과, 그리고 제3 측면 스페이서층(663)을 포함할 수 있다. 본 예에 따른 MIM 커패시터(610)는, 제1 도전층패턴(651)의 측면들에 배치되는 제1 측면 스페이서층(661)과, 제2 도전층패턴(652)의 측면들에 배치되는 제2 측면 스페이서층(662)과, 그리고 제3 도전층패턴(653)의 측면들에 배치되는 제3 측면 스페이서층(663)을 포함한다는 점에서 이전 실시예들과 다르다. 일 예에서 제1 도전층패턴(651), 제2 도전층패턴(652), 및 제3 도전층패턴(653)은, 반도체층(102)의 다른 부분에 형성되는 다른 소자, 예컨대 모스 트랜지스터나 디램 소자의 게이트전극층패턴과 동일한 공정을 통해 형성될 수 있다. 일 예에서 제1 도전층패턴(651), 제2 도전층패턴(652), 및 제3 도전층패턴(653)은 불순물이 도핑된 폴리실리콘층을 포함할 수 있다.
제1 도전층패턴(651)은, 아이솔레이션층(104) 위에서 제1 방향, 즉 도면에서 세로 방향을 따라 길게 연장되도록 배치될 수 있다. 제1 측면 스페이서층(661)은, 제1 도전층패턴(651)의 양 측면들 위에서 제1 도전층패턴(651)을 따라 제1 방향으로 길계 연장되도록 배치된다. 제2 도전층패턴(652)은, 아이솔레이션층(104) 위에서 제1 방향을 따라 길게 연장되도록 배치될 수 있다. 제2 측면 스페이서층(662)은, 제2 도전층패턴(652)의 양 측면들 위에서 제2 도전층패턴(652)을 따라 제1 방향으로 길게 연장되도록 배치된다. 제1 도전층패턴(651) 및 제2 도전층패턴(652)은, 제1 방향과 교차하는 제2 방향, 즉 도면에서 가로 방향을 따라서 상호 이격되도록 배치된다. 제3 도전층패턴(653)은, 아이솔레이션층(104) 위에서 제1 방향을 따라 길게 연장되도록 배치될 수 있다. 제3 측면 스페이서층(663)은, 제3 도전층패턴(653)의 양 측면들 위에서 제3 도전층패턴(653)을 따라 제1 방향으로 길게 연장되도록 배치된다. 제2 도전층패턴(652) 및 제3 도전층패턴(653)은, 제2 방향을 따라서 상호 이격되도록 배치된다.
제1 측면 스페이서층(661), 제2 측면 스페이서층(662), 및 제3 측면 스페이서층(663)은, 유전체층(630)보다 높은 유전율을 갖는 절연 물질로 구성된다. 일 예에서 제1 측면 스페이서층(661), 제2 측면 스페이서층(662), 및 제3 측면 스페이서층(663)은 나이트라이드층을 포함할 수 있다. 제2 도전층패턴(652)과 대향하는 제1 도전층패턴(651)의 측면, 즉 도면에서 오른쪽 측면 위에 배치되는 제1 측면 스페이서층(661)과, 제1 도전층패턴(651)과 대향하는 제2 도전층패턴(652)의 측면, 즉 도면에서 왼쪽 측면 위에 배치되는 제2 측면 스페이서층(662)은, 제2 방향을 따라 상호 접촉되거나, 또는 상호 이격될 수 있다. 유사하게 제3 도전층패턴(653)과 대향하는 제2 도전층패턴(652)의 측면, 즉 도면에서 오른쪽 측면 위에 배치되는 제2 측면 스페이서층(662)과, 제2 도전층패턴(652)과 대향하는 제3 도전층패턴(653)의 측면, 즉 도면에서 왼쪽 측면 위에 배치되는 제3 측면 스페이서층(663)은, 제2 방향을 따라 상호 접촉되거나, 또는 상호 이격될 수 있다.
제1 그룹의 금속 컨택들(621-1, …, 621-4)은, 아이솔레이션층(104)의 제1 영역(104-1) 위에서 제1 방향을 따라 상호 이격되도록 일렬로 배치된다. 이에 따라 제1 방향을 따라서, 제1 그룹의 홀수번째 금속 컨택들(621-1, 621-3)과 제1 그룹의 짝수번째 금속 컨택들(621-2, 621-4)이 교대로 배치된다. 제1 그룹의 금속 컨택들(621-1, …, 621-4)은 유전체층(630)과 제1 측면 스페이서층(661) 및 제2 측면 스페이서층(662)을 관통한다. 이에 따라 제1 그룹의 금속 컨택들(621-1, …, 621-4) 각각의 하부면은, 아이솔레이션층(104)의 상부면에 직접 접촉된다. 제2 그룹의 금속 컨택들(622-1, …, 622-4)은, 아이솔레이션층(104)의 제2 영역(104-2) 위에서 제1 방향을 따라 상호 이격되도록 일렬로 배치된다. 이에 따라 제1 방향을 따라서, 제2 그룹의 홀수번째 금속 컨택들(622-1, 622-3)과 제2 그룹의 짝수번째 금속 컨택들(622-2, 622-4)이 교대로 배치된다. 제2 그룹의 금속 컨택들(622-1, …, 622-4)은 유전체층(630)과 제2 측면 스페이서층(662) 및 제3 측면 스페이서층(663)을 관통한다. 이에 따라 제2 그룹의 금속 컨택들(622-1, …, 622-4) 각각의 하부면은, 아이솔레이션층(104)의 상부면에 직접 접촉된다.
제1 그룹의 홀수번째 금속 컨택들(621-1, 621-3) 각각과, 제2 그룹의 홀수번째 금속 컨택들(622-1, 622-3) 각각은, 제1 방향과 교차하는 제2 방향, 즉 도면에서 가로 방향을 따라서 상호 이격되면서 대향하도록 배치된다. 예컨대 제1 그룹의 첫번째 금속 컨택(621-1)과 제2 그룹의 첫번째 금속 컨택(622-1)은, 제2 방향을 따라 상호 이격되면서 대향하도록 배치된다. 마찬가지로 제1 그룹의 세번째 금속 컨택(621-3)과 제2 그룹의 세번째 금속 컨택(622-3)은, 제2 방향을 따라 상호 이격되면서 대향하도록 배치된다. 제1 그룹의 짝수번째 금속 컨택들(621-2, 621-4) 각각과, 제2 그룹의 짝수번째 금속 컨택들(622-2, 622-4) 각각은, 제2 방향을 따라서 상호 이격되면서 대향하도록 배치된다. 예컨대 제1 그룹의 두번째 금속 컨택(621-2)과 제2 그룹의 두번째 금속 컨택(622-2)은, 제2 방향을 따라 상호 이격되면서 대향하도록 배치된다. 마찬가지로 제1 그룹의 네번째 금속 컨택(621-4)과 제2 그룹의 네번째 금속 컨택(622-4)은, 제2 방향을 따라 상호 이격되면서 대향하도록 배치된다. 제1 그룹의 금속 컨택들(621-1, …, 621-4)의 개수 및 제2 그룹의 금속 컨택들(622-1, …, 622-4)의 개수는 동일할 수 있다.
유전체층(630)은, 제1 측면 스페이서층(661), 제2 측면 스페이서층(662), 및 제3 측면 스페이서층(663) 위에서 제1 그룹의 금속 컨택들(621-1, …, 621-4)의 측면들 및 제2 그룹의 금속 컨택들(622-1, …, 622-4)의 측면들을 둘러싸도록 배치된다. 유전체층(630)은, 제1 측면 스페이서층(661) 및 제2 측면 스페이서층(662)과 함께 제1 방향을 따라 제1 그룹의 금속 컨택들(621-1, …, 621-4) 사이에 배치된다. 즉 제1 방향을 따라, 제1 그룹의 금속 컨택들(621-1, …, 621-4) 사이의 하부에는 제1 측면 스페이서층(661) 및 제2 측면 스페이서층(662)이 배치되고, 제1 그룹의 금속 컨택들(621-1, …, 621-4) 사이의 상부에는 유전체층(630)이 배치된다. 유사하게 유전체층(630)은, 제2 측면 스페이서층(662) 및 제3 측면 스페이서층(663)과 함께 제1 방향을 따라 제2 그룹의 금속 컨택들(622-1, …, 622-4) 사이에 배치된다. 즉 제1 방향을 따라, 제2 그룹의 금속 컨택들(622-1, …, 622-4) 사이의 하부에는 제2 측면 스페이서층(662) 및 제3 측면 스페이서층(663)이 배치되고, 제2 그룹의 금속 컨택들(622-1, …, 622-4) 사이의 상부에는 유전체층(630)이 배치된다. 일 예에서 유전체층(630)은, 층간절연(ILD)층을 구성할 수 있다. 유전체층(630)은, 실리콘 다이옥사이드(SiO2)층을 포함할 수 있다. 유전체층(630)은, 제1 측면 스페이서층(661), 제2 측면 스페이서층(662), 및 제3 측면 스페이서층(663)과 함께, MIM 커패시터(610)의 동작시 전하를 충전하는 영역으로 작용한다.
제1 금속 전극층(642)은, 제1 그룹의 홀수번째 금속 컨택들(621-1, 621-3) 및 제2 그룹의 홀수번째 금속 컨택들(622-1, 622-3) 위에 배치된다. 제1 금속 전극층(642)은, 플래너(planar) 구조를 갖는다. 제1 금속 전극층(642)은, 제1 그룹의 홀수번째 금속 컨택들(621-1, 621-3)의 상부면들과 제2 그룹의 홀수번째 금속 컨택들(622-1, 622-3)의 상부면들과 직접 접촉된다. 제1 금속 전극층(642)에 전압이 인가되면, 제1 금속 전극층(642), 제1 그룹의 홀수번째 금속 컨택들(621-1, 621-3), 및 제2 그룹의 홀수번째 금속 컨택들(622-1, 622-3)은, MIM 커패시터(610)의 제1 전극층으로 기능한다.
제2 금속 전극층(644)은, 제1 그룹의 짝수번째 금속 컨택들(621-2, 621-4) 및 제2 그룹의 짝수번째 금속 컨택들(622-2, 622-4) 위에 배치된다. 제2 금속 전극층(644)은, 플래너(planar) 구조를 갖는다. 제2 금속 전극층(644)은, 제1 그룹의 짝수번째 금속 컨택들(621-2, 621-4)의 상부면들과 제2 그룹의 짝수번째 금속 컨택들(622-2, 622-4)의 상부면들과 직접 접촉된다. 제2 금속 전극층(644)에 전압이 인가되면, 제2 금속 전극층(644), 제1 그룹의 짝수번째 금속 컨택들(621-2, 621-4), 및 제2 그룹의 짝수번째 금속 컨택들(622-2, 622-4)은, MIM 커패시터(610)의 제1 전극층으로 기능한다.
일 예에서 제1 그룹의 금속 컨택들(621-1, …, 621-4)과, 제2 그룹의 금속 컨택들(622-1, …, 622-4)과, 제1 금속 전극층(642)과, 그리고 제2 금속 전극층(644)은, 동일한 금속 물질층으로 구성될 수 있다. 일 예에서 제1 그룹의 금속 컨택들(621-1, …,621-4)과, 제2 그룹의 금속 컨택들(622-1, …, 622-4)과, 제1 금속 전극층(642)과, 그리고 제2 금속 전극층(644)은, 구리(Cu), 알루미늄(Al), 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 다른 예에서 제1 그룹의 금속 컨택들(621-1, …, 621-4) 및 제2 그룹의 금속 컨택들(622-1, …, 622-4)을 구성하는 금속 물질과, 제1 금속 전극층(642) 및 제2 금속 전극층(644)을 구성하는 금속 물질은 서로 다를 수도 있다.
이제까지 본 출원 기술에 대하여 실시예들을 중심으로 살펴보았다. 본 출원 기술이 속하는 기술분야에서 통상의 지식을 가진 자는 본 출원 기술이 본 출원 기술의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 출원 기술의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 출원 기술에 포함된 것으로 해석되어야 할 것이다.
102...반도체층 104...아이솔레이션층
104-1...아이솔레이션층의 제1 영역 104-2...아이솔레이션층의 제2 영역
121-1, …, 121-6...제1 그룹의 금속 컨택들
122-1, …, 122-6...제2 그룹의 금속 컨택들
130...유전체층 142...제1 금속 전극층
144...제2 금속 전극층

Claims (25)

  1. 반도체층 상부에 배치되는 아이솔레이션층의 제1 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제1 그룹의 금속 컨택들;
    상기 아이솔레이션층의 제2 영역 위에서 상기 제1 방향을 따라 상호 이격되도록 배치되는 제2 그룹의 금속 컨택들;
    상기 제1 그룹의 금속 컨택들 및 상기 제2 그룹의 금속 컨택들 사이에 배치되는 유전체층;
    상기 제1 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층; 및
    상기 제2 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함하는 금속-절연체-금속 커패시터.
  2. 제1항에 있어서,
    상기 제1 그룹의 금속 컨택들의 개수와 상기 제2 그룹의 금속 컨택들의 개수는 동일한 금속-절연체-금속 커패시터.
  3. 제1항에 있어서,
    상기 제2 그룹의 금속 컨택들 각각은, 상기 제1 그룹의 금속 컨택들 각각과 상기 제1 방향과 교차하는 제2 방향을 따라 상호 대향하도록 배치되는 금속-절연체-금속 커패시터.
  4. 제1항에 있어서,
    상기 아이솔레이션층은 트랜치 아이솔레이션층인 금속-절연체-금속 커패시터.
  5. 제1항에 있어서,
    상기 제1 금속 전극층은, 상기 제1 그룹의 금속 컨택들 위에서 플래너 구조로 배치되고, 그리고
    상기 제2 금속 전극층은, 상기 제2 그룹의 금속 컨택들 위에서 플래너 구조로 배치되는 금속-절연체-금속 커패시터.
  6. 반도체층 상부에 배치되는 아이솔레이션층의 제1 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제1 그룹의 금속 컨택들;
    상기 아이솔레이션층의 제2 영역 위에서 상기 제1 방향을 따라 상호 이격되도록 배치되는 제2 그룹의 금속 컨택들;
    상기 아이솔레이션층의 제3 영역 위에서 상기 제1 방향을 따라 상호 이격되도록 배치되는 제3 그룹의 금속 컨택들;
    상기 제1 그룹의 금속 컨택들, 상기 제2 그룹의 금속 컨택들, 및 상기 제3 그룹의 금속 컨택들 사이에 배치되는 유전체층;
    상기 제1 그룹의 금속 컨택들의 상부면들과, 상기 제2 그룹의 금속 컨택들 중 최외곽에 배치되는 금속 컨택의 상부면과, 그리고 상기 제3 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층; 및
    상기 제2 그룹의 금속 컨택들 중 상기 최외곽에 배치되는 금속 컨택을 제외한 나머지 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함하는 금속-절연체-금속 커패시터.
  7. 제6항에 있어서,
    상기 제1 그룹의 금속 컨택들의 개수와, 상기 제2 그룹의 금속 컨택들의 개수와, 그리고 상기 제3 그룹의 금속 컨택들의 개수는 동일한 금속-절연체-금속 커패시터.
  8. 제6항에 있어서,
    상기 제2 그룹의 금속 컨택들 각각은, 상기 제1 그룹의 금속 컨택들 각각과 상기 제1 방향과 교차하는 제2 방향을 따라 상호 대향하고, 상기 제3 그룹의 금속 컨택들 각각과 상기 제2 방향을 따라 상호 대향하도록 배치되는 금속-절연체-금속 커패시터.
  9. 제6항에 있어서,
    상기 아이솔레이션층은 트랜치 아이솔레이션층인 금속-절연체-금속 커패시터.
  10. 제6항에 있어서, 상기 제1 금속 전극층은,
    상기 제1 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 메인 금속 전극층;
    상기 제3 그룹의 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 메인 금속 전극층; 및
    상기 제2 그룹의 금속 컨택들 중 상기 최외곽에 배치되는 금속 컨택의 상부면과 접촉되고, 상기 제1 메인 금속 전극층과 상기 제2 메인 금속 전극층을 연결시키는 브리지 금속 전극층을 포함하는 금속-절연체-금속 커패시터.
  11. 제10항에 있어서,
    상기 제1 메인 금속 전극층은, 상기 제1 그룹의 금속 컨택들 위에서 플래너 구조로 배치되고,
    상기 제2 메인 금속 전극층은, 상기 제3 그룹의 금속 컨택들 위에서 플래너 구조로 배치되고,
    상기 브리지 금속 전극층은, 상기 제2 그룹의 금속 컨택들 중 상기 최외곽에 배치되는 금속 컨택 위에서 플래너 구조로 배치되며, 그리고
    상기 제2 금속 전극층은, 상기 제2 그룹의 금속 컨택들 중에서 상기 최외곽에 배치되는 금속 컨택을 제외한 나머지 금속 컨택들 위에서 플래너 구조로 배치되는 금속-절연체-금속 커패시터.
  12. 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 상호 이격되도록 배치되는 금속 컨택들;
    상기 금속 컨택들 사이에 배치되는 유전체층;
    상기 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층; 및
    상기 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함하는 금속-절연체-금속 커패시터.
  13. 제12항에 있어서,
    상기 아이솔레이션층은 트랜치 아이솔레이션층인 금속-절연체-금속 커패시터.
  14. 반도체층 상부에 배치되는 아이솔레이션층의 제1 영역 위에서 제1 방향을 따라 상호 이격되도록 배치되는 제1 그룹의 금속 컨택들;
    상기 아이솔레이션층의 제2 영역 위에서 상기 제1 방향을 따라 상호 이격되도록 배치되는 제2 그룹의 금속 컨택들;
    상기 제1 그룹의 금속 컨택들 사이 및 상기 제2 그룹의 금속 컨택들 사이에 배치되는 유전체층;
    상기 제1 그룹의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 상기 제2 그룹의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층; 및
    상기 제1 그룹의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 상기 제2 그룹의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함하는 금속-절연체-금속 커패시터.
  15. 제14항에 있어서,
    상기 제1 그룹의 금속 컨택들의 개수와 상기 제2 그룹의 금속 컨택들의 개수는 동일한 금속-절연체-금속 커패시터.
  16. 제14항에 있어서,
    상기 제2 그룹의 금속 컨택들 각각은, 상기 제1 그룹의 금속 컨택들 각각과 상기 제1 방향과 교차하는 제2 방향을 따라 상호 대향하도록 배치되는 금속-절연체-금속 커패시터.
  17. 제14항에 있어서,
    상기 아이솔레이션층은 트랜치 아이솔레이션층인 금속-절연체-금속 커패시터.
  18. 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 길게 연장되는 제1 도전층패턴의 양 측면에 배치되는 제1 측면 스페이서층;
    상기 반도체층 상부에 배치되는 아이솔레이션층 위에서 상기 제1 방향을 따라 길게 연장되면서 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 도전층패턴과 이격되는 제2 도전층 패턴의 양 측면에 배치되는 제2 측면 스페이서층;
    상기 제1 측면 스페이서층 및 상기 제2 측면 스페이서층 위에 배치되는 유전체층;
    상기 제1 방향을 따라 상호 이격되도록 배치되며, 각각이 상기 아이솔레이션층 위에서 상기 유전체층과 상기 제1 측면 스페이서층 및 상기 제2 측면 스페이서층을 관통하는 복수의 금속 컨택들;
    상기 복수의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제1 금속 전극층; 및
    상기 복수의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 접촉되도록 배치되는 제2 금속 전극층을 포함하는 금속-절연체-금속 커패시터.
  19. 제18항에 있어서,
    상기 제1 측면 스페이서층 및 상기 제2 측면 스페이서층은, 상기 유전체층보다 높은 유전율을 갖는 물질로 구성되는 금속-절연체-금속 커패시터.
  20. 제18항에 있어서,
    상기 아이솔레이션층은 트랜치 아이솔레이션층인 금속-절연체-금속 커패시터.
  21. 반도체층 상부에 배치되는 아이솔레이션층 위에서 제1 방향을 따라 길게 연장되는 제1 도전층패턴의 양 측면에 배치되는 제1 측면 스페이서층;
    상기 반도체층 상부에 배치되는 아이솔레이션층 위에서 상기 제1 방향을 따라 길게 연장되면서 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 도전층패턴과 이격되는 제2 도전층 패턴의 양 측면에 배치되는 제2 측면 스페이서층;
    상기 반도체층 상부에 배치되는 아이솔레이션층 위에서 상기 제1 방향을 따라 길게 연장되면서 상기 제2 방향을 따라 상기 제2 도전층패턴과 이격되는 제3 도전층 패턴의 양 측면에 배치되는 제3 측면 스페이서층;
    상기 제1 측면 스페이서층, 상기 제2 측면 스페이서층, 및 상기 제3 측면 스페이서층 위에 배치되는 유전체층;
    상기 제1 방향을 따라 상호 이격되도록 배치되며, 각각이 상기 아이솔레이션층 위에서 상기 유전체층과 상기 제1 측면 스페이서층 및 상기 제2 측면 스페이서층을 관통하는 제1 그룹의 금속 컨택들;
    상기 제1 방향을 따라 상호 이격되도록 배치되며, 각각이 상기 아이솔레이션층 위에서 상기 유전체층과 상기 제2 측면 스페이서층 및 상기 제3 측면 스페이서층을 관통하는 제2 그룹의 금속 컨택들;
    상기 제1 그룹의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들과 상기 제2 그룹의 금속 컨택들 중 홀수번째 금속 컨택들의 상부면들에 접촉되도록 배치되는 제1 금속 전극층; 및
    상기 제1 그룹의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들과 상기 제2 그룹의 금속 컨택들 중 짝수번째 금속 컨택들의 상부면들에 접촉되도록 배치되는 제2 금속 전극층을 포함하는 금속-절연체-금속 커패시터.
  22. 제21항에 있어서,
    상기 제1 측면 스페이서층, 상기 제2 측면 스페이서층, 및 상기 제3 측면 스페이서층은, 상기 유전체층보다 높은 유전율을 갖는 물질로 구성되는 금속-절연체-금속 커패시터.
  23. 제21항에 있어서,
    상기 제1 그룹의 금속 컨택들의 개수와 상기 제2 그룹의 금속 컨택들의 개수는 동일한 금속-절연체-금속 커패시터.
  24. 제21항에 있어서,
    상기 제2 그룹의 금속 컨택들 각각은, 상기 제1 그룹의 금속 컨택들 각각과 상기 제2 방향을 따라 상호 대향하도록 배치되는 금속-절연체-금속 커패시터.
  25. 제21항에 있어서,
    상기 아이솔레이션층은 트랜치 아이솔레이션층인 금속-절연체-금속 커패시터.
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