KR20170114398A - 아날로그 캐패시터 - Google Patents

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KR20170114398A
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capacitors
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천준호
안창용
강석준
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에스케이하이닉스 주식회사
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Abstract

아날로그 캐패시터를 개시한다. 아날로그 캐패시터는 반도체 기판 상부에 형성되는 메인 아날로그 캐패시터, 상기 반도체 기판과 아날로그 캐패시터 사이에 개재되는 층간 절연막, 및 상기 층간 절연막내에 삽입되는 복수 개가 적층된 서브 아날로그 캐패시터들을 포함한다.

Description

아날로그 캐패시터{Analog Capacitor}
본 발명은 반도체 소자의 아날로그 캐패시터에 관한 것으로, 보다 구체적으로는 기생 캐패시턴스로 인한 출력 전압 변형을 방지할 수 있는 반도체 소자의 아날로그 캐패시터에 관한 것이다.
일반적으로 아날로그 캐패시터는 로직 회로와 함께 반도체 장치의 주변 영역에 형성되고 있다. 현재 CMOS(Complementary Metal Oxide Silicon) 로직 구조에서 아날로그 캐패시터는 MIM(Metal-Insulator-Metal) 구조가 주로 사용되고 있다.
MIM 아날로그 캐패시터는 제 1 메탈층, 유전층 및 제 2 메탈층을 포함할 수 있고, 제 1 메탈층, 유전층 및 제 2 메탈층은 회로 소자가 형성된 주변 영역 상부에, 메탈 인터커넥션 배선들과 동시에 형성될 수 있다. 상기한 적층 구조의 MIM 아날로그 캐패시터 구조는 별도의 공정에 의해 유전체를 형성하여야 하는 번거로움이 있다.
이에, 종래에는 단일의 메탈층으로 아날로그 캐패시터를 형성하는 기술이 제안되었다.
단일 메탈로 구성되는 아날로그 캐패시터 역시 회로 소자가 형성된 주변 회로 영역 상부에 형성될 수 있으며, 동일 평면상에 위치된 메탈간의 간격을 유전체로서 대체하여 아날로그 캐패시터 동작을 수행할 수 있다.
그런데, 단일 메탈로 구성되는 아날로그 캐패시터는 주변 회로 영역에 해당하는 기판과의 간격이 비교적 가깝기 때문에, 노이즈의 영향을 받을 수 있다. 상기 노이즈의 영향은 곧 기생 캐패시턴스를 유발하여, 아날로그 캐패시턴스의 출력 전압의 정밀성을 저하시키는 문제가 있다.
본 발명은 정밀성을 개선할 수 있는 아날로그 캐패시터를 제공하는 것이다.
본 발명의 일 실시예에 따른 아날로그 캐패시터는, 반도체 기판, 상기 반도체 기판 상에 형성되는 제 1 레벨 캐패시터, 상기 제 1 레벨 캐패시터 상부에 형성되는 제 2 레벨 캐패시터, 및 상기 제 2 레벨 캐패시터 상부에 형성되는 제 3 레벨 캐패시터를 포함하며, 상기 제 1 내지 제 3 레벨 캐패시터는 제 1 캐패시터 전극 및 해당 제 1 캐패시터 전극과 캐패시턴스를 발생시키는 제 2 캐패시터 전극을 각각 포함하고, 상기 제 1 및 제 2 레벨 캐패시터의 상기 제 1 캐패시터 전극들은 플로팅되고, 상기 제 3 레벨 캐패시터의 상기 제 1 캐패시터 전극은 출력 전압 터미널과 선택적으로 연결된다.
본 발명의 일 실시예에 따른 아날로그 캐패시터는, 제 1 층간 절연막이 형성된 반도체 기판, 상기 제 1 층간 절연막 상부에 형성되며, 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함하는 제 1 레벨 캐패시터, 상기 제 1 레벨 캐패시터가 형성된 상기 제 1 층간 절연막 상부에 형성되는 제 2 층간 절연막, 상기 제 2 층간 절연막 상부에 형성되며, 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함하는 제 2 레벨 캐패시터, 상기 제 2 레벨 캐패시터가 형성된 제 2 층간 절연막 상부에 형성되는 제 3 층간 절연막, 상기 제 3 층간 절연막 상부에 형성되며, 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함하는 제 3 레벨 캐패시터, 및 상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극간을 전기적으로 연결하는 콘택부를 포함한다.
본 발명의 일 실시예에 따른 아날로그 캐패시터는 반도체 기판, 상기 반도체 기판 상부에 형성되는 메인 아날로그 캐패시터, 상기 반도체 기판과 아날로그 캐패시터 사이에 개재되는 층간 절연막, 및 상기 층간 절연막내에 삽입되는 복수 개가 적층된 서브 아날로그 캐패시터들을 포함한다.
본 실시예에 따르면, 아날로그 캐패시터를 적층하여 구성하므로써, 반도체 기판과 최초 메탈 캐패시터간의 노이즈성 기생 캐패시터를 제 2 및 제 3 레벨 캐패시터들에 의해 실질적으로 보상시켜, 정밀하게 출력 전압을 보존할 수 있다.
도 1은 본 발명의 일 실시예에 따른 아날로그 캐패시터의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 제 1 레벨 캐패시터의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 제 2 레벨 캐패시터의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 제 1 레벨 캐패시터의 충, 방전 동작을 설명하기 위한 개략적인 회로이다.
도 5는 본 발명의 일 실시예에 따른 아날로그 캐패시터의 동작을 설명하기 위한 개략적인 회로도이다.
도 6은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 7은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 8은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 9는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 본 발명의 실시예에 따른 아날로그 캐패시터는 제 1 레벨 캐패시터(100), 제 2 레벨 캐패시터(200), 제 3 캐패시터(300) 및 제 1 내지 제 3 층간 절연막(105,115,125)을 포함할 수 있다.
제 1 레벨 캐패시터(100)는 반도체 기판(101) 상에 형성된 제 1 층간 절연막(105) 상부에 형성될 수 있다. 반도체 기판(101)과 제 1 층간 절연막(105) 사이에는 다양한 회로 소자가 개재될 수 있다. 제 1 레벨 캐패시터(100)는 도 2에 도시된 바와 같이, 제 1 캐패시터 전극(110) 및 제 2 캐패시터 전극(120a, 120b)을 포함할 수 있다. 제 1 캐패시터 전극(110)은 예를 들어 빗살(comb) 형태를 가질 수 있다. 제 2 캐패시터 전극(120a, 120b)은 빗살 형태의 제 1 캐패시터 전극(110) 사이에 삽입되는 바(bar) 형태로 가질 수 있다. 제 1 레벨 캐패시터(100)를 구성하는 제 1 및 제 2 캐패시터 전극(110,120a, 120b)은 예를 들어, 제 1 메탈층으로 구성될 수 있다. 제 1 레벨 캐패시터(100)의 제 1 캐패시턴스(C1)는 제 1 캐패시터 전극(110)과 제 2 캐패시터 전극(120a) 사이에서 발생되는 캐패시턴스(Ca1, Cb1, Cc1)의 총합으로부터 얻어질 수 있다. 또한, 제 1 레벨 캐패시터(100)의 제 2 캐패시턴스(C2)는 제 1 캐패시터 전극(110)과 제 2 캐패시터 전극(120b) 사이에서 발생되는 캐패시턴스(Ca2, Cb2, Cc2)의 총합으로부터 얻어질 수 있다. 나아가 제 1 레벨 캐패시터(100)의 캐패시턴스는 제 1 캐패시턴스(C1) 및 제 2 캐패시턴스(C2)의 총합으로부터 얻어질 수 있다.
한편, 제 1 레벨 캐패시터(100)의 제 1 캐패시터 전극(110)은 플로팅되고, 제 2 캐패시터 전극(120a, 120b)은 설정된 데이터 코드에 따라 VDD 전압 터미널 또는 VSS 전압 터미널과 선택적으로 연결될 수 있다.
제 2 층간 절연막(115)은 제 1 레벨 캐패시터(100)가 형성된 제 1 층간 절연막(105) 상부에 형성될 수 있다.
제 2 레벨 캐패시터(200)는 제 2 층간 절연막(115) 상부에 형성되며, 제 1 레벨 캐패시터(100)와 실질적으로 동일한 구조를 가지면서, 상기 제 1 레벨 캐패시터(100)와 오버랩되도록 형성될 수 있다. 제 2 레벨 캐패시터(200)는 제 1 캐패시터 전극(210a) 및 제 2 캐패시터 전극(220a,220b)을 포함할 수 있다. 제 2 레벨 캐패시터(200)의 제 1 캐패시터 전극(210a)은 플로팅될 수 있고, 제 2 캐패시터 전극(220a,220b)은 VDD 전압 터미널 또는 VSS 전압 터미널과 선택적으로 연결될 수 있다. 이때, 제 1 레벨 캐패시터(100)의 제 2 캐패시터 전극(120a)과 제 2 레벨 캐패시터(200)의 제 2 캐패시터 전극(220a)은 콘택부(CT)에 의해 전기적으로 연결될 수 있다. 또한, 제 1 레벨 캐패시터(100)의 제 2 캐패시터 전극(120b)과 제 2 레벨 캐패시터(200)의 제 2 캐패시터 전극(220b) 역시 콘택부(CT)에 의해 전기적으로 연결될 수 있다.
제 3 층간 절연막(125)은 제 2 레벨 캐패시터(200)가 형성된 제 2 층간 절연막(115) 상부에 형성될 수 있다.
제 3 레벨 캐패시터(300)는 제3 층간 절연막(125) 상부에 형성될 수 있다. 제 3 레벨 캐패시터(300)는 제 1 레벨 캐패시터(100) 및 제 2 레벨 캐패시터(200)와 실질적으로 동일한 구조를 가질 수 있다. 상기 제 3 레벨 캐패시터(300)는 상기 제 1 레벨 캐패시터(100) 및 제 2 레벨 캐패시터(200)와 오버랩되도록 형성될 수 있다. 제 3 레벨 캐패시터(300)는 상기 제 1 및 제 2 레벨 캐패시터(100,200)와 마찬가지로 캐패시턴스를 생성하는 제 1 캐패시터 전극(310a) 및 제 2 캐패시터 전극(320a,320b)을 포함할 수 있다. 다만, 제 3 레벨 캐패시터(300)의 제 1 캐패시터 전극(310a)은 스위치(SW)에 의해 출력 전압 터미널(VCM_out)과 선택적으로 연결될 수 있다. 제 3 레벨 캐패시터(300)의 제 2 캐패시터 전극(320a,320b)은 제 2 레벨 캐패시터(100,200)의 제 2 캐패시터 전극(220a,220b)과 콘택부(CT)에 의해 각각 전기적으로 연결될 수 있다.
이하, 본 발명의 실시예에 따른 아날로그 캐패시터의 동작에 대해 설명한다.
먼저, 비교예로서, 제 1 레벨 캐패시터(100)만이 존재하고, 제 1 캐패시터 전극(110)에 출력 전압 터미널이 연결된다고 가정하는 경우에 대해 도 4를 참조하여 설명한다.
도 4를 참조하면, 제 1 및 제 2 입력 전압(Vin1, Vin2)으로 VSS 전압을 선택하여, 제 1 레벨 캐패시터(100)의 제 2 캐패시터 전극(120a, 120b)에 VSS 전압을 인가한다. 이에 따라, 제 1 레벨 캐패시터(100)의 캐패시턴스에 따른 전압은 이론상 제 1 캐패시터(C1) 및 제 2 캐패시터(C2)의 총합 캐패시턴스에 해당되는 전압(Vcm)이 된다.
다음, 기 설정된 디지털 코드에 의해 제 1 입력 전압(Vin1) 및 제 2 입력 전압(Vin2)으로 VDD 전압 및 VSS 전압을 선택적으로 제공하여, 충방전 전압을 조절할 수 있다. 예를 들어, 제 2 입력 전압(Vin2)으로 VDD 전압을 선택하는 경우, 출력 전압은 VDD+Vcm이 될 것이다.
하지만, 그라운드 전압(VSS)이 제공되는 반도체 기판(101)과 제 1 레벨 캐패시터(100) 사이에 상당량의 캐패시턴스를 갖는 기생 캐패시터(Cpara1)가 발생될 수 있고, 이로 인해 출력 전압이 가변될 수 있다. 예를 들어, 제 1 레벨 캐패시터(100)의 이론적인 출력 전압이 Vout인데도 불구하고, 0.9Vout이 출력 전압으로서 센싱되는 경우, 반도체 기판(101)과 제 1 레벨 캐패시터(100) 사이에 발생되는 기생 캐패시터(Cpara1)는 10% 이상의 출력 전압을 잠식할 수 있는 캐패시턴스를 보유한다고 예측할 수 있다. 다시 말해, 제 1 레벨 캐패시터(100)와 상기 기생 캐패시터(Cpara1)의 통합 유효 캐패시턴스가 상기 출력 전압을 10% 감소시키는 값에 해당할 수 있다.
하지만, 본 실시예와 같이, 제 1 레벨 캐패시터(100) 상부에 제 2 및 제 3 레벨 캐패시터(200,300)를 적층하여 배치시키고, 최종 출력 전압 터미널(VCM_out)을 최상단의 제 3 레벨 캐패시터(300)의 제 1 캐패시터 전극(310)에 연결시키는 경우, 기생 캐패시터의 영향을 크게 줄일 수 있다.
도 5를 참조하여 설명하면, 제 1 레벨 캐패시터(100) 상부에 제 2 및 제 3 레벨 캐패시터(200,300)를 적층시키는 경우, 반도체 기판(sub,101)과 제 1 레벨 캐패시터(100) 사이에 제 1 기생 캐패시터(Cpara1)가 발생되고, 제 1 레벨 캐패시터(100)과 제 2 레벨 캐패시터(200) 사이에 제 2 기생 캐패시터(Cpara2)가 발생되고, 제 2 레벨 캐패시터(200)과 제 3 레벨 캐패시터(300) 사이에 제 3 기생 캐패시터(Cpara3)가 발생될 수 있다.
상술한 바와 같이, 제 1 레벨 캐패시터(100)의 예정된 출력 전압(Vout)에 대해 10% 감소된 0.9Vout이 출력된다고 가정하는 경우, 제 1 기생 캐패시터(Cpara1) 및 제 1 레벨 캐패시터(100)의 캐패시턴스 상호 보상을 통한 제 1 유효 캐패시턴스(CL1)는 상기 출력 전압을 10% 감소시키는 값에 해당할 수 있다.
다음, 제 1 레벨 캐패시터(100)와 제 2 레벨 캐패시터(200) 사이의 관계를 살펴보면, 상기 제 1 레벨 캐패시터(100)의 출력 전압이 제 2 레벨 캐패시터(200)의 입력 전압으로서 제공된다. 예를 들어, 제 2 레벨 캐패시터(200)의 이론적 출력 전압이 Vout이라 설정되는 경우, 상기 입력 전압과 이론적 출력 전압의 차(Vout-0.9Vout)가 0.1Vout이된다. 이것으로부터, 상기 제 2 기생 캐패시터(Cpara2)와 상기 제 2 레벨 캐패시터(200)의 캐패시턴스 상호 보상을 통한 제 2 유효 캐패시턴스(CL2)는 1%의 출력 전압을 잠식시키는 값에 해당할 수 있다. 이에 따라, 제 2 레벨 캐패시터(200)의 실제 출력 전압은 0.99Vout이 된다.
나아가, 제 2 레벨 캐패시터(200)와 제 3 레벨 캐패시터(300) 사이의 관계를 살펴보면, 상기 제 2 레벨 캐패시터(200)의 출력 전압이 제 3 레벨 캐패시터(300)의 입력 전압으로서 제공된다. 제 3 레벨 캐패시터(300)의 이론적 출력 전압 역시 Vout이라 설정되는 경우, 입력 전압과 이론적 출력 전압의 차(Vout-0.99Vout)가 0.01Vout이기 때문에, 제 3 기생 캐패시터(Cpara3) 및 제 3 레벨 캐패시터(300)의 캐패시턴스 상호 보상을 통한 제 3 유효 캐패시턴스(CL3)는 상기 출력 전압을 0.1% 감소시키는 값에 해당할 수 있다. 이에 따라, 제 3 레벨 캐패시터(300)의 실제 출력 전압은 0.999Vout이 된다.
결과적으로, 최종 제 3 레벨 캐패시터(300)의 출력 전압은 이론적 출력 전압 Vout에 근접한 값을 얻게 된다.
이에 따라, 본 실시예에서, 최상단에 형성되고 출력 전압 터미널과 연결되는 제 3 레벨 캐패시터(300)는 본 실시예의 메인 아날로그 캐패시터로 해석될 수 있고, 반도체 기판(101)과 상기 메인 아날로그 캐패시터(300) 사이에 개재되는 제 1 및 제 2 레벨 캐패시터(100,200)는 본 실시예의 서브 아날로그 캐패시터로서 해석될 수 있다.
이와 같이 본 실시예에 따르면, 아날로그 캐패시터를 적층하여 구성하므로써, 반도체 기판(101)과 최초 메탈 캐패시터, 즉 제 1 레벨 캐패시터(100)간의 노이즈성 기생 캐패시터(Cpara1)를 제 2 및 제 3 레벨 캐패시터(200, 300)에 의해 실질적으로 보상시켜, 정밀하게 출력 전압을 보존할 수 있다.
또한, 제 1 내지 제 3 레벨 캐패시터(100~300)는 오버랩되는 형태로 형성되므로, 반도체 집적 밀도에 영향을 미치지 않는다.
또한, 제 1 내지 제 3 레벨 캐패시터(100~300)는 반도체 제조 공정에 사용되는 제 1 내지 제 3 메탈 공정(M0~M2)과 동시에 형성되므로, 별도의 공정이 요구되지 않으며, 유전체 형성 공정 역시 요구되지 않는다.
본 실시예에서는 예를 들어, 3층의 메탈 캐패시터를 이용하여 아날로그 캐패시터를 구성하였지만, 여기에 한정되지 않고, 3개 이상의 메탈 캐패시터를 적층하여 보다 정밀한 출력 전압을 얻을 수 있다. 복수의 메탈 캐패시터를 적층하는 경우, 최상단 메탈 캐패시터의 제 1 캐패시터 전극에만 출력 전압 터미널을 연결하고, 그 이하의 메탈 캐패시터의 제 1 캐패시터 전극들은 플로팅 상태로 둘 수 있다.
또한, 각 레벨의 메탈 캐패시터를 구성하는 제 1 캐패시터 전극은 빗살 형태로 형성하고, 제 2 캐패시터 전극은 상기 빗살 형태의 제 1 캐패시터 전극에 삽입되는 형태로 구성되었지만, 여기에 한정되지 않고 다양한 형태로 변형이 가능함은 당업자에게 자명하다.
도 6은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 6을 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 7은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 7을 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 8 및 도 9를 참조하여 설명하기로 한다.
도 8은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 8을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 9는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
도 9를 참조하면, 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함하는 전자 시스템(4400)이 제공될 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 디바이스들 중 어느 하나의 반도체 디바이스는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나에 적용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 제 1 레벨 캐패시터 200 : 제 2 레벨 캐패시터
300 : 제 3 레벨 캐패시터 105,115,125: 층간 절연막

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되는 제 1 레벨 캐패시터;
    상기 제 1 레벨 캐패시터 상부에 형성되는 제 2 레벨 캐패시터; 및
    상기 제 2 레벨 캐패시터 상부에 형성되는 제 3 레벨 캐패시터를 포함하며,
    상기 제 1 내지 제 3 레벨 캐패시터는, 제 1 캐패시터 전극 및 해당 제 1 캐패시터 전극과 캐패시턴스를 발생시키는 제 2 캐패시터 전극을 각각 포함하고,
    상기 제 1 및 제 2 레벨 캐패시터의 상기 제 1 캐패시터 전극들은 플로팅되고, 상기 제 3 레벨 캐패시터의 상기 제 1 캐패시터 전극은 출력 전압 터미널과 선택적으로 연결되는 아날로그 캐패시터.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극들은 전기적으로 상호 연결되는 아날로그 캐패시터.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극들은 VDD 전압 및 VSS 전압을 선택적으로 제공받는 아날로그 캐패시터
  4. 제 3 항에 있어서,
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극들은 기 설정된 디지털 코드에 의해 상기 VDD 전압 및 VSS 전압과 선택적으로 제공받는 아날로그 캐패시터.
  5. 제 2 항에 있어서,
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극들은 콘택부 의해 전기적으로 연결되는 아날로그 캐패시터.
  6. 제 1 항에 있어서,
    상기 반도체 기판과 상기 제 1 레벨 캐패시터 사이, 상기 제 1 레벨 캐패시터와 상기 제 2 레벨 캐패시터 사이, 상기 제 2 레벨 캐패시터와 상기 제 3 레벨 캐패시터 사이, 각각에 층간 절연막이 개재되는 아날로그 캐패시터.
  7. 제 6 항에 있어서,
    상기 제 2 및 제 3 레벨 캐패시터는 상기 제 1 레벨 캐패시터와 각각 오버랩되도록 해당하는 상기 층간 절연막 상부에 각각 형성되는 아날로그 캐패시터.
  8. 제 1 항에 있어서,
    상기 제 1 레벨 캐패시터는 제 1 메탈층으로 형성되고,
    상기 제 2 레벨 캐패시터는 제 2 메탈층으로 형성되고,
    상기 제 3 레벨 캐패시터는 제 3 메탈층으로 형성되는 아날로그 캐패시터.
  9. 제 1 항에 있어서,
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 1 캐패시터 전극은 빗살(comb) 형태로 형성되고, 상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극은 상기 빗살 형태의 제 1 캐패시터 전극 사이에 삽입되는 바(bar)의 형태로 구성되는 아날로그 캐패시터.
  10. 제 1 층간 절연막이 형성된 반도체 기판;
    상기 제 1 층간 절연막 상부에 형성되며, 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함하는 제 1 레벨 캐패시터;
    상기 제 1 레벨 캐패시터가 형성된 상기 제 1 층간 절연막 상부에 형성되는 제 2 층간 절연막;
    상기 제 2 층간 절연막 상부에 형성되며, 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함하는 제 2 레벨 캐패시터;
    상기 제 2 레벨 캐패시터가 형성된 제 2 층간 절연막 상부에 형성되는 제 3 층간 절연막;
    상기 제 3 층간 절연막 상부에 형성되며, 제 1 캐패시터 전극 및 제 2 캐패시터 전극을 포함하는 제 3 레벨 캐패시터; 및
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극간을 전기적으로 연결하는 콘택부를 포함하는 아날로그 캐패시터.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 레벨 캐패시터의 상기 제 1 캐패시터 전극은 플로팅되고,
    상기 제 3 레벨 캐패시터의 상기 제 1 캐패시터 전극은 출력 전압 터미널에 선택적으로 연결되는 아날로그 캐패시터.
  12. 제 10 항에 있어서,
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극들은 기 설정된 디지털 코드에 의해 VDD 전압 및 VSS 전압을 선택적으로 제공받는 아날로그 캐패시터.
  13. 제 10 항에 있어서,
    상기 제 1 내지 제 3 레벨 캐패시터는 상호 오버랩되도록 형성되는 아날로그 캐패시터.
  14. 제 13 항에 있어서,
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 1 캐패시터 전극들은 빗살 형태로 형성되고,
    상기 제 1 내지 제 3 레벨 캐패시터의 상기 제 2 캐패시터 전극들은 상기 빗살 형태의 제 1 캐패시터 전극에 삽입되는 바 형태로 형성되는 아날로그 캐패시터.
  15. 반도체 기판;
    상기 반도체 기판 상부에 형성되는 메인 아날로그 캐패시터;
    상기 반도체 기판과 아날로그 캐패시터 사이에 개재되는 층간 절연막; 및
    상기 층간 절연막내에 삽입되는 복수 개가 적층된 서브 아날로그 캐패시터들을 포함하는 아날로그 캐패시터.
  16. 제 15 항에 있어서,
    상기 메인 아날로그 캐패시터는, 출력 터미널과 선택적으로 연결되는 제 1 캐패시터 전극 및 상기 제 1 캐패시터 전극과 캐패시턴스를 생성하는 제 2 캐패시터 전극을 포함하는 아날로그 캐패시터.
  17. 제 15 항에 있어서,
    상기 서브 아날로그 캐패시터는,
    상기 메인 아날로그 캐패시터의 상기 제 1 캐패시터 전극과 오버랩되는 제 1 캐패시터 전극, 및 상기 메인 아날로그 캐패시터의 상기 제 2 캐패시터 전극과 오버랩되는 제 2 캐패시터 전극을 포함하는 아날로그 캐패시터.
  18. 제 15 항에 있어서,
    상기 서브 아날로그 캐패시터의 상기 제 1 캐패시터 전극들은 플로팅되는 아날로그 캐패시터.
  19. 제 15 항에 있어서,
    상기 메인 아날로그 캐패시터 및 서브 아날로그 캐패시터의 상기 제 2 캐패시터 전극들은 상호 전기적으로 연결되는 아날로그 캐패시터.
  20. 제 15 항에 있어서,
    상기 서브 아날로그 캐패시터들은 서로 절연되는 아날로그 캐패시터.
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