KR20170023556A - 고 단차 비를 갖는 적어도 두 영역을 포함하는 반도체 디바이스의 제조방법 - Google Patents

고 단차 비를 갖는 적어도 두 영역을 포함하는 반도체 디바이스의 제조방법 Download PDF

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Abstract

반도체 디바이스의 제조방법에 관한 기술로, 제 1 영역 및 제 2 영역을 포함하는 반도체 기판을 제공한다. 제 1 영역 및 제 2 영역 사이에 비교적 큰 단차가 구비될 수 있다. 상기 반도체 기판 상부에 유기 물질막을 형성한다음, 상기 유기 물질막을 완전 멜팅시킨후 큐어링하는 과도 리플로우 공정을 실시하여, 상기 제 1 영역과 상기 제 2 영역을 평탄화시킨다.

Description

고 단차 비를 갖는 적어도 두 영역을 포함하는 반도체 디바이스의 제조방법{Method of Manufacturing Semiconductor Device Having At Least Two Regions with High Aspect Ratio Therebetween}
본 발명은 반도체 디바이스의 제조방법에 관한 것으로, 보다 구체적으로는 고 단차 비를 갖는 적어도 두 영역을 포함하는 반도체 디바이스의 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명은 두 영역 사이에 큰 단차를 갖더라도 완벽히 평탄화가 가능한 반도체 디바이스의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조방법은 다음과 같다. 먼저, 제 1 영역 및 제 2 영역을 포함하고, 상기 제 1 영역 및 제 2 영역 사이에 단차가 구비된 반도체 기판을 준비한다. 상기 반도체 기판 상부에 유기 물질막을 형성한다. 다음, 상기 유기 물질막을 완전 멜팅시킨후 큐어링하는 과도 리플로우 공정을 실시하여, 상기 제 1 영역과 상기 제 2 영역을 평탄화시킨다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법은 다음과 같다. 먼저, 셀 영역 및 주변 영역이 한정된 반도체 기판을 준비한다. 상기 반도체 기판의 셀 영역에 메모리 셀 형성한다음, 상기 메모리 셀이 형성된 상기 셀 영역 및 주변 영역 상부에 절연막을 형성한다. 상기 절연막 상부에 층간 평탄화막으로서 유기 물질막을 코팅한다. 상기 유기 물질막을 완전 멜팅시킨 후 큐어링하는 과도 리플로우 공정을 실시하여, 상기 셀 영역과 주변 영역 간을 평탄화시킨다.
본 발명의 실시예에 따르면, 유기 물질막을 녹는점 또는 그 이상의 온도(혹은 유리 전이 온도 또는 그 이상)에서 과도 리플로우 공정을 진행한다. 이와 같은 과도 리플로우 공정 중 유기 물질막은 액체 상태로 완전 멜팅된 후 큐어링되기 때문에, 완벽하게 평탄화를 달성할 수 있다. 이에 따라, 극심한 단차가 발생되더라도, 완벽한 평탄화를 이룰 수 있어, 단차로 인한 공정 불량을 방지할 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 디바이스이 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 제 1 영역(A) 및 제 2 영역(B)을 포함하는 반도체 기판(10)을 준비한다. 여기서, 제 1 영역(A)은 고단차 예정 영역으로 셀 영역에 해당할 수 있고, 제 2 영역(B)은 저단차 예정 영역으로 주변 영역에 해당할 수 있다. 반도체 기판(10)의 제 1 영역(A)상에 복수의 패턴들(20)을 형성한다. 복수의 패턴들(20)은 일정 높이를 갖도록 구성되고, 복수의 패턴들(20)에 의해 제 1 영역(A)과 제 2 영역(B) 사이에 심한 단차(T)가 발생될 수 있다. 복수의 패턴들(20)이 형성된 반도체 기판(10) 상부에 층간 절연막(25)을 형성할 수 있다. 층간 절연막(25)은 예를 들어, 실리콘 산화 물질을 포함할 수 있다.
도 2에 도시된 바와 같이, 층간 절연막(25) 상부에 평탄화막으로서 유기 성분을 포함하는 유기 물질막(30)을 형성한다. 본 실시예의 유기 물질막(30)으로는 SOC(spin on carbon) 물질이 이용될 수 있다. 하지만, 본 실시예는 여기에 한정되지 않고, 리플로우를 이용하여 평탄화를 달성하는 모든 물질에 모두 적용될 수 있다. 상기 유기 물질막(30)은 스핀 코팅(spin coating) 방식에 의해 형성될 수 있으며, 상대적으로 낮은 단차를 갖는 제 2 영역(B)이 충진될 수 있는 두께로 형성된다.
도 3을 참조하면, 상기 유기 물질막(30)을 과도 리플로우 처리하여, 반도체 기판(10)의 결과물 표면을 평탄화시킨다. 본 실시예에서 과도 리플로우 처리라 함은 상기 유기 물질막(30)을 그것의 녹는점 또는 그것의 유리 전이 온도(glass transition temperature) 이상까지 가열하여 액체 상태로 만든 다음, 큐어링하는 일련의 공정이다.
즉, 상기 과도 리플로우 공정은 상기 유기 물질막(30)을 녹는점 이상의 온도 또는 유리 전이 온도 이상의 온도에서 가열시켜 상기 유기 물질막(30)을 완전히 멜팅(melting)시키는 단계, 및 상기 멜팅된 유기 물질막(30)을 그것의 녹는점 이상의 온도 또는 유리 전이 온도 이상의 온도에서 큐어링하는 단계를 포함할 수 있다.
본 실시예에서 멜팅 단계 및 큐어링 단계는 동일 온도 대역에서 연속적으로 실시될 수도 있고, 서로 다른 온도 대역에서 구분하여 실시될 수도 있다.
예를 들어, 유기 물질막(30)이 150 내지 200℃ 사이의 녹는점을 갖는 경우, 멜팅 공정은 150 내지 200℃ 사이에서 진행될 수 있고, 큐어링 공정은 멜팅 공정 온도의 2배에 달하는 300 내지 400℃ 사이에서 진행될 수 있다.
또한, 전체적인 유기 물질막(30)은 300 내지 400℃ 범위에서 과도 리플로우 처리가 진행될 수 있다.
상기 과도 리플로우 공정에 의해 완벽히 멜팅된 유기 물질막(30)은 액체의 흐름 원리에 따라, 상대적으로 높은 단차를 갖는 제 1 영역(A)에서 상대적으로 낮은 단차를 갖는 제 2 영역(B)으로 흐르게 되어, 바다 또는 수조의 수면과 같이 평탄한 수면을 얻게 된다. 이러한 상태에서 큐어링 공정이 진행되기 때문에, 제 1 영역(A)상의 유기 물질막(30)의 표면과 제 2 영역(B)상의 유기 물질막(30) 표면은 실질적으로 평탄면을 이루게 된다. 이에 따라, 도 4에 도시된 바와 같이, 제 1 영역(A)과 제 2 영역(B)은 과도 리플로우된 유기 물질막(30a)에 의해 완벽한 평탄화를 달성할 수 있다.
도 5에 도시된 바와 같이, 반도체 기판(10)의 제 1 영역(A) 상에 제 1 패턴들(20a)을 형성하고, 제 2 영역(B) 상에 제 2 패턴들(20b)을 형성한다. 제 1 패턴들(20a)의 높이는 제 2 패턴들(20b)의 높이와 상당한 차이를 갖도록 설정되어, 제 1 영역(A)과 제 2 영역(B) 사이에 차이로 인해 심한 단차가 발생된다. 제 1 및 제 2 패턴들(20a,20b)이 형성된 반도체 기판(10) 상부에 층간 절연막(26)을 형성한다. 비록, 층간 절연막(26)이 평탄화막 기능을 포함한다고 하더라도, 상기 제 1 패턴들(20a)과 제 2 패턴들(20b) 사이의 심한 단차로 인해, 완벽한 평탄화 달성은 어렵다. 그 후, 층간 절연막(26) 상부에, 제 1 영역(A) 및 제 1 영역(A)과 제 2 영역(B)의 경계면 부근이 노출되도록 마스크 패턴(28)을 형성한다.
마스크 패턴(28)을 이용하여, 노출된 제 1 영역(A) 상의 층간 절연막(26) 및 제 1 패턴(20a)을 소정 두께만큼 식각하여, 예비 평탄화 공정을 실시한다. 미설명 도면 부호 26a는 식각 저지면을 지시한다. 상기 식각 저지면(26a)은 제 2 영역(B)의 결과면 표면보다 약간 높은 위치에 있거나, 혹은 실질적으로 동일한 면에 위치할 수 있다. 그후, 마스크 패턴(28)을 공지의 방식으로 제거한다.
이와 같이, 단차가 높은 제 1 영역(A)과 단차가 낮은 제 2 영역(B)의 경계 부분 일부를 식각하므로써, 제 1 영역(A)과 제 2 영역(B) 사이의 단차를 일부 감소시킬 수 있다. 다음, 반도체 기판(10) 상부에 층간 평탄화막으로서 유기 물질막(30)을 형성한다. 상기 유기 물질막(30)으로는 SOC막이 이용될 수 있으며, 예를 들어, 스핀 코팅 방식으로 형성될 수 있다. 유기 물질막(30) 코팅 당시에는, 유기 물질막(30)은 하부에 발생된 단차를 따라 형성될 수 있다.
도 7을 참조하면, 상기 유기 물질막(30)을 과도 리플로우하여, 그 표면을 평탄화시킨다. 즉, 유기 물질막(30)은 녹는점 이상의 온도 또는 유리 전이 온도 이상의 온도에서 리플로우 처리됨에 따라, 완전히 멜팅된 후, 큐어링된다. 상술한 바와 같이 유기 물질막(30)이 완벽히 멜팅되는 경우, 제 1 영역(A)상의 유기 물질막(30)이 제 2 영역(B)쪽으로 흘러내리게 되어, 유기 물질막(30) 전체 표면은 바다 또는 수조의 수면과 같이 평탄한 수면 상태를 갖게 된다. 이에 따라, 도 8에 도시된 바와 같이, 유기 물질막(30)은 완벽한 평탄화를 이룬 상태에서 큐어링이 진행되므로, 심한 단차가 발생된 영역이라도 완벽한 평탄화를 달성할 수 있다.
도 9를 참조하면, 셀 영역(C) 및 주변 영역(P)으로 구분되어 있으며, 셀 영역(C) 및 주변 영역(P)에 트랜지스터 소자들(도시되지 않음)이 형성된 반도체 기판(100)을 준비한다. 반도체 기판(100) 상부에 제 1 층간 절연막(110)을 형성한다. 셀 영역(C)의 제 1 층간 절연막(110) 내부에 스토리지 노드 콘택 플러그(115)를 형성한다. 도면에 도시되지는 않았지만, 상기 스토리지 노드 콘택 플러그(115)는 셀 영역(C)의 트랜지스터의 소스와 전기적으로 연결되도록 구성된다. 셀 영역(C)상에 형성된 스토리지 노드 콘택 플러그(115) 상부 각각에 공지의 방식으로 스토리지 노드 전극(120)을 형성한다. 제 1 층간 절연막(110) 및 상기 스토리지 노드 전극(120) 표면상에 유전막(125)을 형성한다. 유전막(125) 상부에 도전층을 증착하고, 상기 셀 영역(C)상에 잔류하도록 도전층을 패터닝하므로써, 플레이트 전극(130)을 형성한다. 이에 따라, 셀 영역(C) 상에 캐패시터(cap)가 형성된다. 캐패시터(cap)가 형성된 반도체 기판(100) 상부에 제 2 층간 절연막(140)을 형성한다. 이때, 캐패시터(cap)의 캐패시턴스는 스토리지 노드 전극(120)의 표면적에 비례하기 때문에, 가급적 스토리지 노드 전극(120)의 높이를 증대시키고 있다. 이에 따라, 셀 영역(C)와 주변 영역(P) 사이에 심한 단차가 발생될 수 있다.
도 10을 참조하여 설명하면, 상기 제 2 층간 절연막(140) 상부에 층간 평탄화막으로서, 유기 물질막(150)을 형성한다. 유기 물질막(150)으로는 예를 들어, SOC막이 이용될 수 있고, 유기 물질막(150)은 예를 들어 스핀 코팅 방식으로 형성될 수 있다. 이때, 스핀 코팅 직후(as coating) 유기 물질막(150)은 제 2 층간 절연막(140)의 표면을 따라 형성될 수 있다.
다음, 도 11에 도시된 바와 같이, 상기 유기 물질막(150)을 과도 리플로우시킨다. 과도 리플로우 공정은 앞서 설명한 바와 같이, 녹는점 이상의 온도 또는 유리 전이 온도 이상의 온도에서 유기 물질막을 멜팅시킨후 큐어링한다.
상기 과도 리플로우 공정시, 셀 영역(C)상에 위치되는 유기 물질막(150)들은 단차가 낮은 주변 영역(P)을 흘러들어가게 되어, 바다 또는 수조의 수면과 같이, 완벽한 평탄화를 이룰 수 있다. 완벽한 평탄화를 이룬 상태에서 큐어링이 진행되기 때문에, 도 12와 같이, 셀 영역(C)과 주변 영역(P)의 완벽한 평탄화를 달성할 수 있다.
도 13에 도시된 바와 같이, 셀 영역(C) 및 주변 영역이 구분되어 있으며, 셀 영역(C)에 적층 메모리 구조물(ML)을 형성한다. 보다 구체적으로, 반도체 기판(201)내에 공통 소스 영역(203)을 형성한다음, 반도체 기판(201) 상에 복수의 절연막(205a~205e) 및 복수의 도전막(207a~207e)을 교대로 증착한다. 도전막(207a~207e)은 이후 적층 게이트 혹은 적층 워드 라인으로 이용될 수 있다. 이때, 복수의 도전막(207a~207e)의 두께는 같거나 상이할 수 있으며, 적층 메모리 구조물(ML)이 낸드 스트링(NAND string)인 경우 최상위 및 최하위 도전막(207a,207e, 이후 셀렉트 트랜지스터의 게이트)의 두께는 중간 부분의 도전막(207b,207c,207d, 이후 셀 스트링 트랜지스터의 게이트)의 두께보다 큰 두께를 가질 수 있다.
상술한 적층 메모리 구조물(ML) 상부에 채널 영역을 한정하기 위한 하드 마스크(209a)를 형성하고, 상기 하드 마스크(209a)의 형태로 절연막들(205a~205e) 및 도전막들(207a~207e)을 식각하여, 채널홀(H1)을 형성한다.
이어서, 채널홀들(H1)을 포함하는 전체 구조의 표면을 따라 다층막(211)을 형성한다. 다층막(211)은 절연막(211a)/전하 저장막(211b)/절연막(211c)의 적층 구조로 형성할 수 있다. 전하 저장막(211b)은 전하 트랩이 가능한 질화막으로 형성될 수 있으며, 절연막(211a, 211c)은 산화막으로 형성될 수 있다.
채널홀(H1) 저면의 다층막(211)을 선택적으로 제거하여 공통 소스 영역(203)을 노출하는 콘택홀(H2)을 형성한다. 상기 콘택홀(H2) 형성 공정은 에치백 또는 마스크 공정을 이용하여 형성될 수 있다.
콘택홀(H2)을 포함하는 전체 구조 표면을 따라 채널막(213)을 형성한다. 채널막(213)은 반도체 막으로서, 실리콘막으로 형성할 수 있다. 채널막(213)은 콘택홀(H2)을 통해 개구된 공통 소스 영역(203)에 접속된다.
이 후, 채널막(213)을 포함하는 전체 구조 상부에 채널홀(H1) 내부를 채울만큼 충분한 두께를 가진 갭-필 절연막(215)을 형성한다. 갭-필 절연막(215)은 좁고 긴 채널홀(H1) 내부를 보이드(void)없이 채울 수 있도록 유동성이 높은 절연물로 형성되는 것이 바람직하다. 예를 들어, 갭-필 절연막은 SOD(Spin On Delectric)막으로 형성할 수 있다. SOD막은 PSZ(poly silazane)으로 형성할 수 있다.
이와 같은 적층 메모리 구조물(ML)의 형성으로, 셀 영역(C)와 주변 영역(P) 사이에 심한 단차가 발생된다. 심한 단차가 발생된 반도체 기판(201) 결과물 상부에 평탄화 보호막(220)을 증착하고, 평탄화 보호막(220) 상부에 층간 평탄화막으로서 유기 물질막(230)이 이용될 수 있다. 평탄화 보호막(220)은 예를 들어, 실리콘 산화막일 수 있으며, 증착시 단차면을 따라 고른 두께로 형성될 수 있다. 유기 물질막(230)은 예를 들어 SOC 물질이 이용될 수 있고, 스핀 코팅 방식으로 형성될 수 있다. 상기 유기 물질막(230)은 코팅 당시 하부의 단차를 따라 형성될 수 있다.
다음, 도 14에 도시된 바와 같이, 상기 유기 물질막(150)을 과도 리플로우시킨다. 과도 리플로우 공정은 앞서 설명한 바와 같이, 녹는점 이상의 온도 또는 유리 전이 온도 이상의 온도에서 유기 물질막을 멜팅처리한 후, 큐어링시키는 공정이다.
상기 과도 리플로우 공정시, 셀 영역(C)상에 위치되는 유기 물질막(150)들이 멜팅되어, 단차가 낮은 주변 영역(P)으로 흘러들어가게 되어, 수면의 형태로 완벽한 평탄화를 이루게 된다. 이에 따라, 도 15에 도시된 바와 같이, 셀 영역(C)과 주변 영역(P)의 완벽한 평탄화를 달성할 수 있다.
그 후, 도면에 도시되지는 않았지만, 유기 물질막(150) 상부에 보호막을 증착하고, 금속 배선 공정을 위해 상기 보호막 상부에 포토레지스트 패턴을 형성한다. 이때, 포토레지스트 패턴의 하부면이 완벽한 평탄면이기 때문에, 극심한 단차로 인한 리소그라피 불량을 방지할 수 있다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 16을 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 17을 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 18 및 도 19을 참조하여 설명하기로 한다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 18을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
도 19를 참조하면, 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함하는 전자 시스템(4400)이 제공될 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 디바이스들 중 어느 하나의 반도체 디바이스는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나에 적용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
10, 100, 201 : 반도체 기판 30, 130, 230 : 유기 물질막

Claims (16)

  1. 제 1 영역 및 제 2 영역을 포함하고, 상기 제 1 영역 및 제 2 영역 사이에 단차가 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 유기 물질막을 형성하는 단계; 및
    상기 유기 물질막을 완전 멜팅시킨후 큐어링하는 과도 리플로우 공정을 실시하여, 상기 제 1 영역과 상기 제 2 영역을 평탄화하는 단계를 포함하는 반도체 디바이스의 제조방법.
  2. 제 1 항에 있어서,
    상기 과도 리플로우하는 단계는,
    상기 유기 물질막을 제 1 온도까지 가열하는 단계; 및
    상기 유기 물질막을 제 1 온도 보다 큰 제 2 온도에서 큐어링하는 단계를 포함하는 반도체 디바이스의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1 온도는 상기 유기 물질막의 녹는점인 반도체 디바이스의 제조방법.
  4. 제 2 항에 있어서,
    상기 제 1 온도는 상기 유기 물질막의 유리 전이 온도인 반도체 디바이스의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 영역은 제 1 높이의 복수의 패턴을 포함하고,
    상기 제 2 영역은 상기 제 1 높이 보다 낮은 복수의 패턴을 포함하는 반도체 디바이스의 제조방법.
  6. 제 5 항에 있어서,
    상기 반도체 기판을 준비하는 단계와, 상기 유기 물질막을 형성하는 단계 사이에,
    상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 제 2 영역, 및 상기 제 1 영역과 제 2 영역의 경계 부분이 노출되도록 마스크를 형성하는 단계; 및
    노출된 상기 경계 부분의 상기 층간 절연막 및 그 하부의 제 1 패턴을, 상기 제 2 영역상에 형성되는 상기 층간 절연막의 높이와 동일해지도록 식각하는 단계를 더 포함하는 반도체 디바이스의 제조방법.
  7. 제 1 항에 있어서,
    상기 반도체 기판을 제공하는 단계는,
    상기 반도체 기판의 상기 제 1 영역에 셀 캐패시터를 형성하는 단계를 더 포함하는 반도체 디바이스의 제조방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판을 제공하는 단계는,
    상기 반도체 기판의 상기 제 1 영역에 적층 메모리 구조를 형성하는 단계를 더 포함하는 반도체 디바이스의 제조방법.
  9. 제 1 항에 있어서,
    상기 유기 물질막은 SOC(spin on carbon)막인 반도체 디바이스의 제조방법.
  10. 셀 영역 및 주변 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 셀 영역에 메모리 셀 형성하는 단계;
    상기 메모리 셀이 형성된 상기 셀 영역 및 주변 영역 상부에 절연막을 형성하는 단계;
    상기 절연막 상부에 층간 평탄화막으로서 유기 물질막을 코팅하는 단계; 및
    상기 유기 물질막을 완전 멜팅시킨 후 큐어링하는 과도 리플로우 공정을 실시하여, 상기 셀 영역과 주변 영역 간을 평탄화하는 단계를 포함하는 반도체 디바이스의 제조방법.
  11. 제 10 항에 있어서,
    상기 과도 리플로우하는 단계는,
    상기 유기 물질막을 제 1 온도까지 가열하는 단계; 및
    상기 유기 물질막을 제 1 온도 보다 큰 제 2 온도에서 큐어링하는 단계를 포함하는 반도체 디바이스의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 온도는 상기 유기 물질막의 녹는점인 반도체 디바이스의 제조방법.
  13. 제 11 항에 있어서,
    상기 제 1 온도는 상기 유기 물질막의 유리 전이 온도인 반도체 디바이스의 제조방법.
  14. 제 10 항에 있어서,
    상기 메모리 셀은 스토리지 노드 캐패시터를 포함하는 반도체 디바이스의 제조방법.
  15. 제 10 항에 있어서,
    상기 메모리 셀은 복수의 메모리 셀이 적층되어 구성되는 반도체 디바이스의 제조방법.
  16. 제 10 항에 있어서,
    상기 유기 물질막은 SOC(spin on carbon)막인 반도체 디바이스의 제조방법.
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* Cited by examiner, † Cited by third party
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JP2021034588A (ja) * 2019-08-26 2021-03-01 東京エレクトロン株式会社 基板処理方法、基板処理装置、及び記憶媒体

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