KR20230083870A - 반도체 메모리 소자 - Google Patents
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Abstract
반도체 메모리 소자는, 기판 상에서 제1 수평 방향을 따라 연장되며, 제1 수평 방향으로 순서대로 배치되는 제1 소스-드레인 영역, 단결정 채널층, 및 제2 소스-드레인 영역을 포함하는 트랜지스터 바디부; 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며, 상기 단결정 채널층의 상면과 하면을 덮는 게이트 전극층; 상기 제1 소스-드레인 영역과 연결되고 수직 방향으로 연장되며, 상기 제2 수평 방향으로 상기 제1 폭을 갖는 비트 라인; 상기 제1 소스-드레인 영역의 상면 및 하면을 덮고, 상기 제2 수평 방향으로 상기 제1 폭보다 더 큰 제2 폭을 갖는 스페이서; 및 상기 트랜지스터 바디부로부터 상기 제1 수평 방향을 따라서 상기 비트 라인과 반대측에 배치되며, 상기 제2 소스-드레인 영역과 연결되는 하부 전극층, 커패시터 유전막, 및 상부 전극층을 포함하는 셀 커패시터;를 포함한다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 구체적으로는 3차원 반도체 메모리 소자에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 반도체 메모리 소자가 요구되며, 고용량의 반도체 메모리 소자를 제공하기 위하여, 증가된 집적도가 요구되고 있다. 종래의 2차원 반도체 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 기판 상에 수직 방향으로 복수의 메모리 셀을 적층하여 메모리 용량을 높이는 3차원 반도체 메모리 소자가 제안되고 있다.
본 발명의 기술적 과제는, 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 제1 수평 방향을 따라 연장되며, 제1 수평 방향으로 순서대로 배치되는 제1 소스-드레인 영역, 단결정 채널층, 및 제2 소스-드레인 영역을 포함하는 트랜지스터 바디부; 상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며, 상기 단결정 채널층의 상면과 하면을 덮는 게이트 전극층; 상기 제1 소스-드레인 영역과 연결되고 수직 방향으로 연장되며, 상기 제2 수평 방향으로 상기 제1 폭을 갖는 비트 라인; 상기 제1 소스-드레인 영역의 상면 및 하면을 덮고, 상기 제2 수평 방향으로 상기 제1 폭보다 더 큰 제2 폭을 갖는 스페이서; 및 상기 트랜지스터 바디부로부터 상기 제1 수평 방향을 따라서 상기 비트 라인과 반대측에 배치되며, 상기 제2 소스-드레인 영역과 연결되는 하부 전극층, 커패시터 유전막, 및 상부 전극층을 포함하는 셀 커패시터;를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 수직 방향을 따라서 서로 이격되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 제1 수평 방향을 따라서 순차적으로 배열되는 제1 소스-드레인 영역, 단결정 채널층, 및 제2 소스-드레인 영역으로 이루어지며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 볼록하게 돌출된 평면 형상을 가지는 돌출부를 가지는 복수의 트랜지스터 바디부; 상기 기판 상에서 상기 제2 수평 방향을 따라서 서로 이격되며 상기 수직 방향을 따라서 상호 평행하게 연장되고 상기 복수의 트랜지스터 바디부의 상기 제1 소스-드레인 영역과 연결되는 복수의 비트 라인; 상기 수직 방향을 따라서 서로 이격되며 상기 제2 수평 방향을 따라서 상호 평행하게 연장되고, 게이트 유전막을 사이에 가지며 상기 복수의 트랜지스터 바디부의 상기 단결정 채널층의 적어도 상면과 하면을 각각 덮는 복수의 워드 라인; 상기 제1 소스-드레인 영역 각각의 상면 및 하면 상에 배치되며, 상기 복수의 비트 라인과 접촉하는 제1 측벽을 포함하는 복수의 스페이서; 및 상기 복수의 트랜지스터 바디부의 상기 제2 소스-드레인 영역과 연결되며, 제1 전극, 커패시터 유전층, 및 제2 전극으로 이루어지는 복수의 셀 커패시터;를 포함하고, 상기 복수의 비트 라인 각각은 상기 제2 수평 방향으로 제1 폭을 가지며, 상기 복수의 스페이서는 각각은 상기 제2 수평 방향으로 상기 제1 폭보다 더 큰 제2 폭을 갖는다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 수직 방향을 따라서 서로 이격되며 제1 수평 방향을 따라서 상호 평행하게 연장되고, 제1 수평 방향을 따라서 순차적으로 배열되는 제1 소스-드레인 영역, 단결정 Si로 이루어지는 단결정 채널층, 및 제2 소스-드레인 영역으로 이루어지며, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 볼록하게 돌출된 평면 형상을 가지고 일부분이 상기 단결정 채널층의 일부분을 구성하는 돌출부를 가지는 복수의 트랜지스터 바디부; 상기 기판 상에서 상기 제2 수평 방향을 따라서 서로 이격되며 상기 수직 방향을 따라서 상호 평행하게 연장되고 상기 복수의 트랜지스터 바디부의 상기 제1 소스-드레인 영역과 연결되며, 상기 제2 수평 방향으로 상기 제1 폭을 갖는 복수의 비트 라인; 상기 수직 방향을 따라서 서로 이격되며 상기 제2 수평 방향을 따라서 상호 평행하게 연장되고, 게이트 유전막을 사이에 가지며 상기 복수의 트랜지스터 바디부의 상기 단결정 채널층의 적어도 상면과 하면을 각각 덮는 복수의 워드 라인; 상기 제1 소스-드레인 영역의 상면 및 하면을 덮고, 상기 제2 수평 방향으로 상기 제1 폭보다 더 큰 제2 폭을 갖는 스페이서; 및 기 복수의 트랜지스터 바디부의 상기 제2 소스-드레인 영역과 연결되는 제1 전극과, 상기 제1 전극을 덮는 제2 전극과, 상기 제1 전극 및 상기 제2 전극 사이에 개재되는 커패시터 유전층을 포함하는 복수의 셀 커패시터;를 포함한다.
본 발명의 반도체 메모리 소자는, 감소된 면적의 비트 라인을 포함하며, 이에 따라 비트 라인과 이와 인접한 비트 라인 사이의 기생 커패시턴스가 감소할 수 있고, 비트 라인 센싱 마진이 증가하는 등 반도체 메모리 소자는 우수한 동작 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 도 2의 수직 레벨에서의 평면도이다.
도 4는 도 3의 B-B' 선에 따른 단면도이다.
도 5는 도 3의 CX1 부분의 확대도이다.
도 6은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 7은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 9는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 10은 도 9의 CX1 부분의 확대도이다.
도 11은 예시적인 실시예들에 따른 반도체 메모리 소자(100E)를 나타내는 평면도이다.
도 12a 내지 도 19는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 개략도들이다. 구체적으로 도 12a, 13a, 14a는 도 2의 제1 수직 레벨(LV1)에서의 평면도들이고, 도 12b는 도 12a의 B-B' 선에 따른 단면도이고, 도 13b는 도 13a의 C-C' 선에 따른 단면도이다. 도 14b는 도 14a의 B-B' 선에 따른 단면도이고, 도 14c는 도 14a의 C-C' 선에 따른 단면도이다. 도 15 내지 도 19는 도 14a의 B-B' 선에 따른 단면에 대응되는 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 도 2의 수직 레벨에서의 평면도이다.
도 4는 도 3의 B-B' 선에 따른 단면도이다.
도 5는 도 3의 CX1 부분의 확대도이다.
도 6은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 7은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 9는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 10은 도 9의 CX1 부분의 확대도이다.
도 11은 예시적인 실시예들에 따른 반도체 메모리 소자(100E)를 나타내는 평면도이다.
도 12a 내지 도 19는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 개략도들이다. 구체적으로 도 12a, 13a, 14a는 도 2의 제1 수직 레벨(LV1)에서의 평면도들이고, 도 12b는 도 12a의 B-B' 선에 따른 단면도이고, 도 13b는 도 13a의 C-C' 선에 따른 단면도이다. 도 14b는 도 14a의 B-B' 선에 따른 단면도이고, 도 14c는 도 14a의 C-C' 선에 따른 단면도이다. 도 15 내지 도 19는 도 14a의 B-B' 선에 따른 단면에 대응되는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 등가 회로도이다.
도 1을 참조하면, 반도체 메모리 소자(10)는 제1 수평 방향(X)을 따라서 배치되며 서로 연결되는 셀 트랜지스터(TR)와 셀 커패시터(CAP)가 구성하는 복수의 메모리 셀(MC)을 포함할 수 있다. 복수의 메모리 셀(MC)은 제1 수평 방향(X) 및 수직 방향(Z) 각각을 따라서 서로 이격되며 열을 이루며 배치되어 서브 셀 어레이(SCA)를 구성할 수 있다. 또한 반도체 메모리 소자(10)는 복수개의 서브 셀 어레이(SCA)가 제2 수평 방향(Y)을 따라서 서로 이격되며 배치될 수 있다.
복수의 워드 라인(WL)은 제2 수평 방향(Y)을 따라서 연장되며, 제1 수평 방향(X) 및 수직 방향(Z)을 따라서 서로 이격되며 배치될 수 있다. 복수의 비트 라인(BL)은 수직 방향(Z)을 따라서 연장되며, 제1 수평 방향(X) 및 제2 수평 방향(Y) 각각을 따라서 서로 이격되며 배치될 수 있다.
일부 실시 예에서, 복수의 비트 라인(BL) 중 일부개는 제1 수평 방향(X)을 따라서 연장되는 비트 라인 묶음 라인(bit line strapping line, BLS)에 의하여 서로 연결될 수 있다. 예를 들면, 비트 라인 묶음 라인(BLS)은, 복수의 비트 라인(BL) 중 제1 수평 방향(X)을 따라서 배열되는 비트 라인(BL)들을 서로 연결할 수 있다.
복수의 셀 커패시터(CAP)는 제2 수평 방향(Y) 및 수직 방향(Z)으로 연장되는 상부 전극(PLATE)에 공통 연결될 수 있다. 도 20에는 도시의 편의를 위하여, 상부 전극(PLATE)이 수직 방향(Z)으로 연장되는 것으로 도시되었으나, 제2 수평 방향(Y)을 따라서 배열되는 상부 전극(PLATE)은 일체를 이룰 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 소자(100)를 나타내는 사시도이다. 도 3은 도 2의 수직 레벨(LV1)에서의 평면도이다. 도 4는 도 3의 A-A' 선에 따른 단면도이다. 도 5는 도 3의 CX1 부분의 확대도이다.
도 2 내지 도 5를 참조하면, 반도체 메모리 소자(100)는 기판(110) 상에 배치된 복수의 셀 트랜지스터(CTR)와 복수의 셀 커패시터(CAP)를 포함할 수 있다.
복수의 셀 트랜지스터(CTR) 각각은 트랜지스터 바디(120), 워드 라인(130), 게이트 절연층(140), 및 비트 라인(150)을 포함할 수 있고, 복수의 셀 커패시터(CAP)는 제1 전극(EL1), 제2 전극(EL2) 및 커패시터 유전층(DL)을 포함할 수 있다.
기판(110)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 또는 예를 들면, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
도시되지는 않았지만, 기판(110)의 일부 영역 상에는 주변 회로(도시 생략)와 상기 주변 회로에 연결되는 배선층(도시 생략)이 더 형성될 수 있다. 예를 들어, 상기 주변 회로는 서브 워드 라인 드라이버, 센스 앰프, 등을 구성하는 평면형 MOSFET을 포함할 수 있으나, 이에 한정되는 것은 아니다. 도시되지는 않았지만, 기판(110) 상에는 상기 주변 회로 및 상기 배선층을 커버하도록 배치되는 하부 절연층(도시 생략)이 더 형성될 수 있다.
기판(110) 상에 복수의 트랜지스터 바디(120)가 제1 수평 방향(X)을 따라 연장되며 수직 방향(Z)으로 이격되어 배치될 수 있다. 복수의 트랜지스터 바디(120)는 예를 들면, 도핑되지 않은 반도체 물질 또는 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시예에서, 복수의 트랜지스터 바디(120)는 폴리실리콘으로 이루어질 수 있다. 일부 실시예에서, 복수의 트랜지스터 바디(120)는 비정질 금속 산화물, 다결정질 금속 산화물, 또는 비정질 금속 산화물 및 다결정질 금속 산화물의 조합 등을 포함할 수 있고, 예를 들어, In-Ga계 산화물(IGO), In-Zn계 산화물(IZO), 또는 In-Ga-Zn계 산화물(IGZO) 중 적어도 하나를 포함할 수 있다.
복수의 트랜지스터 바디(120)는 제1 수평 방향(X)으로 순서대로 배치되는 제1 소스/드레인 영역(122), 단결정 채널층(124), 및 제2 소스/드레인 영역(126)을 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역(122)은 비트 라인(150)과 연결되며 제2 소스/드레인 영역(126)은 셀 커패시터(CAP)의 제1 전극(EL1)과 연결될 수 있다. 제1 소스/드레인 영역(122) 및 제2 소스/드레인 영역(126)은 n형 불순물이 고농도로 도핑된 반도체 물질을 포함할 수 있다.
도 3에서 점선으로 도시된 것과 같이, 복수의 트랜지스터 바디(120)는 중앙부에서 외측으로 확장되는 돌출부(120EX)를 포함하는 평면 형상을 가질 수 있다. 예를 들어, 제2 소스/드레인 영역(126)의 측벽 일부분과 단결정 채널층(124)의 측벽에 의해 돌출부(120EX)가 정의될 수 있다. 그러나 다른 실시예들에서, 복수의 트랜지스터 바디(120)는 외측으로 확장되는 돌출부를 구비하지 않는 라인 형상 또는 바(bar) 형상을 가질 수도 있다. 복수의 트랜지스터 바디(120)의 상면 및 바닥면은 제1 수평 방향(X)을 따라 연장되는 평탄한 형상을 가질 수 있다.
복수의 워드 라인(130)은 복수의 트랜지스터 바디(120)에 인접하게 배치되어 제2 수평 방향(Y)으로 연장될 수 있다. 반도체 메모리 소자(100)는 듀얼 게이트 트랜지스터 구조를 가질 수 있고, 도 2에 도시된 것과 같이, 복수의 워드 라인(130) 각각은 복수의 트랜지스터 바디(120)의 상면 및 바닥면 상에 배치될 수 있다. 도 5에 도시된 것과 같이, 평면도에서 각각의 워드 라인(130)은 비트 라인(150)에 인접한 영역에 곡면 측벽(130RC)을 가질 수 있고, 곡면 측벽(130RC)은 타원형 또는 원형의 호(arc) 형상을 가질 수 있다.
예시적인 실시예들에서, 복수의 워드 라인(130)은 도전성 배리어막 및 상기 도전성 배리어막을 덮는 도전성 충전층으로 이루어질 수 있다. 상기 도전성 배리어막은 예를 들면, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 도전성 배리어 막은 TiN으로 이루어질 수 있다. 상기 도전성 충전층은 예를 들면, 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 충전층은 W를 포함할 수 있다.
복수의 비트 라인(150)과 이에 인접한 워드 라인(130) 사이에는 스페이서 (132)가 배치될 수 있다. 스페이서(132)는 워드 라인(130)과 동일한 수직 레벨에 배치될 수 있고, 스페이서(132)의 제1 측벽(132S1)이 비트 라인(150)과 접촉하고, 스페이서(132)의 제2 측벽(132S2)이 워드 라인(130)과 접촉할 수 있다. 도 5에 도시되는 것과 같이, 스페이서(132)의 측벽과 워드 라인(130)의 곡면 측벽(130RC)이 함께 원형 또는 타원형의 호(arc)를 형성할 수 있다.
한편, 최하부의 워드 라인(130)과 접촉하는 스페이서(132) 부분은 기판(110)상면 상으로 연장되고 나머지 스페이서(132)보다 더 큰 두께를 가질 수 있다. 기판(110) 상면 상으로 연장되는 스페이서(132)를 바닥 스페이서층(132L)으로 지칭할 수 있다. 스페이서(132) 및 바닥 스페이서층(132L)은 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물을 포함할 수 있다.
매립 절연층(134)은 워드 라인(130)의 곡면 측벽(130RC)과 스페이서(132)에 인접하게 배치되어 수직 방향(Z)으로 연장될 수 있다. 도 5에 도시되는 것과 같이, 매립 절연층(134)은 반원형 또는 반타원형 수평 단면을 가질 수 있고, 스페이서(132)의 측벽과 워드 라인(130)의 곡면 측벽(130RC)이 함께 원형 또는 타원형의 호(arc)를 형성하며 매립 절연층(134)의 측벽을 둘러쌀 수 있다.
한편 도 5에서는 워드 라인(130)의 곡면 측벽(130RC)이 비트 라인(150)에 가깝게 배치되고 워드 라인(130)의 곡면 측벽(130RC)에 반대되는 평면 측벽(도시 생략)이 비트 라인(150)으로부터 멀리 배치되는 것이 예시적으로 도시되었다. 그러나 다른 실시예들에서, 워드 라인(130)의 곡면 측벽(130RC)은 비트 라인(150)으로부터 멀리 배치되고 워드 라인(130)의 곡면 측벽(130RC)에 반대되는 평면 측벽(도시 생략)이 비트 라인(150)에 가깝게 배치될 수도 있다.
게이트 절연층(140)은 복수의 워드 라인(130)과 트랜지스터 바디(120) 사이에 개재될 수 있다. 예를 들어, 게이트 절연층(140)은 복수의 워드 라인(130) 각각의 상면, 바닥면, 및 측면을 콘포말하게 커버할 수 있다.
예시적인 실시예들에서, 게이트 절연층(140)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시예들에서, 게이트 절연층(140)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
복수의 트랜지스터 바디(120) 각각 사이에는 스페이서 매립층(162)이 배치될 수 있고, 스페이서 매립층(162)은 복수의 워드 라인(130)과 동일한 수직 레벨에 배치될 수 있다. 스페이서 매립층(162)의 상면과 바닥면 상에는 스페이서 라이너층(164)가 배치될 수 있고, 스페이서 매립층(162)과 스페이서 매립층(162) 사이 및 인접한 2개의 워드 라인(130) 사이에는 분리 절연층(166)이 배치될 수 있다. 예를 들어, 분리 절연층(166)과 워드 라인(130) 사이에는 게이트 절연층(140)이 개재되고 분리 절연층(166)과 스페이서 매립층(162) 사이에는 스페이서 라이너층(164)가 배치될 수 있다.
복수의 비트 라인(150)은 기판(110) 상에서 수직 방향(Z)으로 연장되고, 제2 수평 방향(Y)으로 이격되어 배치될 수 있다. 복수의 비트 라인(150)은 불순물이 도핑된 실리콘, 불순물이 도핑된 게르마늄 등의 도핑된 반도체 물질, 질화티타늄, 질화탄탈륨 등의 도전성 금속질화물, 텅스텐, 티타늄, 탄탈륨 등의 금속, 및 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등의 금속-반도체 화합물 중 어느 하나일 수 있다.
예시적인 실시예들에서, 복수의 비트 라인(150)은 스페이서(132)보다 작은 폭을 가질 수 있다. 예를 들어, 비트 라인(150)은 제2 수평 방향(Y)을 따라 제1 폭(W11)을 가지며, 스페이서(132)는 제2 수평 방향(Y)을 따라 제1 폭(W11)보다 큰 제2 폭(W12)을 가질 수 있다. 예를 들어, 비트 라인(150)은 도전층(도시 생략)을 형성한 이후에 상기 도전층에 제2 수평 방향(Y)을 따른 제1 폭(W11)과 제1 수평 방향(X)을 따른 폭(도시 생략)을 감소시키기 위한 트리밍 공정을 수행함에 의해 형성될 수 있다. 이에 따라 비트 라인(150)은 상대적으로 작은 면적을 가지며, 비트 라인(150)과 이에 인접한 비트 라인(150) 사이의 거리(D11)가 상대적으로 클 수 있다.
비트 라인(150) 주위에는 수직 방향(Z)으로 연장되는 비트 라인 절연층(152)이 배치될 수 있다. 비트 라인 절연층(152)의 바닥부는 바닥 스페이서층(132L)의 상면과 접촉할 수 있다.
셀 커패시터(CAP)는 제1 전극(EL1), 제2 전극(EL2) 및 커패시터 유전층(DL)을 포함할 수 있다. 제1 전극(EL1)은 제2 소스/드레인 영역(126)에 연결되며 제1 수평 방향(X)으로 연장되는 컵 형상을 가질 수 있다. 예를 들어 도 4에 도시되는 것과 같이, 제1 전극(EL1)은 90도 회전한 U 형상의 수평 단면을 가질 수 있다.
커패시터 유전층(DL)은 제1 전극(EL1) 표면을 콘포말하게 커버할 수 있고, 제2 전극(EL2)은 커패시터 유전층(DL) 상에서 제1 전극(EL1)을 커버하도록 배치될 수 있다.
예시적인 실시예들에서, 제1 전극(EL1) 및 제2 전극(EL2)은 도핑된 반도체 물질, 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물 또는 텅스텐 질화물 등의 도전성 금속 질화물, 텅스텐, 루테늄, 이리듐, 티타늄 또는 탄탈륨의 금속, 이리듐 산화물 또는 니오븀 산화물 등의 도전성 금속 산화물을 포함할 수 있다.
일반적으로 DRAM 소자의 집적도가 증가함에 따라 증가된 표면적의 커패시터를 형성하기 위한 공정 난이도가 현저하게 증가하므로, 이를 해결하고 높은 메모리 용량을 얻기 위하여 셀 트랜지스터(CTR)와 셀 커패시터(CAP)가 구성하는 복수의 메모리 셀이 수직 방향으로 적층되는 3차원 반도체 메모리 소자가 제안되었다. 그러나 3차원 구조의 제조 공정에서 형성되는 수직 관통홀의 사이즈에 의해 비트 라인의 폭이 결정되므로, 비트 라인에 의해 기생 커패시턴스 증가 등이 발생하여 반도체 메모리 소자의 전기적 특성 최적화에 어려움이 존재했다.
그러나 본 발명에 따르면, 비트 라인(150)은 수직 관통홀을 통해 노출된 공간에 도전층을 형성하고, 이후 도전층의 폭을 감소시키기 위한 트리밍 공정을 더욱 수행하여 형성될 수 있고, 이에 의해 비트 라인(150)은 감소된 제1 폭(W11)을 가질 수 있으며, 비트 라인(150)과 이에 인접한 비트 라인(150) 사이의 거리(D11)도 상대적으로 클 수 있다. 이에 따라 비트 라인(150)에 기인한 기생 커패시턴스 등이 감소할 수 있고, 반도체 메모리 소자(100)는 우수한 전기적 특성을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 메모리 소자(100A)를 나타내는 평면도이다. 도 6은 도 3의 CX1 부분의 확대 평면도에 대응되는 평면도이다.
도 6을 참조하면, 비트 라인(150A)은 스페이서(132)의 제1 측벽(132S1)과 마주보는 제1 측벽이 제2 수평 방향(Y)을 따라 제1 폭(W11)을 가지며, 제1 폭(W11)은 스페이서(132)의 제2 폭(W12)보다 더 작을 수 있다. 평면도에서, 비트 라인(150A)은 스페이서(132)의 제1 측벽(132S1)으로부터 멀어질수록 폭이 작아지는 사다리꼴 형상을 가질 수 있다.
예를 들어, 비트 라인(150A)을 형성하기 위하여 도전층(도시 생략)을 형성하고, 이후 상기 도전층에 트리밍 공정을 수행하는 과정에서 스페이서(132)로부터 더 멀리 배치되는 비트 라인(150A)의 일부분이 식각 분위기에 더 많이 노출될 수 있고, 이러한 경우에 비트 라인(150A)은 평면도에서 사다리꼴 형상을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 메모리 소자(100B)를 나타내는 평면도이다. 도 7은 도 3의 CX1 부분의 확대 평면도에 대응되는 평면도이다.
도 7을 참조하면, 비트 라인(150B)은 스페이서(132)의 제1 측벽(132S1)과 마주보는 제1 측벽이 제2 수평 방향(Y)을 따라 제1 폭(W11)을 가지며, 제1 폭(W11)은 스페이서(132)의 제2 폭(W12)보다 더 작을 수 있다. 비트 라인(150B)의 제2 측벽은 스페이서(132)의 제1 측벽(132S1)에 마주보는 제1 측벽과 대향하며, 제2 측벽은 곡면 측벽을 가질 수 있다. 평면도에서, 비트 라인(150B)은 스페이서(132)의 제1 측벽(132S1)으로부터 멀어질수록 폭이 작아지는 반원 형상 또는 반타원 형상을 가질 수 있다.
예를 들어, 비트 라인(150B)을 형성하기 위하여 도전층(도시 생략)을 형성하고, 이후 상기 도전층에 트리밍 공정을 수행하는 과정에서 스페이서(132)로부터 더 멀리 배치되는 비트 라인(150B)의 일부분이 식각 분위기에 더 많이 노출될 수 있고, 이러한 경우에 비트 라인(150B)은 평면도에서 반원 형상을 가질 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 메모리 소자(100C)를 나타내는 평면도이다.
도 8을 참조하면, 쉴드층(180)은 인접한 2개의 비트 라인(150) 사이에서 수직 방향(Z)으로 연장될 수 있다. 쉴드층(180)은 비트 라인 절연층(152)에 의해 둘러싸일 수 있다. 쉴드층(180)은 에어를 포함하거나 저유전율 물질을 포함할 수 있다. 쉴드층(180)이 인접한 2개의 비트 라인(150) 사이에 배치됨에 따라 비트 라인(150)에 기인한 기생 커패시턴스 등이 감소할 수 있고, 반도체 메모리 소자(100C)는 우수한 전기적 특성을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 메모리 소자(100D)를 나타내는 평면도이다. 도 10은 도 9의 CX1 부분의 확대도이다.
도 9 및 도 10을 참조하면, 비트 라인(150D)의 일 측벽 상에 수직 방향(Z)으로 연장되는 매립 절연층(154)이 배치되고, 비트 라인(150D)은 매립 절연층(154)과 스페이서(132) 사이에 배치될 수 있다. 매립 절연층(154)의 제2 수평 방향(Y)을 따른 폭은 비트 라인(150D)의 폭보다 더 클 수 있고, 스페이서(132)의 제2 수평 방향(Y)을 따른 폭은 비트 라인(150D)의 폭보다 더 클 수 있다. 이에 따라 매립 절연층(154), 스페이서(132) 및 비트 라인(150D) 사이의 공간에 리세스 영역(150R)이 정의될 수 있다. 예를 들어, 매립 절연층(154)의 측벽 및 스페이서(132)의 측벽에 대하여 비트 라인(150D)의 측벽은 제2 수평 방향으로 리세스될 수 있다.
예시적인 실시예들에서, 리세스 영역(150R)은 매립 절연층(154)과 스페이서(132) 사이의 공간에 형성된 비트 라인(150D)의 측벽 부분을 트리밍 공정에 의해 제거함에 의해 형성되는 영역일 수 있다. 비트 라인 절연층(152)의 일부분이 리세스 영역(150R) 내로 연장되어 리세스 영역(150R)을 채울 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 메모리 소자(100E)를 나타내는 평면도이다.
도 11을 참조하면, 비트 라인(150D)의 일 측벽 상에 수직 방향(Z)으로 연장되는 매립 절연층(154)이 배치되고, 비트 라인(150D)은 매립 절연층(154)과 스페이서(132) 사이에 배치될 수 있다. 매립 절연층(154)의 제2 수평 방향(Y)을 따른 폭과 스페이서(132)의 제2 수평 방향(Y)을 따른 폭은 비트 라인(150D)의 폭보다 더 클 수 있고, 매립 절연층(154), 스페이서(132) 및 비트 라인(150D) 사이의 공간에 리세스 영역(150R)이 정의될 수 있다.
쉴드층(180)은 인접한 2개의 비트 라인(150D) 사이에서 수직 방향(Z)으로 연장될 수 있고, 비트 라인 절연층(152)에 의해 둘러싸일 수 있다. 쉴드층(180)은 에어를 포함하거나 저유전율 물질을 포함할 수 있다.
도 12a 내지 도 19는 예시적인 실시예들에 따른 반도체 메모리 소자(100)의 제조 방법을 나타내는 개략도들이다. 구체적으로 도 12a, 13a, 14a는 도 2의 제1 수직 레벨(LV1)에서의 평면도들이고, 도 12b는 도 12a의 B-B' 선에 따른 단면도이고, 도 13b는 도 13a의 C-C' 선에 따른 단면도이다. 도 14b는 도 14a의 B-B' 선에 따른 단면도이고, 도 14c는 도 14a의 C-C' 선에 따른 단면도이다. 도 15 내지 도 19는 도 14a의 B-B' 선에 따른 단면에 대응되는 단면도들이다.
도 12a 및 도 12b를 참조하면, 기판(110) 상에 복수의 희생층(210) 및 복수의 단결정 반도체층(120P)이 교대로 하나씩 적층된 적층 구조물(MS)을 형성한다.
기판(110)은 단결정 반도체 물질을 포함할 수 있다. 예를 들면, 기판(110)은 Si, 또는 Ge과 같은 반도체 물질을 포함할 수 있다. 또는 예를 들면, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
복수의 희생층(210) 및 복수의 단결정 반도체층(120P) 각각은 단결정 반도체 물질로 이루어질 수 있다. 희생층(210)은 단결정 반도체층(120P)에 대하여 식각 선택비를 가지는 반도체 물질로 이루어질 수 있다. 일부 실시예들에서 희생층(210)은 기판(110)에 대하여 식각 선택비를 가질 수 있다. 일부 실시예들에서, 단결정 반도체층(120P)은 기판(110)과 동일하거나 유사한 식각 특성을 가지는 물질로 이루어지거나, 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 복수의 희생층(210) 각각은 SiGe로 이루어지고, 복수의 단결정 반도체층(120P) 각각은 Si로 이루어질 수 있다. 예를 들면, 복수의 희생층(210) 각각은 단결정 SiGe로 이루어지고, 복수의 단결정 반도체층(120P) 각각은 단결정 Si로 이루어질 수 있다. 다른 일부 실시예들에서, 복수의 단결정 반도체층(120P) 각각은 단결정 2D 물질 반도체 또는 단결정 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 상기 2D 물질 반도체는 MoS2, WSe2, Graphene, Carbon Nano Tube 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 산화물 반도체 물질은 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 단결정 반도체층(120P) 각각은 상기 산화물 반도체 물질의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 복수의 단결정 반도체층(120P) 각각은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가지는 물질로 이루어질 수 있다. 예를 들어, 복수의 단결정 반도체층(120P) 각각은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가지는 물질로 이루어질 수 있다. 예를 들어, 복수의 단결정 반도체층(120P) 각각은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있는 물질로 이루어질 수 있다.
복수의 희생층(210) 및 복수의 단결정 반도체층(120P)은 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 ALD(atomic layer deposition) 공정으로 형성될 수 있다. 일부 실시예들에서, 복수의 희생층(210) 및 복수의 단결정 반도체층(120P) 각각은 아래에 접하는 층을 시드층으로 하여 단결정 상태로 형성되거나 열처리 공정을 통하여 단결정 상태로 형성될 수 있다. 복수의 희생층(210) 및 복수의 단결정 반도체층(120P) 각각은 수십 ㎚의 두께를 가질 수 있다.
도 13a 및 도 13b를 참조하면, 적층 구조물(MS) 상에 제1 마스크층(220)을 형성한 후, 제1 마스크층(220)을 식각 마스크로 사용하여, 적층 구조물(MS)을 관통하여 기판(110)을 노출시키는 복수의 제1 관통홀(STH1) 및 복수의 제2 관통홀(STH2)을 형성한다. 제1 마스크층(220)은 복수의 제1 관통홀(STH1) 및 복수의 제2 관통홀(STH2)에 대응하는 복수의 오프닝을 가질 수 있다. 일부 실시예들에서, 제1 마스크층(220)은 실리콘 질화물로 이루어질 수 있다.
복수의 제2 관통홀(STH2)은 제1 수평 방향(X 방향)으로 장축을 가지고, 제2 수평 방향(Y 방향)으로 단축을 가지는 타원의 평면 형상 또는 제1 수평 방향(X 방향)으로 장축을 가지고, 제2 수평 방향(Y 방향)으로 단축을 가지되 모서리가 라운드진 직사각형의 평면 형상을 가질 수 있다. 일부 실시예들에서, 복수의 제1 관통홀(STH1)은 원, 타원, 모서리가 라운드진 정사각형, 또는 모서리가 라운드진 정사각형의 평면 형상을 가질 수 있다.
제1 관통홀(STH1)과 제2 관통홀(STH2)은 제1 수평 방향(X 방향)을 따라서 서로 이격되며 배치될 수 있다. 일부 실시예들에서, 복수의 제2 관통홀(STH2) 중 하나의 제1 수평 방향(X 방향)으로 양측에는, 복수의 제1 관통홀(STH1) 중 하나와 복수의 제2 관통홀(STH2) 중 다른 하나가 이격되며 각각 배치될 수 있다.
도 14a 및 도 14b를 함께 참조하면, 복수의 제1 관통홀(STH1) 및 복수의 제2 관통홀(STH2)을 채우는 제1 매립 절연층(222)을 형성한다. 일부 실시예들에서, 제1 매립 절연층(222)은 실리콘 산화물, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 어느 하나로 이루어질 수 있다.
적층 구조물(MS) 및 제1 매립 절연층(222) 상을 덮는 제2 마스크층(224)을 형성한 후, 제2 마스크층(224)을 식각 마스크로 사용하여, 적층 구조물(MS) 및 제1 매립 절연층(222)을 관통하여 기판(110)을 노출시키는 제1 리세스(STR1) 및 제2 리세스(STR2)를 형성한다. 제2 마스크층(224)은 제1 리세스(STR1) 및 제2 리세스(STR2)에 대응하는 복수의 오프닝을 가질 수 있다. 일부 실시예들에서, 제2 마스크층(224)은 실리콘 질화물로 이루어질 수 있다.
제1 리세스(STR1) 및 제2 리세스(STR2) 각각은 제2 수평 방향(Y 방향)을 따라서 연장되는 형상을 가질 수 있다. 제1 리세스(STR1)는 복수의 제1 관통홀(STH1)의 일부분과 수직 오버랩되도록 배치될 수 있고, 제1 리세스(STR1)의 내측면에는 복수의 제1 관통홀(STH1)을 채우는 제1 매립 절연층(222)의 부분이 노출될 수 있다.
제2 리세스(STR2)는 복수의 제2 관통홀(STH2)의 일부분과 수직 오버랩되도록 배치될 수 있고, 제2 리세스(STR2)의 내측면에는 복수의 제2 관통홀(STH2)을 채우는 제1 매립 절연층(222)의 부분이 노출될 수 있다.
도 15를 참조하면, 이후 제1 리세스(STR1)를 채우는 매립 구조물(230)을 형성한 후, 제2 마스크층(224)을 제거하고, 복수의 제1 관통홀(STH1) 및 복수의 제2 관통홀(STH2)을 채우는 제1 매립 절연층(222)을 제거한다.
일부 실시예들에서, 매립 구조물(230)은 라이너층(232) 및 매립층(234)으로 이루어질 수 있다. 라이너층(232)은 제1 리세스(STR1)의 저면 및 측면을 컨포멀하게 덮을 수 있다. 매립층(234)은 라이너층(232)을 덮으며 제1 리세스(STR1)를 채울 수 있다. 일부 실시예들에서, 라이너층(232)은 실리콘 질화물로 이루어질 수 있다. 일부 실시예들에서, 매립층(234)은 실리콘 산화물, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 어느 하나로 이루어질 수 있다.
이후, 복수의 제1 관통홀(STH1) 및 복수의 제2 관통홀(STH2)을 통하여 복수의 희생층(210)을 제거하여, 복수의 단결정 반도체층(120P) 사이에 복수의 제1 갭(210G)을 형성한다. 복수의 제1 갭(210G)은 기판(110), 복수의 단결정 반도체층(120P) 및 라이너층(232)에 대해서 식각 선택비를 가지는 등방성 식각 공정을 통하여 복수의 희생층(210)을 제거하여 형성할 수 있다.
예시적인 실시예들에서, 라이너층(232)에 대해서 식각 선택비를 가지는 등방성 식각 공정을 통하여 복수의 단결정 반도체층(120P)의 일부분을 제거하여 복수의 제1 갭(210G)을 확장하기 위한 등방성 식각 공정이 더 수행될 수 있고, 이에 따라 복수의 단결정 반도체층(120P)의 수평 폭 및 수직 두께가 더 감소될 수 있다.
이후, 복수의 단결정 반도체층(120P)의 표면을 덮는 복수의 지지 절연층(242) 및 지지 절연층(242)의 표면을 덮는 분리 절연층(166)을 형성한다. 분리 절연층(166)은 복수의 지지 절연층(242)의 표면을 덮으며 일체를 이루도록 형성될 수 있다. 복수의 지지 절연층(242) 및 분리 절연층(166)은 복수의 제1 갭(210G)을 완전히 채우도록 형성될 수 있다.
최상부의 지지 절연층(242) 상에는 상부 절연층(246)을 형성할 수 있다. 상부 절연층(246)은 실리콘 산화물을 포함하며 매립 구조물(230)의 상면과 동일한 레벨에 배치될 수 있다.
이후, 지지 절연층(242)의 일부분을 제거하여 지지 절연층(242)의 제1 수평 방향(X)으로의 폭이 복수의 단결정 반도체층(120P)의 폭보다 작도록 형성할 수 있다. 이에 따라 복수의 제1 갭(210G)이 다시 노출될 수 있다. 예시적인 실시예들에서, 지지 절연층(242)의 일부분을 제거하는 공정은 인산을 포함한 에천트를 사용하는 풀-백(pull back) 공정에 의해 수행될 수 있으나, 이에 한정되는 것은 아니다.
지지 절연층(242)의 일부분을 제거함에 따라 분리 절연층(166)의 일부분 및 복수의 단결정 반도체층(120P)의 일부분은 지지 절연층(242)으로부터 외측으로 돌출하도록 배치될 수 있다.
도 16을 참조하면, 도 15의 노출된 표면 상에 스페이서 라이너 물질층을 형성하고, 상기 스페이서 라이너 물질층을 덮는 스페이서 매립 물질층을 형성한 후, 상기 스페이서 라이너 물질층 및 상기 스페이서 매립 물질층의 일부분을 제거하여, 수직 방향(Z 방향)으로 인접하는 복수의 단결정 반도체층(120P)과 복수의 분리 절연층(244) 사이의 공간의 일부분의 내면을 덮는 스페이서 라이너층(164) 및 공간의 일부분을 채우는 스페이서 매립층(162)을 형성한다. 일부 실시예들에서, 스페이서 라이너층(164)은 실리콘 질화물로 이루어질 수 있고, 스페이서 매립층(162)은 실리콘 산화물, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 어느 하나로 이루어질 수 있다.
스페이서 라이너층(164) 및 스페이서 매립층(162)을 형성한 후, 노출된 표면을 덮는 게이트 절연층(140) 및 워드 라인(130)을 형성한다. 워드 라인(130)은 게이트 절연층(140)을 덮으며 제1 리세스(STR1)를 채우는 게이트 전극 물질층을 형성한 후, 상기 게이트 전극 물질층의 일부분을 제거하여, 상기 게이트 전극 물질층의 나머지가 복수의 단결정 반도체층(120P)와 분리 절연층(166) 사이의 공간의 나머지의 내측 일부분에만 잔류하도록 하여 형성할 수 있다.
게이트 절연층(140)은 실리콘 산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시 예들에서, 게이트 절연층(140)은 실리콘 산화물로 이루어지는 제1 유전막, 및 고유전 물질과 강유전체 물질 중에서 선택되는 적어도 하나로 이루어지는 제2 유전막의 적층 구조를 가질 수 있다. 예를 들면, 고유전 물질 및 강유전체 물질은, 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
일부 실시예들에서, 워드 라인(130)은 게이트 절연층(140)을 덮는 도전성 배리어막 및 상기 도전성 배리어막을 덮는 도전성 충전층으로 이루어질 수 있다. 상기 도전성 배리어막은 예를 들면, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 도전성 배리어 막은 TiN으로 이루어질 수 있다. 상기 도전성 충전층은 예를 들면, 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 충전층은 W를 포함할 수 있다.
도 17을 참조하면, 수직 방향(Z)으로 복수의 단결정 반도체층(120P)와 분리 절연층(166) 사이의 공간을 채우는 복수의 스페이서(132)를 형성할 수 있다. 일부 실시예들에서, 복수의 스페이서(132) 각각은, 실리콘 질화물로 이루어질 수 있다. 일부 실시예들에서, 복수의 스페이서(132) 중 일부는 제1 리세스(STR1)의 저면에 노출되는 기판(110)의 표면을 덮을 수 있다. 한편, 복수의 스페이서(132) 중 기판(110) 상에 배치되는 부분은 바닥 스페이서층(132L)으로 지칭되며, 상대적으로 큰 두께를 가질 수 있다.
도 18을 참조하면, 제1 리세스(STR1)에 노출되는 복수의 단결정 반도체층(120P)의 일부분 및 이를 덮는 게이트 절연층(140)의 부분을 제거한다. 제1 리세스(STR1)를 향하는 복수의 단결정 반도체층(120P)의 일단은 노출될 수 있다.
일부 실시예들에서, 제1 리세스(STR1)를 통하여 노출되는 복수의 단결정 반도체층(120P)의 일단에 불순물을 주입하여, 복수의 제1 소스-드레인 영역(122)을 형성할 수 있다.
이후, 복수의 제1 소스-드레인 영역(122)과 접하며, 복수의 제1 관통홀(STH1) 내에서 수직 방향으로 연장되는 복수의 비트 라인(150)을 형성한다. 복수의 비트 라인(150) 각각은 불순물이 도핑된 실리콘, 불순물이 도핑된 게르마늄 등의 도핑된 반도체 물질, 질화티타늄, 질화탄탈륨 등의 도전성 금속질화물, 텅스텐, 티타늄, 탄탈륨 등의 금속, 및 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등의 금속-반도체 화합물 중 어느 하나일 수 있다.
일부 실시예들에서, 복수의 비트 라인(150) 각각은 제1 소스-드레인 영역(122)과 접하는 도전성 배리어막 및 상기 도전성 배리어막을 덮는 도전성 충전층으로 이루어질 수 있다. 상기 도전성 배리어막은 예를 들면, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 도전성 배리어 막은 TiN으로 이루어질 수 있다. 상기 도전성 충전층은 예를 들면, 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 충전층은 W를 포함할 수 있다.
도 19를 참조하면, 복수의 비트 라인(150)에 트리밍 공정을 수행하여 복수의 비트 라인(150)의 제1 수평 방향(X)에 따른 폭 및 제2 수평 방향(Y)에 따른 폭(W11)(도 5 참조)을 감소시킬 수 있다. 상기 트리밍 공정에서 복수의 비트 라인(150)의 상측 일부분 또한 제거되어 복수의 비트 라인(150)의 높이가 낮아질 수 있다. 또한 비트 라인(150)의 폭이 감소함에 따라 비트 라인(150)과 이에 인접한 비트 라인(150) 사이의 거리(D11)(도 3 참조) 또한 증가할 수 있다.
상기 트리밍 공정에서 스페이서(132)로부터 멀리 배치되는 비트 라인(150)의 측벽 부분이 식각 분위기에 더 많이 노출될 수 있고 이러한 경우에 도 6 및 도 7을 참조로 설명한 반도체 메모리 소자(100A, 100B)가 형성될 수도 있다.
도 3을 다시 참조하면, 제1 리세스(STR1)를 채우는 비트 라인 절연층(152)을 형성하고, 제2 리세스(STR2)를 채우는 매립 구조물(230)을 제거한다. 일부 실시예들에서, 제3 매립 절연층(196)은 실리콘 산화물로 이루어질 수 있다. 제2 리세스(STR2)를 채우는 매립 구조물(230)을 제거한 후, 제2 리세스(STR2)를 통하여 복수의 지지 절연층(242)을 제거하여, 제2 리세스(STR2)와 연통되는 제거 공간(도시 생략)을 형성한다.
예를 들어, 복수의 분리 절연층(166)에 의해 한정되는 상기 제거 공간의 일부분 내에 제1 전극(EL1)을 콘포말하게 형성하고, 이후 복수의 분리 절연층(166) 각각의 제1 수평 방향(X 방향)으로 양단 중, 제2 리세스(STR2)을 향하는 타단의 일부분이 제거되어, 스페이서 라이너층(164) 및 스페이서 매립층(162)으로부터 제2 리세스(STR2)를 향하여 제1 수평 방향(X 방향)으로 돌출되는 복수의 분리 절연층(166)의 연장 길이는 복수의 단결정 반도체층(120P)의 연장 길이보다 짧은 값을 가질 수 있다.
이후 상기 제거 공간 내에 제1 전극(EL1) 상에 커패시터 유전층(DL)을 콘포말하게 형성하고, 이후 커패시터 유전층(DL) 상에 제거 공간을 채우도록 제2 전극(EL2)을 형성할 수 있다.
전술한 공정을 사용하여 반도체 메모리 소자(100)가 형성될 수 있다.
예시적인 실시예들에 따르면, 반도체 메모리 소자(100)는 비트 라인(150)을 형성한 후에 비트 라인(150)에 트리밍 공정을 수행할 수 있고, 이에 따라 비트 라인(150)에서 기인하는 기생 커패시턴스 등이 감소되어 우수한 동작 특성을 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 메모리 소자
120: 트랜지스터 바디
130: 워드 라인 132: 스페이서
150: 비트 라인
130: 워드 라인 132: 스페이서
150: 비트 라인
Claims (10)
- 기판 상에서 제1 수평 방향을 따라 연장되며, 제1 수평 방향으로 순서대로 배치되는 제1 소스-드레인 영역, 단결정 채널층, 및 제2 소스-드레인 영역을 포함하는 트랜지스터 바디부;
상기 제1 수평 방향에 직교인 제2 수평 방향으로 연장되며, 상기 단결정 채널층의 상면과 하면을 덮는 게이트 전극층;
상기 제1 소스-드레인 영역과 연결되고 수직 방향으로 연장되며, 상기 제2 수평 방향으로 상기 제1 폭을 갖는 비트 라인;
상기 제1 소스-드레인 영역의 상면 및 하면을 덮고, 상기 제2 수평 방향으로 상기 제1 폭보다 더 큰 제2 폭을 갖는 스페이서; 및
상기 트랜지스터 바디부로부터 상기 제1 수평 방향을 따라서 상기 비트 라인과 반대측에 배치되며, 상기 제2 소스-드레인 영역과 연결되는 하부 전극층, 커패시터 유전막, 및 상부 전극층을 포함하는 셀 커패시터;를 포함하는 반도체 메모리 소자. - 제1항에 있어서,
상기 트랜지스터 바디부는, 상기 제2 수평 방향으로 볼록하게 돌출된 평면 형상을 가지는 돌출부를 가지며, 상기 돌출부의 일부분은 상기 단결정 채널층의 일부분인 것을 특징으로 하는 반도체 메모리 소자. - 제2항에 있어서,
상기 돌출부의 나머지 부분은 상기 제2 소스-드레인 영역의 일부분인 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 스페이서는 상기 제1 소스/드레인 영역과 수직 오버랩되며 상기 비트 라인과 접촉하는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 제1 소스-드레인 영역, 상기 단결정 채널층, 및 상기 제2 소스-드레인 영역 각각은, 단결정 반도체 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 단결정 채널층은 단결정 반도체 물질로 이루어지고,
상기 제1 소스-드레인 영역, 및 상기 제2 소스-드레인 영역 각각은 불순물이 도핑된 다결정 반도체 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 비트 라인은 사다리꼴의 수평 단면 형상을 가지는 것을 특징으로 하는 반도체 메모리 소자. - 제7항에 있어서,
상기 스페이서는 상기 비트 라인과 접촉하는 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 가지고,
상기 비트 라인은 상기 스페이서의 상기 제1 측벽으로부터 멀어지는 방향으로 상기 제2 수평 방향으로의 폭이 감소하는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 비트 라인은 반원 형상의 수평 단면을 가지며,
상기 스페이서는 상기 비트 라인과 접촉하는 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 가지고,
상기 비트 라인은 상기 스페이서의 상기 제1 측벽으로부터 멀어지는 방향으로 상기 제2 수평 방향으로의 폭이 감소하는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 스페이서는 상기 비트 라인과 접촉하는 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 가지고,
상기 비트 라인을 사이에 두고 상기 스페이서의 상기 제1 측벽에 인접하여 상기 수직 방향으로 연장되는 매립 절연층이 배치되는 것을 특징으로 하는 반도체 메모리 소자.
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