KR20240008569A - 반도체 장치 - Google Patents

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Abstract

예시적인 실시예들에 따른 반도체 장치는, 기판 내의 소자 분리 층에 의해 한정되는 활성 영역; 상기 활성 영역의 제1 영역 상의 자기-정렬(self-aligned) 패드 층; 상기 기판 상에서 일 방향으로 연장되고, 상기 활성 영역의 제2 영역과 전기적으로 연결되는 비트 라인; 및 상기 비트 라인의 측면 상에 배치되고, 상기 자기-정렬 패드 층의 일부와 연결되는 콘택 구조물을 포함하되, 상기 자기-정렬 패드 층은, 상기 활성 영역의 상기 제1 영역의 상부 측면을 따라 아래로 연장되고 상기 상부 측면의 적어도 일부를 둘러싸는 패드 돌출부를 포함하고, 상기 자기-정렬 패드 층의 측면은 상기 소자 분리 층과 접촉한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 장치 또한 고집적화 및 고성능화가 요구되고 있다. 고도로 스케일링(scaling)된 반도체 장치를 제조하기 위해서, 활성 영역 상에 패드 층들을 안정적으로 형성하기 위한 기술이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 내의 소자 분리 층에 의해 한정되는 활성 영역; 상기 활성 영역의 제1 영역 상의 자기-정렬(self-aligned) 패드 층; 상기 기판 상에서 일 방향으로 연장되고, 상기 활성 영역의 제2 영역과 전기적으로 연결되는 비트 라인; 및 상기 비트 라인의 측면 상에 배치되고, 상기 자기-정렬 패드 층의 일부와 연결되는 콘택 구조물을 포함하되, 상기 자기-정렬 패드 층은, 상기 활성 영역의 상기 제1 영역의 상부 측면을 따라 아래로 연장되고 상기 상부 측면의 적어도 일부를 둘러싸는 패드 돌출부를 포함하고, 상기 자기-정렬 패드 층의 측면은 상기 소자 분리 층과 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 방향으로 연장되는 워드 라인; 상기 제1 방향에서 서로 인접하는 제1 활성 영역 및 제2 활성 영역; 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 소자 분리 층; 상기 제1 활성 영역 상의 제1 패드 층; 상기 제2 활성 영역 상의 제2 패드 층; 및 상기 제1 활성 영역과 상기 제2 활성 영역 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인을 포함하되, 상기 워드 라인은 상기 제1 활성 영역 및 상기 제2 활성 영역 중 적어도 하나를 가로지르고, 상기 제1 방향에서, 상기 제1 패드 층의 측면과 상기 제2 패드 층의 측면 사이의 제1 거리는, 상기 제1 활성 영역의 상면과 상기 제2 활성 영역의 상면 사이의 최소 거리인 제2 거리보다 작을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 내의 소자 분리 층에 의해 한정되는 활성 영역들; 상기 활성 영역들 상의 자기-정렬(self-aligned) 패드 층들; 및 상기 기판 상에서 일 방향으로 연장되고, 상기 활성 영역들과 각각 전기적으로 연결되는 비트 라인들을 포함하되, 상기 소자 분리 층은 인접하는 상기 활성 영역들 사이의 제1 부분 및 인접하는 상기 자기-정렬 패드 층들 사이의 제2 부분을 포함하고, 상기 소자 분리 층은 상기 제1 부분과 상기 제2 부분이 서로 연결되는 영역에서 절곡된 부분을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판을 패터닝하여, 트렌치들, 활성 영역들, 및 마스크 패턴들을 형성하는 단계; 상기 활성 영역들 및 상기 마스크 패턴들 상에 패시베이션 층을 형성하는 단계; 상기 트렌치들을 채우며 상기 패시베이션 층을 덮는 희생 층을 형성하는 단계; 상기 패시베이션 층이 노출되도록 상기 희생 층의 일부를 제거하는 단계; 상기 마스크 패턴들이 노출되도록 상기 패시베이션 층의 일부를 제거하는 단계; 상기 마스크 패턴들을 제거하고, 상기 패시베이션 층을 부분적으로 제거하여, 개구부들을 형성하는 단계; 상기 개구부들을 채우며, 상기 희생 층을 덮는 예비 패드 층을 형성하는 단계; 상기 예비 패드 층을 노드 분리하여 자기-정렬(self-aligned) 패드 층들을 형성하는 단계; 상기 희생 층 및 상기 패시베이션 층을 제거하는 단계; 상기 자기-정렬 패드 층들 사이 및 상기 트렌치들을 채우는 소자 분리 층을 형성하는 단계; 상기 기판 내에 매립되고, 상기 활성 영역들과 교차하고, 상기 자기-정렬 패드 층들을 관통하는 워드 라인 구조물들을 형성하는 단계; 및 상기 워드 라인 구조물들과 교차하는 비트 라인 구조물들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판을 패터닝하여 활성 영역들을 형성하는 단계; 상기 활성 영역들 상에 자기-정렬되는(self-aligned) 자기-정렬 패드들을 형성하는 단계; 상기 활성 영역들 사이 및 상기 자기-정렬 패드들 사이를 채우는 소자 분리 층을 형성하는 단계; 상기 기판 내에 매립되고, 상기 활성 영역들과 교차하고, 상기 자기-정렬 패드 층들을 관통하는 워드 라인 구조물들을 형성하는 단계; 상기 워드 라인 구조물들 사이에서, 상기 활성 영역들의 일부를 노출시키며, 상기 자기-정렬 패드 층들을 관통하는 비트 라인 콘택 홀들을 형성하는 단계; 및 상기 비트 라인 콘택 홀들 상에 비트 라인 구조물들을 형성하는 단계를 포함할 수 있다.
활성 영역 상에 자기-정렬된(self-aligned) 패드 층을 배치함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 순서에 따라 나타낸 흐름도들이다.
도 5a 내지 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. Eh 2는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 3a는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다. 도 3a는 도 2의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3a를 참조하면, 반도체 장치(100)는 기판(101), 기판(101) 내의 소자 분리 층(110)에 의해 한정되는 활성 영역들(ACT), 활성 영역들(ACT) 상의 자기-정렬(self-aligned) 패드 층들(130), 워드 라인(WL)을 포함하는 워드 라인 구조물(WLS), 자기-정렬 패드 층들(130) 상의 버퍼 절연 층(137), 비트 라인(BL)을 포함하는 비트 라인 구조물(BLS), 비트 라인 구조물(BLS)의 측면 상의 스페이서 구조물(SS), 스페이서 구조물(SS)의 측면 상의 콘택 구조물(160), 콘택 구조물(160)을 분리하는 분리 절연 패턴(170), 콘택 구조물(160) 상의 정보 저장 구조물(DS)을 포함할 수 있다. 본 명세서에서, "자기-정렬"된다는 것은, 어떤 구성이 다른 구성과 대응 또는 중첩하는 위치 상에 정렬되는 것을 의미할 수 있다.
반도체 장치(100)는, 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)를 포함할 수 있다. 예를 들어, 워드 라인(WL)과 활성 영역(ACT)은 메모리 셀 트랜지스터를 구성하고, 비트 라인(BL)은 활성 영역(ACT)의 제1 불순물 영역(105a)과 전기적으로 연결되고, 활성 영역(ACT)의 제2 불순물 영역(105b)은 콘택 구조물(160)을 통해 정보 저장 구조물(DS)과 전기적으로 연결될 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 저마늄 또는 실리콘-저마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 저마늄 기판, 저마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-저마늄 기판, 또는 에피택셜 층을 포함하는 기판일 수 있다.
활성 영역들(ACT)은 소자 분리 층(110)에 의해 기판(101) 내에 한정 또는 정의될 수 있다. 활성 영역(ACT)은 장축 및 단축을 갖는 바(bar) 모양일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 W 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 W 방향은 워드 라인들(WL) 및 비트 라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다. 활성 영역들(ACT)은 서로 평행하도록 배열되되, 하나의 활성 영역(ACT)의 단부는 이에 인접한 다른 활성 영역(ACT)의 중심에 인접하도록 배열될 수 있다.
활성 영역(ACT)은 단결정 실리콘을 포함할 수 있다. 활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 불순물 영역(105a)은 비트 라인(BL)과 전기적으로 연결되고, 제2 불순물 영역(105b)은 자기-정렬 패드 층(130)과 연결될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 워드 라인(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드 라인들(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드 라인들(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
소자 분리 층(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 층(110)은 활성 영역들(ACT)의 측면을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 층(110)은 절연 물질로 이루어질 수 있다. 소자 분리 층(110)은 기판(101)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수 있다. 소자 분리 층(110)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 및 산질화물 중 적어도 하나를 포함할 수 있다.
소자 분리 층(110)은 인접하는 활성 영역들(ACT) 사이의 제1 부분(P1) 및 인접하는 자기-정렬 패드 층들(130) 사이의 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1) 상에 배치될 수 있고, 제1 부분(P1)과 연속적인 구조를 이룰 수 있다. 소자 분리 층(110)의 상면은 자기-정렬 패드 층(130)의 하면보다 높은 레벨에 위치할 수 있다. 제2 부분(P2)은 활성 영역(ACT)의 상면보다 높은 레벨에 위치할 수 있다. 도 3a에 도시된 것과 같이, 소자 분리 층(110)은 제1 부분(P1)과 제2 부분(P2)이 서로 연결되는 영역에서 절곡된 부분(SP)을 포함할 수 있다. 제2 부분(P2)의 하부의 폭은, 제1 부분(P1)의 상부의 폭보다 작을 수 있다. 제1 부분(P1)은 상부에서 하부로 갈수록 폭이 감소할 수 있고, 제2 부분(P2)은 상부에서 하부로 갈수폭 폭이 감소할 수 있다.
워드 라인 구조물들(WLS)은 기판(101) 내에서 연장되는 게이트 트렌치들(115) 내에 배치될 수 있다. 워드 라인 구조물들(WLS)의 각각은, 게이트 유전 층(120), 워드 라인(WL), 및 게이트 캡핑 층(125)을 포함할 수 있다. 본 명세서에서, '게이트(120, WL)'는 게이트 유전 층(120) 및 워드 라인(WL)을 포함하는 구조물로 지칭될 수 있으며, 워드 라인(WL)은 '게이트 전극'으로 지칭될 수 있으며, 워드 라인 구조물(WLS)은 '게이트 구조물'로 지칭될 수 있다.
워드 라인(WL)은 활성 영역(ACT)을 가로질러 X 방향으로 연장되도록 배치될 수 있다. 워드 라인(WL)은 제2 분리 층(132) 아래에 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드 라인(WL)은 기판(101) 내에 매립되어 BCAT(buried channel array transistor)의 게이트를 구성할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 워드 라인들(WL)은 기판(101)의 상부에 배치되는 형태를 갖는 것도 가능할 것이다. 워드 라인(WL)은 게이트 트렌치(115)의 하부에 소정 두께로 배치될 수 있다. 워드 라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다.
워드 라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 일 예로, 워드 라인(WL)은 서로 다른 물질로 형성되는 하부 패턴(121) 및 상부 패턴(122)을 포함할 수 있다.
일 예로, 하부 패턴(121)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다. 일 예로, 상부 패턴(122)은 P형 또는 N형 불순물로 도핑된 폴리 실리콘을 포함하는 반도체 패턴일 수 있고, 하부 패턴(121)은 금속 및 금속 질화물 중 적어도 하나를 포함하는 금속 패턴일 수 있다. 하부 패턴(121)의 두께는 상부 패턴(122)의 두께보다 두꺼울 수 있다. 하부 패턴(121)과 상부 패턴(122) 각각은 X 방향으로 연장될 수 있다.
게이트 유전 층(120)은 게이트 트렌치(115)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전 층(120)은 게이트 트렌치(115)의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전 층(120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전 층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전 층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
게이트 캡핑 층(125)은 워드 라인(WL) 상에서 게이트 트렌치(115)를 채우도록 배치될 수 있다. 게이트 캡핑 층(125)의 상면은 자기-정렬 패드 층(130)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 캡핑 층(125)의 상면은 자기-정렬 패드 층(130)의 하면보다 높은 레벨에 위치할 수 있다. 게이트 캡핑 층(125)은 절연 물질, 예를 들어, 실리콘 질화물로 형성될 수 있다.
자기-정렬 패드 층들(130)은 활성 영역들(ACT)의 제2 불순물 영역들(105b)과 접촉하면서 전기적으로 연결될 수 있다. 자기-정렬 패드 층들(130)은 제2 불순물 영역(105b)과 콘택 구조물(160) 사이에 배치될 수 있다. 자기-정렬 패드 층들(130)은 불순물을 포함하는 폴리 실리콘 층, 예를 들어, N형의 도전형을 갖는 폴리 실리콘 층으로 형성될 수 있다.
자기-정렬 패드 층들(130)은 활성 영역들(ACT) 상에 정렬된 상태로 형성될 수 있다. 예를 들어, 자기-정렬 패드 층들(130)은 평면에서, 활성 영역들(ACT)의 일부와 대응하는 형상을 가질 수 있다. 예를 들어, 자기-정렬 패드 층들(130)은 활성 영역들(ACT)이 연장되는 W 방향을 따라 연장될 수 있다. 다만, 자기-정렬 패드 층들(130)은 워드 라인 구조물들(WLS)과 비트 라인 콘택 홀(135)에 의해 W 방향에서 서로 분리될 수 있다.
예를 들어, 도 1의 평면도에 도시된 것과 같이, 활성 영역(ACT)은 W 방향의 장축과 평행한 제1 면(SA1) 및 제2 면(SA2)을 갖고, 자기-정렬 패드 층(130)은 상기 제1 면(SA1)과 평행한 제3 면(SA3) 및 상기 제2 면(SA2)과 평행한 제4 면(SA4)을 가질 수 있다.
자기-정렬 패드 층들(130)은 하나의 활성 영역(ACT) 상에 W 방향에서 두 개로 분리될 수 있다. 예를 들어, 자기-정렬 패드 층(130)은 활성 영역(ACT)의 제1 단부(EP1) 상의 제1 패턴 부분(130A) 및 활성 영역(ACT)의 제1 단부(EP1)의 반대인 제2 단부(EP2) 상의 제2 패턴 부분(130B)을 포함할 수 있다. 평면에서 제1 패턴 부분(130A)은 제1 단부(EP1)의 일부와 대응하는 형상을 갖고, 평면에서 제2 패턴 부분(130B)은 제2 단부(EP2)의 일부와 대응하는 형상을 가질 수 있다. 예를 들어, 평면에서, 제1 패턴 부분(130A)은 라운드진 제1 단부(EP1)의 모양과 대응하는 라운드진 단부 모양을 가질 수 있고, 제2 패턴 부분(130B)은 라운드진 제2 단부(EP2)의 모양과 대응하는 라운드진 단부 모양을 가질 수 있다.
자기-정렬 패드 층(130)은 도 3a에 도시된 것과 같이, 활성 영역(ACT)의 상부 측면을 따라 아래로 연장되고, 활성 영역(ACT)의 상부 측면의 적어도 일부를 둘러싸는 패드 돌출부(130P)를 포함할 수 있다. 패드 돌출부(130P)는 소자 분리 층(110)과 접촉할 수 있다. 자기-정렬 패드 층(130)의 패드 돌출부(130P)는, 소자 분리 층(110)의 상면보다 낮은 레벨에 위치할 수 있다.
예를 들어, 패드 돌출부(130P)는 활성 영역(ACT)의 제1 측면(S1)의 상부 영역과 접촉하는 제1 패드 돌출부(130P1) 및 활성 영역(ACT)의 상기 제1 측면(S1)의 반대인 제2 측면(S2)의 상부 영역과 접촉하는 제2 패드 돌출부(130P2)를 포함할 수 있다. 제1 패드 돌출부(130P1)의 깊이(v1)는, 제2 패드 돌출부(130P2)의 깊이(v2)와 실질적으로 동일할 수 있다. 활성 영역(ACT)의 상기 제1 측면(S1)으로부터 수평 방향으로 제1 패드 돌출부(130P1)의 두께는, 활성 영역(ACT)의 상기 제2 측면(S2)으로부터 상기 수평 방향으로 제2 패드 돌출부(130P2)의 두께와 실질적으로 동일할 수 있다. 패드 돌출부(130P1, 130P2)는 평면에서, 활성 영역(ACT)의 상부 측면을 실질적으로 균일한 두께로 덮을 수 있다.
자기-정렬 패드 층(130)은 하부에서 상부로 갈수록 폭이 좁아질 수 있다. 자기-정렬 패드 층(130)의 측면은 경사질 수 있으며, 자기-정렬 패드 층(130)의 측면의 경사 각도는, 활성 영역(ACT)의 측면의 경사 각도와 동일 또는 유사할 수 있다. 자기-정렬 패드 층(130)의 측면은 소자 분리 층(110)과 접촉할 수 있다.
활성 영역(ACT)은 X 방향에서 서로 인접하는 제1 활성 영역(ACT)과 제2 활성 영역(ACT)을 포함할 수 있고, 자기-정렬 패드 층(130)은 제1 활성 영역(ACT) 상의 제1 패드 층(130) 및 제2 활성 영역(ACT) 상의 제2 패드 층(130)을 포함할 수 있다. X 방향에서, 상기 제1 패드 층(130)의 측면과 상기 제2 패드 층(130)의 측면 사이의 제1 거리(d1)는, 상기 제1 활성 영역(ACT)의 상면과 상기 제2 활성 영역(ACT)의 상면 사이의 최소 거리인 제2 거리(d2)보다 작을 수 있다.
본 발명의 일 실시예에 의하면, 자기-정렬 패드 층들(130)은 활성 영역들(ACT) 마다 대응하여 활성 영역들(ACT) 상에 자기 정렬되어 형성되므로, 패드 층을 X 방향 또는 Y 방향으로 분리시키는 별도의 분리 층들을 형성할 필요가 없다. 활성 영역(ACT)과 비트 라인(BL)의 전기적 연결을 위해 제공되는 비트 라인 콘택 홀(135)은, 상기 별도의 분리 층들의 하단보다 낮은 깊이까지 형성될 필요가 있었다. 본 발명의 일 실시예에 의하면, 자기-정렬 패드 층들(130)을 제공할 수 있어 별도의 분리 층들이 필요 없으므로, 비트 라인 콘택 홀(135)을 상대적으로 깊게 파지 않아도 된다. 그러므로, 비트 라인 콘택 홀(135)의 식각 공정 난이도를 낮출 수 있다. 따라서, 반도체 장치의 제조 공정을 단순화하며, 제조 비용을 절감할 수 있다.
한편, 자기-정렬 패드 층들(130) 사이에 실리콘 산화물로 형성된 소자 분리 층(110)이 배치될 수 있다. 실리콘 질화물의 유전 상수보다 낮은 유전 상수를 갖는 실리콘 산화물로 자기-정렬 패드 층들(130)의 전기적 분리가 가능하므로, 실리콘 질화물의 별도의 분리 층들로 전기적 분리한 경우보다 활성 영역들(ACT) 사이 또는 자기-정렬 패드 층들(130) 사이의 상호 간섭(disturb) 및 기생 커패시턴스를 줄일 수 있고, 누설 전류를 방지할 수 있다. 따라서, 반도체 장치의 전기적 특성이 향상될 수 있다.
버퍼 절연 층(137)은 적어도 하나의 물질 층을 포함할 수 있다. 예를 들어, 버퍼 절연 층(137)은 제1 버퍼 절연 층(137a) 및 제1 버퍼 절연 층(137a) 상의 제2 버퍼 절연 층(137b)을 포함할 수 있다. 제1 버퍼 절연 층(137a) 및 제2 버퍼 절연 층(137b)은 서로 다른 절연성 물질로 형성될 수 있다. 예를 들어, 제1 버퍼 절연 층(137a)은 실리콘 산화물로 형성될 수 있고, 제2 버퍼 절연 층(137b)은 실리콘 질화물로 형성될 수 있다. 버퍼 절연 층(137)을 구성하는 층들의 개수 및/또는 종류는 실시예들에 따라 다양하게 변경될 수 있다.
비트 라인 구조물(BLS)은 워드 라인(WL)과 수직하게 일 방향, 예를 들어 Y 방향으로 연장될 수 있다. 비트 라인 구조물(BLS)은 비트 라인(BL) 및 비트 라인(BL) 상의 비트 라인 캡핑 패턴(BC)을 포함할 수 있다.
비트 라인(BL)은 차례로 적층된 제1 도전성 패턴(141), 제2 도전성 패턴(142), 및 제3 도전성 패턴(143)을 포함할 수 있다. 비트 라인 캡핑 패턴(BC)은 제3 도전성 패턴(143) 상에 배치될 수 있다. 제1 도전성 패턴(141)과 기판(101) 사이에 버퍼 절연 층(137)이 배치될 수 있으며, 제1 도전성 패턴(141)의 일부분(이하, 비트 라인 콘택 패턴(DC))은 활성 영역(ACT)의 제1 불순물 영역(105a)과 접할 수 있다. 비트 라인(BL)은 비트 라인 콘택 패턴(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트 라인 콘택 패턴(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드 라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 비트 라인 콘택 패턴(DC)은 기판(101) 내에 형성되어 제1 불순물 영역(105a)을 노출시키는 비트 라인 콘택 홀(135) 내에 국소적으로 배치될 수 있다.
제1 도전성 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 도전성 패턴(141)은 제1 불순물 영역(105a)과 직접 접촉할 수 있다. 제2 도전성 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전성 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 제3 도전성 패턴(143)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트 라인(BL)을 이루는 도전성 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트 라인 캡핑 패턴(BC)은 제3 도전성 패턴(143) 상에 배치될 수 있다. 비트 라인 캡핑 패턴(BC)은 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 비트 라인 캡핑 패턴(BC)은 서로 동일하거나 다른 물질을 포함하는 복수의 층들을 포함할 수 있다.
스페이서 구조물들(SS)은 비트 라인 구조물들(BLS) 각각의 양 측면 상에 배치되어 일 방향, 예를 들어, Y 방향으로 연장될 수 있다. 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)과 콘택 구조물(160)의 사이에 배치될 수 있다. 스페이서 구조물들(SS)은 비트 라인(BL)의 측면들 및 비트 라인 캡핑 패턴(BC)의 측면들을 따라 연장되도록 배치될 수 있다. 스페이서 구조물들(SS)의 각각은 복수의 스페이서들을 포함할 수 있다. 복수의 스페이서들의 개수 및/또는 배치는 실시예들에 따라 다양하게 변경될 수 있다.
스페이서 구조물들(SS)은 비트 라인 콘택 스페이서(DCS)를 더 포함할 수 있다. 비트 라인 콘택 스페이서(DCS)가 비트 라인 콘택 패턴(DC)이 형성된 비트 라인 콘택 홀(135)의 잔부를 채울 수 있다. 비트 라인 콘택 스페이서(DCS)는 복수의 스페이서 층들(151, 152)을 포함할 수 있다. 제1 스페이서 층(151)은 비트 라인 콘택 홀(135)의 측면을 따라 연장되고 비트 라인 콘택 패턴(DC)을 둘러쌀 수 있으며, 제2 스페이서 층(152)은 제1 스페이서 층(151)의 내측 공간을 채우도록 배치될 수 있다. 다만, 비트 라인 콘택 스페이서(DCS)의 구조는 이에 한정되지 않고, 실시예들에 따라 다양하게 변경될 수 있다.
스페이서 구조물(SS)을 구성하는 각각의 층들은, 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다.
콘택 구조물(160)은 자기-정렬 패드 층(130)의 일부와 연결될 수 있으며, 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)과 전기적으로 연결될 수 있다. 콘택 구조물(160)은 그 아래에 배치되는 금속-반도체 화합물 층(165)과 자기-정렬 패드 층(130)을 통해 제2 불순물 영역(105b)과 전기적으로 연결될 수 있다. 콘택 구조물(160)은 인접하는 비트 라인 구조물들(BLS)의 사이에 배치될 수 있으며, 스페이서 구조물(SS)의 측면 상에 배치될 수 있다. 콘택 구조물(160)은 예를 들어, 인접하는 스페이서 구조물들(SS) 사이에 배치될 수 있다. 콘택 구조물(160)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트 라인 콘택 패턴(DC)의 하면보다 높은 레벨에 위치할 수 있다. 콘택 구조물(160)은 스페이서 구조물(SS)에 의해 비트 라인(BL)과 전기적으로 절연될 수 있다.
콘택 구조물(160)은 배리어 층(161) 및 콘택 도전 층(162)을 포함할 수 있다. 배리어 층(161)은 콘택 도전 층(162)의 하면과 측면들을 둘러쌀 수 있다. 배리어 층(161)은, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 도전성 금속 질화물을 포함할 수 있다. 콘택 도전 층(162)은 금속 물질, 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 알루미늄(Al), 코발트(Co), 및 루테늄(Ru) 중 적어도 하나를 포함할 수 있다. 다른 예에서, 콘택 구조물(160)과 자기-정렬 패드 층(130) 사이에 도핑된 폴리 실리콘과 같은 반도체 물질의 콘택 구조가 더 배치될 수도 있다.
금속-반도체 화합물 층(165)은 예를 들어, 자기-정렬 패드 층(130)의 일부를 실리사이드화한 층일 수 있다. 금속-반도체 화합물 층(165)은 자기-정렬 패드 층(130)과 콘택 구조물(160) 사이에 배치될 수 있으며, 콘택 구조물(160)의 하부의 적어도 일부를 둘러쌀 수 있다. 금속-반도체 화합물 층(165)은 예를 들어, 금속 실리사이드(metal silicide), 금속 저마나이드(metal germanide), 또는 금속 실리사이드-저마나이드(metal silicide-germanide)를 포함할 수 있다. 금속-반도체 화합물 층(165)은 예를 들어, 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체 화합물 층(165)은 생략되는 것도 가능하다.
분리 절연 패턴(170)은 콘택 구조물(160)을 관통하며, 스페이서 구조물(SS)과 비트 라인 캡핑 패턴(BC)과 접촉할 수 있다. 분리 절연 패턴(170)은 절연 물질, 예를 들어, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 분리 절연 패턴(170)은 기판(101)에 가까울수록 수평 방향의 폭이 좁아지는 형상을 가질 수 있으며, 기판(101)의 상면에 대하여 경사진 측면을 가질 수 있다.
정보 저장 구조물(DS)은 콘택 구조물(160) 및 분리 절연 패턴(170) 상에 배치될 수 있다. 정보 저장 구조물(DS)은 콘택 구조물(160)을 통해 활성 영역(ACT)의 제2 불순물 영역(105b)과 전기적으로 연결될 수 있다. 정보 저장 구조물(DS)은 제1 전극(181), 제2 전극(182), 및 유전체 층(185)을 포함할 수 있다. 제1 전극(181)은 식각 정지 층(175)을 관통하여 콘택 구조물(160)과 연결될 수 있다. 제1 전극(181)은 필라(pillar)의 형태를 가질 수 있으나, 다른 예에서 실린더(cylinder) 형상을 가질 수도 있다. 정보 저장 구조물(DS)의 구조는 도시된 것에 한정되지 않으며, 실시예들에 따라 다양하게 변경될 수 있다.
제1 전극(181) 및 제2 전극(182)은 각각 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 유전체 층(185)은 제1 전극(181)을 컨포멀하게 덮을 수 있다. 유전체 층(185)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다.
도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 3b를 참조하면, 비트 라인 콘택 홀(135)이 활성 영역(ACT)과 오정렬된 실시예가 도시된다. 별도의 분리 층으로 패드 층들을 분리시킨 경우, 별도의 분리 층과 비트 라인 콘택 홀(135)이 서로 가까워지도록 오정렬되는 공정 산포가 발생할 수 있다. 이 때, 콘택 구조물(160)과 연결되는 패드 층의 너비가 감소하여 콘택 구조물(160)과의 컨택 마진이 감소할 수 있다. 본 발명의 일 실시예에 의하면, 비트 라인 콘택 홀(135)의 오정렬이 발생하더라도, 별도의 분리 층의 오정렬 문제가 없어 패드 층의 너비를 확보할 수 있다. 따라서, 자기-정렬 패드 층(130)과 콘택 구조물(160)과의 컨택 마진을 확보할 수 있다. 한편, 반도체 장치(100)는 별도의 분리 층 없이, 활성 영역들(ACT) 상에 자기-정렬되는 자기-정렬 패드 층들(130)을 포함하기 때문에, 별도의 분리 층의 오정렬에 의해 발생될 수 있는 활성 영역들(ACT) 간의 넥(neck) 불량도 방지할 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 순서에 따라 나타낸 흐름도들이다.
도 4a를 참조하면, 기판(101)을 패터닝하여 활성 영역들(ACT)을 형성하고(S10), 활성 영역들(ACT) 상에 자기-정렬되는(self-aligned) 자기-정렬 패드 층들(130)을 형성하고(S20), 활성 영역들(ACT) 사이 및 자기-정렬 패드 층들(130) 사이를 채우는 소자 분리 층(110)을 형성하고(S30), 워드 라인 구조물들(WLS)을 형성하고(S40), 비트 라인 콘택 홀들(135)을 형성하고(S50), 비트 라인 구조물들(BLS) 및 스페이서 구조물들(SS)을 형성하고(S60), 콘택 구조물들(160)을 형성하고(S70), 정보 저장 구조물(DS)을 형성할 수 있다(S80).
도 4b는 도 4a의 자기-정렬 패드 층들(130)을 형성하는 단계(S20)를 보다 상세히 설명한다. 도 4b가 개시하는 구체적인 반도체 장치의 제조 단계들은, 하기 도 5a 내지 도 15b를 함께 참조하여 설명하기로 한다.
도 5a 내지 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 4b, 도 5a, 및 도 5b를 참조하면, 기판(101)을 패터닝하여 트렌치들(T), 활성 영역들(ACT), 및 마스크 패턴들(210)을 형성할 수 있다(S100). 기판(101) 상에 마스크 층을 형성하고, 포토리소그래피 공정 및 식각 공정을 수행하여, 기판(101)의 일부를 제거하여 활성 영역들(ACT)을 형성할 수 있다. 기판(101)의 일부가 제거된 영역에 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 활성 영역들(ACT)의 측면을 둘러쌀 수 있다. 활성 영역들(ACT)의 상부에 이온 주입 공정을 수행하여, 불순물 영역들을 형성할 수 있다. 기판(101)의 패터닝 이후, 마스크 층은 각각의 활성 영역들(ACT) 상의 마스크 패턴들(210)로 형성될 수 있다. 각각의 마스크 패턴들(210)은 하부로부터 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
도 4b, 도 6a, 및 도 6b를 참조하면, 활성 영역들(ACT) 및 마스크 패턴들(210) 상에 패시베이션 층(102)을 형성할 수 있다(S110). 패시베이션 층(102)은 활성 영역들(ACT)의 측면들을 덮으며, 패터닝된 마스크 패턴들(210)의 상면 및 측면들을 덮을 수 있다. 패시베이션 층(102)은 예를 들어, 실리콘 산화물로 형성될 수 있으나, 이에 한정되지는 않는다. 패시베이션 층(102)은 후속 공정에서 활성 영역들(ACT)을 보호하는 역할을 할 수 있다.
도 4b 및 도 7을 참조하면, 트렌치들(T)을 채우며 패시베이션 층(102)을 덮는 희생 층(104)을 형성할 수 있다(S120). 희생 층(104)은 마스크 패턴들(210)의 상면을 덮는 패시베이션 층(102)의 상면 상에도 형성될 수 있다. 희생 층(104)은 습식 식각 공정으로 제거 가능한 막질로, 예를 들어, 금속, 금속 질화물, 또는 실리콘 질화물 등의 물질을 포함할 수 있다. 예를 들어, 희생 층(104)은 티타늄 질화물(TiN)로 형성될 수 있다.
도 4b, 도 8a, 및 도 8b를 참조하면, 패시베이션 층(102)이 노출되도록 에치백(etch-back) 공정을 수행하여 패시베이션 층(102)의 상면을 덮는 희생 층(104)의 일부를 제거하고(S130), 마스크 패턴들(210)이 노출되도록 스트립(strip) 공정을 수행하여 마스크 패턴들(210)의 상면을 덮는 패시베이션 층(102)의 일부를 제거할 수 있다(S140).
도 4b, 도 9a, 및 도 9b를 참조하면, 마스크 패턴들(210)을 제거하고, 패시베이션 층(102)을 부분적으로 제거하여 개구부들(OP)을 형성할 수 있다(S150). 마스크 패턴들(210)은 완전히 제거되고, 마스크 패턴들(210)의 측면들을 덮는 패시베이션 층(102)은 부분적으로 제거될 수 있다. 패시베이션 층(102)은 상부로부터 제거되어, 활성 영역들(ACT)의 상면보다 낮은 레벨까지 리세스된 상면을 가질 수 있다. 활성 영역들(ACT)의 측면들의 상부 영역이 노출될 수 있다. 이로써, 활성 영역들(ACT) 상에 개구부들(OP)이 형성될 수 있다. 개구부들(OP)은 활성 영역들(ACT) 상에 W 방향으로 연장되는 아일랜드 형상일 수 있다. 마스크 패턴들(210)을 제거하는 것은, 습식 식각 공정 및 클리닝 공정을 수행하는 것을 포함할 수 있다.
도 4b 및 도 10을 참조하면, 개구부들(OP)을 채우며, 희생 층(104)을 덮는 예비 패드 층(130')을 형성할 수 있다(S160). 예비 패드 층(130')은 예를 들어, 폴리 실리콘으로 형성될 수 있다. 예비 패드 층(130')을 이루는 폴리 실리콘 층을 형성한 후, 레이저 어닐 공정을 수행하여 내부의 보이드를 제거할 수 있다.
도 4b, 도 11a, 및 도 11b를 참조하면, 에치백 공정을 수행하여 예비 패드 층(130')을 노드 분리하여 자기-정렬 패드 층들(130)을 형성할 수 있다(S170). 자기-정렬 패드 층들(130)은 활성 영역들(ACT)과 대응하는 형상을 가질 수 있다. 예를 들어, 각각의 자기-정렬 패드 층들(130)은 각각의 활성 영역들(ACT) 상에 자기-정렬되어 평면에서 W 방향으로 연장되는 라인 형상으로 형성될 수 있다. 활성 영역(ACT)의 단축의 방향에서, 자기-정렬 패드 층(130)의 상면의 폭은, 활성 영역(ACT)의 상면의 폭보다 클 수 있다. 자기-정렬 패드 층(130)의 상면의 W 방향을 따른 길이는, 활성 영역(ACT)의 상면의 W 방향을 따른 길이보다 클 수 있다.
도 4b, 도 12a, 및 도 12b를 참조하면, 희생 층(104) 및 패시베이션 층(102)을 제거할 수 있다(S180). 예를 들어, 습식 식각 공정 및 클리닝 공정을 수행하여 희생 층(104)과 패시베이션 층(102)을 제거할 수 있다.
도 4b 및 도 13을 참조하면, 자기-정렬 패드 층들(130) 사이 및 트렌치들(T)을 채우는 소자 분리 층(110)을 형성할 수 있다(S190). 소자 분리 층(110)은 자기-정렬 패드 층들(130)의 측면들과 활성 영역들(ACT)의 측면들을 덮을 수 있다.
도 14a 및 도 14b를 참조하면, 기판(101) 내에 매립되고, 활성 영역(ACT)과 교차하는 워드 라인 구조물(WLS)을 형성할 수 있다. 워드 라인 구조물(WLS)을 형성하는 것은, 기판(101) 내에서 연장되는 게이트 트렌치(115)를 형성하고, 게이트 트렌치(115) 내에 게이트 유전 층(120), 워드 라인(WL), 및 게이트 캡핑 층(125)을 형성하는 것을 포함할 수 있다. 워드 라인 구조물(WLS)은 자기-정렬 패드 층들(130)을 관통할 수 있으며, 자기-정렬 패드 층(130)은 워드 라인 구조물(WLS)의 측면과 접촉할 수 있다. 워드 라인 구조물(WLS)에 의해, 자기-정렬 패드 층들(130)은 일부 분리될 수 있다.
도 15a 및 도 15b를 참조하면, 버퍼 절연 층(137), 마스크 층(241)을 형성하고, 비트 라인 콘택 홀(135)을 형성할 수 있다. 비트 라인 콘택 홀(135)은 활성 영역(ACT)의 제1 불순물 영역(105a)을 노출시킬 수 있다.
다음으로, 비트 라인 콘택 패턴(DC)을 포함하는 비트 라인(BL), 비트 라인(BL) 상의 비트 라인 캡핑 패턴(BC), 및 비트 라인 콘택 스페이서(DCP)를 형성할 수 있다. 이로써, 비트 라인 구조물(BLS)이 형성될 수 있다. 비트 라인 구조물(BLS)의 측면 상에 절연성 스페이서 층들을 형성하고, 상기 절연성 스페이서 층들을 일부 식각하여 스페이서 구조물(SS)을 형성하고, 자기-정렬 패드 층들(130)을 일부 노출시키는 콘택 홀들을 형성할 수 있다. 상기 콘택 홀들을 형성하기 전에, 비트 라인 구조물들(BLS) 사이에서 희생 패턴들을 형성하고, 워드 라인 구조물(WLS)과 수직하게 중첩하는 위치에서 상기 희생 패턴들의 일부를 식각한 후, 이를 상기 희생 패턴들과 다른 물질로 채움으로써, 절연성 펜스들(미도시)을 형성할 수 있다. 상기 콘택 홀들에, 배리어 층(161) 및 콘택 도전 층(162)을 형성하여 콘택 구조물(160)을 형성할 수 있다. 콘택 구조물(160)을 관통하는 분리 절연 패턴들(170)을 형성하고, 콘택 구조물(160) 상에 식각 정지 층(175) 및 정보 저장 구조물(DS)을 형성할 수 있다. 이로써, 도 1 내지 도 3a의 반도체 장치(100)를 제조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 105a, 105b: 불순물 영역
110: 소자 분리 층 115: 게이트 트렌치
120: 게이트 유전 층 125: 게이트 캡핑 층
130: 자기-정렬 패드 층 141, 142, 143: 도전성 패턴
160: 콘택 구조물 161: 배리어 층
162: 콘택 도전 층 170: 분리 절연 패턴
175: 식각 정지 층 ACT: 활성 영역
BL: 비트 라인 BLS: 비트 라인 구조물
DS: 정보 저장 구조물 SS: 스페이서 구조물
WL: 워드 라인 WLS: 워드 라인 구조물

Claims (20)

  1. 기판 내의 소자 분리 층에 의해 한정되는 활성 영역;
    상기 활성 영역의 제1 영역 상의 자기-정렬(self-aligned) 패드 층;
    상기 기판 상에서 일 방향으로 연장되고, 상기 활성 영역의 제2 영역과 전기적으로 연결되는 비트 라인; 및
    상기 비트 라인의 측면 상에 배치되고, 상기 자기-정렬 패드 층의 일부와 연결되는 콘택 구조물을 포함하되,
    상기 자기-정렬 패드 층은, 상기 활성 영역의 상기 제1 영역의 상부 측면을 따라 아래로 연장되고 상기 상부 측면의 적어도 일부를 둘러싸는 패드 돌출부를 포함하고,
    상기 자기-정렬 패드 층의 측면은 상기 소자 분리 층과 접촉하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 자기-정렬 패드 층은, 하부에서 상부로 갈수록 폭이 좁아지는 반도체 장치.
  3. 제1 항에 있어서,
    상기 자기-정렬 패드 층의 상기 패드 돌출부는, 상기 소자 분리 층의 상면보다 낮은 레벨에 위치하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 자기-정렬 패드 층은 폴리 실리콘을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    평면에서, 상기 패드 돌출부는 상기 활성 영역의 상기 제1 영역의 상기 상부 측면을 균일한 두께로 덮는 반도체 장치.
  6. 제1 항에 있어서,
    평면에서, 상기 활성 영역은 장축 및 단축을 갖는 바(bar) 모양을 갖고,
    평면에서, 상기 활성 영역은, 상기 장축과 평행한 제1 면 및 제2 면을 갖고, 상기 자기-정렬 패드 층은, 상기 제1 면과 평행한 제3 면 및 상기 제2 면과 평행한 제4 면을 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 활성 영역은 장축 및 단축을 갖는 바(bar) 모양을 갖고,
    상기 단축의 방향에서, 상기 자기-정렬 패드 층의 폭은 상기 활성 영역의 폭보다 큰 반도체 장치.
  8. 제1 항에 있어서,
    평면에서, 상기 자기-정렬 패드 층은 상기 활성 영역의 제1 단부 상의 제1 패턴 부분 및 상기 활성 영역의 상기 제1 단부의 반대인 제2 단부 상의 제2 패턴 부분을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 활성 영역을 가로지르고, 상기 소자 분리 층 내로 연장되는 워드 라인 구조물을 더 포함하고,
    상기 워드 라인 구조물은 게이트 유전 층, 상기 게이트 유전 층 상의 워드 라인, 및 상기 워드 라인 상의 게이트 캡핑 층을 포함하고,
    상기 워드 라인 구조물의 측면은 상기 자기-정렬 패드 층과 접촉하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 게이트 캡핑 층의 상면은, 상기 자기-정렬 패드 층의 상면과 동일한 레벨에 배치되는 반도체 장치.
  11. 제9 항에 있어서,
    상기 소자 분리 층 및 상기 자기-정렬 패드 층 상의 버퍼 절연 층;
    상기 비트 라인과 연결되고, 상기 버퍼 절연 층을 관통하는 비트 라인 콘택 홀에 배치되는 비트 라인 콘택 패턴;
    상기 비트 라인과 상기 콘택 구조물 사이의 스페이서 구조물;
    상기 콘택 구조물을 관통하는 분리 절연 패턴; 및
    상기 콘택 구조물 상에 배치되고, 상기 콘택 구조물과 전기적으로 연결되는 정보 저장 구조물을 더 포함하는 반도체 장치.
  12. 제1 방향으로 연장되는 워드 라인;
    상기 제1 방향에서 서로 인접하는 제1 활성 영역 및 제2 활성 영역;
    상기 제1 활성 영역과 상기 제2 활성 영역 사이의 소자 분리 층;
    상기 제1 활성 영역 상의 제1 패드 층;
    상기 제2 활성 영역 상의 제2 패드 층; 및
    상기 제1 활성 영역과 상기 제2 활성 영역 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인을 포함하되,
    상기 워드 라인은 상기 제1 활성 영역 및 상기 제2 활성 영역 중 적어도 하나를 가로지르고,
    상기 제1 방향에서, 상기 제1 패드 층의 측면과 상기 제2 패드 층의 측면 사이의 제1 거리는, 상기 제1 활성 영역의 상면과 상기 제2 활성 영역의 상면 사이의 최소 거리인 제2 거리보다 작은 반도체 장치.
  13. 제12 항에 있어서,
    상기 소자 분리 층은, 상기 제1 패드 층의 상기 측면 및 상기 제2 패드 층의 상기 측면과 접촉하는 반도체 장치.
  14. 제12 항에 있어서,
    상기 소자 분리 층의 상면은, 상기 제1 패드 층의 하면 및 상기 제2 패드 층의 하면보다 높은 레벨에 위치하는 반도체 장치.
  15. 제12 항에 있어서,
    상기 워드 라인 상의 게이트 캡핑 층을 더 포함하고,
    상기 게이트 캡핑 층의 상면은 상기 제1 패드 층의 하면 및 상기 제2 패드 층의 하면보다 높은 레벨에 위치하는 반도체 장치.
  16. 제12 항에 있어서,
    평면에서, 상기 제1 패드 층은 상기 제1 활성 영역의 상부 측면을 균일한 두께로 덮는 제1 패드 돌출부를 포함하고,
    평면에서, 상기 제2 패드 층은 상기 제2 활성 영역의 상부 측면을 균일한 두께로 덮는 제2 패드 돌출부를 포함하고,
    상기 제1 패드 돌출부는 상기 제1 활성 영역의 상기 상면보다 낮은 레벨에 위치하고, 상기 제2 패드 돌출부는 상기 제2 활성 영역의 상기 상면보다 낮은 레벨에 위치하는 반도체 장치.
  17. 기판 내의 소자 분리 층에 의해 한정되는 활성 영역들;
    상기 활성 영역들 상의 자기-정렬(self-aligned) 패드 층들; 및
    상기 기판 상에서 일 방향으로 연장되고, 상기 활성 영역들과 각각 전기적으로 연결되는 비트 라인들을 포함하되,
    상기 소자 분리 층은 인접하는 상기 활성 영역들 사이의 제1 부분 및 인접하는 상기 자기-정렬 패드 층들 사이의 제2 부분을 포함하고,
    상기 소자 분리 층은 상기 제1 부분과 상기 제2 부분이 서로 연결되는 영역에서 절곡된 부분을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 소자 분리 층의 상기 제2 부분은 상기 자기-정렬 패드 층들의 측면들과 접촉하는 반도체 장치.
  19. 제17 항에 있어서,
    상기 소자 분리 층의 상기 제2 부분은 상기 활성 영역의 상면보다 높은 레벨에 위치하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제1 부분의 하부의 폭은 상기 제2 부분의 상부의 폭보다 작은 반도체 장치.
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