KR20230159968A - 반도체 장치 - Google Patents
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Abstract
예시적인 실시예들에 따른 반도체 장치는, 활성 영역을 포함하는 기판, 상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 워드라인 구조물, 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물, 상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택, 상기 비트라인 구조물의 측벽 상에 배치되며, 상기 활성 영역의 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택, 및 상기 비트라인 콘택의 적어도 일부를 덮는 콘택 배리어막을 포함하고, 상기 비트라인 콘택은 상기 제1 수평 방향에서 제1 폭을 갖는 하부 부분 및 상기 하부 부분 상에 배치되고 상기 제1 수평 방향에서 제2 폭을 갖는 상부 부분을 포함하고, 상기 제1 폭은 상기 제2 폭보다 크며, 상기 콘택 배리어막은 상기 하부 부분의 바닥면 및 측면을 덮는다.
Description
본 발명은 반도체 장치에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고성능의 반도체 소자를 제조하기 위해서, 비트라인과 기판을 이격시키는데 최적화된 배리어 패턴을 형성하기 위한 기술이 요구된고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 전기적 특성 및 생산성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역을 포함하는 기판, 상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 워드라인 구조물, 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물, 상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택, 상기 비트라인 구조물의 측벽 상에 배치되며, 상기 활성 영역의 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택, 및 상기 비트라인 콘택의 적어도 일부를 덮는 콘택 배리어막을 포함하고, 상기 비트라인 콘택은 상기 제1 수평 방향에서 제1 폭을 갖는 하부 부분 및 상기 하부 부분 상에 배치되고 상기 제1 수평 방향에서 제2 폭을 갖는 상부 부분을 포함하고, 상기 제1 폭은 상기 제2 폭보다 크며, 상기 콘택 배리어막은 상기 하부 부분의 바닥면 및 측면을 덮을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 불순물 영역 및 제2 불순물 영역을 갖는 활성 영역을 포함하는 기판, 상기 기판 내에서, 상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 워드라인 구조물, 상기 제1 불순물 영역 상에 배치되는 금속-반도체 화합물 패턴, 상기 기판 상에서 상기 제2 불순물 영역과 전기적으로 연결되는 도전성 패드, 상기 도전성 패드를 한정하는 절연 패턴, 상기 도전성 패드 및 상기 절연 패턴 상의 버퍼층, 상기 버퍼층 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물, 상기 금속-반도체 화합물 패턴과 상기 비트라인 구조물 사이의 비트라인 콘택, 상기 금속-반도체 화합물 패턴 및 상기 비트라인 콘택 사이의 콘택 배리어막, 상기 도전성 패드 상의 스토리지 노드 콘택, 및 상기 스토리지 노드 콘택과 전기적으로 연결되는 정보 저장 구조물을 포함하고, 상기 비트라인 콘택은 상기 제1 수평 방향에서 제1 폭을 갖는 하부 부분 및 상기 하부 부분 상에 배치되고 상기 제1 수평 방향에서 제2 폭을 갖는 상부 부분을 포함하고, 상기 제1 폭은 상기 제2 폭보다 크며, 상기 콘택 배리어막은 상기 하부 부분의 바닥면으로부터 연장되어 상기 하부 부분의 외측면의 적어도 일부를 덮을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역을 포함하는 기판, 제1 수평 방향으로 연장되는 워드라인 구조물, 상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물, 상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하고, 하부 부분 및 상기 하부 부분 상의 상부 부분을 갖는 비트라인 콘택, 상기 비트라인 구조물의 측벽 상에 배치되며, 상기 활성 영역의 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택, 및 상기 비트라인 구조물 아래에서, 상기 비트라인 콘택의 상기 하부 부분의 바닥면 및 측면의 적어도 일부를 덮는 콘택 배리어막을 포함하고, 상기 콘택 배리어막의 상단은 상기 비트라인 구조물 보다 낮은 레벨에 배치되고, 상기 비트라인 콘택은 상기 콘택 배리어막의 상면의 적어도 일부를 덮을 수 있다.
비트라인 콘택 구조 및 콘택 배리어막 구조를 최적화함으로써, 전기적 특성 및 생산성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4d는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4e는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4f는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4d는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4e는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4f는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 평면도이다. 도 1b의 (a) 영역은 도 1a의 비트라인 콘택 홀(DCH)의 하부 영역에 대응되는 평면도이고, 도 1b의 (b) 영역은 도 1a의 비트라인 콘택 홀(DCH)의 상부 영역에 대응되는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 단면도들이다. 도 2는 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 1a 내지 도 3을 참조하면, 반도체 장치(100)는, 활성 영역(ACT)을 포함하는 기판(101), 기판(101) 내에 매립되어 연장되며 워드라인(WL)을 포함하는 워드라인 구조물(WLS), 기판(101) 상에서 워드라인 구조물(WLS)과 교차하여 연장되며 비트라인(BL)을 포함하는 비트라인 구조물(BLS), 비트라인 구조물(BLS)의 양측의 스페이서 구조물들(SS), 비트라인 구조물(BLS)의 상부에 배치되는 캐패시터 구조물(CAP), 비트라인 구조물(BLS)과 활성 영역(ACT)을 전기적으로 연결하는 비트라인 콘택(DC), 캐패시터 구조물(CAP)과 활성 영역(ACT)을 전기적으로 연결하는 스토리지 노드 콘택(160), 스토리지 노드 콘택(160)과 캐패시터 구조물(CAP)을 전기적으로 연결하는 랜딩 패드(LP), 및 비트라인 구조물(BLS) 상의 캡핑 절연층(180)을 포함할 수 있다. 반도체 장치(100)는, 활성 영역(ACT)을 정의하는 소자분리층들(107), 기판(101) 상의 금속-반도체 화합물 패턴(110), 및 금속-반도체 화합물 패턴(110)과 비트라인 콘택(DC) 사이의 콘택 배리어막(DCB)을 더 포함할 수 있다. 반도체 장치(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역(ACT)은 소자분리층들(107)에 의해 정의될 수 있다. 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 x 방향과 y 방향 사이의 일 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 일 방향은 워드라인(WL) 및 비트라인(BL)의 연장 방향에 대하여 경사진 방향일 수 있다. 활성 영역(ACT)은 비트라인 구조물(BLS) 및/또는 워드라인 구조물(WLS)과 교차할 수 있다.
활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드라인들(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드라인들(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 예시적인 실시예에서, 제1 불순물 영역(105a)은 상기 드레인 영역이고, 제2 불순물 영역(105b)은 상기 소스 영역일 수 있다. 다만, 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
소자분리층들(107)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층들(107)은 활성 영역(ACT)을 둘러싸면서 이들을 서로 이격 시키는 필드 영역일 수 있다. 소자분리층들(107)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다. 예시적인 실시예에서, 소자분리층들(107) 각각은 복수의 층들을 포함할 수 있다.
금속-반도체 화합물 패턴(110)은 활성 영역(ACT) 상에 배치될 수 있다. 예시적인 실시예에서, 금속-반도체 화합물 패턴(110)은 제1 불순물 영역(105a) 상에 배치될 수 있다. 금속-반도체 화합물 패턴(110)은 예를 들어, 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 예시적인 실시예에서, 금속-반도체 화합물 패턴(110)은 제1 불순물 영역(105a)으로부터 돌출된 형태일 수 있으나, 금속-반도체 화합물 패턴(110)을 이루는 금속 원소의 종류에 따라 제1 불순물 영역(105a) 내로 매립된 형태를 갖는 등 다양한 형태를 가질 수 있다. 금속-반도체 화합물 패턴(110)은 금속 물질을 포함하는 비트라인 구조물(BLS)과 불순물 영역들(105a, 105b) 간의 전기적 특성을 향상시키기 위해 형성될 수 있다.
워드라인 구조물(WLS) 각각은 게이트 유전층(120), 워드라인(WL), 및 매립 절연층(125)을 포함할 수 있다.
워드라인(WL)은 기판(101) 내에서 연장되는 게이트 트렌치들 내에 배치될 수 있다. 워드라인(WL)은 기판(101) 내에서 활성 영역(ACT)을 가로질러 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 예를 들어, 한 쌍의 워드라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드라인(WL) 및 제1 및 제2 불순물 영역들(105a, 105b)을 포함하는 트랜지스터들은 BCAT(buried channel array transistor)을 구성할 수 있으나, 이에 한정되지는 않는다.
워드라인(WL)은 상기 게이트 트렌치들의 하부에 소정 두께로 배치될 수 있다. 워드라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다. 워드라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 워드라인(WL)은 복수의 층들을 포함할 수 있다.
게이트 유전층(120)은 상기 게이트 트렌치들의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 상기 게이트 트렌치들의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 워드라인(WL)과 활성 영역(ACT) 사이에 배치될 수 있다. 게이트 유전층(120)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
매립 절연층(125)은 워드라인(WL) 상에 배치되고 상기 게이트 트렌치들을 채울 수 있다. 매립 절연층(125)은 절연 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 게이트 유전층(120)은 워드라인(WL)의 측면을 따라 연장하여 매립 절연층(125)의 측면을 덮을 수 있으나, 실시예들에 따라 이와 달리 게이트 유전층(120)의 상단이 매립 절연층(125)에 의해 덮일 수도 있다.
예시적인 실시예에서, 반도체 장치(100)는 기판(101) 상에 배치된 복수의 도전성 패드들(130) 및 복수의 도전성 패드들(130) 각각을 이격시키는 절연 패턴(131)을 포함할 수 있다. 복수의 도전성 패드들(130) 각각은 활성 영역(ACT)과 전기적으로 연결될 수 있다. 복수의 도전성 패드들(130)의 하부면은 활성 영역(ACT)의 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 즉, 복수의 도전성 패드들(130) 각각은 스토리지 노드 콘택(160)과 제2 불순물 영역(105b)을 전기적으로 연결할 수 있다.
예시적인 실시예에서, 복수의 도전성 패드들(130)은 실리콘 등의 반도체 물질층(130a), 반도체 물질층(130a) 상의 금속-반도체층(130b), 및 금속-반도체층(130b) 상의 금속층(130c)을 포함할 수 있다. 다만, 실시예들에 따라, 이와 달리 복수의 도전성 패드들(130)은 하나의 반도체층일 수도 있다. 이 경우, 복수의 도전성 패드들(130)은 N형의 도전형을 갖는 실리콘을 포함할 수 있다.
절연 패턴(131)은 복수의 도전성 패드들(130) 사이에서 도전성 패드들(130) 각각을 둘러쌀 수 있다. 절연 패턴(131)은 복수의 도전성 패드들(130)을 관통하여 각각의 복수의 도전성 패드들(130)의 전기적 분리를 이룰 수 있다. 절연 패턴(131)은 소자분리층들(107)과 다른 절연 물질을 포함할 수 있다. 상기 절연 물질은, 예를 들어 실리콘 질화물일 수 있다. 예시적인 실시예에서, 절연 패턴(131)은 복수의 도전성 패드들(130)의 하면보다 깊게 리세스 되어 복수의 도전성 패드들(130)의 하면보다 낮은 레벨의 하면을 가질 수 있으나, 이에 한정되지 않는다. 복수의 도전성 패드들(130)의 상면과 절연 패턴(131)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다.
버퍼층(135)은 기판(101) 상에 배치될 수 있다. 버퍼층(135)은 기판(101)과 비트라인 구조물(BLS) 사이에 배치될 수 있다.
예시적인 실시예에서, 버퍼층(135)은 복수의 도전성 패드들(130) 및 절연 패턴(131) 상에 배치될 수 있다. 이 경우, 버퍼층(135)의 하면은 복수의 도전성 패드들(130) 및 절연 패턴(131)의 상면과 접촉할 수 있다. 스토리지 노드 콘택(160)은 버퍼층(135)을 관통하여 복수의 도전성 패드들(130)과 접촉함으로써, 활성 영역(ACT)에 전기적으로 연결될 수 있다. 버퍼층(135)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 버퍼층(135)은 제1 버퍼층(135a), 제2 버퍼층(135b), 및 제3 버퍼층(135c)을 포함할 수 있다. 예를 들어, 제1 버퍼층(130a)은 실리콘 산화물을 포함하고, 제2 버퍼층(130b)은 실리콘 질화물을 포함하며, 제3 버퍼층(130c)은 실리콘 산화물을 포함할 수 있다. 다만, 실시예들에 따라 버퍼층(135)은 도면에서 3개의 층으로 도시된 것과 달리 다양한 개수의 층을 갖거나 다른 물질을 포함할 수 있다.
비트라인 구조물(BLS)은 워드라인(WL)과 수직하게 일 방향, 예를 들어 y 방향으로 연장될 수 있다. 비트라인 구조물(BLS)은 비트라인(BL) 및 비트라인 상의 비트라인 캡핑 패턴(BC)을 포함할 수 있다.
비트라인(BL)은 버퍼층(135) 상에 배치될 수 있다. 비트라인(BL)은 금속 물질, 예를 들어, 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 몰리브데넘(Mo)일 수 있다. 다만, 비트라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 캡핑 패턴(BC)은 비트라인(BL) 상에 배치될 수 있다. 비트라인 캡핑 패턴(BC)은 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 다만, 비트라인 캡핑 패턴(BC)을 이루는 절연 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다. 또한, 비트라인 캡핑 패턴(BC)이 복수 개의 물질층들을 포함하고, 상기 복수 개의 물질층들이 동일한 물질을 포함하더라도 물성의 차이에 의해 경계가 구분될 수 있다.
비트라인 콘택(DC)은 비트라인(BL)과 실질적으로 동일한 레벨의 상면을 갖고, 비트라인 캡핑 패턴(BC)과 접촉할 수 있다. 비트라인 콘택(DC)은 버퍼층(135)을 관통하여 활성 영역(ACT)의 제1 불순물 영역(105a)과 접촉할 수 있다. 비트라인 콘택(DC)은 제1 불순물 영역(105a)을 노출시키는 비트라인 콘택 홀(DCH) 내에 국소적으로 배치될 수 있다.
예시적인 실시예에서, 비트라인 콘택(DC)은 비트라인(BL)과 일체로 연결되어 비트라인 콘택 홀(DCH) 내로 연장되는 부분을 포함하는 형태일 수 있다. 따라서, 비트라인 콘택(DC)은 비트라인(BL)과 동일한 금속 물질, 예를 들어, 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 몰리브데넘(Mo)을 포함할 수 있다. 비트라인 콘택(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 비트라인 콘택(DC)은 스페이서 구조물들(SS)에 의해 복수의 도전성 패드들(130) 및/또는 스토리지 노드 콘택(160)과 이격될 수 있다.
예시적인 실시예에서, 비트라인 콘택(DC)은 하부 부분(DC_LP) 및 하부 부분(DC_LP) 상에 배치되는 상부 부분(DC_UP)을 포함할 수 있다. 비트라인 콘택(DC)의 하부 부분(DC_LP) 및 상부 부분(DC_UP)은 일체로 연결되고, 금속 물질을 포함할 수 있다.
콘택 배리어막(DCB)은 금속-반도체 화합물 패턴(110)과 비트라인 콘택(DC) 사이에 배치되어 금속-반도체 화합물 패턴(110) 및 비트라인 콘택(DC)을 이격시킬 수 있다. 콘택 배리어막(DCB)은 기판(101) 내의 불순물이 비트라인 콘택(DC)으로 확산되는 것을 방지할 수 있다. 콘택 배리어막(DCB)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
콘택 배리어막(DCB)은 비트라인 콘택(DC)의 적어도 일부를 덮을 수 있다. 예시적인 실시예에서, 콘택 배리어막(DCB)은 비트라인 콘택(DC)의 하부 부분(DC_LP)의 바닥면 및 측면을 덮고, 비트라인 콘택(DC)의 상부 부분(DC_UP)은 덮지 않을 수 있다. 즉, 콘택 배리어막(DCB)은 비트라인 콘택 홀(DCH) 내에서 비트라인 콘택(DC)의 측면 일부만을 덮을 수 있다. 이는, 도 8d에 도시된 것처럼, 비트라인 콘택 홀(DCH) 내에 컨포멀하게 형성된 예비 콘택 배리어막(DCB') 일부를 제거하여 콘택 배리어막(DCB)의 상단 높이를 조절하기 때문일 수 있다. 본 명세서에서, '상단'은 해당 구성요소의 기판(101)으로부터 최대 멀리 떨어진 부분을 의미할 수 있다.
비트라인(BL)을 형성하기 위한 패터닝 공정 전에 콘택 배리어막(DCB)의 상단 높이를 조절함에 따라 상기 패터닝 공정의 공정 난이도가 감소할 수 있다. 이는, 상기 패터닝 공정에서, 비트라인 콘택(DC)과 콘택 배리어막(DCB)을 동시에 식각하지 않고 비트라인 콘택(DC) 만을 식각할 수 있기 때문일 수 있다.
콘택 배리어막(DCB)은 비트라인 콘택(DC)과 비교하여 식각 선택비가 낮기 때문에, 다른 구성요소들을 제거하지 않으면서 콘택 배리어막(DCB)을 선택적으로 제거하는 공정 난이도는 상대적으로 높을 수 있다. 따라서, 상기 패터닝 공정 전에 콘택 배리어막(DCB)의 상단 높이를 감소시킴에 따라, 다른 구성요소들, 예를 들어 비트라인 캡핑 패턴(BC)이나 버퍼층(135)의 손실을 최소화하면서 상기 패터닝 공정을 수행할 수 있다. 이에 따라, 생산성이 향상된 반도체 장치(100)가 제공될 수 있다.
비트라인(BL)을 형성하기 위한 패터닝 공정 전에 콘택 배리어막(DCB)의 상단 높이를 상대적으로 낮춤에 따라, 후속 공정을 통해 형성되는 비트라인 콘택(DC) 부분이 상대적으로 증가할 수 있다. 예시적인 실시예에서, 상기 비트라인 콘택(DC) 부분은 상부 부분(DC_UP)에 해당할 수 있다. 비트라인 콘택(DC)은 콘택 배리어막(DCB)보다 비저항이 작으므로 비트라인 콘택 홀(DCH) 내의 상부 부분(DC_UP)이 상대적으로 증가함에 따라 비트라인 콘택(DC)의 저항이 감소할 수 있다. 따라서, 전기적 특성이 향상된 반도체 장치(100)가 제공될 수 있다.
도 1b 및 도 2를 참조할 때, 하부 부분(DC_LP)은 워드라인(WL)이 연장하는 방향(예를 들어, x 방향)에서 제1 폭(W1)을 갖고, 상부 부분(DC_UP)은 워드라인(WL)이 연장하는 방향(예를 들어, x 방향)에서 제2 폭(W2)을 가질 수 있다. 본 명세서에서, '폭'은 해당 부분의 최대 폭을 의미하거나 평균 폭을 의미할 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 이는, 비트라인(BL) 및 비트라인 콘택(DC)을 형성하기 위한 패터닝 공정을 통해 상부 부분(DC_UP)이 일부 제거되고 하부 부분(DC_LP)은 제거되지 않기 때문일 수 있다.
하부 부분(DC_LP)은 비트라인(BL)이 연장하는 방향(예를 들어, y 방향)에서 제3 폭(W3)을 갖고, 상부 부분(DC_UP)은 비트라인(BL)이 연장하는 방향(예를 들어, y 방향)에서 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 작을 수 있다. 이는, 콘택 배리어막(DCB)의 상단 높이가 낮아짐에 따라, 상부 부분(DC_UP)이 하부 부분(DC_LP) 및 콘택 배리어막(DCB) 상에서 비트라인 콘택 홀(DCH)을 채우기 때문일 수 있다.
예시적인 실시예에서, 제1 폭(W1) 및 제3 폭(W3)은 실질적으로 동일할 수 있다. 다만, 실시예들에 따라, 비트라인 콘택 홀(DCH)이 평면에서 원형 모양이 아닌 경우 제1 폭(W1) 및 제3 폭(W3)은 서로 다를 수도 있다.
예시적인 실시예에서, 제2 폭(W2)은 제4 폭(W4)보다 작을 수 있다.
콘택 배리어막(DCB)의 상단은 복수의 도전성 패드들(130) 각각의 상면보다 낮은 레벨에 위치할 수 있다. 콘택 배리어막(DCB)은 복수의 도전성 패드들과 이격되어 배치될 수 있다. 콘택 배리어막(DCB)의 상기 상단은 스토리지 노드 콘택(160)의 하단보다 낮은 레벨에 위치할 수 있다. 이는, 비트라인(BL)을 형성하기 위한 패터닝 공정 전에 콘택 배리어막(DCB)의 상단을 조절하는 공정을 수행했기 때문일 수 있다.
콘택 배리어막(DCB)의 상면의 적어도 일부는 비트라인 콘택(DC)의 상부 부분(DC_UP)에 의해 덮이고, 콘택 배리어막(DCB)의 상기 상면의 나머지 일부는 스페이서 구조물들(SS) 중 상부 스페이서 구조물(US)에 의해 덮일 수 있다.
스페이서 구조물들(SS)은 비트라인 콘택(DC)과, 복수의 도전성 패드들(130) 및 스토리지 노드 콘택(160)을 이격시킬 수 있다.
스페이서 구조물들(SS)은 비트라인 콘택(DC)의 측면 일부를 둘러싸는 하부 스페이서 구조물(LS), 및 비트라인 구조물(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, y 방향으로 연장되는 상부 스페이서 구조물(US)을 포함할 수 있다.
하부 스페이서 구조물(LS)은 비트라인 콘택 홀(DCH)의 측벽의 적어도 일부를 덮을 수 있다. 하부 스페이서 구조물(LS)은 비트라인 콘택(DC)과 복수의 도전성 패드들(130)을 분리시킬 수 있다. 하부 스페이서 구조물(LS)은 콘택 배리어막(DCB)의 외측면을 둘러쌀 수 있다. 하부 스페이서 구조물(LS)은 콘택 배리어막(DCB)의 외측면으로부터 비트라인 콘택(DC)의 상부 부분(DC_UP)의 외측면을 따라 연장되는 부분을 포함할 수 있다. 하부 스페이서 구조물(LS)은 콘택 배리어막(DCB)의 상면과 공면을 이루는 제1 상면 및 상기 제1 상면보다 높은 레벨에 위치하고 버퍼층(135)의 상면과 공면을 이루는 제2 상면을 가질 수 있다. 하부 스페이서 구조물(LS)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전체 물질, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 하부 스페이서 구조물(LS)은 제1 하부 스페이서(151) 및 제1 하부 스페이서(151)의 외측면 및/또는 바닥면을 둘러싸는 제2 하부 스페이서(152)를 포함할 수 있다.
상부 스페이서 구조물(US)은 스토리지 노드 콘택(160)과 비트라인 구조물(BLS)을 분리시킬 수 있다. 상부 스페이서 구조물(US)은 비트라인(BL)의 측벽들 및 비트라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트라인 구조물(BLS)의 양측에 배치된 한 쌍의 상부 스페이서 구조물들(US)은 비트라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다. 상기 비대칭적인 형상은 캡핑 절연층(180)에 의해 형성된 것일 수 있다. 상부 스페이서 구조물(US)은 절연 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상부 스페이서 구조물(US)은 하나의 층으로 도시하였으나, 상부 스페이서 구조물(US)의 물질 및 층의 개수는 이에 한정되지 않고 다양한 형태로 변경될 수 있다.
비트라인 콘택(DC)의 하부 부분(DC_LP)의 외측면은 콘택 배리어막(DCB)에 의해 둘러싸이고, 비트라인 콘택(DC)의 상부 부분(DC_UP)의 외측면은 상부 스페이서 구조물(US)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 절연성 펜스를 더 포함할 수 있다. 상기 절연성 펜스는 복수의 비트라인 구조물들(BLS) 사이에서 일방향, 예를 들어 y 방향에서 이격되어 배치될 수 있다. 상기 절연성 펜스는 평면적 관점에서, 워드라인 구조물들(WLS)과 중첩할 수 있다. 상기 절연성 펜스는 예를 들어 실리콘 질화물을 포함할 수 있다.
스토리지 노드 콘택(160)은 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 전기적으로 연결될 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 버퍼층(135)을 관통하여 복수의 도전성 패드들(130)과 접촉하고, 복수의 도전성 패드들(130)을 통해 제2 불순물 영역(105b)에 전기적으로 연결될 수 있다. 스토리지 노드 콘택(160)은 커패시터 구조물(CAP)과 제2 불순물 영역(105b)을 전기적으로 연결할 수 있다.
예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수 개일 수 있다. 스토리지 노드 콘택들(160) 각각은, 도 1에 도시된 것과 같이, 평면적 관점에서, x 방향을 따라 인접하는 비트라인 구조물들(BLS)의 사이, 특히, 비트라인 구조물들(BLS) 양측의 스페이서 구조물들(SS)의 사이에 배치될 수 있다. 평면적 관점에서, 스토리지 노드 콘택들(160) 각각은, 워드라인 구조물들(WLS) 사이 및 비트라인 구조물들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택들(160) 각각은 x 방향으로 인접하는 비트라인 구조물들(BLS)과 y 방향으로 인접하는 상기 절연성 펜스에 의해 정의되는 공간을 채울 수 있다. 스토리지 노드 콘택들(160)은 x 방향 및 y 방향을 따라 열과 행을 이루어 배치될 수 있다.
스토리지 노드 콘택(160)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수의 층들을 포함할 수 있다.
스토리지 노드 콘택(160)의 하단은 비트라인 콘택(DC)의 하면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(160)은 스페이서 구조물(SS)에 의해 비트라인 콘택(DC)과 절연될 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 스토리지 노드 콘택(160)과 랜딩 패드(LP)의 사이에 배치되는 금속-반도체층(165)을 더 포함할 수 있다. 금속-반도체층(165)은 스토리지 노드 콘택(160)의 상면을 덮을 수 있다. 금속-반도체층(165)은 예를 들어, 스토리지 노드 콘택(160)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 금속-반도체층(165)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 다만, 실시예들에 따라, 금속-반도체층(165)은 생략되는 것도 가능하다.
랜딩 패드(LP)는 스토리지 노드 콘택(160)과 캐패시터 구조물(CAP)을 전기적으로 연결할 수 있다.
랜딩 패드(LP)는 한 쌍의 비트라인 구조물들(BLS)의 사이 및 스토리지 노드 콘택(160) 상에 배치될 수 있다. 랜딩 패드(LP)는 금속-반도체층(165)의 상면을 덮을 수 있다. 랜딩 패드(LP)는 스페이서 구조물들(SS)의 측벽과 접할 수 있다. 예시적인 실시예에서, 상부 스페이서 구조물(US)은 비트라인 구조물(BLS) 및 스토리지 노드 콘택(160)의 사이로부터 비트라인 구조물(BLS) 및 랜딩 패드(LP) 사이로 연장될 수 있다. 랜딩 패드(LP)는 캡핑 절연층(180)을 관통하며, 캡핑 절연층(180)과 접할 수 있다.
예시적인 실시예에서, 랜딩 패드(LP)는 복수 개일 수 있고, 복수의 랜딩 패드들(LP)은 육각형 또는 벌집(honeycomb) 형태를 이루는 격자 패턴으로 배열될 수 있다. 이러한 복수의 랜딩 패드들(LP)의 배열 형태는 캐패시터 구조물들(CAP)의 배열에 대응되는 것일 수 있다.
예시적인 실시예에서, 랜딩 패드(LP)는 도전층 및 상기 도전층의 하면 및 측면을 덮는 배리어층을 포함하는 이중층 구조를 가질 수 있다. 상기 도전층은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있고, 상기 배리어층은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 다만, 실시예들에 따라 랜딩 패드(LP)의 층 수 및 형상은 다양하게 변경될 수 있다.
캡핑 절연층(180)은 비트라인 구조물(BLS) 상에 배치될 수 있다. 캡핑 절연층(180)은 비트라인 구조물(BLS), 스페이서 구조물들(SS), 및 랜딩 패드(LP)와 접하도록 배치될 수 있다. 예시적인 실시예에서, 캡핑 절연층(180)은 복수의 랜딩 패드들(LP)의 사이에 배치될 수 있다. 캡핑 절연층(180)은 스페이서 구조물들(SS)의 상면과 접하는 하단을 가질 수 있다.
캐패시터 구조물(CAP)은 비트라인 구조물(BLS) 상에서 랜딩 패드(LP)와 접하도록 배치될 수 있다. 캐패시터 구조물(CAP)은 하부 전극(192), 캐패시터 유전층(194), 및 상부 전극(196)을 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 도핑된 반도체, 금속 질화물, 금속, 및 금속 산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 캐패시터 유전층(194)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 도 2에서, 캐패시터 구조물(CAP)은 필라(pillar) 형상으로 도시되었으나, 이에 한정되지 않고 실린더(cylinder) 형상을 가질 수도 있을 것이다. 다만, 실시예들에 따라, 캐패시터 구조물(CAP)이 생략되고 별개의 정보 저장 구조물을 포함할 수도 있다. 본 명세서에서, '정보 저장 구조물'은 캐피시터 구조물을 포함하는 의미일 수 있다.
다음으로, 도 4a 내지 도 4f를 참조하여, 본 발명의 반도체 장치의 변형예들을 설명하도록 한다.
도 4a는 예시적인 실시예들에 따른 반도체 장치(100a)의 부분 확대 단면도이다.
도 4a를 참조하면, 비트라인 콘택(DC)의 하면(DC_BS)은, 하면(DC_BS)의 중심부가 하면(DC_BS)의 모서리부보다 높은 레벨에 위치하도록 배치될 수 있다. 즉, 비트라인 콘택(DC)의 하면(DC_BS)은 기판(101)으로부터 멀어지는 방향으로 볼록한 형상일 수 있다. 이는, 금속-반도체 화합물 패턴(110)이 도 3과 달리 인접한 소자분리층들(107)의 상면보다 높은 레벨의 상면을 갖기 때문일 수 있다. 이에 따라, 후속 공정을 통해 형성되는 콘택 배리어막(DCB)의 하단부 및 비트라인 콘택(DC)의 하면(DC_BS)은 볼록한 모양을 가질 수 있다.
도 4b는 예시적인 실시예들에 따른 반도체 장치(100b)의 부분 확대 단면도이다.
도 4b를 참조하면, 비트라인 콘택(DC)의 하면(DC_BS)은, 하면(DC_BS)의 중심부가 하면(DC_BS)의 모서리부보다 낮은 레벨에 위치하도록 배치될 수 있다. 즉, 비트라인 콘택(DC)의 하면(DC_BS)은 기판(101)을 향하는 방향으로 볼록한 형상일 수 있다. 이는, 금속-반도체 화합물 패턴(110) 형성 후 세정 공정 등의 후속 공정에 의해 금속-반도체 화합물 패턴(110)의 상부 중 일부, 예를 들어 중심부가 제거되기 때문일 수 있다. 이에 따라, 후속 공정을 통해 형성되는 콘택 배리어막(DCB)의 하단부 및 비트라인 콘택(DC)의 하면(DC_BS)은 볼록한 모양을 가질 수 있다.
도 4c는 예시적인 실시예들에 따른 반도체 장치(100c)의 부분 확대 단면도이다.
도 4c를 참조하면, 콘택 배리어막(DCB)은 금속-반도체 화합물 패턴(110)의 측면 일부를 덮으면서 금속-반도체 화합물 패턴(110)과 소자분리층들(107) 사이로 연장하는 부분을 포함할 수 있다. 상기 연장하는 부분의 하단은 하부 스페이서 구조물(LS)의 하단보다 낮은 레벨에 위치할 수 있다. 이는, 금속-반도체 화합물 패턴(110) 형성 후 세정 공정 등의 후속 공정에 의해 인접한 소자분리층들(107)의 일부가 제거되어 개구부를 형성하고, 상기 개구부 내로 콘택 배리어막(DCB)이 증착되어 형성되기 때문일 수 있다.
도 4d는 예시적인 실시예들에 따른 반도체 장치(100d)의 부분 확대 단면도이다.
도 4d를 참조하면, 콘택 배리어막(DCB)에서, 콘택 배리어막(DCB)의 외측면과 인접한 콘택 배리어막(DCB)의 상면(DCB_US) 및 내측면과 인접한 콘택 배리어막(DCB)의 상면(DCB_US)이 콘택 배리어막(DCB)의 외측면과 내측면 사이와 인접한 콘택 배리어막(DCB)의 상면(DCB_US)보다 높은 레벨에 위치할 수 있다. 즉, 콘택 배리어막(DCB)의 상부는 중심부가 일부 리세스되어 오목한 형상을 가질 수 있다. 이는, 콘택 배리어막(DCB)에 대한 식각 공정이 하부 스페이서 구조물(LS)에 대한 식각 공정과 별개로 이루어지기 때문일 수 있다. 다만, 하부 스페이서 구조물(LS)에 대한 식각 공정의 공정 조건에 따라 콘택 배리어막(DCB)의 상면 모양은 이와 달리 다양하게 변경될 수 있다.
도 4e는 예시적인 실시예들에 따른 반도체 장치(100e)의 부분 확대 단면도이다.
도 4e를 참조하면, 반도체 장치(100e)는 하부 스페이서 구조물(LS)을 포함하지 않을 수 있다. 콘택 배리어막(DCB)은 비트라인 콘택 홀(DCH)의 바닥면 및 측벽의 하단부를 덮을 수 있다. 따라서, 콘택 배리어막(DCB)은 비트라인 콘택 홀(DCH)에 의해 노출된 기판(101)과 접촉할 수 있다.
이 경우, 콘택 배리어막(DCB)의 상단은 복수의 도전성 패드들(130)의 하면들보다 낮은 레벨에 위치할 수 있고, 콘택 배리어막(DCB)은 복수의 도전성 패드들(130)과 이격될 수 있다.
도 4f는 예시적인 실시예들에 따른 반도체 장치(100f)의 부분 확대 단면도이다.
도 4f를 참조하면, 콘택 배리어막(DCB)은 비트라인 콘택(DC)의 하면을 덮고, 비트라인 콘택(DC)의 측면을 덮지 않을 수 있다. 콘택 배리어막(DCB)은 비트라인 콘택(DC)과 금속-반도체 화합물 패턴(110)을 이격시키면서 비트라인 콘택 홀(DCH) 내에 최소한의 부피를 갖도록 형성될 수 있다. 이 경우, 비트라인 콘택 홀(DCH) 내의 비트라인 콘택(DC) 부피가 상대적으로 증가하여 전기적 특성이 향상된 반도체 장치가 제공될 수 있다. 예시적인 실시예에서, 하부 스페이서 구조물(LS)이 콘택 배리어막(DCB)의 외측면과 비트라인 콘택 홀(DCH)의 측벽 사이로부터 비트라인 콘택 홀(DCH)의 측벽을 따라 연장되는 것으로 도시하였으나, 이와 달리 콘택 배리어막(DCB)의 상면과 하부 스페이서 구조물(LS)의 상면이 공면을 이룰 수도 있다.
도 5a는 예시적인 실시예들에 따른 반도체 장치(100g)의 개략적인 단면도이다. 도 5a는 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역을 도시한다.
도 5a를 참조하면, 반도체 장치(100g)는 복수의 도전성 패드들(130, 도 2 참조) 및 절연 패턴(131)을 포함하지 않을 수 있다.
버퍼층(135)은 비트라인 구조물(BLS)과 기판(101) 사이에 배치되면서, 기판(101)과 직접 접촉할 수 있다. 스토리지 노드 콘택(160)은 버퍼층(135)을 관통하여 기판(101)의 제2 불순물 영역(105b)과 직접 접촉할 수 있다.
비트라인 콘택(DC) 및 비트라인(BL)은 상, 하부 스페이서 구조물들(US, LS)에 의해 스토리지 노드 콘택(160) 및 제2 불순물 영역(105b)과 이격될 수 있다.
도 5b는 예시적인 실시예들에 따른 반도체 장치(100h)의 개략적인 단면도이다. 도 5b는 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역을 도시한다.
도 5b를 참조하면, 비트라인 콘택(DC)은 제1 비트라인 콘택(DC1) 및 제1 비트라인 콘택(DC1) 상의 제2 비트라인 콘택(DC2)을 포함할 수 있다. 예시적인 실시예에서, 제1 및 제2 비트라인 콘택들(DC1, DC2)은 서로 다른 금속 물질을 포함할 수 있다. 실시예들에 따라, 제1 및 제2 비트라인 콘택들(DC1, DC2)이 동일한 금속 물질을 포함하더라도 별개의 공정을 통해 형성됨에 따라 경계가 구분될 수 있다. 예를 들어, 제1 비트라인 콘택(DC1)은 CVD 공정을 통해 형성하고, 제2 비트라인 콘택(DC2)은 PVD 공정을 통해 형성될 수 있다.
예시적인 실시예에서, 제1 비트라인 콘택(DC1) 및 제2 비트라인 콘택(DC2)이 접촉하는 경계면은 비트라인 콘택 홀(DCH)의 최상부 혹은 버퍼층(135)의 최상면인 것으로 도시하였으나, 이와 달리 공정 조건에 따라 제1 및 제2 비트라인 콘택들(DC1, DC2) 간의 경계는 다양하게 변경될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100i)의 개략적인 단면도이다. 도 6은 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역을 도시한다.
도 6을 참조하면, 복수의 도전성 패드들(130)은 차례로 적층된 반도체 물질층(130a), 금속-반도체층(130b), 및 금속층(130c)을 포함할 수 있고, 금속-반도체층(130b)은 반도체층(130a) 및 금속층(130c)보다 작은 두께를 가질 수 있다.
예시적인 실시예에서, 콘택 배리어막(DCB)의 상단은 반도체 물질층(130a)의 상면보다 낮은 레벨에 위치할 수 있다.
다만, 반도체 장치의 생산성 및 전기적 특성을 고려하여 복수의 도전성 패드들(130)의 두께 및 콘택 배리어막(DCB)의 상단 높이는 이와 달리 다양하게 변경할 수도 있다.
도 7a는 예시적인 실시예들에 따른 반도체 장치(100j)의 개략적인 평면도이다.
도 7a를 참조하면, 비트라인 콘택(DC) 및 콘택 배리어막(DCB)은 비트라인 콘택 홀(DCH)이 아닌 비트라인 콘택 트렌치(DCT) 내에 배치될 수 있다. 비트라인 콘택 트렌치(DCH)는 워드라인(WL)이 연장하는 방향(예를 들어, x 방향)과 비트라인(BL)이 연장하는 방향(예를 들어, y 방향)의 사이 방향으로 연장되는 라인 타입일 수 있다. 비트라인 콘택 트렌치(DCH)는 제1 불순물 영역(105a, 도 2 참조)을 노출시킬 수 있다.
콘택 배리어막(DCB)은 비트라인 콘택 트렌치(DCT) 내에서 비트라인 콘택(DC) 측면 일부 및 바닥면을 덮을 수 있다.
도 7b는 예시적인 실시예들에 따른 반도체 장치(100k)의 개략적인 평면도이다.
도 7b를 참조하면, 비트라인 콘택(DC) 및 콘택 배리어막(DCB)은 비트라인 콘택 홀(DCH)이 아닌 비트라인 콘택 개구부(DCO) 내에 배치될 수 있다. 비트라인 콘택 개구부(DCO)는 원형 패턴의 마스크를 이용하여 상기 원형 패턴을 제외한 나머지 부분을 관통하는 리버스 타입(reverse type)의 개구부일 수 있다. 비트라인 콘택 개구부(DCO)는 제1 불순물 영역(105a, 도 2 참조)을 노출시킬 수 있다.
콘택 배리어막(DCB)은 비트라인 콘택 개구부(DCO) 내에서 비트라인 콘택(DC) 측면 일부 및 바닥면을 덮을 수 있다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 8a를 참조하면, 기판(101) 내에 활성 영역(ACT)을 정의하는 소자분리층들(107)을 형성하고, 기판(101) 내에 워드라인 구조물(WLS)을 형성하고, 기판(101) 상에 복수의 도전성 패드들(130) 및 절연 패턴(131)을 형성하고, 버퍼층(135)을 형성하고, 비트라인 콘택 홀(DCH)을 형성하고, 내부 스페이서 구조물(LS)을 형성할 수 있다.
먼저, 쉘로우 트렌치 소자 분리(STI) 공정에 따라, 기판(101)을 이방성 식각하여 트렌치들을 형성하고, 상기 트렌치들 내에 절연 물질들을 증착한 후 평탄화 공정을 수행함으로써 소자분리층들(107)을 형성할 수 있다. 소자분리층들(107)의 형성 전에 기판(101)에 불순물들을 주입하여 불순물 영역들(105a, 105b)을 형성할 수 있다. 다만, 실시예들에 따라, 불순물 영역들(105a, 105b)은 소자분리층들(107)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
다음으로, 기판(101)을 이방성 식각하여 워드라인들(WL)이 배치되는 게이트 트렌치들을 형성할 수 있다. 상기 게이트 트렌치들은 x 방향으로 연장되며 활성 영역(ACT) 및 소자분리층들(107)을 가로지를 수 있다. 상기 게이트 트렌치들 내에, 게이트 유전층(120), 워드라인(WL) 및 매립 절연층(125)을 순차적으로 형성할 수 있다. 게이트 유전층(120)은 상기 게이트 트렌치들의 내측벽의 적어도 일부 및 바닥면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 게이트 유전층(120)은 활성 영역(ACT)의 산화 공정에 의하거나, 유전 물질의 증착 공정에 의하여 형성될 수 있다. 워드라인들(WL)은 상기 게이트 트렌치들 내에 도전성 물질을 증착하고, 상부로부터 소정 깊이로 리세스함으로써 형성될 수 있다. 매립 절연층(125)은 상기 게이트 트렌치의 잔부를 채우도록 절연 물질을 증착한 후 평탄화 공정을 수행하여 형성할 수 있다. 이로써, 워드라인 구조물들(WLS)을 형성할 수 있다.
다음으로, 기판(101) 상에 도전성 물질층을 형성하고, 상기 도전성 물질층을 일부 식각하여 상기 도전성 물질층을 관통하는 트렌치 및 복수의 도전성 패드들(130)을 형성할 수 있다. 상기 트렌치에 절연 물질을 채워넣고 평탄화 공정을 수행함으로써 절연 패턴(131)이 형성될 수 있다. 예시적인 실시예에서, 상기 도전성 물질층은 복수의 물질층들, 예를 들어 차례로 적층된 반도체층, 실리사이드층, 및 금속층을 포함할 수 있으나, 상기 도전성 물질층의 층수, 두께 및 물질은 이와 달리 다양하게 변경될 수 있다.
다음으로, 복수의 도전성 패드들(130) 및 절연 패턴(131) 상에 버퍼층(135)을 형성할 수 있다. 버퍼층(135)은 상기 평탄화 공정을 수행한 복수의 도전성 패드들(130) 및 절연 패턴(131)의 상면 상에 차례로 제1 내지 제3 버퍼층들(135a, 135b, 135c)을 증착하여 형성할 수 있다. 제1 내지 제3 버퍼층들(135a, 135b, 135c)은 서로 다른 절연 물질, 예를 들어 제1 버퍼층(135a)은 실리콘 산화물, 제2 버퍼층(135b)은 실리콘 질화물, 제3 버퍼층(135c)은 실리콘 산질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 버퍼층(135)의 층 수, 두께, 및 물질은 다양하게 변경될 수 있다.
다음으로, 버퍼층(135), 복수의 도전성 패드들(130), 및 절연 패턴(131)을 식각하여 기판(101)을 노출시키는 비트라인 콘택 홀(DCH)을 형성할 수 있다. 도 1a를 참조할 때, 비트라인 콘택 홀(DCH)은 원형의 홀 모양이고 활성 영역(ACT)의 중심에 중첩되도록 배치될 수 있다.
비트라인 콘택 홀(DCH)의 측벽을 둘러싸는 하부 스페이서 구조물(LS)을 형성할 수 있다. 하부 스페이서 구조물(LS)은 비트라인 콘택 홀(DCH)의 측벽 및 바닥면을 컨포멀하게 덮는 제2 하부 스페이서(152)를 증착하고, 상기 제2 하부 스페이서(152)를 덮는 제1 하부 스페이서(151)를 증착한 뒤 이방성 식각 공정을 통해 비트라인 콘택 홀(DCH)의 바닥면을 덮는 제1 및 제2 하부 스페이서들(151, 152) 부분을 제거하여 형성될 수 있다. 비트라인 콘택 홀(DCH)에 의해 노출된 활성 영역(ACT) 상에 금속-반도체 화합물 패턴(110)을 형성할 수 있다. 금속-반도체 화합물 패턴(110)은 상기 노출된 활성 영역(ACT)을 덮는 금속 물질층을 증착하고, 어닐링 공정 등의 실리사이드 공정을 수행하여 형성될 수 있다. 금속-반도체 화합물 패턴(110)은 비트라인 콘택(DC)과 기판(101) 간의 옴 접합(Ohimic contact)을 형성하여 반도체 장치의 전기적 특성을 향상시키는 역할을 할 수 있다.
도 8b를 참조하면, 예비 콘택 배리어막(DCB')을 형성할 수 있다.
예비 콘택 배리어막(DCB')은 비트라인 콘택 홀(DCH) 내의 하부 스페이서 구조물(LS) 및 금속-반도체 화합물 패턴(110), 및 버퍼층(135)을 컨포멀하게 덮도록 증착 공정을 수행하여 형성될 수 있다. 예비 콘택 배리어막(DCB')은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 예비 콘택 배리어막(DCB')은 제2 불순물 영역(105b)의 불순물들이 확산되는 것을 방지하는 역할을 할 수 있다.
도 8c를 참조하면, 코팅층(118)을 형성할 수 있다.
비트라인 콘택 홀(DCH) 내에 코팅 물질을 채워 넣고 에치 백(etch-back) 공정을 수행함으로써, 비트라인 콘택 홀(DCH) 내에서 소정 깊이만큼 채워진 코팅층(118)을 형성할 수 있다. 코팅층(118)의 상면이 제2 도전성 패드들(130b)의 상면과 실질적으로 동일한 레벨에 위치하도록 도시하였으나, 이와 달리 코팅층(118)의 상면 높이를 다양하게 조절하여 후속 공정을 통해 형성되는 콘택 배리어막(DCB, 도 7d 참조)의 상단 높이를 조절할 수 있다. 코팅층(118)은 예를 들어 SOH(Spin On Hardmask)을 포함할 수 있다.
도 8d를 참조하면, 콘택 배리어막(DCB)을 형성할 수 있다.
식각 공정을 수행하여 버퍼층(135) 상에 형성된 예비 콘택 배리어막(DCB') 부분과 함께 하부 스페이서 구조물(LS) 측벽에 형성된 예비 콘택 배리어막(DCB') 일부를 제거하여 콘택 배리어막(DCB)을 형성할 수 있다. 상기 식각 공정에서, 콘택 배리어막(DCB)은 코팅층(118)에 의해 코팅층(118)의 상면과 실질적으로 동일한 레벨의 상단을 갖도록 형성될 수 있다. 예시적인 실시예에서, 상기 식각 공정은 습식 식각 공정일 수 있고, 이 경우, 콘택 배리어막(DCB)의 상면은 도 4e에서 도시한 것처럼 아래로 일부 리세스된 형상일 수 있다. 다만, 콘택 배리어막(DCB)의 상기 상면은 실시예들에 따라 후속 공정에서 하부 스페이서 구조물(LS)과 함께 콘택 배리어막(DCB)의 일부가 제거됨에 따라 이와 다른 상면 형상을 가질 수도 있다.
도 8e를 참조하면, 예비 비트라인 콘택 및 예비 비트라인(140)을 형성할 수 있다.
증착 공정을 통해 도전성 물질을 비트라인 콘택 홀(DCH) 내부 및 버퍼층(135) 상을 덮도록 형성하여 예비 비트라인 콘택 및 예비 비트라인(140)을 형성할 수 있다. 상기 도전성 물질은 금속 물질, 예를 들어 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 몰리브데넘(Mo)일 수 있다.
상기 예비 비트라인 콘택은 상기 도전성 물질 중 비트라인 콘택 홀(DCH) 상에 형성된 부분을 의미할 수 있고, 상기 예비 비트라인은 상기 도전성 물질 중 상기 버퍼층(135) 상에 형성된 부분을 의미할 수 있다. 도 7e에 도시된 것처럼, 예비 비트라인 콘택 및 예비 비트라인(140)은 일체로 형성될 수 있으나, 이와 달리 평탄화 공정 및 추가적인 증착 공정 등을 통해 별도로 형성될 수도 있다.
도 8f를 참조하면, 예비 비트라인 콘택 및 예비 비트라인(140)에 대하여 평탄화 공정을 수행하고, 예비 비트라인 콘택 및 예비 비트라인(140) 상에 절연성 물질을 증착하여 예비 비트라인 캡핑층(BC')을 형성할 수 있다.
상기 절연성 물질층은 예를 들어, 실리콘 질화물을 포함할 수 있다. 또한, 상기 절연성 물질층은 복수 개의 층으로 이루어질 수 있다. 이에 따라, 상기 예비 비트라인 및 예비 비트라인 캡핑층(BC')을 포함하는 예비 비트라인 구조물(BLS')이 형성될 수 있다.
도 8g를 참조하면, 비트라인 구조물(BLS)을 형성할 수 있다.
예비 비트라인 구조물(BLS')을 관통하는 개구부(OP)를 형성함으로써 비트라인(BL) 및 비트라인 캡핑 패턴(BC)을 포함하는 비트라인 구조물(BLS) 및 비트라인 콘택(DC)을 형성할 수 있다.
콘택 배리어막(DCB)의 상단을 개구부(OP)를 형성하는 식각 공정 전에 상대적으로 낮은 높이에 위치시킴에 따라 공정 난이도가 감소될 수 있다. 즉, 상기 식각 공정에서 비트라인 콘택(DC)과 콘택 배리어막(DCB)을 동시에 식각하지 않고 비트라인 콘택(DC) 만을 식각하면 되므로 식각 물질, 식각 선택비 등의 측면에서 공정 난이도가 개선될 수 있다. 이에 따라, 생산성이 향상된 반도체 장치(100)가 제공될 수 있다.
다음으로, 도 2를 참조하면, 개구부(OP) 내에 상부 스페이서 구조물(US)을 형성하고, 스토리지 노드 콘택(160)을 형성하고, 랜딩 패드(LP)를 형성하고, 캐패시터 구조물(CAP)을 형성할 수 있다.
상부 스페이서 구조물(US)은 개구부(OP)의 내측벽 및 바닥면을 덮을 수 있다. 이에 따라, 상부 스페이서 구조물(US)은 비트라인 구조물(BLS)의 측벽을 덮고, 비트라인 콘택(DC), 콘택 배리어막(DCB), 및 하부 스페이서 구조물(LS)을 덮을 수 있다. 상부 스페이서 구조물(US)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 상부 스페이서 구조물(US)은 복수의 절연 물질층들을 포함할 수 있고, 후속 공정을 통해서 상기 복수의 절연 물질층들 중 일부가 제거되어 에어 스페이서를 포함할 수도 있다.
비트라인 구조물들(BLS) 사이에 희생 패턴들을 형성하고 상기 희생 패턴들의 일부를 식각하여 상기 희생 패턴들과 다른 절연 물질, 예를 들어 실리콘 질화물을 채움으로써 절연성 펜스를 형성할 수 있다. 상기 절연성 펜스는 워드라인 구조물(WLS)과 z 방향으로 중첩되어 배치될 수 있다. 상기 희생 패턴들 및 상기 절연성 펜스는 y 방향을 따라 번갈아 배치될 수 있다.
상기 희생 패턴들 및 상부 스페이서 구조물(US)의 일부에 대하여 식각 공정을 수행하여 스토리지 노드 콘택 홀을 형성할 수 있다. 상기 스토리지 노드 콘택 홀은 버퍼층(135) 및 복수의 도전성 패드들(130) 일부를 제거하여 복수의 도전성 패드들(130)을 노출시킬 수 있다. 상기 스토리지 노드 콘택 홀 내에 도전 물질을 채우고 식각 공정을 수행하여 스토리지 노드 콘택(160)을 형성할 수 있다. 이에 따라, 스토리지 노드 콘택(160)은 노출된 복수의 도전성 패드들(130)과 직접 접촉할 수 있다. 상기 도전 물질은 예를 들어, 도핑된 반도체 물질, 금속, 금속 질화물 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 상기 도전 물질은 다결정 실리콘을 포함할 수 있다. 다음으로, 스토리지 노드 콘택(160) 상에 금속-반도체층(165)을 형성할 수 있다. 금속-반도체층(165)은 스토리지 노드 콘택(160)의 상면을 금속 물질과 반응시켜 형성할 수 있다. 상기 반응은 예를 들어 실리사이드 공정을 포함할 수 있다.
금속-반도체층(165) 상에 랜딩 패드(LP)를 형성할 수 있다. 랜딩 패드(LP)는 비트라인 구조물들(BLS) 사이로 연장되고, 각각의 스토리지 노드 콘택들(160)에 연결되는 랜딩 패드들(LP)은 서로 분리될 수 있다.
랜딩 패드들(LP) 사이로 연장되며 상부 스페이서 구조물(US)과 접촉하는 캡핑 절연층(180)을 형성할 수 있다. 다음으로, 평탄화 공정 및/또는 에치백 공정을 수행하여 캡핑 절연층(180)의 일부를 제거한 뒤, 랜딩 패드(LP) 상에 캐패시터 구조물(CAP)을 형성할 수 있다. 이에 의해, 도 1 내지 도 3의 반도체 장치(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
105a, 105b: 불순물 영역
107: 소자분리층들 110: 금속-반도체 화합물 패턴
130: 복수의 도전성 패드들 131: 절연 패턴
135: 버퍼층 151, 152: 하부 스페이서
160: 스토리지 노드 콘택 165: 금속-반도체층
180: 캡핑 절연층 192: 하부 전극
194: 캐패시터 유전층 196: 상부 전극
BL: 비트라인 BLS: 비트라인 구조물
CAP: 캐패시터 구조물 DC: 비트라인 콘택
DCB: 콘택 배리어막 LP: 랜딩 패드
LS: 하부 스페이서 구조물 SS: 스페이서 구조물
US: 상부 스페이서 구조물 WL: 워드라인
WLS: 워드라인 구조물
107: 소자분리층들 110: 금속-반도체 화합물 패턴
130: 복수의 도전성 패드들 131: 절연 패턴
135: 버퍼층 151, 152: 하부 스페이서
160: 스토리지 노드 콘택 165: 금속-반도체층
180: 캡핑 절연층 192: 하부 전극
194: 캐패시터 유전층 196: 상부 전극
BL: 비트라인 BLS: 비트라인 구조물
CAP: 캐패시터 구조물 DC: 비트라인 콘택
DCB: 콘택 배리어막 LP: 랜딩 패드
LS: 하부 스페이서 구조물 SS: 스페이서 구조물
US: 상부 스페이서 구조물 WL: 워드라인
WLS: 워드라인 구조물
Claims (10)
- 활성 영역을 포함하는 기판;
상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 워드라인 구조물;
상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물;
상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하는 비트라인 콘택;
상기 비트라인 구조물의 측벽 상에 배치되며, 상기 활성 영역의 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택; 및
상기 비트라인 콘택의 적어도 일부를 덮는 콘택 배리어막을 포함하고,
상기 비트라인 콘택은 상기 제1 수평 방향에서 제1 폭을 갖는 하부 부분 및 상기 하부 부분 상에 배치되고 상기 제1 수평 방향에서 제2 폭을 갖는 상부 부분을 포함하고,
상기 제1 폭은 상기 제2 폭보다 크며,
상기 콘택 배리어막은 상기 하부 부분의 바닥면 및 측면을 덮는 반도체 장치.
- 제1 항에 있어서,
상기 하부 부분은 상기 제2 수평 방향에서 제3 폭을 갖고,
상기 상부 부분은 상기 제2 수평 방향에서 제4 폭을 갖고,
상기 제3 폭은 상기 제4 폭보다 작은 반도체 장치.
- 제2 항에 있어서,
상기 제1 폭 및 상기 제3 폭은 실질적으로 동일하고,
상기 제2 폭은 상기 제4 폭보다 작은 반도체 장치.
- 제1 항에 있어서,
상기 제2 수평 방향에서, 상기 비트라인 콘택의 상기 상부 부분은 상기 콘택 배리어막의 상면의 적어도 일부를 덮는 반도체 장치.
- 제1 항에 있어서,
상기 비트라인 구조물 및 상기 비트라인 콘택 사이의 상부 스페이서 구조물을 더 포함하고,
상기 제1 수평 방향에서, 상기 상부 스페이서 구조물은 상기 콘택 배리어막의 상면의 적어도 일부를 덮는 반도체 장치.
- 제1 항에 있어서,
상기 활성 영역 상에 배치되는 금속-반도체 화합물 패턴을 더 포함하고,
상기 비트라인 콘택은 상기 콘택 배리어막에 의해 상기 금속-반도체 화합물 패턴과 이격되는 반도체 장치.
- 제1 항에 있어서,
상기 비트라인 콘택의 상기 하부 부분은 금속 물질을 포함하는 반도체 장치.
- 활성 영역을 포함하는 기판;
제1 수평 방향으로 연장되는 워드라인 구조물;
상기 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인 구조물;
상기 활성 영역의 제1 불순물 영역과 상기 비트라인 구조물을 전기적으로 연결하고, 하부 부분 및 상기 하부 부분 상의 상부 부분을 갖는 비트라인 콘택;
상기 비트라인 구조물의 측벽 상에 배치되며, 상기 활성 영역의 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택; 및
상기 비트라인 구조물 아래에서, 상기 비트라인 콘택의 상기 하부 부분의 바닥면 및 측면의 적어도 일부를 덮는 콘택 배리어막을 포함하고,
상기 콘택 배리어막의 상단은 상기 비트라인 구조물 보다 낮은 레벨에 배치되고,
상기 비트라인 콘택은 상기 콘택 배리어막의 상면의 적어도 일부를 덮는 반도체 장치.
- 제8 항에 있어서,
상기 콘택 배리어막의 상면의 일부는 상부 스페이서 구조물에 의해 덮이고,
상기 콘택 배리어막의 상기 상면의 나머지 일부는 상기 비트라인 콘택의 상기 상부 부분에 의해 덮이는 반도체 장치.
- 제8 항에 있어서,
상기 상부 부분 및 상기 하부 부분은 일체로 연결된 반도체 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220059414A KR20230159968A (ko) | 2022-05-16 | 2022-05-16 | 반도체 장치 |
| US18/078,217 US20230371235A1 (en) | 2022-05-16 | 2022-12-09 | Semiconductor device |
| TW112101756A TWI853417B (zh) | 2022-05-16 | 2023-01-16 | 半導體裝置 |
| CN202310420530.0A CN117082853A (zh) | 2022-05-16 | 2023-04-19 | 半导体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220059414A KR20230159968A (ko) | 2022-05-16 | 2022-05-16 | 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230159968A true KR20230159968A (ko) | 2023-11-23 |
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ID=88698804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220059414A KR20230159968A (ko) | 2022-05-16 | 2022-05-16 | 반도체 장치 |
Country Status (3)
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|---|---|
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2023
- 2023-04-19 CN CN202310420530.0A patent/CN117082853A/zh active Pending
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| Publication number | Publication date |
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| TW202347629A (zh) | 2023-12-01 |
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| US20230371235A1 (en) | 2023-11-16 |
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