KR20220060086A - 반도체 소자 - Google Patents

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KR20220060086A
KR20220060086A KR1020200145475A KR20200145475A KR20220060086A KR 20220060086 A KR20220060086 A KR 20220060086A KR 1020200145475 A KR1020200145475 A KR 1020200145475A KR 20200145475 A KR20200145475 A KR 20200145475A KR 20220060086 A KR20220060086 A KR 20220060086A
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contact
bit line
insulating layer
upper landing
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KR1020200145475A
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김은아
김근남
이기석
최우영
한성희
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삼성전자주식회사
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Abstract

예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판; 상기 기판 상에서 나란히 연장되는 제1 및 제2 비트라인 구조물들; 상기 제1 및 제2 비트라인 구조물들 사이에서 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택; 상기 제1 및 제2 비트라인 구조물들의 사이 및 상기 스토리지 노드 콘택 상에 배치되는 하부 랜딩 패드; 상기 제1 비트라인 구조물과 접하고, 상기 하부 랜딩 패드와 전기적으로 연결되는 상부 랜딩 패드; 및 상기 제2 비트라인 구조물, 상기 상부 랜딩 패드, 및 상기 하부 랜딩 패드와 접하는 캡핑 절연층을 포함하고, 상기 제1 비트라인 구조물과 접하는 상기 상부 랜딩 패드의 하면은, 아래로 갈수록 인접한 상기 캡핑 절연층으로부터 수평 이격 거리가 증가하는 부분을 포함하고, 상기 하부 랜딩 패드와 접하는 상기 캡핑 절연층의 하면은, 아래로 갈수록 인접한 상기 상부 랜딩 패드로부터 수평 이격 거리가 증가하는 부분을 포함할 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고도로 스케일링(scaling)된 반도체 소자를 제조하기 위해서, 인접하는 도전 구조물들 사이의 저항을 최소화하면서 상기 도전 구조물들을 안정적으로 연결하기 위한 콘택 기술들이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 상기 기판 상에 일 방향으로 연장되며, 상기 제1 활성 영역과 전기적으로 연결되는 비트라인 구조물; 상기 비트라인 구조물의 측벽 상에 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택; 상기 비트라인 구조물과 상기 스토리지 노드 콘택 사이의 스페이서 구조물; 상기 스토리지 노드 콘택 상에 배치되며 상기 스페이서 구조물의 측벽과 접하는 하부 랜딩 패드; 상기 비트라인 구조물, 상기 스페이서 구조물, 및 상기 하부 랜딩 패드 상에 배치되어 상기 하부 랜딩 패드와 전기적으로 연결되는 상부 랜딩 패드; 상기 하부 랜딩 패드 상에 배치되며, 상기 상부 랜딩 패드의 측벽과 접하는 캡핑 절연층; 및 상기 캡핑 절연층 상에 배치되며, 상기 상부 랜딩 패드와 전기적으로 연결되는 캐패시터 구조물을 포함하고, 상기 상부 랜딩 패드는 상기 비트라인 구조물과 수직 방향으로 중첩하는 제1 영역 및 상기 하부 랜딩 패드와 상기 수직 방향으로 중첩하는 제2 영역을 포함하고, 상기 제2 영역의 하단은 상기 제1 영역의 하단보다 낮은 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판; 상기 기판 상에서 나란히 연장되는 제1 및 제2 비트라인 구조물들; 상기 제1 및 제2 비트라인 구조물들 사이에서 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택; 상기 제1 및 제2 비트라인 구조물들의 사이 및 상기 스토리지 노드 콘택 상에 배치되는 하부 랜딩 패드; 상기 제1 비트라인 구조물과 접하고, 상기 하부 랜딩 패드와 전기적으로 연결되는 상부 랜딩 패드; 및 상기 제2 비트라인 구조물, 상기 상부 랜딩 패드, 및 상기 하부 랜딩 패드와 접하는 캡핑 절연층을 포함하고, 상기 제1 비트라인 구조물과 접하는 상기 상부 랜딩 패드의 하면은, 아래로 갈수록 인접한 상기 캡핑 절연층으로부터 수평 이격 거리가 증가하는 부분을 포함하고, 상기 하부 랜딩 패드와 접하는 상기 캡핑 절연층의 하면은, 아래로 갈수록 인접한 상기 상부 랜딩 패드로부터 수평 이격 거리가 증가하는 부분을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 활성 영역들 및 제2 활성 영역들을 포함하는 기판; 상기 기판 상에서 서로 이격되고 나란히 연장되며, 상기 제1 활성 영역들과 각각 전기적으로 연결되는 비트라인들; 상기 비트라인들 상에 각각 배치되는 비트라인 캡핑 패턴들; 상기 비트라인들의 측벽들 및 상기 비트라인 캡핑 패턴들의 측벽들 상에 배치되는 스페이서 구조물들; 상기 스페이서 구조물들의 사이에 배치되며, 상기 제2 활성 영역들과 전기적으로 각각 연결되는 스토리지 노드 콘택들; 상기 스토리지 노드 콘택들 상에 각각 배치되는 하부 랜딩 패드들; 상기 하부 랜딩 패드들과 전기적으로 각각 연결되는 상부 랜딩 패드들; 및 상기 상부 랜딩 패드들의 사이에 배치되며, 상기 스페이서 구조물들의 상면과 접하는 하단을 갖는 캡핑 절연층을 포함하고, 상기 상부 랜딩 패드들 중 적어도 일부는, 상기 비트라인 캡핑 패턴과 접하며 상면으로부터 제1 수직 깊이에 위치한 하단을 갖는 제1 영역 및 상기 하부 랜딩 패드와 접하며 상기 상면으로부터 상기 제1 수직 깊이보다 큰 제2 수직 깊이에 위치한 하단을 갖는 제2 영역을 포함할 수 있다.
랜딩 패드 구조물의 배치 및 형상을 최적화함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2a는 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시하고, 도 2b는 도 1의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 3은 도 2a의 랜딩 패드 구조물을 포함하는 영역을 확대하여 도시한다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 랜딩 패드 구조물을 설명하기 위한 도면이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다.
도 7a 내지 도 13c는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 14는 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 15는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 14는 도 14의 절단선 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'를 따른 단면을 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2a는 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시하고, 도 2b는 도 1의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 3은 도 2a의 랜딩 패드 구조물을 포함하는 영역(A)을 확대하여 도시한다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 랜딩 패드 구조물을 설명하기 위한 도면이다.
도 1 내지 도 4를 참조하면, 반도체 소자(100)는, 활성 영역들(ACT)을 포함하는 기판(101), 기판(101) 내에 매립되어 연장되며 워드라인들(WL)을 포함하는 워드라인 구조물들(WLS), 기판(101) 상에서 워드라인 구조물들(WLS)과 교차하여 연장되며 비트라인들(BL)을 포함하는 비트라인 구조물들(BLS), 비트라인 구조물들(BLS)의 상부에 배치되는 캐패시터 구조물들(CAP), 캐패시터 구조물들(CAP)과 활성 영역들(ACT)을 전기적으로 연결하는 스토리지 노드 콘택들(160), 스토리지 노드 콘택들(160)과 캐패시터 구조물들(CAP)을 전기적으로 연결하는 랜딩 패드 구조물들(LP), 및 비트라인 구조물들(BLS) 상의 캡핑 절연층(180)을 포함할 수 있다. 반도체 소자(100)는, 활성 영역들(ACT)을 정의하는 소자분리층(110), 기판(101) 상의 층간 절연층(128), 비트라인 구조물들(BLS)의 양측의 스페이서 구조물들(SS), 스토리지 노드 콘택(160) 상의 금속-반도체층(165), 및 비트라인 구조물들(BLS) 사이의 절연 패턴들(158)을 더 포함할 수 있다. 반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다. 랜딩 패드 구조물들(LP)의 각각은 하부 랜딩 패드(LP1) 및 상부 랜딩 패드(LP2)를 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(ACT)은 소자분리층들(110)에 의해 기판(101) 내에 정의될 수 있다. 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 w 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 w 방향은 워드라인들(WL) 및 비트라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다.
활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 워드라인들(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드라인들(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드라인들(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
소자분리층(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층(110)은 활성 영역들(ACT)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다. 예시적인 실시예에서, 소자분리층(110)은 복수의 층들을 포함할 수 있다.
워드라인 구조물들(WLS) 각각은 게이트 유전층(120), 워드라인(WL), 및 매립 절연층(125)을 포함할 수 있다.
워드라인들(WL)은 기판(101) 내에서 연장되는 게이트 트렌치들(115) 내에 배치될 수 있다. 워드라인들(WL)은 기판(101) 내에서 활성 영역들(ACT)을 가로질러 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 예를 들어, 한 쌍의 워드라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드라인들(WL)은 BCAT(buried channel array transistor)을 구성할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 워드라인들(WL)은 기판(101)의 상부에 배치되는 형태를 갖는 것도 가능할 것이다.
워드라인(WL)은 게이트 트렌치(115)의 하부에 소정 두께로 배치될 수 있다. 워드라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다. 워드라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 워드라인(WL)은 복수의 층들을 포함할 수 있다.
게이트 유전층(120)은 게이트 트렌치(115)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 게이트 트렌치(115)의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
매립 절연층(125)은 워드라인(WL)의 상부에서 게이트 트렌치(115)를 채우도록 배치될 수 있다. 매립 절연층(125)의 상면은 기판(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 매립 절연층(125)은 절연 물질, 예를 들어, 실리콘 질화막으로 이루어질 수 있다.
스토리지 노드 콘택들(160)은 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 연결될 수 있다. 스토리지 노드 콘택들(160)은, 도 1에 도시된 것과 같이, 평면적 관점에서, x 방향을 따라 인접하는 비트라인 구조물들(BLS)의 사이, 특히, 비트라인 구조물들(BLS) 양측의 스페이서 구조물들(SS)의 사이에 배치될 수 있다. 평면적 관점에서, 스토리지 노드 콘택들(160) 각각은, 워드라인 구조물들(WLS) 사이 및 비트라인 구조물들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택들(160) 각각은 x 방향으로 인접하는 비트라인 구조물들(BLS)과 y 방향으로 인접하는 절연 패턴들(158)에 의해 정의되는 공간을 채울 수 있다. 스토리지 노드 콘택들(160)은 x 방향 및 y 방향을 따라 열과 행을 이루어 배치될 수 있다.
스토리지 노드 콘택들(160)은 층간 절연층(128)을 관통하여, 활성 영역(ACT)의 제2 불순물 영역(105b)과 캐패시터 구조물(CAP)을 전기적으로 연결할 수 있다. 스토리지 노드 콘택들(160)은 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 스토리지 노드 콘택(160)의 하단은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트라인 콘택 패턴(DC)의 하면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(160)은 비트라인 콘택 스페이서(DCP)에 의해 비트라인 콘택 패턴(DC)과 절연될 수 있다.
스토리지 노드 콘택(160)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수의 층들을 포함할 수 있다.
금속-반도체층(165)은 스토리지 노드 콘택(160)과 하부 랜딩 패드(LP1)의 사이에 배치될 수 있다. 금속-반도체층(165)은 스토리지 노드 콘택(160)의 상면을 덮을 수 있다. 금속-반도체층(165)은 예를 들어, 스토리지 노드 콘택(160)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 금속-반도체층(165)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체층(165)은 생략되는 것도 가능하다.
하부 랜딩 패드(LP1)는 한 쌍의 비트라인 구조물들(BLS)의 사이 및 스토리지 노드 콘택(160) 상에 배치될 수 있다. 하부 랜딩 패드(LP1)는 금속-반도체층(165)의 상면을 덮을 수 있다. 하부 랜딩 패드(LP1)는 스페이서 구조물들(SS)의 사이에서, 스페이서 구조물들(SS)의 측벽과 접할 수 있다. 하부 랜딩 패드(LP1)는 그 상부에 배치된 구조물에 의해 비대칭적인 형상을 가질 수 있다. 비대칭적인 형상은, 반도체 소자(100)의 일 단면에서 구성요소의 중심축을 기준으로 좌우가 서로 다른 형상을 의미할 수 있다.
하부 랜딩 패드(LP1)는 제1 도전층(174) 및 제1 도전층(174)의 하면 및 측면들을 덮는 제1 배리어층(172)을 포함할 수 있다. 제1 배리어층(172)은 스페이서 구조물(SS)의 측벽들 및 금속-반도체층(165)의 상면을 덮을 수 있다. 제1 도전층(174)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 제1 배리어층(172)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
상부 랜딩 패드들(LP2)은 하부 랜딩 패드들(LP1) 상에 각각 배치되어, 스토리지 노드 콘택들(160)을 캐패시터 구조물들(CAP)과 전기적으로 연결할 수 있다. 상부 랜딩 패드들(LP2)은 캡핑 절연층(180)을 관통하는 콘택 홀들(175) 내에 배치되어 하부 랜딩 패드들(LP1)과 각각 전기적으로 연결될 수 있다. 상부 랜딩 패드들(LP2)은 평면에서의 배열이 서로 다른 스토리지 노드 콘택들(160)과 캐패시터 구조물들(CAP)을 서로 연결하기 위하여, 도 1에 도시된 것과 같이, 스토리지 노드 콘택들(160)과 다른 형태의 패턴으로 배열될 수 있다. 구체적으로, 평면에서, 하부 랜딩 패드들(LP1)은 사각형을 이루는 격자 형태로 배열되고, 상부 랜딩 패드들(LP2)은 육각형 또는 벌집(honeycomb) 형태를 이루는 격자 패턴으로 배열될 수 있다. 이러한 상부 랜딩 패드들(LP2)의 배열 형태는 캐패시터 구조물들(CAP)의 배열에 대응되는 것일 수 있으며, 이에 의해 상부 랜딩 패드들(LP2)은 비트라인 구조물(BLS), 스페이서 구조물(SS), 및 하부 랜딩 패드(LP1) 상에 배치될 수 있다.
상부 랜딩 패드(LP2)는 반도체 소자(l00)의 절단면(예를 들어, 절단선 I-I'를 따른 단면)에서 비대칭적인 형상을 가질 수 있다. 이러한 비대칭적인 형상에 의해, 상부 랜딩 패드들(LP2)의 형성시 인접한 상부 랜딩 패드들(LP2) 사이의 브릿지(bridge) 불량 또는 상부 랜딩 패드(LP2)의 일부 영역에서 폭이 좁게 형성되거나 상하부로 분리되는 넥(neck) 불량을 방지할 수 있다. 이하, 상부 랜딩 패드(LP2)의 비대칭적인 형상에 대해 구체적으로 설명한다.
도 1의 확대도 및 도 3에 도시된 것과 같이, 상부 랜딩 패드(LP2)는 비트라인 구조물(BLS)과 수직 방향, 예를 들어 z 방향으로 중첩하는 제1 영역(RP1), 하부 랜딩 패드(LP1)와 수직 방향으로 중첩하는 제2 영역(RP2), 및 스페이서 구조물(SS)과 수직 방향으로 중첩하는 제3 영역(RP3)을 포함할 수 있다. 도 3에 도시된 것과 같이, 제2 영역(RP2)의 하단(L2)은 제1 영역(RP1)의 하단(L1)보다 낮은 레벨에 위치할 수 있다. 예를 들어, 제1 영역(RP1)의 하단(L1)은 상부 랜딩 패드(LP2)의 상면으로부터 제1 수직 깊이(h1)에 위치하고, 제2 영역(RP2)의 하단(L2)은 상부 랜딩 패드(LP2)의 상면으로부터 제2 수직 깊이(h2)에 위치할 수 있고, 제2 수직 깊이(h2)는 제1 수직 깊이(h1)보다 클 수 있다. 예시적인 실시예에서, 제3 영역(RP3)의 하면의 일부는, 제1 영역(RP1)의 하단(L1)과 제2 영역(RP2)의 하단(L2) 사이 레벨에 위치할 수 있다. 상부 랜딩 패드(LP2)의 제1 영역(RP1)의 하단(L1)은 비트라인 캡핑 패턴(BC)과 접할 수 있다. 상부 랜딩 패드(LP2)의 최하부는 하부 랜딩 패드(LP1)와 접할 수 있다.
도 3에 도시된 것과 같이, 제1 및 제2 영역(RP1, RP2)은 상부 랜딩 패드(LP2)의 서로 대향하는 제1 측벽(S1) 및 제2 측벽(S2)을 각각 포함할 수 있다. 제1 측벽(S1) 및 제2 측벽(S2)을 하부에서 연결하는 상부 랜딩 패드(LP2)의 하면(LSP)은, 하부 랜딩 패드(LP1)에 가까워질수록 상부 랜딩 패드(LP2)의 수직 깊이가 깊어지는 제1 부분(P1)을 포함할 수 있다. 상부 랜딩 패드(LP2)의 하면(LSP)의 제1 부분(P1)은 경사를 가질 수 있으나, 이에 한정되지 않으며, 실시예들에 따라 곡면인 부분도 포함할 수 있다. 상부 랜딩 패드(LP2)의 하면(LSP)의 제1 부분(P1)은, 비트라인 구조물(BLS)의 비트라인 캡핑 패턴(BC) 및 스페이서 구조물(SS)과 접하며 제1 측벽(S1)과 연결될 수 있다. 상부 랜딩 패드(LP2)의 하면(LSP)의 제1 부분(P1)과 상부 랜딩 패드(LP2)의 제1 측벽(S1)과 인접한 캡핑 절연층(180) 사이의 수평 이격 거리는, 아래로 갈수록 증가할 수 있다.
상부 랜딩 패드(LP2)의 하면(LSP)은 제2 측벽(S2)과 연결되는 제2 부분(P2)을 더 포함할 수 있다. 상부 랜딩 패드(LP2)의 하면(LSP)의 제2 부분(P2)은 하부 랜딩 패드(LP1)와 접할 수 있으며, 하부 랜딩 패드(LP1)를 향하여 외측으로 볼록할 수 있다. 실시예들에 따라, 상부 랜딩 패드(LP2)의 하면(LSP)의 제2 부분(P2)은 경사를 갖는 부분 및 곡면인 부분 중 적어도 하나를 포함할 수 있다.
상부 랜딩 패드(LP2)는 제2 도전층(178) 및 제2 도전층(178)의 하면 및 측면들을 덮는 제2 배리어층(176)을 포함할 수 있다. 제2 배리어층(176)은 비트라인 구조물(BLS), 스페이서 구조물(SS), 하부 랜딩 패드(LP1), 및 캡핑 절연층(180)의 측벽들(S1, S2)과 접할 수 있다. 제2 도전층(178)은 제1 도전층(174)과 동일한 도전성 물질을 포함할 수 있다. 제2 배리어층(176)은 제1 배리어층(172)과 동일한 금속 질화물을 포함할 수 있다. 실시예들에 따라, 제1 및 제2 배리어층(172, 176)은 생략되는 것도 가능하다.
캡핑 절연층(180)은 하부 랜딩 패드(LP1) 상에서 상부 랜딩 패드(LP2)의 측벽과 접하도록 배치될 수 있다. 캡핑 절연층(180)은 비트라인 구조물(BLS), 스페이서 구조물(SS), 상부 랜딩 패드(LP2), 및 하부 랜딩 패드(LP1)와 접하도록 배치될 수 있다. 캡핑 절연층(180)은 상부 랜딩 패드들(LP2)의 사이에 배치될 수 있다. 캡핑 절연층(180)은 스페이서 구조물(SS)의 상면과 접하는 하단을 가질 수 있다. 캡핑 절연층(180)의 상기 하단은 비트라인 캡핑 패턴(BC)의 상단보다 낮은 레벨에 위치할 수 있다.
캡핑 절연층(180)은 반도체 소자(100)의 절단면(예를 들어, 절단선 I-I'를 따른 단면)에서 비대칭적인 형상을 가질 수 있다. 이러한 비대칭적인 형상에 의해, 상부 랜딩 패드들(LP2)의 형성시 인접한 상부 랜딩 패드들(LP2) 사이의 브릿지(bridge) 불량 또는 상부 랜딩 패드(LP2)의 일부 영역에서 폭이 좁게 형성되거나 상하부로 분리되는 넥(neck) 불량을 방지할 수 있다.
도 3에 도시된 것과 같이, 캡핑 절연층(180)은 상부 랜딩 패드들(LP2)의 사이에서 서로 대향하는 제1 측벽(Sa1) 및 제2 측벽(Sa2)을 가질 수 있다. 캡핑 절연층(180)의 제1 측벽(Sa1)은 상부 랜딩 패드(LP2)의 제2 측벽(S2)과 접할 수 있다. 제1 측벽(Sa1) 및 제2 측벽(Sa2)을 하부에서 연결하는 캡핑 절연층(180)의 하면(LSD)은, 하부 랜딩 패드(LP1)에 가까워질수록 캡핑 절연층(180)의 수직 깊이가 작아지는 제1 부분(P3)을 포함할 수 있다. 캡핑 절연층(180)의 하면(LSD)의 제1 부분(P3)은, 상부 랜딩 패드(LP2)의 제2 측벽(S2)과 접하는 캡핑 절연층(180)의 제1 측벽(Sa1)으로부터 아래로 경사를 가질 수 있다. 다만, 이에 한정되지 않고, 캡핑 절연층(180)의 하면(LSD)의 제1 부분(P3)은, 곡면인 부분을 포함할 수도 있다. 캡핑 절연층(180)의 하면(LSD)의 제1 부분(P3)은 하부 랜딩 패드(LP1)와 접하며, 캡핑 절연층(180)의 제1 측벽(Sa1)과 연결될 수 있다. 캡핑 절연층(180)의 하면(LSD)의 제1 부분(P3)과 캡핑 절연층(180)의 제1 측벽(Sa1)과 인접한 상부 랜딩 패드(LP) 사이의 수평 이격 거리는, 아래로 갈수록 증가할 수 있다.
캡핑 절연층(180)의 하면(LSD)은 제2 측벽(Sa2)과 연결되는 제2 부분(P4)을 더 포함할 수 있다. 캡핑 절연층(180)의 하면(LSD)의 곡면인 제2 부분(P4)은 비트라인 캡핑 패턴(BC) 및 스페이서 구조물(SS)과 접할 수 있으며, 외측으로 볼록할 수 있다. 실시예들에 따라, 캡핑 절연층(180)의 하면(LSD)의 제2 부분(P4)은 경사를 갖는 부분 및 곡면인 부분 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 도 3의 상부 랜딩 패드(LP2) 및 캡핑 절연층(180)의 구조를 비교예의 구조와 비교하여 도시한다. 도 4에서는 반도체 소자의 일부 구성들이 간략하게 도시되었다. 상부 랜딩 패드(LP2)는 음각 식각 및 증착으로 형성되고, 캡핑 절연층(180)은 상부 랜딩 패드(LP2)를 식각 마스크로 한 양각 식각 및 증착으로 형성될 수 있다. 양각 식각에 의해 캡핑 절연층(180)은 상부 랜딩 패드들(LP2) 사이에서 자기 정렬(self-align)될 수 있다.
비교예에서, 스페이서 구조물(SS)의 상부의 수평 두께를 감소시키는 공정에 의해 보울(bowl) 스페이서 구조물(SS_B)을 형성한 이후, 상부 랜딩 패드를 이루는 도전 물질층을 증착하고 이를 패터닝하여 상부 랜딩 패드들을 분리시키는 경우, 상부 랜딩 패드의 일부는 x 방향에서 제1 폭(Wn)을 갖도록 형성될 수 있다. 상부 랜딩 패드들을 안정적으로 형성하기 위하여 제1 폭(Wn)을 확보해야 하나, 제1 폭(Wn)을 증가시키면 x 방향에서 인접한 상부 랜딩 패드들 간의 연결로 인해 브릿지(bridge) 불량이 발생할 수 있다. 반대로, 제1 폭(Wn)을 작게 하면, 상부 랜딩 패드가 얇게 형성되어 상하부로 분리되거나 폭이 국소적으로 좁아지는 넥(neck) 불량이 발생할 수 있다.
본 발명의 예시적인 실시예에 의하면, 음각 식각에 의해, 상부 랜딩 패드(LP2)를 제1 폭(Wn) 보다 제2 폭(Wnm)만큼 큰 제3 폭(Wt)으로 형성할 수 있으므로, 상부 랜딩 패드(LP2)를 상기 넥 불량 없이 보다 안정적으로 형성할 수 있으며, 콘택 저항을 최소화할 수 있다. 상부 랜딩 패드(LP2)의 하면은 비트라인 캡핑 패턴(BC) 및 스페이서 구조물(SS)과 접하는 제1 부분(P1)과, 하부 랜딩 패드(LP1)와 접하는 제2 부분(P2)을 포함하므로, 하부 랜딩 패드(LP1)와 접촉 면적을 크게 하여 콘택 저항을 최소화할 수 있다.
또한, 제1 폭(Wn)을 증가시키거나, 상부 랜딩 패드들(LP2)이 미스-얼라인(mis-align)되더라도, 보울 스페이서 구조물(SS_B)을 형성하지 않아 스페이서 구조물(SS)의 폭을 제4 폭(Wb)만큼 더 확보할 수 있으므로, x 방향에서 인접한 상부 랜딩 패드들(LP2) 사이의 전기적 분리를 확보할 수 있다.
본 발명의 예시적인 실시예에 의하면, 상부 랜딩 패드들(LP2)을 마스크로 하여 양각 식각 공정을 수행한 후, 리세스 영역들(RS) 내에 캡핑 절연층(180)을 형성하므로, 상부 랜딩 패드들(LP2) 사이의 전기적 분리를 더욱 확보할 수 있다.
또한, 캡핑 절연층(180)은 하면이 하부로 갈수록 인접한 상부 랜딩 패드(LP2)로부터 수평 이격 거리가 증가하는 제1 부분(P3)을 포함하도록 형성됨으로써, 양각 식각시 상부 랜딩 패드(LP2)의 하부, 예를 들어, 제2 부분(P2)이 작아져 발생할 수 있는 추가적인 넥 불량을 효과적으로 방지할 수 있다. 또한, 양각 식각시 인접한 다른 상부 랜딩 패드(LP2)의 도전성 잔여물이 상부 랜딩 패드(LP2)의 제2 부분(P2)과 연결되어 발생할 수 있는 추가적인 브릿지 불량도 효과적으로 방지할 수 있다.
비트라인 구조물들(BLS)은 워드라인들(WL)과 수직하게 일 방향, 예를 들어 y 방향으로 연장될 수 있다. 비트라인 구조물들(BLS)은 비트라인(BL) 및 비트라인 상의 비트라인 캡핑 패턴(BC)을 포함할 수 있다.
비트라인(BL)은 차례로 적층된 제1 도전 패턴(141), 제2 도전 패턴(142), 및 제3 도전 패턴(143)을 포함할 수 있다. 비트라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 제1 도전 패턴(141)과 기판(101) 사이에 층간 절연층(128)이 배치될 수 있으며, 제1 도전 패턴(141)의 일부분(이하, 비트라인 콘택 패턴(DC))은 활성 영역(ACT)의 제1 불순물 영역(105a)과 접할 수 있다. 비트라인(BL)은 비트라인 콘택 패턴(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트라인 콘택 패턴(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드라인들(WL)의 상면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 비트라인 콘택 패턴(DC)은 기판(101) 내에 형성되어 제1 불순물 영역(105a)을 노출시키는 비트라인 콘택 홀(135) 내에 국소적으로 배치될 수 있다.
제1 도전 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 도전 패턴(141)은 제1 불순물 영역(105a)과 직접 접촉할 수 있다. 제2 도전 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 제3 도전 패턴(143)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 차례로 적층된 제1 캡핑 패턴(146), 제2 캡핑 패턴(147), 및 제3 캡핑 패턴(148)을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 각각 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 서로 다른 물질로 이루어질 수 있으며, 동일한 물질을 포함하더라도 물성의 차이에 경계가 구분될 수 있다. 제2 캡핑 패턴(147)의 두께는 제1 캡핑 패턴(146)의 두께 및 제3 캡핑 패턴(148)의 두께보다 각각 작을 수 있다. 비트라인 캡핑 패턴(BC)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 콘택 스페이서(DCP)가 비트라인 콘택 패턴(DC)이 형성된 비트라인 콘택 홀(135)의 잔부를 채울 수 있다. 비트라인 콘택 스페이서(DCP)는 비트라인 콘택 홀(135) 내로 연장된 제1 스페이서(151)를 덮을 수 있다. 비트라인 콘택 스페이서(DCP)는 비트라인 콘택 패턴(DC)의 양 측벽들 상에 배치될 수 있다. 예시적인 실시예에서, 비트라인 콘택 스페이서(DCP)는 비트라인 콘택 패턴(DC)의 측면들을 둘러쌀 수 있다. 비트라인 콘택 스페이서(DCP)는 층간 절연층(128)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 비트라인 콘택 스페이서(DCP)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
스페이서 구조물들(SS)은 비트라인 구조물들(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, y 방향으로 연장될 수 있다. 스페이서 구조물들(SS)은 비트라인 구조물(BLS)과 스토리지 노드 콘택(160)의 사이에 배치될 수 있다. 스페이서 구조물들(SS)은 비트라인(BL)의 측벽들 및 비트라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트라인 구조물(BLS)의 양측에 배치된 한 쌍의 스페이서 구조물들(SS)은 비트라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다.
스페이서 구조물(SS)은 제1 스페이서(151), 제2 스페이서(152), 및 에어 스페이서(156)를 포함할 수 있다.
제1 스페이서(151)는 비트라인 구조물들(BLS)의 측벽들 상에 배치될 수 있다. 제2 스페이서(152)는 제1 스페이서(151)와 스토리지 노드 콘택(160)의 사이에 배치될 수 있다. 에어 스페이서(156)는 제1 스페이서(151) 및 제2 스페이서(152)의 사이에 정의될 수 있다. 에어 스페이서(156)는 그 상부에 배치된 캡핑 절연층(180)에 의해 상단이 정의될 수 있으며, 상부 랜딩 패드(LP2)에 의해 상단이 정의될 수도 있다. 예시적인 실시예에서, 캡핑 절연층(180)의 일부는 제1 및 제2 스페이서(151, 152)의 사이로 연장되어 에어 스페이서(156)의 상단을 정의할 수도 있다.
절연 패턴들(158)이 비트라인 구조물들(BLS)의 사이에서 일 방향, 예를 들어, y 방향에서 이격되어 층간 절연층(128) 상에 배치될 수 있다. 절연 패턴들(158)은, 평면적 관점에서, 워드라인 구조물들(WLS)과 중첩할 수 있다. 절연 패턴들(158)은 층간 절연층(128)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 절연 패턴들(158)은 실리콘 질화물을 포함할 수 있다.
캐패시터 구조물들(CAP)이 절연 패턴들(158)의 상부에서 상부 랜딩 패드(LP2)와 접하도록 배치될 수 있다. 캐패시터 구조물들(CAP)은 하부 전극(192), 캐패시터 유전층(194), 및 상부 전극(196)을 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 도핑된 반도체, 금속 질화물, 금속, 및 금속 산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 캐패시터 유전층(194)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 도 2a 및 도 2b에서, 캐패시터 구조물(CAP)은 실린더(cylinder) 형상으로 도시되었으나 이에 한정되지 않으며, 예시적인 실시예들에서, 필라(pillar)형의 형태를 가질 수도 있을 것이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다. 도 5a 내지 도 5c는 도 2a의 랜딩 패드 구조물을 포함하는 영역(A)에 대응하는 영역을 도시한다.
도 5a를 참조하면, 반도체 소자(100A)의 상부 랜딩 패드(LP2a)는 대칭적인 형상을 가지며 기판(101)을 향하여 아래로 뾰족한 하부를 가질 수 있다. 상부 랜딩 패드(LP2a)의 하면(LSP)은 도 1 내지 도 4의 실시예에서와 같이 경사를 갖는 제1 부분(P1a)을 포함하고, 제1 부분(P1a) 및 제2 측벽(S2)과 연결되며 경사를 갖는 제2 부분(P2a)을 포함할 수 있다. 상부 랜딩 패드(LP2a)의 하면(LSP)의 제2 부분(P2a)은 하부 랜딩 패드(LP1)와 접할 수 있다. 제1 부분(P1a)과 제2 부분(P2a)이 만나는 지점에서 상부 랜딩 패드(LP2a)는 최하단을 가질 수 있다. 상기 최하단은, 예를 들어, 하부 랜딩 패드(LP1)와 접할 수 있다. 상부 랜딩 패드(LP2a)의 얼라인 정도에 따라, 또는 식각 공정의 조건에 따라, 상기 최하단의 위치 및 형상은 도시된 것에 한정되지 않고, 다양하게 변경될 수 있다. 예를 들어, 상부 랜딩 패드(LP2a)의 하면(LSP)은 기판(101)을 향하여 아래로 볼록한 곡면일 수도 있다. 상부 랜딩 패드(LP2a)의 제1 영역(RP1) 및 제2 영역(RP2)의 하단들(L1, L2)은, 도 1 내지 도 4의 실시예에서의 설명이 동일하게 적용될 수 있다. 반도체 소자(100)에서, 캡핑 절연층(180)은 도 3의 실시예와 동일할 수 있다. 상부 랜딩 패드들(LP2a)의 제1 부분(P1a) 및 제2 부분(P2a), 캡핑 절연층(180)의 제1 부분(P3) 및 제2 부분(P4)에 의해, 상부 랜딩 패드들(LP2a)을 보다 안정적으로 형성할 수 있고, 상부 랜딩 패드들(LP2a) 간의 전기적 분리를 확보할 수 있다.
도 5b를 참조하면, 반도체 소자(100B)의 캡핑 절연층(180a)은 상부 랜딩 패드들(LP2)의 사이에서 대칭적인 형상을 가지며 기판(101)을 향하여 아래로 뾰족한 하부를 가질 수 있다. 캡핑 절연층(180a)의 하면(LSD)은 경사를 갖는 제1 부분(P3a)과 제2 부분(P4a)을 포함할 수 있다. 제1 부분(P3a)은 제1 측벽(Sa1)과 연결되며, 제2 부분(P4a)은 제2 측벽(Sa2)과 연결될 수 있다. 제1 부분(P3a)과 제2 부분(P4a)이 만나는 지점에서 캡핑 절연층(180a)은 최하단을 가질 수 있다. 상기 최하단은, 예를 들어, 스페이서 구조물(SS)과 접할 수 있다. 상부 랜딩 패드(LP2)의 얼라인 정도에 따라, 또는 식각 공정의 조건에 따라, 상기 최하단의 위치 및 형상은 도시된 것에 한정되지 않고, 다양하게 변경될 수 있다. 반도체 소자(100)에서, 상부 랜딩 패드들(LP2)은 도 3의 실시예와 동일할 수 있다. 상부 랜딩 패드들(LP2)의 제1 부분(P1) 및 제2 부분(P2), 캡핑 절연층(180a)의 제1 부분(P3a) 및 제2 부분(P4a)에 의해, 상부 랜딩 패드들(LP2)을 보다 안정적으로 형성할 수 있고, 상부 랜딩 패드들(LP2) 간의 전기적 분리를 확보할 수 있다.
도 5c를 참조하면, 반도체 소자(100C)의 상부 랜딩 패드(LP2a)는 도 5a의 실시예와 같이, 대칭적인 형상을 가지며 아래로 뾰족한 하부를 가질 수 있고, 캡핑 절연층(180a)은 도 5b의 실시예와 같이, 상부 랜딩 패드들(LP2a)의 사이에서 대칭적인 형상을 가지며 아래로 뾰족한 하부를 가질 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다. 도 6a 내지 도 6c는 도 2a의 랜딩 패드 구조물을 포함하는 영역(A)에 대응하는 영역을 도시한다.
도 6a를 참조하면, 반도체 장치(100D)의 상부 랜딩 패드(LP2b)의 하면(LSP)의 제1 부분(P1b)은 곡면인 부분을 포함할 수 있다. 상부 랜딩 패드(LP2b)의 하면(LSP)의 제1 부분(P1b)의 곡면인 부분은 비트라인 캡핑 패턴(BC)을 향하여 상부 랜딩 패드(LP2b)의 외측으로 볼록할 수 있다. 이에 의해, 보다 큰 폭을 갖는 상부 랜딩 패드(LP2b)를 형성할 수 있으므로, 상술한 넥 불량을 효과적으로 방지할 수 있다.
도 6b를 참조하면, 반도체 장치(100E)의 캡핑 절연층(180b)의 하면(LSD)의 제1 부분(P3b)은 곡면인 부분을 포함할 수 있다. 캡핑 절연층(180b)의 하면(LSD)의 제1 부분(P3b)의 곡면인 부분은 하부 랜딩 패드(LP1)를 향하여 캡핑 절연층(180b)의 외측으로 볼록할 수 있다. 이와 같은 캡핑 절연층(180b)의 형상은 상부 랜딩 패드(LP2)의 얼라인 정도에 따라, 또는 식각 공정의 조건에 따라 형성된 것일 수 있다.
도 6c를 참조하면, 반도체 소자(100F)의 상부 랜딩 패드(LP2b)의 하면(LSP)의 제1 부분(P1b)는 도 6a의 실시예와 같이, 곡면인 부분을 포함할 수 있고, 캡핑 절연층(180b)의 하면(LSD)의 제1 부분(P3b)은 도 6b의 실시예와 같이, 곡면인 부분을 포함할 수 있다.
도 7a 내지 도 13c는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 7a 내지 도 7c를 참조하면, 기판(101) 내에 활성 영역(ACT)을 정의하는 소자분리층(110)을 형성하고, 기판(101) 내에 워드라인 구조물들(WLS)을 형성하고, 기판(101) 상에 비트라인 구조물들(BLS)을 형성하고, 비트라인 구조물들(BLS)의 양 측벽에 스페이서 구조물(SS)을 형성할 수 있다.
먼저, 쉘로우 트렌치 소자 분리(STI) 공정에 따라, 기판(101)을 이방성 식각하여 트렌치들을 형성하고, 상기 트렌치들 내에 절연 물질들을 증착한 후 평탄화 공정을 수행함으로써 소자분리층들(110)을 형성할 수 있다. 소자분리층들(110)의 형성 전에 기판(101)에 불순물들을 주입하여 불순물 영역들(105a, 105b)을 형성할 수 있다. 다만, 실시예들에 따라, 불순물 영역들(105a, 105b)은 소자분리층들(110)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
다음으로, 기판(101)을 이방성 식각하여 워드라인들(WL)이 배치되는 게이트 트렌치들(115)을 형성할 수 있다. 게이트 트렌치들(115)은 x 방향으로 연장되며 활성 영역들(ACT) 및 소자분리층들(110)을 가로지를 수 있다. 게이트 트렌치들(115) 내에, 게이트 유전층(120), 워드라인(WL) 및 매립 절연층(125)을 순차적으로 형성할 수 있다. 게이트 유전층(120)은 게이트 트렌치들(115)의 내측벽 및 바닥면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 게이트 유전층(120)은 활성 영역(ACT)의 산화 공정에 의하거나, 유전 물질의 증착 공정에 의하여 형성될 수 있다. 워드라인들(WL)은 게이트 트렌치들(115) 내에 도전성 물질을 증착하고, 상부로부터 소정 깊이로 리세스함으로써 형성될 수 있다. 매립 절연층(125)은 게이트 트렌치(115)의 잔부를 채우도록 절연 물질을 증착한 후 평탄화 공정을 수행하여 형성할 수 있다. 이로써, 워드라인 구조물들(WLS)을 형성할 수 있다.
다음으로, 비트라인 구조물들(BLS)을 기판(101) 상에 형성할 수 있다. 비트라인 구조물들(BLS)을 형성하기 전에, 기판(101) 상에 층간 절연층(128)을 형성할 수 있다. 층간 절연층(128)은 예를 들어, SiN, SiOC, SiO, SiCN, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 비트라인 구조물들(BLS)은, 기판(101) 상에 비트라인(BL) 및 비트라인 캡핑 패턴(BC)을 이루는 층들을 순차적으로 적층하고 패터닝함으로써 형성될 수 있다. 기판(101) 및 층간 절연층(128)을 패터닝하여 제1 불순물 영역들(105a)을 각각 노출시키는 비트라인 콘택 홀들(135)을 형성한 후, 비트라인(BL)을 이루는 제1 도전 패턴(141)의 일부가 비트라인 콘택 홀(135) 내에 국소적으로 형성되어 비트라인 콘택 패턴(DC)을 구성할 수 있다.
다음으로, 스페이서 구조물들(SS)을 비트라인 구조물들(BLS)의 양 측벽에 형성할 수 있다. 스페이서 구조물들(SS)은, 스페이서들을 이루는 층들을 순차적으로 형성하고 상기 스페이서들을 이방성 식각하여 형성할 수 있다. 비트라인들(BL)의 양 측벽에 제1 스페이서(151), 희생 스페이서(155), 제2 희생 스페이서(152)를 형성함으로써, 스페이서 구조물들(SS)을 형성할 수 있다. 제1 스페이서(151)의 일부는 비트라인 콘택 홀들(135) 내로 연장될 수 있다. 상기 스페이서들을 형성하고 이방성 식각하면서 상기 스페이서들의 일부가 비트라인 콘택 홀들(135) 내에 잔존하여 비트라인 콘택 스페이서(DCP)가 형성될 수 있다. 희생 스페이서(155)는 제1 스페이서(151)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화물로 형성될 수 있다. 제2 스페이서(152)는 희생 스페이서(155), 제1 스페이서(151), 및 층간 절연층(128)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화물, 실리콘 산질화물로 형성될 수 있다.
본 단계에서, 반도체 장치의 메모리 셀 영역 주변에 배치되는 코어 영역에 회로 소자들을 구성하는 활성 영역들 및 회로 게이트 전극들이 형성되고, 상기 회로 게이트 전극들의 양 측벽에 게이트 스페이서들이 형성될 수 있다.
도 8a 내지 도 8c를 참조하면, 비트라인 구조물들(BLS)의 사이에서 층간 절연층(128) 상에 절연 패턴들(158)을 형성하고, 층간 절연층(128)을 관통하여 제1 불순물 영역(105a)과 접하는 스토리지 노드 콘택들(160)을 형성하고, 스토리지 노드 콘택(160) 상에 금속-반도체층(165) 및 하부 랜딩 패드(LP1)를 형성할 수 있다.
먼저, 비트라인 구조물들(BLS)의 사이에 y 방향을 따라 번갈아 배치되는 희생 패턴들 및 절연 패턴들(158)을 형성하고, 상기 희생 패턴들을 절연 패턴들(158)에 대해 선택적으로 식각하여 제거할 수 있다. 상기 희생 패턴들의 하부에서 층간 절연층(128) 및 기판(101)의 활성 영역(ACT)도 일부 제거되어 제2 불순물 영역들(105b)을 각각 노출하는 콘택 개구들(168)을 형성할 수 있다. 콘택 개구들(168)을 형성시 소자분리층(110)의 일부가 식각될 수 있으며, 비트라인 콘택 스페이서(DCP)의 일부분이 노출될 수 있다. 상기 희생 패턴들은 평면에서, y 방향으로 서로 이격되어 배치되며, 워드라인 구조물들(WLS) 사이에 배치될 수 있다.
다음으로, 콘택 개구들(168)의 하부를 채우는 스토리지 노드 콘택들(160)을 형성할 수 있다. 콘택 개구들(168)에서 제2 불순물 영역(105b)과 접하는 도전 물질을 증착하여 스토리지 노드 콘택들(160)을 형성할 수 있다. 상기 도전 물질은, 예를 들어, 도핑된 반도체 물질, 금속, 금속 질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 도전 물질은 다결정 실리콘을 포함할 수 있다.
다음으로, 스토리지 노드 콘택들(160) 상에 금속-반도체층(165)을 형성할 수 있다. 금속-반도체층(165)은 스토리지 노드 콘택들(160)의 상면을 금속 물질과 반응시켜 형성할 수 있다.
다음으로, 콘택 개구들(168)의 상부를 채우며 스토리지 노드 콘택들(160)과 각각 연결되는 하부 랜딩 패드들(LP1)을 형성할 수 있다. 콘택 개구(168)의 측벽들 및 금속-반도체층(165)의 상면을 덮도록 제1 배리어층(172)을 컨포멀하게 형성하고, 제1 도전층(174)을 제1 배리어층(172) 상에 형성하여 하부 랜딩 패드(LP1)를 형성할 수 있다. 제1 배리어층(172) 및 제1 도전층(174)은 비트라인 구조물(BLS)의 상면보다 높은 레벨로 형성되었다가, 비트라인 구조물(BLS)의 상면을 노출시키는 평탄화 공정 또는 에치백(etch-back) 공정에 의해 일부 제거될 수 있다.
도 9a 내지 도 9c를 참조하면, 비트라인 구조물들(BLS) 상에 몰드 희생층(ML)을 형성하고, 몰드 희생층(ML)을 관통하여 하부 랜딩 패드(LP1)와 연결되는 상부 랜딩 패드(LP2)를 형성할 수 있다.
먼저, 비트라인 구조물들(BLS) 상에서, 비트라인 구조물들(BLS), 절연 패턴들(158), 및 하부 랜딩 패드들(LP1)을 덮는 몰드 희생층(ML)을 형성할 수 있다. 몰드 희생층(ML)을 형성하기 이전에, 반도체 장치의 메모리 셀 영역 주변에 배치되는 코어 영역은 별도의 마스크층으로 덮고, 메모리 셀 영역만 오픈하여 하기 공정들을 수행할 수 있다.
다음으로, 도 9a에 도시된 것과 같이, 몰드 희생층(ML)을 관통하며 육각형 또는 벌집 형태를 이루는 격자 패턴으로 배열되어 각각의 하부 랜딩 패드들(LP1)을 노출시키는 콘택 홀들(175)을 형성할 수 있다. 콘택 홀들(175)은 콘택 홀들(175) 각각의 중심이 하부 랜딩 패드들(LP1)과 중심과 쉬프트된 형태로 형성될 수 있다. 콘택 홀들(175)에 의해, 비트라인 구조물(BLS)의 일부 및 스페이서 구조물(SS)의 일부도 함께 노출될 수 있다. 몰드 희생층(ML)은 질화물 및 금속 물질에 대하여 식각 선택비가 있는 물질로 형성될 수 있다. 몰드 희생층(ML)은 예를 들어, 실리콘 산화물로 형성될 수 있으며, 화학 기상 증착(Chemical Vapor Depostion, CVD) 공정을 수행하여 형성될 수 있다.
콘택 홀(175)의 바닥면은 경사를 가질 수 있다. 예를 들어, 콘택 홀(175)의 바닥면은 비트라인 구조물(BLS)의 비트라인 캡핑 패턴(BC)과 접하는 부분으로부터 하부 랜딩 패드(LP1)와 접하는 부분을 향하여 아래로 비스듬하게 경사를 가질 수 있다. 콘택 홀(175)의 바닥면은 경사를 갖는 부분 및 곡선인 부분 중 적어도 하나를 포함할 수 있다. 본 단계에서, 콘택 홀(175)의 바닥면의 형상에 따라, 도 1 내지 도 6c의 다양한 실시예들이 제공될 수 있다. 하부 랜딩 패드(LP1)와 접하는 콘택 홀(175)의 바닥면의 하단은 비트라인 캡핑 패턴(BC)과 접하는 콘택 홀(175)의 바닥면의 하단보다 낮은 레벨에 위치할 수 있다.
다음으로, 콘택 홀들(175) 내에, 콘택 홀(175)의 측벽들 및 바닥면을 덮도록 제2 배리어층(176)을 컨포멀하게 형성하고, 제2 도전층(178)을 제2 배리어층(176) 상에 형성하여 상부 랜딩 패드(LP2)를 형성할 수 있다. 제2 배리어층(176) 및 제2 도전층(178)은 몰드 희생층(ML)의 상면보다 높은 레벨로 형성되었다가, 몰드 희생층(ML)의 상면을 노출시키는 평탄화 공정에 의해 일부 제거될 수 있다.
도 10a 내지 도 10c를 참조하면, 상부 랜딩 패드(LP2)를 상부로부터 일부 제거하고, 상부 랜딩 패드(LP2)가 제거된 영역 상에 마스크 패턴(185)을 형성할 수 있다.
상부 랜딩 패드(LP2)의 일부는 에치백(etch-back) 공정을 이용하여 상부 랜딩 패드(LP2)의 상부로부터 소정 깊이로 제거될 수 있다. 상부 랜딩 패드(LP2)가 제거된 영역 상에, 질화물 및 금속 물질에 대하여 식각 선택성을 갖는 물질을 증착하여 마스크 패턴(185)을 형성할 수 있다. 마스크 패턴(185)은 다결정 실리콘과 같은 반도체 물질 또는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물과 같은 절연 물질로 형성될 수 있다.
도 11a 내지 도 11b를 참조하면, 몰드 희생층(ML)을 제거할 수 있다.
몰드 희생층(ML)을 마스크 패턴(185), 상부 랜딩 패드(LP2), 하부 랜딩 패드(LP1), 절연 패턴들(158), 비트라인 캡핑 패턴(BC), 및 스페이서 구조물(SS)에 대하여 선택적으로 제거할 수 있다. 몰드 희생층(ML)은, 예를 들어, 습식 식각 공정을 수행하여 제거될 수 있다.
도 12a 내지 도 12c를 참조하면, 상부 랜딩 패드(LP2) 및 마스크 패턴(185)을 식각 마스크로 이용하여 식각 공정을 수행할 수 있다.
상부 랜딩 패드(LP2)가 배치되지 않은 영역에서 식각 공정이 수행되어, 하부 랜딩 패드(LP1), 비트라인 캡핑 패턴(BC), 스페이서 구조물(SS), 절연 패턴들(158) 각각의 일부가 제거될 수 있다. 상부 랜딩 패드(LP2) 및 마스크 패턴(185)을 식각 마스크로 이용하는 식각 공정은 양각 식각 공정일 수 있다. 이에 의해, 상부 랜딩 패드들(LP2)의 사이에서 캡핑 절연층(180)이 형성되는 위치에 대응하는 리세스 영역들(RS)이 형성될 수 있다. 리세스 영역들(RS)은 상부 랜딩 패드들(LP2)의 사이에서, 하부 랜딩 패드(LP1)와 접하는 제1 하단과 스페이서 구조물(SS)과 접하는 제2 하단을 가질 수 있으며, 제2 하단이 제1 하단보다 낮은 레벨에 위치할 수 있다. 또한, 리세스 영역들(RS)의 바닥면은 경사를 가질 수 있다. 예를 들어, 상부 랜딩 패드들(LP2)의 사이에서 리세스 영역들(RS)의 바닥면은 하부 랜딩 패드(LP1)와 접하는 부분으로부터 스페이서 구조물(SS)과 접하는 부분을 향하여 아래로 비스듬하게 경사를 가질 수 있다. 리세스 영역들(RS)의 바닥면은 경사를 갖는 부분 및 곡선인 부분 중 적어도 하나를 포함할 수 있다. 본 단계에서, 리세스 영역들(RS)의 바닥면의 형상에 따라, 도 1 내지 도 6c의 다양한 실시예들이 제공될 수 있다. 리세스 영역들(RS)은 상부 랜딩 패드들(LP2)의 사이에서 자기 정렬(self-align)될 수 있다. 본 단계에서, 마스크 패턴(185)의 두께가 감소하거나, 또는 마스크 패턴(185)이 완전히 제거될 수도 있다.
본 단계에서, 리세스 영역들(RS)에 의해 희생 스페이서(155)가 노출될 수 있으며, 희생 스페이서(155)를 제거한 후, 하기의 캡핑 절연층(180)으로 제1 및 제2 스페이서(151, 152) 상단 사이를 캡핑하여 에어 스페이서(156)를 형성할 수 있다.
도 13a 내지 도 13c를 참조하면, 비트라인 구조물들(BLS) 상에 상부 랜딩 패드들(LP2)의 사이 공간을 채우는 예비 캡핑 절연층(180P)을 형성할 수 있다.
예비 캡핑 절연층(180P)은 상부 랜딩 패드들(LP2)의 사이로 연장되며 리세스 영역들(RS)의 바닥면을 덮도록 형성될 수 있다. 예비 캡핑 절연층(180P)도 상부 랜딩 패드들(LP2)의 사이에서 리세스 영역들(RS)의 바닥면에 대응하는 바닥면을 갖도록 형성될 수 있다.
다음으로, 도 1 내지 도 3을 함께 참조하면, 평탄화 공정 및/또는 에치백 공정을 수행하여 예비 캡핑 절연층(180P)의 일부를 제거하여 캡핑 절연층(180)을 형성하고, 마스크 패턴(185)을 제거할 수 있다. 다음으로, 상부 랜딩 패드(LP2) 상에 캐패시터 구조물(CAP)을 형성할 수 있다. 이에 의해, 도 1 내지 도 3의 반도체 소자(100)가 제조될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 15는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도이다. 도 14는 도 14의 절단선 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'를 따른 단면을 도시한다.
도 14 및 도 15를 참조하면, 반도체 소자(200)는 기판(201), 복수의 제1 도전 라인(220), 채널층(230), 게이트 전극(240), 게이트 절연층(250), 및 캐패시터 구조물(280)을 포함할 수 있다. 반도체 소자(200)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(230)의 채널 길이가 기판(201)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(201) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)이 x 방향으로 서로 이격되고 y 방향으로 연장될 수 있다. 하부 절연층(212) 상에는 복수의 제1 절연 패턴(222)이 복수의 제1 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(222)은 y 방향으로 연장될 수 있고, 복수의 제1 절연 패턴(222)의 상면은 복수의 제1 도전 라인(220)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(220)은 반도체 소자(200)의 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(230)은 복수의 제1 도전 라인(220) 상에서 x 방향 및 y 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(230)은 x 방향에 따른 제1 폭과 z 방향에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(230)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(230)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(230)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(230)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(230)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(230)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(230)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(240)은 채널층(230)의 양 측벽 상에서 x 방향으로 연장될 수 있다. 게이트 전극(240)은 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 채널층(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 채널층(230)이 배치됨에 따라 반도체 소자(200)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(240P2)이 생략되고 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(240)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(240)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(250)은 채널층(230)의 측벽을 둘러싸며, 채널층(230)과 게이트 전극(240) 사이에 개재될 수 있다. 예를 들어, 도 14에 도시된 것과 같이, 채널층(230)의 전체 측벽이 게이트 절연층(250)에 의해 둘러싸일 수 있고, 게이트 전극(240)의 측벽 일부분이 게이트 절연층(250)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(250)은 게이트 전극(240)의 연장 방향(즉, x 방향))으로 연장되고, 채널층(230)의 측벽들 중 게이트 전극(240)과 마주보는 두 측벽들만이 게이트 절연층(250)과 접촉할 수도 있다.
예시적인 실시예들에서, 게이트 절연층(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(222) 상에는 복수의 제2 절연 패턴(232)이 y 방향을 따라 연장될 수 있고, 복수의 제2 절연 패턴(232) 중 인접한 2개의 제2 절연 패턴(232) 사이에 채널층(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(232) 사이에서, 2개의 인접한 채널층(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 채널층(230) 사이의 공간의 바닥부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 채널층(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 채널층(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 게이트 전극(240)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(232)이 복수의 제1 절연 패턴(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
채널층(230) 상에는 캐패시터 콘택(260)이 배치될 수 있다. 캐패시터 콘택(260)은 채널층(230)과 수직 오버랩되도록 배치되고, x 방향 및 y 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 캐패시터 콘택(260)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(262)은 복수의 제2 절연 패턴(232)과 제2 매립층(236) 상에서 캐패시터 콘택(260)의 측벽을 둘러쌀 수 있다.
상부 절연층(262) 상에는 식각 정지막(270)이 배치되고, 식각 정지막(270)상에 캐패시터 구조물(280)이 배치될 수 있다. 캐패시터 구조물(280)은 하부 전극(282), 캐패시터 유전층(284), 및 상부 전극(286)을 포함할 수 있다.
하부 전극(282)은 식각 정지막(270)을 관통하여 캐패시터 콘택(260)의 상면에 전기적으로 연결될 수 있다. 하부 전극(282)은 z 방향으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(282)은 캐패시터 콘택(260)과 수직 오버랩되도록 배치되고, x 방향 및 y 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 캐패시터 콘택(260)과 하부 전극(282) 사이에 랜딩 패드 구조물(도 2a의 LP 참조)이 더 배치되어 하부 전극(282)은 육각형 형태 또는 벌집 형태를 이루는 격자 패턴으로 배열될 수도 있다. 이 경우, 도 4, 도 9a 내지 13를 참조하여 상술한 방법으로, 음각 식각 공정을 이용하여 상부 랜딩 패드(도 4의 LP2 참조)를 형성하고, 상기 상부 랜딩 패드(또는, 도 12b의 마스크 패턴(185))를 마스크로 이용하여 양각 식각 공정을 수행하여 캡핑 절연층(도 4의 180 참조)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자 105a, 105b: 불순물 영역
110: 소자분리층 115: 게이트 트렌치
120: 게이트 유전층 125: 매립 절연층
128: 층간 절연층 135: 비트라인 콘택 홀
141, 142, 143: 도전 패턴 146, 147, 148: 캡핑 패턴
151, 152: 스페이서 156: 에어 스페이서
158: 절연 패턴 160: 스토리지 노드 콘택
165: 금속-반도체층 168: 콘택 개구
172: 제1 배리어층 174: 제1 도전층
176: 제2 배리어층 178: 제2 도전층
180: 캡핑 절연층 185: 마스크 패턴
192: 하부 도전층 194: 캐패시터 유전층
194: 상부 도전층 BL: 비트라인
BLS: 비트라인 구조물 CAP: 캐패시터 구조물
LP: 랜딩 패드 구조물 LP1: 하부 랜딩 패드
LP2: 상부 랜딩 패드 SS: 스페이서 구조물
WL: 워드라인 WLS: 워드라인 구조물

Claims (20)

  1. 제1 활성 영역 및 제2 활성 영역을 포함하는 기판;
    상기 기판 상에 일 방향으로 연장되며, 상기 제1 활성 영역과 전기적으로 연결되는 비트라인 구조물;
    상기 비트라인 구조물의 측벽 상에 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택;
    상기 비트라인 구조물과 상기 스토리지 노드 콘택 사이의 스페이서 구조물;
    상기 스토리지 노드 콘택 상에 배치되며 상기 스페이서 구조물의 측벽과 접하는 하부 랜딩 패드;
    상기 비트라인 구조물, 상기 스페이서 구조물, 및 상기 하부 랜딩 패드 상에 배치되어 상기 하부 랜딩 패드와 전기적으로 연결되는 상부 랜딩 패드;
    상기 하부 랜딩 패드 상에 배치되며, 상기 상부 랜딩 패드의 측벽과 접하는 캡핑 절연층; 및
    상기 캡핑 절연층 상에 배치되며, 상기 상부 랜딩 패드와 전기적으로 연결되는 캐패시터 구조물을 포함하고,
    상기 상부 랜딩 패드는 상기 비트라인 구조물과 수직 방향으로 중첩하는 제1 영역 및 상기 하부 랜딩 패드와 상기 수직 방향으로 중첩하는 제2 영역을 포함하고,
    상기 제2 영역의 하단은 상기 제1 영역의 하단보다 낮은 레벨에 위치하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 상부 랜딩 패드는 서로 대향하는 제1 측벽 및 제2 측벽을 갖고,
    상기 제1 및 제2 영역은 상기 제1 및 제2 측벽을 각각 포함하고,
    상기 제1 및 제2 측벽을 하부에서 연결하는 상기 상부 랜딩 패드의 하면은, 상기 하부 랜딩 패드에 가까워질수록 상기 상부 랜딩 패드의 수직 깊이가 깊어지는 제1 부분을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 상부 랜딩 패드의 상기 하면의 상기 제1 부분은, 경사를 갖는 부분 및 곡면인 부분 중 적어도 하나를 포함하며, 상기 비트라인 구조물과 접하고, 상기 제1 측벽과 연결되는 반도체 소자.
  4. 제2 항에 있어서,
    상기 상부 랜딩 패드의 상기 하면은, 상기 하부 랜딩 패드와 접하는 제2 부분을 더 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 상부 랜딩 패드의 상기 하면의 상기 제2 부분은, 경사를 갖는 부분 및 곡면인 부분 중 적어도 하나를 포함하며, 상기 제2 측벽과 연결되는 반도체 소자.
  6. 제1 항에 있어서,
    상기 하부 랜딩 패드 및 상기 상부 랜딩 패드는 각각, 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함하는 반도체 소자.
  7. 제2 항에 있어서,
    상기 캡핑 절연층의 하면은, 상기 상부 랜딩 패드의 상기 제2 측벽과 접하는 상기 캡핑 절연층의 측벽과 연결되며, 아래로 갈수록 인접한 상기 상부 랜딩 패드로부터 수평 이격 거리가 증가하는 제1 부분을 포함하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 캡핑 절연층의 상기 하면의 상기 제1 부분은, 상기 하부 랜딩 패드와 접하는 반도체 소자.
  9. 활성 영역을 포함하는 기판;
    상기 기판 상에서 나란히 연장되는 제1 및 제2 비트라인 구조물들;
    상기 제1 및 제2 비트라인 구조물들 사이에서 상기 활성 영역과 전기적으로 연결되는 스토리지 노드 콘택;
    상기 제1 및 제2 비트라인 구조물들의 사이 및 상기 스토리지 노드 콘택 상에 배치되는 하부 랜딩 패드;
    상기 제1 비트라인 구조물과 접하고, 상기 하부 랜딩 패드와 전기적으로 연결되는 상부 랜딩 패드; 및
    상기 제2 비트라인 구조물, 상기 상부 랜딩 패드, 및 상기 하부 랜딩 패드와 접하는 캡핑 절연층을 포함하고,
    상기 제1 비트라인 구조물과 접하는 상기 상부 랜딩 패드의 하면은, 아래로 갈수록 인접한 상기 캡핑 절연층으로부터 수평 이격 거리가 증가하는 부분을 포함하고,
    상기 하부 랜딩 패드와 접하는 상기 캡핑 절연층의 하면은, 아래로 갈수록 인접한 상기 상부 랜딩 패드로부터 수평 이격 거리가 증가하는 부분을 포함하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 상부 랜딩 패드의 최하부는 상기 하부 랜딩 패드와 접하는 반도체 소자.
  11. 제9 항에 있어서,
    상기 상부 랜딩 패드의 상기 하면의 상기 부분은, 경사를 갖는 부분 및 곡면인 부분 중 적어도 하나를 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 상부 랜딩 패드의 상기 하면의 상기 부분은, 상기 비트라인 구조물과 접하는 반도체 소자.
  13. 제9 항에 있어서,
    상기 캡핑 절연층의 상기 하면의 상기 부분은, 경사를 갖는 부분 및 곡면인 부분 중 적어도 하나를 포함하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 캡핑 절연층의 상기 하면의 상기 부분은, 하부 랜딩 패드와 접하는 반도체 소자.
  15. 제9 항에 있어서,
    상기 상부 랜딩 패드의 하부는 상기 기판을 향하여 아래로 뾰족한 형상을 갖는 반도체 소자.
  16. 제9 항에 있어서,
    상기 캡핑 절연층의 하부는 상기 기판을 향하여 아래로 뾰족한 형상을 갖는 반도체 소자.
  17. 제1 활성 영역들 및 제2 활성 영역들을 포함하는 기판;
    상기 기판 상에서 서로 이격되고 나란히 연장되며, 상기 제1 활성 영역들과 각각 전기적으로 연결되는 비트라인들;
    상기 비트라인들 상에 각각 배치되는 비트라인 캡핑 패턴들;
    상기 비트라인들의 측벽들 및 상기 비트라인 캡핑 패턴들의 측벽들 상에 배치되는 스페이서 구조물들;
    상기 스페이서 구조물들의 사이에 배치되며, 상기 제2 활성 영역들과 전기적으로 각각 연결되는 스토리지 노드 콘택들;
    상기 스토리지 노드 콘택들 상에 각각 배치되는 하부 랜딩 패드들;
    상기 하부 랜딩 패드들과 전기적으로 각각 연결되는 상부 랜딩 패드들; 및
    상기 상부 랜딩 패드들의 사이에 배치되며, 상기 스페이서 구조물들의 상면과 접하는 하단을 갖는 캡핑 절연층을 포함하고,
    상기 상부 랜딩 패드들 중 적어도 일부는, 상기 비트라인 캡핑 패턴과 접하며 상면으로부터 제1 수직 깊이에 위치한 하단을 갖는 제1 영역 및 상기 하부 랜딩 패드와 접하며 상기 상면으로부터 상기 제1 수직 깊이보다 큰 제2 수직 깊이에 위치한 하단을 갖는 제2 영역을 포함하는 반도체 소자.
  18. 제17 항에 있어서,
    상기 비트라인 캡핑 패턴과 접하는 상기 상부 랜딩 패드의 하면의 부분은 경사를 갖는 부분 및 곡면인 부분 중 적어도 하나를 포함하고,
    상기 하부 랜딩 패드와 접하는 상기 캡핑 절연층의 하면의 부분은 경사를 갖는 부분 및 곡면인 부분 중 적어도 하나를 포함하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 상부 랜딩 패드의 상기 하면의 상기 부분은, 상기 하부 랜딩 패드에 가까워질수록 상기 상부 랜딩 패드의 수직 깊이가 깊어지도록 경사를 갖고,
    상기 캡핑 절연층의 상기 하면의 상기 부분은, 상기 상부 랜딩 패드의 측벽과 접하는 상기 캡핑 절연층의 측벽으로부터 아래로 경사를 갖는 반도체 소자.
  20. 제17 항에 있어서,
    상기 캡핑 절연층의 상기 하단은, 상기 비트라인 캡핑 패턴들의 상단보다 낮은 레벨에 위치하는 반도체 소자.
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