TWI778796B - 半導體裝置 - Google Patents

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TWI778796B
TWI778796B TW110134902A TW110134902A TWI778796B TW I778796 B TWI778796 B TW I778796B TW 110134902 A TW110134902 A TW 110134902A TW 110134902 A TW110134902 A TW 110134902A TW I778796 B TWI778796 B TW I778796B
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韓成熙
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Abstract

本發明提供一種半導體裝置，包含：基底，包含主動區；第一位元線結構及第二位元線結構，在基底上並排延伸；儲存節點觸點，電連接至第一位元線結構與第二位元線結構之間的主動區；下部著陸襯墊，位於第一位元線結構與第二位元線結構之間且位於儲存節點觸點上；上部著陸襯墊，與第一位元線結構接觸且電連接至下部著陸襯墊；以及封蓋絕緣層。上部著陸襯墊的與第一位元線結構接觸的下部表面及封蓋絕緣層的與下部著陸襯墊接觸的下部表面各自包含在朝向基底的方向上與相鄰上部著陸襯墊的水平分離距離增加的部分。

Description

半導體裝置 [相關申請案的交叉參考]
本申請案主張2020年11月3日在韓國智慧財產局申請的韓國專利申請案第10-2020-0145475號的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本揭露是關於半導體裝置。
歸因於電子工業內的進步及使用者需求，電子裝置已變得大小更小且效能更高。因此，愈來愈需要用於電子裝置的半導體裝置增加積體度且增加效能。為製造高度按比例縮放的半導體裝置，愈來愈需要形成穩定連接以將相鄰導電結構彼此連接，同時亦減小導電結構之間的電阻的接觸技術。
本揭露的態樣提供具有改良的電特性及可靠性的半導體裝置。
根據一些實例實施例，一種半導體裝置包含：基底，包含第一主動區及第二主動區；位元線結構，在基底上在一個方向上延伸且電連接至第一主動區；儲存節點觸點，位於位元線結構 的側壁上且電連接至第二主動區；間隔件結構，位於位元線結構與儲存節點觸點之間；下部著陸襯墊，位於儲存節點觸點上且與間隔件結構的側壁接觸；上部著陸襯墊，位於位元線結構、間隔件結構以及下部著陸襯墊上以電連接至下部著陸襯墊；封蓋絕緣層，安置於下部著陸襯墊上且與上部著陸襯墊的側壁接觸；以及電容器結構，位於封蓋絕緣層上且電連接至上部著陸襯墊。上部著陸襯墊包含在垂直方向上與位元線結構交疊的第一區及在垂直方向上與下部著陸襯墊交疊的第二區，且第二區的下部末端比第一區的下部末端更接近基底。
根據一些實例實施例，一種半導體裝置包含：基底，包含主動區；第一位元線結構及第二位元線結構，在基底上並排延伸；儲存節點觸點，電連接至第一位元線結構與第二位元線結構之間的主動區；下部著陸襯墊，安置於第一位元線結構與第二位元線結構之間且位於儲存節點觸點上；上部著陸襯墊，與第一位元線結構接觸且電連接至下部著陸襯墊；以及封蓋絕緣層，與第二位元線結構、上部著陸襯墊以及下部著陸襯墊接觸。上部著陸襯墊的與第一位元線結構接觸的下部表面包含在朝向基底的方向上與相鄰封蓋絕緣層的水平分離距離增加的部分，且封蓋絕緣層的與下部著陸襯墊接觸的下部表面包含在朝向基底的方向上與相鄰上部著陸襯墊的水平分離距離增加的部分。
根據一些實例實施例，一種半導體裝置包含：基底，包含至少兩個第一主動區及至少兩個第二主動區；至少兩個位元線，彼此間隔開且在基底上並排延伸，且分別電連接至至少兩個第一主動區；至少兩個位元線封蓋圖案，分別安置於至少兩個位 元線上；間隔件結構，位於位元線的側壁及位元線封蓋圖案的側壁上；至少兩個儲存節點觸點，位於間隔件結構之間且分別電連接至至少兩個第二主動區；下部著陸襯墊，分別位於儲存節點觸點上；上部著陸襯墊，分別電連接至下部著陸襯墊；以及封蓋絕緣層，位於上部著陸襯墊之間且具有與間隔件結構的上部表面接觸的下部末端。上部著陸襯墊中的至少一些包含：第一區，與位元線封蓋圖案接觸且在距上部表面第一垂直深度處具有下部末端；及第二區，與下部著陸襯墊接觸且在的上部表面第二垂直深度處具有下部末端，所述第二垂直深度大於第一垂直深度。
100、100A、100B、100C、100D、100E、100F、200:半導體裝置
101、201:基底
105a:第一雜質區
105b:第二雜質區
110:隔離層
115:閘極溝渠
120:閘極介電層
125:掩埋絕緣層
128:層間絕緣層
135:位元線接觸窗孔
141:第一導電圖案
142:第二導電圖案
143:第三導電圖案
146:第一封蓋圖案
147:第二封蓋圖案
148:第三封蓋圖案
151:第一間隔件
152:第二間隔件
155:犧牲間隔件
156:空氣間隔件
158:絕緣圖案
160:儲存節點觸點
165:金屬半導體層
168:接觸開口
172:第一障壁層
174:第一導電層
175:接觸窗孔
176:第二障壁層
178:第二導電層
180、180a、180b:封蓋絕緣層
180P:預備封蓋絕緣層
185:罩幕圖案
192、282:下部電極
194、284:電容器介電層
196、286:上部電極
212:下部絕緣層
220:第一導電線
222:第一絕緣圖案
230:通道層
232:第二絕緣圖案
234:第一掩埋層
236:第二掩埋層
240:閘極電極
240P1:第一子閘極電極
240P2:第二子閘極電極
250:閘極絕緣層
260:電容器觸點
262:上部絕緣層
270:蝕刻終止層
280:電容器結構
A:區
ACT:主動區
BC:位元線封蓋圖案
BL:位元線
BLS:位元線結構
CAP:電容器結構
DC:位元線接觸圖案
DCP:位元線接觸間隔件
h1:第一垂直深度
h2:第二垂直深度
I-I'、II-II'、III-III'、IV-IV'、V-V'、VI-VI':線
L1、L2:下部末端
LP:著陸襯墊結構
LP1:下部著陸襯墊
LP2、LP2a、LP2b:上部著陸襯墊
LSD、LSP:下部表面
ML:模塑犧牲層
P1、P1a、P1b、P3、P3a、P3b:第一部分
P2、P2a、P4、P4a:第二部分
RP1:第一區
RP2:第二區
RP3:第三區
RS:凹陷區
S1:第一側壁
S2:第二側壁
Sa1、Sa2:側壁
SS:間隔件結構
SS_B:碗狀間隔件結構
Wb:第四寬度
WL:字元線
WLS:字元線結構
Wn:第一寬度
Wnm:第二寬度
Wt:第三寬度
根據以下結合隨附圖式的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵以及優點。
圖1為根據一些實例實施例的半導體裝置的示意性佈局圖。
圖2A及圖2B為根據一些實例實施例的半導體裝置的示意性橫截面視圖。圖2A示出分別沿圖1的線I-I'及線II-II'截取的橫截面，且圖2B示出分別沿圖1的線III-III'及線IV-IV'截取的橫截面。
圖3為根據一些實例實施例的半導體裝置的部分放大橫截面視圖。圖3為包含圖2A的著陸襯墊結構的區的放大視圖。
圖4為示出根據一些實例實施例的半導體裝置的著陸襯墊結構的視圖。
圖5A至圖5C為根據一些實例實施例的半導體裝置的部分放大橫截面視圖。
圖6A至圖6C為根據一些實例實施例的半導體裝置的部分放 大橫截面視圖。
圖7A至圖13C為示出根據一些實例實施例的製造半導體裝置的方法的示意性平面視圖及示意性橫截面視圖。
圖14為根據一些實例實施例的半導體裝置的示意性佈局圖。
圖15為根據一些實例實施例的半導體裝置的示意性橫截面視圖。圖15示出分別沿圖14的線V-V'及線VI-VI'截取的橫截面。
在下文中，將參考隨附圖式描述一些實例實施例。
圖1為根據一些實例實施例的半導體裝置的示意性佈局圖。圖2A及圖2B為根據一些實例實施例的半導體裝置的示意性橫截面視圖。圖2A示出分別沿圖1的線I-I'及線II-II'截取的橫截面，且圖2B示出分別沿圖1的線III-III'及線IV-IV'截取的橫截面。圖3為根據實例實施例的半導體裝置的部分放大橫截面視圖。圖3為包含圖2A的著陸襯墊結構的區「A」的放大視圖。圖4為示出根據一些實例實施例的半導體裝置的著陸襯墊結構的視圖。
參考圖1至圖4，半導體裝置100可包含基底101、字元線結構WLS、位元線結構BLS、電容器結構CAP、儲存節點觸點160、著陸襯墊結構LP以及封蓋絕緣層180。基底101可包含主動區ACT。字元線結構WLS可掩埋於基底101中，且可在第一方向(例如，X方向)上延伸。字元線結構WLS可包含字元線WL。位元線結構BLS可位於基底101上，且可在與第一方向相交的第二方向(例如，Y方向)上延伸。電容器結構CAP可在第三方向(例如，Z方向，其可為垂直方向)上位於位元線結構BLS上方。 儲存節點觸點160可將電容器結構CAP與主動區ACT彼此電連接。著陸襯墊結構LP可將儲存節點觸點160與電容器結構CAP彼此電連接。封蓋絕緣層180可位於位元線結構BLS上。
半導體裝置100可更包含限定主動區ACT的裝置隔離層110、位於基底101上的層間絕緣層128、位於位元線結構BLS的相對側上的間隔件結構SS、位於儲存節點觸點160上的金屬半導體層165以及位於位元線結構BLS之間的絕緣圖案158。半導體裝置100可應用於例如動態隨機存取記憶體(dynamic random access memory；DRAM)的胞陣列，但本揭露不限於此。著陸襯墊結構LP中的每一者可包含下部著陸襯墊LP1及上部著陸襯墊LP2。
基底101可具有在第一(X)方向及第二(Y)方向上延伸的上部表面。基底101可包含半導體材料，諸如第IV族半導體、第III-V族化合物半導體或第II-VI族化合物半導體。舉例而言，第IV族半導體可包含矽、鍺或矽-鍺。基底101可更包含雜質。基底101可為矽基底、絕緣層上矽(silicon-on-insulator；SOI)基底、鍺基底、絕緣層上鍺(germanium-on-insulator；GOI)基底、矽-鍺基底或包含磊晶層的基底。
主動區ACT可藉由裝置隔離層110限定於基底101中。每一主動區ACT可具有桿形狀，且可呈在第四方向上(例如，在W方向上)延伸的島狀物的形式。第四方向或W方向可與字元線WL及位元線BL延伸的方向側傾或成角度。
主動區ACT可具有各自具有距基底101的上部表面預定深度的第一雜質區105a及第二雜質區105b。第一雜質區105a及 第二雜質區105b可彼此間隔開。第一雜質區105a及第二雜質區105b可提供為包含字元線WL的電晶體的源極/汲極區。舉例而言，汲極區可形成於跨越單個主動區ACT的兩個字元線WL之間，且源極區可形成於兩個字元線WL外部。源極區及汲極區藉由摻雜實質上相同的雜質或植入離子而形成於第一雜質區105a及第二雜質區105b中，且視最終形成的電晶體的電路組態而可互換地指代。雜質可包含具有與基底101的導電性類型相對的導電性類型的摻雜劑。在一些實例實施例中，第一雜質區105a及第二雜質區105b可在源極區及汲極區中具有不同深度。
裝置隔離層110可藉由淺溝渠隔離(shallow trench isolation；STI)製程形成。裝置隔離層110可在包圍主動區ACT的同時使主動區ACT彼此電絕緣。裝置隔離層110可由絕緣材料形成，且可包含例如氧化物、氮化物或其組合。在一些實例實施例中，裝置隔離層110可包含多個層。
字元線結構WLS中的每一者可包含閘極介電層120、字元線WL以及掩埋絕緣層125。
字元線WL可位於在基底101內延伸的閘極溝渠115中。字元線WL可跨越基底101中的主動區ACT在第一(X)方向上延伸。一對字元線WL(例如，第一字元線WL及第二字元線WL)可跨越一個主動區ACT延伸。字元線WL可構成掩埋通道陣列電晶體(buried channel array transistor；BCAT)，但本揭露不限於此。在一些實例實施例中，字元線WL可位於基底101上方，且可不完全掩埋於其中。
字元線WL可位於閘極溝渠115中，且可具有預定厚度。 字元線WL的上部表面可定位於低於基底101的上部表面的水平面上。關於本說明書中使用的術語「水平面」，可基於及/或相對於基底101的實質上平面的上部表面來限定較高水平面及較低水平面。字元線WL可包含導電材料，例如多晶矽(Si)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)以及鋁(Al)中的至少一者，但本揭露不限於此等實例。在一些實例實施例中，字元線WL可包含多個層。
閘極介電層120可位於閘極溝渠115的底部表面上及內側表面上。閘極介電層120可覆蓋且貼合閘極溝渠115的內壁。閘極介電層120可包含氧化物、氮化物以及氮氧化物中的至少一者。閘極介電層120可為例如氧化矽層或具有高k介電常數的絕緣層。在一些實例實施例中，閘極介電層120可藉由使主動區ACT氧化來形成，或可藉由沈積來形成。
掩埋絕緣層125可位於字元線WL上方，且可填充閘極溝渠115的上部部分。掩埋絕緣層125的上部表面可位於與基底101的上部表面實質上相同的水平面上。掩埋絕緣層125可由例如氮化矽的絕緣材料形成。
儲存節點觸點160可連接至主動區ACT的一個區，例如第二雜質區105b。如圖1中所示出，當在平面視圖中觀察時，儲存節點觸點160可位於第一(X)方向上彼此相鄰的位元線結構BLS之間，特定言之，位於位元線結構BLS的相對側上的間隔件結構SS之間。當在平面視圖中觀察時，儲存節點觸點160中的每一者可位於字元線結構WLS之間及位元線結構BLS之間。儲存節點觸點160中的每一者可填充由在第一(X)方向上彼此相鄰的位 元線結構BLS及在第二(Y)方向上彼此相鄰的絕緣圖案158限定的空間。儲存節點觸點160可在第一(X)方向及第二(Y)方向上配置成行及列。
儲存節點觸點160可穿透層間絕緣層128，且可使主動區ACT的第二雜質區105b與電容器結構CAP彼此電連接。儲存節點觸點160可與第二雜質區105b直接接觸。儲存節點觸點160的下部末端可位於低於基底101的上部表面的水平面上，且儲存節點觸點160的下部末端可位於高於位元線接觸圖案DC的下部表面的水平面上。儲存節點觸點160可藉由位元線接觸間隔件DCP與位元線接觸圖案DC絕緣。
儲存節點觸點160可由導電材料形成，所述導電材料例如多晶矽(Si)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)以及鋁(Al)，但本揭露不限於此等實例。在一些實例實施例中，儲存節點觸點160可包含多個層。
金屬半導體層165可位於儲存節點觸點160與下部著陸襯墊LP1之間。金屬半導體層165可覆蓋儲存節點觸點160的上部表面。金屬半導體層165可為例如藉由使儲存節點觸點160的一部分矽化而形成的層。舉例而言，金屬半導體層165可包含矽化鈷(CoSi)、矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)或另一金屬矽化物。在一些實例實施例中，金屬半導體層165為視情況選用的，且可省略。
下部著陸襯墊LP1可位於一對位元線結構BLS之間，且位於儲存節點觸點160上。下部著陸襯墊LP1可覆蓋金屬半導體層165的上部表面。下部著陸襯墊LP1可與間隔件結構SS之間的 間隔件結構SS的側壁接觸。下部著陸襯墊LP1可由於其上所配置的結構而具有不對稱形狀。不對稱形狀可指第一側及第二側(例如，左側及右側)相對於半導體裝置100的一個橫截面中的組件的中心軸不同的形狀。
下部著陸襯墊LP1可包含第一導電層174以及覆蓋第一導電層174的下部表面及側表面的第一障壁層172。第一障壁層172可覆蓋間隔件結構SS的側壁及金屬半導體層165的上部表面。第一導電層174可包含導電材料，例如多晶矽(Si)、鈦(Ti)、鉭(Ta)、鎢(W)、釕(Ru)、銅(Cu)、鉬(Mo)、鉑(Pt)、鎳(Ni)、鈷(Co)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)以及氮化鎢(WN)中的至少一者。第一障壁層172可包含金屬氮化物中的至少一者，例如氮化鈦(TiN)、氮化鉭(TaN)以及氮化鎢(WN)。
上部著陸襯墊LP2可位於下部著陸襯墊LP1上，且可分別將儲存節點觸點160電連接至各別電容器結構CAP。上部著陸襯墊LP2可位於接觸窗孔175中，可穿透封蓋絕緣層180，且可電連接至各別下部著陸襯墊LP1。如圖1中所示出，上部著陸襯墊LP2可以與儲存節點觸點160不同類型的圖案進行配置，使得在平面上具有不同配置的儲存節點觸點160與電容器結構CAP可彼此連接。具體言之，當在平面視圖中觀察時，下部著陸襯墊LP1可以形成正方形的柵格圖案進行配置，且上部著陸襯墊LP2可以形成六邊形形狀或蜂巢形狀的柵格圖案進行配置。上部著陸襯墊LP2的此配置可對應於電容器結構CAP的配置，使得上部著陸襯墊LP2可形成於位元線結構BLS、間隔件結構SS以及下部著陸襯墊LP1上。
上部著陸襯墊LP2可在半導體裝置100的切割表面(例如，沿線I-I'截取的橫截面)中具有不對稱形狀。不對稱形狀可防止在相鄰上部著陸襯墊LP2之間形成橋，且/或可防止頸縮缺陷，其中當形成上部著陸襯墊LP2時，上部著陸襯墊LP2的寬度在上部著陸襯墊LP2的某一區中減小，或上部著陸襯墊LP2分割成上部部分及下部部分。在下文中，將更詳細地描述上部著陸襯墊LP2的不對稱形狀。
如圖1及圖3的放大視圖中所示出，上部著陸襯墊LP2可包含第一區RP1、第二區RP2以及第三區RP3。第一區RP1可在第三(Z)方向上與位元線結構BLS交疊，第二區RP2可在第三(Z)方向上與下部著陸襯墊LP1交疊，且第三區RP3可在第三(Z)方向上與間隔件結構SS交疊。如圖3中所示出，第二區RP2的下部末端L2可位於低於第一區RP1的下部末端L1的水平面上。舉例而言，第一區RP1的下部末端L1可位於距上部著陸襯墊LP2的上部表面第一垂直深度h1處，且第二區RP2的下部末端L2可位於距上部著陸襯墊LP2的上部表面第二垂直深度h2處。在一些實例實施例中，第二垂直深度h2可大於第一垂直深度h1。在一些實例實施例中，第三區RP3的下部表面的一部分可位於第一區RP1的下部末端L1與第二區RP2的下部末端L2之間的水平面上。上部著陸襯墊LP2的第一區RP1的下部末端L1可與位元線封蓋圖案BC接觸。上部著陸襯墊LP2的最下部部分可與下部著陸襯墊LP1接觸。
如圖3中所示出，上部著陸襯墊LP2的第一區RP1及第二區RP2可分別包含第一側壁S1及第二側壁S2，其中第一側壁 S1與第二側壁S2面向彼此。第一側壁S1與第二側壁S2可彼此平行或實質上平行。上部著陸襯墊LP2的下部表面LSP可在上部著陸襯墊LP2的下部部分中將第一側壁S1與第二側壁S2彼此連接。下部表面LSP可包含第一部分P1，其中上部著陸襯墊LP2的垂直深度在朝向下部著陸襯墊LP1的方向上減小。上部著陸襯墊LP2的下部表面LSP的第一部分P1可具有斜面或向下側傾，但本揭露不限於此。根據一些實例實施例，上部著陸襯墊LP2的下部表面LSP的第一部分P1可包含彎曲部分。上部著陸襯墊LP2的下部表面LSP的第一部分P1可與位元線結構BLS的位元線封蓋圖案BC接觸。上部著陸襯墊LP2的下部表面LSP的第一部分P1亦可與間隔件結構SS接觸，且可連接至第一側壁S1。上部著陸襯墊LP2的下部表面LSP的第一部分P1與鄰近於上部著陸襯墊LP2的第一側壁S1的封蓋絕緣層180之間的水平分離距離可在向下方向上增加。
上部著陸襯墊LP2的下部表面LSP可更包含連接至第二側壁S2的第二部分P2。上部著陸襯墊LP2的下部表面LSP的第二部分P2可與下部著陸襯墊LP1接觸，且可向下部著陸襯墊LP1外彎曲或凸出。根據一些實施例，上部著陸襯墊LP2的下部表面LSP的第二部分P2可包含具有斜面的部分及彎曲部分中的至少一者。
上部著陸襯墊LP2可包含第二導電層178以及覆蓋第二導電層178的下部表面及側表面的第二障壁層176。第二障壁層176可與位元線結構BLS、間隔件結構SS、下部著陸襯墊LP1以及封蓋絕緣層180的側壁Sa1及側壁Sa2接觸。第二導電層178 可包含與第一導電層174相同的導電材料。第二障壁層176可包含與第一障壁層172相同的金屬氮化物。根據一些實例實施例，可省略第一障壁層172及第二障壁層176。
封蓋絕緣層180可位於下部著陸襯墊LP1上，以與上部著陸襯墊LP2的側壁接觸。封蓋絕緣層180可經配置以與位元線結構BLS、間隔件結構SS、上部著陸襯墊LP2以及下部著陸襯墊LP1接觸。封蓋絕緣層180可位於上部著陸襯墊LP2之間。封蓋絕緣層180可具有與間隔件結構SS的上部表面接觸的下部末端。封蓋絕緣層180的下部末端可位於低於位元線封蓋圖案BC的上部末端的水平面上。
封蓋絕緣層180可在半導體裝置100的切割表面(例如，沿線I-I'截取的橫截面)中具有不對稱形狀。不對稱形狀可防止在相鄰上部著陸襯墊LP2之間形成橋或防止頸縮缺陷，其中當形成上部著陸襯墊LP2時，寬度在上部著陸襯墊LP2的某一區中減小。
如圖3中所示出，封蓋絕緣層180可具有在上部著陸襯墊LP2之間面向彼此的第一側壁Sa1及第二側壁Sa2。封蓋絕緣層180的第一側壁Sa1可與上部著陸襯墊LP2的第二側壁S2接觸。封蓋絕緣層180的下部表面LSD可在封蓋絕緣層180的下部部分中連接第一側壁Sa1與第二側壁Sa2。封蓋絕緣層180的下部表面LSD可包含第一部分P3，其中封蓋絕緣層180的垂直深度在朝向下部著陸襯墊LP1的方向上減小。封蓋絕緣層180的下部表面LSD的第一部分P3可自封蓋絕緣層180的與上部著陸襯墊LP2的第二側壁S2接觸的第一側壁Sa1向下側傾或傾斜。然而，本揭露不限於此，且封蓋絕緣層180的下部表面LSD的第一部分P3 可包含彎曲部分。封蓋絕緣層180的下部表面LSD的第一部分P3可與下部著陸襯墊LP1接觸，且可連接至封蓋絕緣層180的第一側壁Sa1。封蓋絕緣層180的下部表面LSD的第一部分P3與同封蓋絕緣層180的第一側壁Sa1接觸的上部著陸襯墊LP2之間的水平分離距離可在向下方向上增加。
封蓋絕緣層180的下部表面LSD可更包含連接至第二側壁Sa2的第二部分P4。第二部分P4可為封蓋絕緣層180的下部表面LSD的彎曲表面，且可與位元線封蓋圖案BC及間隔件結構SS接觸。封蓋絕緣層180的下部表面LSD的第二部分P4可向外凸出。根據一些實例實施例，封蓋絕緣層180的下部表面LSD的第二部分P4可包含具有斜面的部分及彎曲部分中的至少一者。
參考圖4，示出圖3的上部著陸襯墊LP2及封蓋絕緣層180的結構以與比較例的彼等結構進行比較。在圖4中，簡要示出半導體裝置的一些組態。上部著陸襯墊LP2可藉由負蝕刻及沈積形成，且封蓋絕緣層180可藉由使用上部著陸襯墊LP2作為蝕刻罩幕的正蝕刻及沈積形成。封蓋絕緣層180可藉由正蝕刻在上部著陸襯墊LP2之間自對準。
在比較例中，碗狀間隔件結構SS_B可藉由減小間隔件結構SS的上部部分的水平厚度的製程形成，且隨後可沈積形成上部著陸襯墊的導電材料層，且對所述導電材料層進行圖案化以將上部著陸襯墊彼此分離。在此情況下，上部著陸襯墊的一部分可形成為在第一(X)方向上具有第一寬度Wn。應固定第一寬度Wn以便以穩定方式形成上部著陸襯墊。然而，當第一寬度Wn增加時，可由於在X方向上相鄰上部著陸襯墊之間的連接而形成橋。 同時，當第一寬度Wn減小時，可發生頸縮缺陷，其中上部著陸襯墊的厚度減小以將上部著陸襯墊分割成上部部分及下部部分，或上部著陸襯墊的寬度局部減小。
根據一些實例實施例，由於上部著陸襯墊LP2可藉由負蝕刻形成為具有比第一寬度Wn大第二寬度Wnm的第三寬度Wt，因而著陸襯墊LP2可在無頸縮缺陷的情況下更穩定地形成，且接觸電阻可顯著減小。由於上部著陸襯墊LP2的下部表面包含與位元線封蓋圖案BC及間隔件結構SS接觸的第一部分P1以及與下部著陸襯墊LP1接觸的第二部分P2，因而可增加與下部著陸襯墊LP1的接觸面積以顯著減小接觸電阻。
另外，即使當第一寬度Wn增加或上部著陸襯墊LP2未對準時，亦可不形成碗狀間隔件結構SS_B，使得間隔件結構SS的寬度可減小。因此，由於間隔件結構SS的寬度可進一步藉由第四寬度Wb固定，因而可達成在X方向上相鄰上部著陸襯墊LP2之間的電分離。
根據一些實例實施例，可使用上部著陸襯墊LP2作為罩幕來執行正蝕刻製程，且隨後可在凹陷區RS中形成封蓋絕緣層180。因此，可進一步達成上部著陸襯墊LP2之間的電分離。
另外，可形成封蓋絕緣層180，使得其下部表面包含第一部分P3，所述第一部分P3具有與相鄰上部著陸襯墊LP2在向下方向上減小的水平分離距離。因此，歸因於在正蝕刻期間上部著陸襯墊LP2的下部部分(例如，第二部分P2)的大小減小，可有效防止發生額外頸縮缺陷。另外，當另一相鄰上部著陸襯墊LP2的導電殘餘物連接至上部著陸襯墊LP2的第二部分P2時，可有效 防止形成額外的橋。
再次參考圖1至圖4，位元線結構BLS可在第二(Y)方向上延伸，且可垂直於字元線WL。位元線結構BLS可包含位元線BL及位元線BL上的位元線封蓋圖案BC。
位元線BL可包含可依序堆疊的第一導電圖案141、第二導電圖案142以及第三導電圖案143。位元線封蓋圖案BC可位於第三導電圖案143上。層間絕緣層128可位於第一導電圖案141與基底101之間，且第一導電圖案141(下文中稱為位元線接觸圖案DC)的一部分可與主動區ACT的第一雜質區105a接觸。位元線BL可經由位元線接觸圖案DC電連接至第一雜質區105a。位元線接觸圖案DC的下部表面可位於低於基底101的上部表面的水平面上，且可位於高於字元線WL的上部表面的水平面上。在一些實例實施例中，位元線接觸圖案DC可形成於基底101中以配置於暴露第一雜質區105a的位元線接觸窗孔135中。
第一導電圖案141可包含半導體材料，諸如多晶矽。第一導電圖案141可與第一雜質區105a直接接觸。第二導電圖案142可包含金屬半導體化合物。金屬半導體化合物可為例如藉由使第一導電圖案141的一部分矽化而形成的層。舉例而言，金屬半導體化合物可包含矽化鈷(CoSi)、矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)或另一金屬矽化物。第三導電圖案143可包含金屬材料，諸如鈦(Ti)、鉭(Ta)、鎢(W)以及鋁(Al)。構成位元線BL的導電圖案的數目、材料類型及/或堆疊次序可根據各種實施例以各種方式改變，且因此，本揭露不限於上述實例。
位元線封蓋圖案BC可包含可依序堆疊於第三導電圖案 143上的第一封蓋圖案146、第二封蓋圖案147以及第三封蓋圖案148。第一封蓋圖案146、第二封蓋圖案147以及第三封蓋圖案148中的每一者可包含絕緣材料，例如氮化矽。第一封蓋圖案146、第二封蓋圖案147以及第三封蓋圖案148可由不同材料形成。當第一封蓋圖案146、第二封蓋圖案147以及第三封蓋圖案148包含相同材料時，可視物理特性的差異而形成其間的邊界。第二封蓋圖案147的厚度可小於第一封蓋圖案146的厚度及第三封蓋圖案148的厚度。構成位元線封蓋圖案BC的封蓋圖案的數目及/或材料類型可根據各種實施例以各種方式改變，且因此，本揭露不限於上述實例。
位元線接觸間隔件DCP可填充其中形成位元線接觸圖案DC的位元線接觸窗孔135的剩餘部分。位元線接觸間隔件DCP可覆蓋延伸至位元線接觸窗孔135中的第一間隔件151的一部分。位元線接觸間隔件DCP可位於位元線接觸圖案DC的相對側壁上。在一些實例實施例中，位元線接觸間隔件DCP可包圍位元線接觸圖案DC的側表面。位元線接觸間隔件DCP可由相對於層間絕緣層128具有蝕刻選擇性的絕緣材料形成。位元線接觸間隔件DCP可包含氧化矽、氮化矽、氮氧化矽或其組合。
間隔件結構SS可位於位元線結構BLS中的每一者的相對側壁上以在一個方向(例如，第二(Y)方向)上延伸。間隔件結構SS可位於位元線結構BLS與儲存節點觸點160之間。間隔件結構SS可沿位元線BL的側壁及位元線封蓋圖案BC的側壁延伸。在一個位元線結構BLS的相對側上的一對間隔件結構SS可相對於位元線結構BLS不對稱。
間隔件結構SS可包含第一間隔件151、第二間隔件152以及空氣間隔件156。
第一間隔件151可位於位元線結構BLS的側壁上。第二間隔件152可位於第一間隔件151與儲存節點觸點160之間。空氣間隔件156可限定於第一間隔件151與第二間隔件152之間。空氣間隔件156的上部末端可由空氣間隔件156上的封蓋絕緣層180限定，或可由上部著陸襯墊LP2限定。在一些實例實施例中，封蓋絕緣層180的一部分可在第一間隔件151與第二間隔件152之間延伸以限定空氣間隔件156的上部末端。
絕緣圖案158可在待配置於層間絕緣層128上的位元線結構BLS之間在一個方向(例如，第二(Y)方向)上彼此間隔開。當在平面視圖中觀察時，絕緣圖案158可與字元線結構WLS交疊。絕緣圖案158可由相對於層間絕緣層128具有蝕刻選擇性的絕緣材料形成。舉例而言，絕緣圖案158可包含氮化矽。
電容器結構CAP可位於絕緣圖案158上，以與上部著陸襯墊LP2接觸。電容器結構CAP可包含下部電極192、電容器介電層194以及上部電極196。下部電極192及上部電極196可包含摻雜半導體、金屬氮化物、金屬以及金屬氧化物中的至少一者。下部電極192及上部電極196可包含例如多晶矽、氮化鈦(TiN)、鎢(W)、鈦(Ti)、釕(Ru)以及氮化鎢(WN)中的至少一者。電容器介電層194可包含高k介電材料中的至少一種，所述高k介電材料諸如氧化鋯(ZrO2)、氧化鋁(Al2O3)以及氧化鉿(Hf2O3)。在圖2A及圖2B中，將電容器結構CAP示出為具有圓柱形形狀，但本揭露不限於此。在一些實例實施例中，電容器結構CAP可具 有柱形狀。
圖5A至圖5C為根據一些實例實施例的半導體裝置的部分放大橫截面視圖。圖5A至圖5C示出各自對應於包含圖2A的著陸襯墊結構的區「A」的區。
參考圖5A，半導體裝置100A的上部著陸襯墊LP2a可具有對稱形狀，且可具有下部部分，所述下部部分具有朝向基底101向下的尖銳或尖角形狀。上部著陸襯墊LP2a的下部表面LSP可包含具有如圖1至圖4的實例實施例中的斜面的第一部分P1a，且可包含連接至第一部分P1a及第二側壁S2且具有斜面的第二部分P2a。上部著陸襯墊LP2a的下部表面LSP的第二部分P2a可與下部著陸襯墊LP1接觸。上部著陸襯墊LP2a可在第一部分P1a與第二部分P2a彼此相交的點處具有最下部末端。最下部末端可與例如下部著陸襯墊LP1接觸。根據上部著陸襯墊LP2a的對準程度及/或蝕刻製程的條件，上部著陸襯墊LP2a的最下部末端的位置及形狀不限於圖式中所示出的彼等，且可以各種方式且根據各種實施例改變。舉例而言，上部著陸襯墊LP2a的下部表面LSP可為朝向基底101向下凸出的彎曲表面。對圖1至圖4中的實例實施例的描述可同樣應用於上部著陸襯墊LP2a的第一區RP1及第二區RP2的下部末端L1及下部末端L2。在半導體裝置100中，封蓋絕緣層180可與圖3的實例實施例中的封蓋絕緣層180相同。上部著陸襯墊LP2a可更穩定地形成，且上部著陸襯墊LP2a之間的電分離可藉由上部著陸襯墊LP2a的第一部分P1a及第二部分P2a以及封蓋絕緣層180的第一部分P3及第二部分P4來達成。
參考圖5B，半導體裝置100B的封蓋絕緣層180a可在上 部著陸襯墊LP2之間具有對稱形狀，且具有下部部分，所述下部部分具有朝向基底101向下的銳利或尖角形狀。封蓋絕緣層180a的下部表面LSD可包含各自具有斜面的第一部分P3a及第二部分P4a。第一部分P3a可連接至第一側壁Sa1，且第二部分P4a可連接至第二側壁Sa2。封蓋絕緣層180a可在第一部分P3a與第二部分P4a彼此相交的點處具有最下部末端。最下部末端可與例如間隔件結構SS接觸。根據上部著陸襯墊LP2的對準程度及/或蝕刻製程的條件，最下部末端的位置及形狀不限於圖式中所示出的彼等，且可以各種方式且根據各種實施例改變。在半導體裝置100中，上部著陸襯墊LP2可與圖3的實例實施例中的上部著陸襯墊LP2相同。上部著陸襯墊LP2可更穩定地形成，且上部著陸襯墊LP2之間的電分離可藉由上部著陸襯墊LP2的第一部分P1及第二部分P2以及封蓋絕緣層180a的第一部分P3a及第二部分P4a來達成。
參考圖5C，半導體裝置100C的上部著陸襯墊LP2a可具有對稱形狀，且可具有如圖5A的實例實施例中向下指向的下部部分，且封蓋絕緣層180a可在上部著陸襯墊LP2a之間具有對稱形狀，且可具有如圖5B的實例實施例中具有向下的尖銳形狀的下部部分。
圖6A至圖6C為根據一些實例實施例的半導體裝置的部分放大橫截面視圖。圖6A至圖6C示出各自對應於包含圖2A的著陸襯墊結構的區「A」的區。
參考圖6A，半導體裝置100D的上部著陸襯墊LP2b的下部表面LSP的第一部分P1b可包含彎曲部分。上部著陸襯墊LP2b 的下部表面LSP的第一部分P1b的彎曲部分可朝向位元線封蓋圖案BC向上部著陸襯墊LP2b外凸出。因此，由於可形成具有較大寬度的上部著陸襯墊LP2b，因而可有效防止上述頸縮缺陷。
參考圖6B，半導體裝置100E的封蓋絕緣層180b的下部表面LSD的第一部分P3b可包含彎曲部分。封蓋絕緣層180b的下部表面LSD的第一部分P3b的彎曲部分可朝向下部著陸襯墊LP1向封蓋絕緣層180b外凸出。封蓋絕緣層180b的此形狀可視上部著陸襯墊LP2的對準程度及/或蝕刻製程的條件而定。
參考圖6C，半導體裝置100F的上部著陸襯墊LP2b的下部表面LSP的第一部分P1b可包含如圖6A的實例實施例中的彎曲部分，且封蓋絕緣層180b的下部表面LSD的第一部分P3b可包含如圖6B的實例實施例中的彎曲部分。
圖7A至圖13C為示出根據一些實例實施例的製造半導體裝置的方法的示意性平面視圖及示意性橫截面視圖。
參考圖7A至圖7C，可形成裝置隔離層110以將主動區ACT限定於基底101中，字元線結構WLS可形成於基底101中，且位元線結構BLS可形成於基底101上，且間隔件結構SS可形成於位元線結構BLS的相對側壁上。
根據淺溝渠隔離(STI)製程，可非等向性地蝕刻基底101以形成溝渠。絕緣材料可沈積於溝渠中，且隨後可執行平坦化製程以形成裝置隔離層110。在形成裝置隔離層110之前，可將雜質植入至基底110中以形成雜質區105a及雜質區105b。根據一些實施例，雜質區105a及雜質區105b可在形成裝置隔離層110之後形成，或可在另一製程中形成。
可非等向性地蝕刻基底101以形成其中配置有字元線WL的閘極溝渠115。閘極溝渠115可在第一方向(例如，X方向)上延伸，且可與主動區ACT及裝置隔離層110相交。在閘極溝渠115中，可依序形成閘極介電層120、字元線WL以及掩埋絕緣層125。閘極介電層120可形成為在閘極溝渠115的內壁及底部表面上具有實質上均勻的厚度。閘極介電層120可藉由主動區ACT的氧化製程或介電材料的沈積製程來形成。字元線WL可藉由將導電材料沈積於閘極溝渠115中，且使所沈積的導電材料自上方凹陷至預定深度而形成。掩埋絕緣層125可藉由沈積絕緣材料以填充閘極溝渠115的剩餘部分，且隨後執行平坦化製程來形成。因此，可形成字元線結構WLS。
位元線結構BLS可形成於基底101上。在形成位元線結構BLS之前，層間絕緣層128可形成於基底101上。層間絕緣層128可包含例如氮化矽(SiN)、碳氧化矽(SiOC)、氧化矽(SiO)、碳氮化矽(SiCN)、氮氧化矽(SiON)以及碳氮氧化矽(SiOCN)中的至少一者。位元線結構BLS可藉由在基底101上依序堆疊及圖案化構成位元線BL及位元線封蓋圖案BC的層而形成。可圖案化基底101及層間絕緣層128，使得形成位元線接觸窗孔135以分別暴露第一雜質區，且隨後構成位元線BL的第一導電圖案141的一部分可局部形成於位元線接觸窗孔135中以構成位元線接觸圖案DC。
間隔件結構SS可形成於位元線結構BLS的相對側壁上。間隔件結構SS可藉由依序形成層，構成間隔件以及非等向性地蝕刻間隔件來形成。間隔件結構SS可藉由在位元線BL的相對 側壁上形成第一間隔件151、犧牲間隔件155以及第二犧牲間隔件152來形成。第一間隔件151的一部分可向位元線接觸窗孔135內延伸。當形成且非等向性地蝕刻間隔件時，間隔件中的一些保留於位元線接觸窗孔135中以形成位元線接觸間隔件DCP。犧牲間隔件155可由相對於第一間隔件151具有蝕刻選擇性的絕緣材料形成。舉例而言，犧牲間隔件155可由氧化矽形成。第二間隔件152可由相對於犧牲間隔件155、第一間隔件151以及層間絕緣層128具有蝕刻選擇性的絕緣材料形成。舉例而言，第二間隔件152可由氮化矽或氮氧化矽形成。
在本操作中，構成電路元件的主動區及電路閘極電極可形成於配置在半導體裝置的記憶胞區周圍的核心區中，且閘極間隔件可形成於電路閘極電極的相對側壁上。
參考圖8A至圖8C，絕緣圖案158可形成於位元線結構BLS之間的層間絕緣層128上，儲存節點觸點160可形成為經由層間絕緣層128與第一雜質區105a接觸，且金屬半導體層165及下部著陸襯墊LP1可形成於儲存節點觸點160上。
犧牲圖案及絕緣圖案158可形成於位元線結構BLS之間以在第二方向(例如，Y方向)上交替配置，且可相對於待移除的絕緣圖案158選擇性地蝕刻犧牲圖案。可在犧牲圖案下方移除基底101的層間絕緣層128及主動區ACT的部分，使得形成接觸開口168以分別暴露第二雜質區105b。當形成接觸開口168時，可蝕刻裝置隔離層110的一部分，且可暴露位元線接觸間隔件DCP的一部分。犧牲圖案可經配置以在平面中在第二(Y)方向上彼此間隔開，且可位於字元線結構WLS之間。
可形成儲存節點觸點160以填充接觸開口168的下部部分。儲存節點觸點160可藉由將與第二雜質區105b接觸的導電材料沈積於接觸開口168中而形成。導電材料可包含例如摻雜半導體材料、金屬以及金屬氮化物中的至少一者。在一些實例實施例中，導電材料可包含多晶矽。
金屬半導體層165可形成於儲存節點觸點160上。金屬半導體層165可藉由使儲存節點觸點160的上部表面與金屬材料反應而形成。
下部著陸襯墊LP1可形成為電連接至儲存節點觸點160，同時分別填充接觸開口168的上部部分。第一障壁層172可形成為覆蓋及貼合接觸開口168的側壁及金屬半導體層165的上部表面，且第一導電層174可形成於第一障壁層172上以形成下部著陸襯墊LP1。第一障壁層172及第一導電層174可形成於比位元線結構BLS的上部表面高的水平面上，且隨後可藉由平坦化製程或回蝕製程移除第一障壁層172及第一導電層174的部分以暴露位元線結構BLS的上部表面。
參考圖9A至圖9C，模塑犧牲層ML可形成於位元線結構BLS上，且上部著陸襯墊LP2可形成為經由模塑犧牲層ML連接至下部著陸襯墊LP1。
模塑犧牲層ML可形成為覆蓋位元線結構BLS、絕緣圖案158以及位元線結構BLS上的下部著陸襯墊LP1。在形成模塑犧牲層ML之前，可藉由使用額外罩幕層覆蓋配置於半導體裝置的記憶胞區周圍的核心區，且僅暴露記憶胞區來執行後續製程。
如圖9A中所示出，接觸窗孔175可形成為穿透模塑犧牲 層ML且配置成柵格圖案，從而形成六邊形形狀或蜂巢形狀，使得接觸窗孔175可形成為分別暴露下部著陸襯墊LP1。接觸窗孔175可以使得接觸窗孔175中的每一者的中心自下部著陸襯墊LP1的中心偏移的方式形成。位元線結構BLS的一部分及間隔件結構SS的一部分亦可經由接觸窗孔175暴露。模塑犧牲層ML可由相對於氮化物及金屬材料具有蝕刻選擇性的材料形成。模塑犧牲層ML可由例如氧化矽形成，且可藉由執行化學氣相沈積(chemical vapor deposition；CVD)製程形成。
接觸窗孔175的底部表面可具有斜面。舉例而言，接觸窗孔175的底部表面可具有自與位元線結構BLS的位元線封蓋圖案BC接觸的一部分朝向與下部著陸襯墊LP1接觸的一部分向下的傾斜斜面。接觸窗孔175的底部表面可包含具有斜面的部分及彎曲部分中的至少一者。在本操作中，可視接觸窗孔175的底部表面的形狀而提供圖1至圖6C的各種實例實施例。接觸窗孔175的底部表面的與下部著陸襯墊LP1接觸的下部末端可配置於低於接觸窗孔175的底部表面的與位元線封蓋圖案BC接觸的下部末端的水平面上。
在接觸窗孔175中，第二障壁層176可形成為覆蓋及貼合接觸窗孔175的側壁及底部表面，且第二導電層178可形成於第二障壁層上以形成上部著陸襯墊LP2。第二障壁層176及第二導電層178可形成於高於模塑犧牲層ML的上部表面的水平面上，且隨後可藉由平坦化製程移除第二障壁層176及第二導電層178的部分以暴露模塑犧牲層ML的上部表面。
參考圖10A至圖10C，可自上方移除上部著陸襯墊LP2 的一部分，且罩幕圖案185可形成於移除上部著陸襯墊LP2的區上。
可使用回蝕製程將上部著陸襯墊LP2的一部分自上部著陸襯墊LP2的上部部分移除至預定深度。罩幕圖案185可藉由將相對於氮化物及金屬材料具有蝕刻選擇性的材料沈積於移除上部著陸襯墊LP2的區上而形成。罩幕圖案185可由諸如多晶矽的半導體材料或諸如氧化矽、氮化矽以及氮氧化矽的絕緣材料形成。
參考圖11A至圖11B，可移除模塑犧牲層ML。
可相對於罩幕圖案185、上部著陸襯墊LP2、下部著陸襯墊LP1、絕緣圖案158、位元線封蓋圖案BC以及間隔件結構SS選擇性地移除模塑犧牲層ML。可藉由執行例如濕式蝕刻製程來移除模塑犧牲層ML。
參考圖12A至圖12C，可使用上部著陸襯墊LP2及罩幕圖案185作為蝕刻罩幕來執行蝕刻製程。
可在不存在或未配置上部著陸襯墊LP2的區中執行蝕刻製程，以移除下部著陸襯墊LP1、位元線封蓋圖案BC、間隔件結構SS以及絕緣圖案158中的每一者的一部分。使用上部著陸襯墊LP2及罩幕圖案185作為蝕刻罩幕的蝕刻製程可為正蝕刻製程。因此，對應於形成有封蓋絕緣層180的位置的凹陷區RS可形成於上部著陸襯墊LP2之間。凹陷區RS可具有與下部著陸襯墊LP1接觸的第一下部末端及與上部著陸襯墊LP2之間的間隔件結構SS接觸的第二下部末端，且第二下部末端可配置於低於第一下部末端的水平面上。另外，凹陷區RS中的每一者的底部表面可具有斜面。舉例而言，凹陷區RS中的每一者的底部表面可具有自與上部 著陸襯墊LP2之間的下部著陸襯墊LP1接觸的一部分朝向與間隔件結構SS接觸的一部分向下的傾斜斜面。凹陷區RS中的每一者的底部表面可包含具有斜面的部分及彎曲部分中的至少一者。在本操作中，可視凹陷區RS中的每一者的底部表面的形狀而提供圖1至圖6C的各種實例實施例。凹陷區RS可在上部著陸襯墊LP2之間自對準。在本操作中，可減小罩幕圖案185的厚度，或可完全移除罩幕圖案185。
在本操作中，犧牲間隔件155可藉由凹陷區RS暴露。在移除犧牲間隔件155之後，可使用封蓋絕緣層封蓋第一間隔件151與第二間隔件152的上部末端之間的空間以形成空氣間隔件156。
參考圖13A至圖13C，預備封蓋絕緣層180P可形成於位元線結構BLS上以填充上部著陸襯墊LP2之間的空間。
預備封蓋絕緣層180P可在上部著陸襯墊LP2之間延伸，且可形成為覆蓋凹陷區RS中的每一者的底部表面。另外，預備封蓋絕緣層180P可形成為具有與上部著陸襯墊LP2之間的凹陷區RS中的每一者的底部表面對應的底部表面。
一起參考圖1至圖3，可藉由執行平坦化製程及/或回蝕製程來移除預備封蓋絕緣層180P的一部分，以形成封蓋絕緣層180且移除罩幕圖案185。隨後，電容器結構CAP可形成於上部著陸襯墊LP2上。因此，可製造圖1至圖3的半導體裝置100。
圖14為根據一些實例實施例的半導體裝置的示意性佈局圖。圖15為根據一些實例實施例的半導體裝置的示意性橫截面視圖。圖15示出分別沿圖14的線V-V'及線VI-VI'截取的橫截面。
參考圖14及圖15，半導體裝置200可包含基底201、多 個第一導電線220、通道層230、閘極電極240、閘極絕緣層250以及電容器結構280。半導體裝置200可為包含垂直通道電晶體(vertical channel transistor；VCT)的記憶體裝置。垂直通道電晶體可指通道層230的通道長度在垂直方向上自基底201增加的結構。
下部絕緣層212可配置於基底201上，且多個第一導電線220可在第一方向(例如，X方向)上彼此間隔開，且可在下部絕緣層212上在第二方向(例如，Y方向)上延伸。多個第一絕緣圖案222可配置於下部絕緣層212上以填充多個第一導電線220之間的空間。多個第一絕緣圖案222可在第二(Y)方向上延伸，且多個第一絕緣圖案222的上部表面可配置於與多個第一導電線220的上部表面相同的水平面上。多個第一導電線220可充當半導體裝置200的位元線。
在一些實例實施例中，多個第一導電線220可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，多個第一導電線220可由摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合形成，但本揭露不限於此。多個第一導電線220可具有包含上述材料的單層結構或多層結構。在一些實例實施例中，多個第一導電線220可包含二維(two-dimensional；2D)半導體材料。舉例而言，2D半導體材料可為石墨烯、碳奈米管或其組合。
通道層230可在X方向及Y方向上彼此間隔開以在多個 第一導電線220上配置成矩陣。通道層230可具有在X方向上的第一寬度及在Z方向上的第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約二至十倍，但本揭露不限於此。通道層230的底部部分可充當第一源極/汲極區(未示出)，通道層230的上部部分可充當第二源極/汲極區(未示出)，且第一源極/汲極區與第二源極/汲極區之間的通道層230的一部分可充當通道區(未示出)。
在一些實例實施例中，通道層230可包含氧化物半導體。舉例而言，氧化物半導體可包含InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzOa、AlxZnySnzO、YbxGayZnzO、InxGayO或其組合。通道層230可具有包含氧化物半導體的單層結構或多層結構。在一些實例中，通道層230可具有比矽更大的帶隙能量。舉例而言，通道層230可具有約1.5電子伏至5.6電子伏的帶隙能量。舉例而言，當通道層230具有約2.0電子伏至4.0電子伏的帶隙能量時，通道層230可具有最佳通道效能。舉例而言，通道層230可為多晶或非晶形的，但本揭露不限於此。在一些實例實施例中，通道層230可包含二維(2D)半導體材料。舉例而言，2D半導體材料可包含石墨烯、碳奈米管或其組合。
閘極電極240可在通道層230的相對側壁上在第一(X)方向上延伸。閘極電極240可包含面向通道層230的第一側壁的第一子閘極電極240P1，及面向與通道層230的第一側壁相對的第二側壁的第二子閘極電極240P2。當單個通道層230配置於第一子閘極電極240P1與第二子閘極電極240P2之間時，半導體裝置200 可具有雙閘極電晶體結構。然而，本揭露不限於此，且第二子閘極電極240P2為視情況選用的且可省略，且可僅形成面向通道層230的第一側壁的第一子閘極電極240P1以實現單閘極電晶體結構。
閘極電極240可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極240可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但本揭露不限於此。
閘極絕緣層250可包圍通道層230的側壁，且可插入於通道層230與閘極電極240之間。舉例而言，如圖14中所示出，通道層230的整個側壁可由閘極絕緣層250包圍，且閘極電極240的側壁的一部分可與閘極絕緣層250接觸。在其他實例實施例中，閘極絕緣層250可在閘極電極240延伸的方向(例如，第一(X)方向)上延伸，且在通道層230的側壁當中，僅面向閘極電極240的兩個側壁可與閘極絕緣層250接觸。
在一些實例實施例中，閘極絕緣層250可包含氧化矽層、氮氧化矽層、具有比氧化矽層更高的介電常數的高k介電層或其組合。高k介電層可包含金屬氧化物或金屬氮氧化物。能夠用作閘極絕緣層250的高k介電層可包含例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其組合，但本揭露不限於此。
多個第二絕緣圖案232可在多個第一絕緣圖案222上在 第二(Y)方向上延伸，且通道層230可配置於多個第二絕緣圖案232當中的兩個相鄰第二絕緣圖案232之間。另外，第一掩埋層234及第二掩埋層236可配置於兩個相鄰通道層230之間、兩個相鄰第二絕緣圖案232之間的空間中。第一掩埋層234可位於兩個相鄰通道層230之間的空間的底部部分中，且第二掩埋層236可形成為填充第一掩埋層234上的兩個相鄰通道層230之間的空間的剩餘部分。第二掩埋層236的上部表面可位於與通道層230的上部表面相同的水平面上，且第二掩埋層236可覆蓋閘極電極240的上部表面。可替代地，多個第二絕緣圖案232可形成為與多個第一絕緣圖案222相連的材料層，或第二掩埋層236可形成為與第一掩埋層234相連的材料層。
電容器觸點260可安置於通道層230上。電容器觸點260可安置為與通道層230垂直交疊。電容器觸點260可在第一(X)方向及第二(Y)方向上彼此間隔開以配置成矩陣。電容器觸點260可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但本揭露不限於此。上部絕緣層262可包圍多個第二絕緣圖案232及第二掩埋層236上的電容器觸點260的側壁。
蝕刻終止層270可位於上部絕緣層262上，且電容器結構280可安置於蝕刻終止層270上。電容器結構280可包含下部電極282、電容器介電層284以及上部電極286。
下部電極282可穿透蝕刻終止層270以電連接至電容器觸點260的上部表面。下部電極282可以在第三(Z)方向上延伸 的柱的形式形成，所述第三(Z)方向可為垂直方向，但本揭露不限於此。在一些實例實施例中，下部電極282可經配置以與電容器觸點260垂直交疊，且可在第一(X)方向及第二(Y)方向上彼此間隔開以配置成矩陣形式。可替代地，著陸襯墊結構(參見圖2A的LP)可進一步設置於電容器觸點260與下部電極282之間，使得下部電極282可以形成六邊形形狀或蜂巢形狀的柵格圖案進行配置。在此情況下，藉由上文參考圖4及圖9A至圖13所描述的方法，可使用負蝕刻製程形成上部著陸襯墊(參見圖4的LP2)，且可藉由使用上部著陸襯墊(或圖12B的罩幕圖案185)罩幕執行正蝕刻製程來形成封蓋絕緣層(參見圖4的180)。
如上文所描述，可最佳化著陸襯墊結構的置放及形狀以提供具有改良電子特性及可靠性的半導體裝置。
雖然上文已展示及描述一些實例實施例，但所屬領域中具有通常知識者將顯而易見，可在不脫離如所附申請專利範圍所限定的本發明概念的範疇的情況下作出修改及變化。
100:半導體裝置
141:第一導電圖案
142:第二導電圖案
143:第三導電圖案
146:第一封蓋圖案
147:第二封蓋圖案
148:第三封蓋圖案
151:第一間隔件
152:第二間隔件
156:空氣間隔件
160:儲存節點觸點
165:金屬半導體層
172:第一障壁層
174:第一導電層
175:接觸窗孔
176:第二障壁層
178:第二導電層
180:封蓋絕緣層
A:區
BC:位元線封蓋圖案
BL:位元線
BLS:位元線結構
h1:第一垂直深度
h2:第二垂直深度
L1、L2:下部末端
LP1:下部著陸襯墊
LP2:上部著陸襯墊
LSD、LSP:下部表面
P1、P3:第一部分
P2、P4:第二部分
RP1:第一區
RP2:第二區
RP3:第三區
S1:第一側壁
S2:第二側壁
Sa1、Sa2:側壁
SS:間隔件結構

Claims (19)

  1. 一種半導體裝置，包括：基底，包含第一主動區及第二主動區；位元線結構，在所述基底上在一個方向上延伸且電連接至所述第一主動區；儲存節點觸點，位於所述位元線結構的側壁上且電連接至所述第二主動區；間隔件結構，位於所述位元線結構與所述儲存節點觸點之間；下部著陸襯墊，位於所述儲存節點觸點上且與所述間隔件結構的側壁接觸；上部著陸襯墊，位於所述位元線結構、所述間隔件結構以及所述下部著陸襯墊上以電連接至所述下部著陸襯墊；封蓋絕緣層，位於所述下部著陸襯墊上且與所述上部著陸襯墊的側壁接觸；以及電容器結構，位於所述封蓋絕緣層上且電連接至所述上部著陸襯墊，其中所述上部著陸襯墊包含在垂直方向上與所述位元線結構交疊的第一區及在所述垂直方向上與所述下部著陸襯墊交疊的第二區，且其中所述第二區的下部末端比所述第一區的下部末端更接近所述基底，其中所述上部著陸襯墊具有彼此相對的第一側壁及第二側壁，且其中所述封蓋絕緣層的下部表面連接至所述封蓋絕緣層的與所述上部著陸襯墊的所述第二側壁接觸的側壁，且包含在向下 方向上與所述上部著陸襯墊的水平分離距離增加的第一部分。
  2. 如請求項1所述的半導體裝置，其中所述上部著陸襯墊具有彼此相對的第一側壁及第二側壁，其中所述第一區及所述第二區分別包含所述第一側壁及所述第二側壁，且其中在所述上部著陸襯墊的下部部分中將所述第一側壁與所述第二側壁彼此連接的所述上部著陸襯墊的下部表面包含第一部分，在所述第一部分中，所述上部著陸襯墊的垂直深度在朝向所述下部著陸襯墊的方向上增加。
  3. 如請求項2所述的半導體裝置，其中所述上部著陸襯墊的所述下部表面的所述第一部分包含至少一個傾斜部分及/或彎曲部分，其中所述第一部分與所述位元線結構接觸，且其中所述第一部分連接至所述第一側壁。
  4. 如請求項2所述的半導體裝置，其中所述上部著陸襯墊的所述下部表面更包含與所述下部著陸襯墊接觸的第二部分。
  5. 如請求項4所述的半導體裝置，其中所述上部著陸襯墊的所述下部表面的所述第二部分包含至少一個傾斜部分及/或彎曲部分，且其中所述第二部分連接至所述第二側壁。
  6. 如請求項1所述的半導體裝置，其中所述下部著陸襯墊及所述上部著陸襯墊中的每一者包含以下中的至少一者：多晶矽(Si)、鈦(Ti)、鉭(Ta)、鎢(W)、釕(Ru)、銅(Cu)、鉬(Mo)、鉑(Pt)、鎳(Ni)、鈷(Co)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)以及氮化鎢(WN)。
  7. 如請求項1所述的半導體裝置，其中所述封蓋絕緣層的所述下部表面的所述第一部分與所述下部著陸襯墊接觸。
  8. 一種半導體裝置，包括：基底，包含主動區；第一位元線結構及第二位元線結構，在所述基底上並排延伸；儲存節點觸點，電連接至所述第一位元線結構與所述第二位元線結構之間的所述主動區；下部著陸襯墊，位於所述第一位元線結構與所述第二位元線結構之間且位於所述儲存節點觸點上；上部著陸襯墊，與所述第一位元線結構接觸且電連接至所述下部著陸襯墊；以及封蓋絕緣層，與所述第二位元線結構、所述上部著陸襯墊以及所述下部著陸襯墊接觸，其中所述上部著陸襯墊的與所述第一位元線結構接觸的下部表面包含在朝向所述基底的方向上與相鄰封蓋絕緣層的水平分離距離增加的部分，且其中所述封蓋絕緣層的與所述下部著陸襯墊接觸的下部表面包含在朝向所述基底的所述方向上與相鄰上部著陸襯墊的水平分離距離增加的部分。
  9. 如請求項8所述的半導體裝置，其中所述上部著陸襯墊的最下部部分與所述下部著陸襯墊接觸。
  10. 如請求項8所述的半導體裝置，其中所述上部著陸襯墊的所述下部表面的所述部分包含具有斜面的部分及彎曲部分中的至少一者。
  11. 如請求項10所述的半導體裝置，其中所述上部著陸襯墊的所述下部表面的所述部分與所述第一位元線結構接觸。
  12. 如請求項8所述的半導體裝置，其中所述封蓋絕緣層的所述下部表面的所述部分包含至少一個傾斜部分及/或彎曲部分。
  13. 如請求項12所述的半導體裝置，其中所述封蓋絕緣層的所述下部表面的所述部分與所述下部著陸襯墊接觸。
  14. 如請求項8所述的半導體裝置，其中所述上部著陸襯墊的下部部分在朝向所述基底的所述方向上具有尖角形狀。
  15. 如請求項8所述的半導體裝置，其中所述封蓋絕緣層的下部部分在朝向所述基底的所述方向上具有尖角形狀。
  16. 一種半導體裝置，包括：基底，包含至少兩個第一主動區及至少兩個第二主動區；至少兩個位元線，彼此間隔開且在所述基底上並排延伸，且分別電連接至所述至少兩個第一主動區；至少兩個位元線封蓋圖案，分別位於所述至少兩個位元線上；間隔件結構，位於所述位元線的側壁及所述位元線封蓋圖案的側壁上；至少兩個儲存節點觸點，位於所述間隔件結構之間且分別電連接至所述至少兩個第二主動區；下部著陸襯墊，分別位於所述至少兩個儲存節點觸點上；上部著陸襯墊，分別電連接至所述下部著陸襯墊；以及封蓋絕緣層，位於所述上部著陸襯墊之間且具有與所述間隔件結構的上部表面接觸的下部末端， 其中所述上部著陸襯墊中的至少一些包含：第一區，與所述位元線封蓋圖案接觸且在距所述上部著陸襯墊的上部表面第一垂直深度處具有下部末端；及第二區，與所述下部著陸襯墊接觸且在距所述上部著陸襯墊的所述上部表面第二垂直深度處具有下部末端，所述第二垂直深度大於所述第一垂直深度，其中與所述下部著陸襯墊接觸的所述封蓋絕緣層的下部表面的一部分包含至少一個傾斜部分及/或彎曲部分。
  17. 如請求項16所述的半導體裝置，其中與所述位元線封蓋圖案接觸的所述上部著陸襯墊的下部表面的一部分包含至少一個傾斜部分及/或彎曲部分。
  18. 如請求項17所述的半導體裝置，其中所述上部著陸襯墊的所述下部表面的所述部分具有斜面，使得所述上部著陸襯墊的垂直深度在朝向所述下部著陸襯墊的方向上增加，且其中所述封蓋絕緣層的所述下部表面的所述部分具有自所述封蓋絕緣層的與所述上部著陸襯墊的側壁接觸的側壁朝向所述基底的斜面。
  19. 如請求項16所述的半導體裝置，其中所述封蓋絕緣層的所述下部末端比所述位元線封蓋圖案的上部末端更接近所述基底。
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