KR20230165567A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 제1 기판의 상기 주변 회로 영역 상에 제공되는 절연층; 상기 절연층 상에 제공되어 제1 방향으로 연장되는 비트 라인; 상기 절연층 상에 제공되고 상기 비트 라인의 측벽을 덮는 분리 패턴; 상기 비트 라인 상에 배치되는 제1 주변 활성 영역 및 제2 주변 활성 영역, 상기 제1 및 제2 주변 활성 영역들은 소자 분리막에 의해 이격되고; 상기 제1 및 제2 주변 활성 영역들의 상에 각각 제공되는 제1 및 제2 주변 게이트 전극들; 및 상기 비트 라인에 접속되는 컨택 패턴을 포함하되, 상기 제1 및 제2 주변 활성 영역들 중 적어도 하나는 상기 비트 라인과 연결되며, 상기 제1 및 제2 주변 활성 영역들 각각은 상기 소자 분리막, 상기 분리 패턴 및 상기 절연층에 의해 상기 기판과 연결되지 않고, 아일랜드 형태를 가질 수 있다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 활성 영역들이 기판(substrate-Si)으로부터 플로팅된 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 메모리 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
반도체 장치 및 반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 개선된 반도체 메모리 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 개념에 따른 반도체 메모리 소자는, 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 제1 기판의 상기 주변 회로 영역 상에 제공되는 절연층; 상기 절연층 상에 제공되어 제1 방향으로 연장되는 비트 라인; 상기 절연층 상에 제공되고 상기 비트 라인의 측벽을 덮는 분리 패턴; 상기 비트 라인 상에 배치되는 제1 주변 활성 영역 및 제2 주변 활성 영역, 상기 제1 및 제2 주변 활성 영역들은 소자 분리막에 의해 이격되고; 상기 제1 및 제2 주변 활성 영역들의 상에 각각 제공되는 제1 및 제2 주변 게이트 전극들; 및 상기 비트 라인에 접속되는 컨택 패턴을 포함하되, 상기 제1 및 제2 주변 활성 영역들 중 적어도 하나는 상기 비트 라인과 연결되며, 상기 제1 및 제2 주변 활성 영역들 각각은 상기 소자 분리막, 상기 분리 패턴 및 상기 절연층에 의해 상기 기판과 연결되지 않고, 아일랜드 형태를 가질 수 있다.
본 발명의 다른 개념에 따른 반도체 메모리 소자는, 기판 및 상기 기판 상에 제공되는 절연층; 상기 절연층 상의 제1 주변 활성 영역 및 제2 주변 활성 영역, 상기 제1 및 제2 주변 활성 영역들 각각은 수직 방향으로 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 및 제2 주변 활성 영역들의 사이에 개재되어 이들을 서로 분리시키는 소자 분리막; 상기 제1 및 제2 주변 활성 영역들의 상기 제1 면들 중 적어도 하나는 비트 라인과 연결되고; 상기 제1 및 제2 주변 활성 영역들의 상기 제2 면들 상에 각각 제공되는 제1 및 제2 게이트 절연막들; 상기 제1 및 제2 게이트 절연막들 상에 각각 배치되는 제1 및 제2 주변 게이트 전극들; 및 상기 비트 라인에 접속되는 컨택 패턴을 포함하되, 상기 제1 및 제2 주변 활성 영역들 각각은 상기 절연층에 의해 상기 기판으로부터 플로팅될 수 있다.
본 발명의 또 다른 개념에 따른 반도체 메모리 소자의 제조 방법은, 반도체 기판, 매립 절연막, 및 활성층을 포함하는 제1 기판을 준비하는 것; 상기 활성층을 패터닝하여 상기 매립 절연막 상에 제1 주변 활성 영역 및 제2 주변 활성 영역을 형성하는 것, 상기 제1 및 제2 주변 활성 영역들 각각은 제1 면 및 상기 제1 면에 수직 방향으로 대향하고 상기 매립 절연막을 마주보는 제2 면을 갖고; 상기 매립 절연막 상에 상기 제1 및 제2 주변 활성 영역들을 서로 분리하는 소자 분리막을 형성하는 것; 상기 제1 및 제2 주변 활성 영역들 중 적어도 하나의 상기 제1 면 상에 제1 방향으로 연장되는 비트 라인을 형성하는 것; 상기 비트 라인 상에 절연층을 형성하는 것; 상기 절연층 상에 제2 기판을 본딩하는 것; 상기 제1 기판의 상기 반도체 기판 및 상기 매립 절연막을 제거하여 상기 제1 및 제2 주변 활성 영역들 각각의 상기 제2 면들을 노출시키는 것; 상기 제1 및 제2 활성 영역들 각각의 상기 제2 면 상에 게이트 전극을 형성하는 것; 상기 게이트 전극 상에 주변 절연층을 형성하는 것; 및 상기 주변 절연층 및 상기 소자 분리막을 관통하여 상기 비트 라인에 접속하는 컨택 패턴을 형성하는 것을 포함할 수 있다.
본 발명은 반도체 메모리 소자의 활성 영역들을 기판(sub-Si)에 연결되지 않도록 함으로써 소자의 전기적 특성을 개선시킬 수 있다. 활성 영역들이 기판에 연결되지 않음으로써 PN 접합(P/N junction)에 의한 공핍 영역이 없을 수 있다. 공핍 영역에서 누설 전류의 발생을 방지할 수 있다. 이로써 본 발명은 반도체 메모리 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
반도체 메모리 소자의 활성 영역들이 절연층 상에 형성되어 플로팅되고, 절연층 내에 매립된 비트 라인들을 활성 영역들의 배선으로 사용할 수 있다. 매립된 비트 라인들을 통하여 셀 어레이 영역, 및 주변 회로 영역(Core/Peri)에 각각 서로 다른 웰 바이어스(well bias)를 인가할 수 있다. 반도체 메모리 소자 내의 영역 별로 바이어스를 서로 다르게 인가함으로써, 트랜지스터의 스위칭을 향상시키고 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 포함하는 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 3a 내지 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'선 따른 단면도들이다.
도 4a 내지 도 4l은 본 발명의 다른 실시예들에 따른 도 3b의 P 부분을 확대한 단면도들이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 순서도이다.
도 6 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 선택 소자(TR)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있으며, 데이터 저장 소자(DS)는 선택 소자(TR)를 통해 비트 라인(BL)과 연결될 수 있다. 선택 소자(TR)는 전계효과 트랜지스터(FET)일 수 있고, 수직 채널 트랜지스터(Vertical channel transistor, VCT)일 수 있다. 수직 채널 트랜지스터는 채널 길이가 반도체 기판의 상면에 대해 수직하는 방향으로 연장되는 구조를 가리킬 수 있다. 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(TR)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
메모리 셀 어레이(1) 주변에 센스 앰프(3) 회로, 서브-워드라인 드라이버(SWD) 회로, 센스 앰프(3) 구동용 전원 및 접지 드라이버 회로들을 포함할 수 있으며, 본 발명의 개념은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이며, 도 3a 내지 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'선 따른 단면도들이다.
도 2 및 도 3a 내지 도 3c를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자는 기판(200) 상에 형성될 수 있다. 기판(200)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 기판(200)은 단결정 실리콘 기판일 수 있다. 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 기판(200)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 포함할 수 있다.
기판(200)의 셀 어레이 영역(CAR)에 센스 앰프(도 1의 3)를 포함하는 코어 회로가 제공될 수 있으며, 기판(200)의 주변 회로 영역(PCR)에 워드라인 드라이버 및 제어 로직(도 1의 5)과 같은 주변 회로들이 제공될 수 있다.
절연층(179)이 기판(200) 상에 제공될 수 있다. 절연층(179)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)일 수 있다. 이와 달리, 절연층(179)은 화학기상증착(CVD) 방법으로 형성된 절연막일 수 있다. 절연층(179)은 예를 들어, 실리콘 산화막(SiOx, 실리콘 옥사이드), 실리콘 질화막(SiN, 실리콘 나이트라이드), 실리콘 산질화막(SiON, 실리콘옥시나이트라이드), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및/또는 저유전막을 포함할 수 있다.
비트 라인들(BL)이 절연층(179) 상에 라인 형태로 제공될 수 있다. 본 발명의 다른 실시예에 따르면, 비트 라인들(BL)이 플레이트(Plate) 형태로 제공될 수 있다. 비트 라인들(BL)은 절연층(179) 상에서 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 폭을 가질 수 있으며, 폭은 약 1nm 내지 50nm일 수 있다.
비트 라인들(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 비트 라인들(BL)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인들(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
도 3a 내지 도 3c를 다시 참조하면, 비트 라인들(BL) 각각은 차례로 적층된 폴리 실리콘 패턴(161), 금속 패턴(163) 및 하드 마스크 패턴(165)을 포함할 수 있다. 여기서, 비트 라인들(BL)의 하드 마스크 패턴들(165)이 절연층(179)과 접촉할 수 있다. 금속 패턴(163)은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등) 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다. 하드 마스크 패턴(165)은 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 금속 패턴(163)은 티타늄실리사이드, 코발트실리사이드, 또는 니켈실리사이드와 같은 금속 실리사이드를 포함할 수도 있다.
도 3b 및 도 3c를 참조하면, 주변 회로 영역(PCR)에서 절연층(179) 상에 분리 패턴들(177)이 제공될 수 있다. 분리 패턴들(177)은 절연층(179) 상에서 비트 라인들(BL)의 측벽을 덮을 수 있다. 분리 패턴들(177)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)일 수 있다. 이와 달리, 분리 패턴들(177)은 화학기상증착(CVD) 방법으로 형성된 절연막일 수 있다. 분리 패턴들(177)은 예를 들어, 실리콘 산화막(SiOx, 실리콘 옥사이드), 실리콘 질화막(SiN, 실리콘 나이트라이드), 실리콘 산질화막(SiON, 실리콘옥시나이트라이드), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및/또는 저유전막을 포함할 수 있다. 분리 패턴들(177)은 절연층(179)과 동일한 물질을 포함할 수 있다.
활성 영역들(CACT, PACT1-PACT4)은 절연층(179) 상에 제공되어, 기판(200)으로부터 이격될 수 있다. 다시 말하면, 활성 영역들(CACT, PACT1-PACT4)은 기판(200)으로부터 플로팅(floating)될 수 있다. 본 명세서에서 플로팅(floating)된 것이란 활성 영역들(CACT, PACT1-PACT4)이 기판(200)과 연결되지 않고 비트 라인 상에 배치되는 것을 의미하는 것일 수 있다. 또한 플로팅(floating)된 것이란 비트 라인 상에 배치되어 소자 분리막들(CSTI, STI)에 의해 고정된 것을 의미하는 것일 수 있다. 즉, 활성 영역들(CACT, PACT1-PACT4) 각각이 비트 라인 상에서 떠다니며 움직이는 것을 의미하는 것은 아니다.
활성 영역들(CACT, PACT1-PACT4)은 절연층(179) 내에 매립된 비트 라인들(BL) 상에 제공될 수 있다. 다른 실시예에 의하면, 활성 영역들(CACT, PACT1-PACT4)은 절연층(179) 상에 제공된 비트 라인들(BL) 상에 제공될 수 있다. 셀 활성 영역들(CACT)은 셀 어레이 영역(CAR)의 비트 라인들(BL) 상에 제공될 수 있으며, 주변 활성 영역들(PACT1-PACT4)은 주변 회로 영역(PCR)의 비트 라인들(BL) 상에 제공될 수 있다. 활성 영역들(CACT, PACT1-PACT4)은 단결정 반도체 물질을 포함할 수 있다.
셀 활성 영역들(CACT) 각각은 셀 소자 분리막(CSTI)에 의해 정의될 수 있다. 셀 소자 분리막(CSTI)은 셀 활성 영역들(CACT) 사이에 배치되어 비트 라인들(BL) 상에 제공될 수 있다. 셀 소자 분리막(CSTI)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 2 및 도 3a를 참조하면, 워드 라인들(WL)은 셀 활성 영역들(CACT) 사이에 제공될 수 있다. 구체적으로, 워드 라인들(WL)은 셀 소자 분리막(CSTI) 내부에 매립된 형태로 제공될 수 있다. 워드 라인들(WL)의 상면은 셀 활성 영역들(CACT)의 상면 및 셀 소자 분리막(CSTI)의 상면과 공면을 이룰 수 있다. 워드 라인들(WL)은 비트 라인들(BL)을 가로 질러 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 서로 이격될 수 있다.
워드 라인들(WL) 각각은 게이트 유전 패턴(GI), 게이트 전극(GE), 게이트 캡핑 패턴(GC)을 포함할 수 있다. 게이트 유전 패턴(GI)은 셀 활성 영역들(CACT) 내부의 트렌치를 컨포말하게 덮도록 형성될 수 있다. 게이트 전극(GE)은 게이트 유전 패턴(GI) 상에 제공될 수 있다. 게이트 캡핑 패턴(GC)은 게이트 전극(GE) 상에 제공될 수 있다. 게이트 전극(GE)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 폴리실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등), 또는 이들의 조합을 포함할 수 있다. 워드 라인(WL)의 게이트 전극(GE)은 예를 들어, 도핑된 폴리실리콘(poly-Si), Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 유전 패턴(GI)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 게이트 캡핑 패턴(GC)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
워드 라인들(WL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 워드 라인들(WL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
도 2, 도 3b 및 도 3c를 참조하면, 주변 활성 영역들(PACT1-PACT4)은 주변 회로 영역(PCR)의 비트 라인들(BL) 상에 제공될 수 있다. 주변 활성 영역들(PACT1-PACT4)은 단결정 반도체 물질을 포함할 수 있다. 주변 활성 영역들(PACT1-PACT4)은 주변 회로의 P-well 영역이거나 N-well 영역일 수 있다.
주변 활성 영역들(PACT1-PACT4) 각각은 소자 분리막(STI)에 의해 정의될 수 있다. 소자 분리막(STI)은 주변 활성 영역들(PACT1-PACT4) 사이에 배치되어 비트 라인들(BL) 상에 제공될 수 있다. 소자 분리막(STI)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
보다 구체적으로, 비트 라인들(BL) 상에 배치되는 제1 및 제2 주변 활성 영역들(PACT1, PACT2)은 소자 분리막(STI)에 의해 서로 이격될 수 있다. 제1 및 제2 주변 활성 영역들(PACT1, PACT2) 각각은 수직 방향으로 서로 대향하는 제1 면(S1) 및 제2 면(S2)을 가질 수 있고, 수평 방향으로 서로 대향하는 제1 측면 및 제2 측면을 가질 수 있다. 제1 및 제2 측면들은 소자 분리막(STI)과 인접할 수 있다. 제1 및 제2 주변 활성 영역들(PACT1, PACT2)의 제1 면들(S1) 중 적어도 하나는 비트 라인(BL)과 연결될 수 있다. 구체적으로, 비트 라인(BL)의 폴리 실리콘 패턴(161)과 제1 및 제2 주변 활성 영역들(PACT1, PACT2)의 제1 면들(S1)이 전기적으로 연결될 수 있다. 제1 및 제2 주변 활성 영역들(PACT1, PACT2) 각각은 소자 분리막(STI), 비트 라인(BL) 및 분리 패턴(177)에 의해 기판(200, sub-Si)과 연결되지 않을 수 있다. 즉, 제1 및 제2 주변 활성 영역들(PACT1, PACT2) 각각은 고립되어 배치될 수 있으며, 아일랜드 형태를 가질 수 있다.
제1 및 제2 주변 활성 영역들(PACT1, PACT2) 각각이 기판(200, sub-Si)과 연결되지 않을 수 있다. 이로 인해 주변 회로 영역(PCR)에서 N-MOSFET과 P-MOSFET이 기판(200)을 통해 웰(well)을 공유하지 않을 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 메모리 소자는 P-well과 N-well이 인접하게 형성되지 않을 수 있다. 활성 영역들(PACT1, PACT2) 각각이 기판(200, sub-Si)을 공유하지 않으므로 PN 접합(PN junction) 방식이 사용되지 않을 수 있다. 즉, PN 접합 방식으로 발생하는 공핍 영역(depletion region)이 없을 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 소자는 공핍 영역으로 인한 누설 전류의 발생을 방지할 수 있다. 본 발명의 실시예에 따르면, 셀 어레이 영역(CAR)에서도 웰(well)을 공유하지 않을 수 있다. 누설 전류의 발생을 방지함에 따라 반도체 메모리 소자의 전기적 특성을 개선시킬 수 있다.
다시 도 2 및 도 3a를 참조하면, 랜딩 패드들(LP)이 워드 라인들(WL) 상에 배치될 수 있다. 랜딩 패드들(LP)은 셀 활성 영역들(CACT)과 스토리지 노드 컨택들(SNC)을 통해 접촉할 수 있다. 스토리지 노드 컨택들(SNC)은 절연 펜스들(310) 사이에 개재될 수 있다. 스토리지 노드 컨택들(SNC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 절연 펜스들(310)은 일 예로, 실리콘 질화물을 포함할 수 있다. 랜딩 패드들(LP) 사이에 랜딩 절연 패턴(320)이 채워질 수 있다. 다시 말해, 랜딩 패드들(LP)은 랜딩 절연 패턴(320)에 의해 서로 분리될 수 있다. 랜딩 패드들(LP)은 평면적 관점에서 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 랜딩 패드들(LP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 실시예들에 따르면, 데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP) 및 스토리지 노드 컨택들(SNC)을 통해 셀 활성 영역들(CACT)에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DSP)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 일 예에 따르면, 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 이러한 경우, 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
다시 도 3b 및 도 3c를 참조하면, 주변 회로 트랜지스터들은 제1 및 제2 주변 활성 영역들(PACT1, PACT2) 상에 제공될 수 있다. 즉, 제1 및 제2 주변 활성 영역들(PACT1, PACT2)의 제2 면들(S2) 상에 주변 게이트 절연막(215)이 배치될 수 있다. 주변 게이트 전극(PG)이 주변 게이트 절연막(215) 상에 배치될 수 있다. 주변 게이트 전극(PG)은 주변 도전 패턴(221), 주변 금속 패턴(223) 및 주변 마스크 패턴(225)을 포함할 수 있다. 주변 게이트 전극들(PG)을 덮는 주변 절연층(SSL)이 소자 분리막(STI) 및 주변 활성 영역들(PACT1-PACT4) 상에 제공될 수 있다.
컨택 패턴(PCP)이 주변 절연층(SSL) 및 소자 분리막(STI)을 관통하여 비트 라인들(BL)의 폴리 실리콘 패턴(161)에 접속될 수 있다. 컨택 패턴(PCP)은 주변 배선(241)과 연결될 수 있다. 컨택 플러그(PPLG)이 주변 회로 절연막(263) 및 상부 절연막(270)을 관통하여 주변 배선(241)에 접속될 수 있다. 컨택 패턴(PCP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 4a 내지 도 4l은 본 발명의 다른 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 것으로, 도 3b의 P 부분을 확대한 단면도들이다. 이하 도 4a 내지 도 4l에 도시된 실시예들에서는 앞서 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 각각의 실시예들(도 4a 내지 도 4l)에서도 중복되는 특징에 대한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4a 및 도 4b는 주변 활성 영역들(PACT1, PACT2) 하부에 제공되는 비트 라인들(BL), 분리 패턴(177) 및 절연층(179)의 다양한 실시예를 나타내는 단면도들이다. 도 4c 내지 도 4f는 접속 패턴들(HDC, DC)이 더 포함된 실시예를 나타내는 단면도들이다. 도 4g 내지 도 4l은 도 4a 내지 도 4f의 실시예에서 금속 실리사이드 패턴들(SC)을 더 포함하는 실시예를 나타내는 단면도들이다.
도 3b, 도 4a 및 도 4b를 참조하면, 주변 회로 영역(PCR)에서 비트 라인들(BL)이 분리 패턴(177)에 의해 서로 이격될 수 있다. 이격된 비트 라인들(BL) 각각은 제1 및 제2 주변 활성 영역들(PACT1, PACT2)의 제1 면들(도 3b의 S1)과 접속될 수 있다. 즉, 제1 및 제2 비트 라인들(BL)의 폴리 실리콘 패턴들(161)의 상면들 각각은 제1 및 제2 주변 활성 영역들(PACT1, PACT2)의 제1 면들(도 3b의 S1)과 전기적으로 연결될 수 있다. 이로써 하나의 비트 라인(BL)에 하나의 주변 활성 영역(PACT)이 대응될 수 있다. 분리 패턴(177)의 상면과 비트 라인들(BL)의 상면은 공면을 이룰 수 있다.
상기 하나의 비트 라인(BL)에 하나의 컨택 패턴(PCP)이 접속될 수 있다. 보다 구체적으로, 제2 주변 활성 영역(PACT2)에 대응되는 제2 비트 라인(BL), 제2 비트 라인(BL)에 접촉하는 제2 컨택 패턴(PCP)이 하나의 단위로서 작용할 수 있다. 제2 컨택 패턴(PCP)에 가변 전압을 인가할 수 있다. 컨택 패턴들(PCP) 각각에 서로 다른 가변 전압을 인가할 수 있다. 이에 따라 주변 활성 영역들(PACT1-PACT4) 각각에 서로 다른 웰 바이어스(well bias)를 인가할 수 있다.
본 발명의 일 실시예에 따르면, 복수 개의 비트 라인들(BL)을 통해 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에 각각 서로 다른 웰 바이어스(well bias)를 인가할 수 있다. 즉, 활성 영역들 마다 컨택 패턴들이 대응되고, 셀 어레이 영역(CAR)의 컨택 패턴들과 주변 회로 영역(PCR)의 컨택 패턴들에 서로 다른 바이어스를 인가할 수 있다. 이에 따라 목적하는 순방향 바이어스 및 역방향 바이어스를 영역 별로 서로 다르게 인가함으로써, 반도체 메모리 소자에서 트랜지스터의 스위치 기능(ON/OFF)이 향상될 수 있다. 반도체 메모리 소자의 성능에 최적화된 웰 바이어스를 가할 수 있다. 본 발명의 실시예에 따른 활성 영역(well, 웰)의 구조가 VCT(Vertical Channel Transistor)에도 적용될 수 있어 반도체 소자의 집적도를 향상시킬 수 있다.
본 발명의 다른 실시예에 의하면, 절연층(179)에 의해 비트 라인들(BL)이 서로 이격될 수 있다. 이러한 경우 비트 라인들(BL)은 양각 포토레지스트(Positive Photoresist)를 이용하여 패터닝될 수 있다. 즉, 양각 포토레지스트를 이용하여 포토/에칭/증착 공정을 수행할 수 있다. 에칭 공정에서 소자 분리막(STI)의 일부까지 에칭되어 트렌치가 깊게 형성될 수 있다. 이로 인해 웨이퍼 반전 시, 절연층(179)의 상면이 주변 활성 영역들(PACT1, PACT2)의 제1 면들(도 3b의 S1)보다 높게 형성될 수 있다.
도 3b, 도 4c 및 도 4d를 참조하면, 접속 패턴들(HDC)은 비트 라인들(BL) 및 제1 및 제2 주변 활성 영역들(PACT1, PACT2) 사이에 제공될 수 있다. 구체적으로, 접속 패턴들(HDC)은 폴리 실리콘 패턴들(161)의 상면 및 주변 활성 영역들(PACT1, PACT2)의 제1 면들(S1) 사이에 제공될 수 있다. 접속 패턴들(HDC)은 분리 패턴(177)들 사이에 개재될 수 있다. 접속 패턴들(HDC)은 도전 물질을 포함할 수 있으며, 도전 물질은 예를 들어, 도핑된 반도체 물질(도핑된 폴리실리콘, 도핑된 게르마늄 등)일 수 있다. 접속 패턴들(HDC)은 폴리 실리콘 패턴(161)과 동일한 물질을 포함할 수 있다. 접속 패턴들(HDC)은 평면적 관점에서 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 이러한 경우 컨택 패턴(PCP)의 하면은 주변 활성 영역들(PACT1, PACT2)의 제1 면들(도 3b의 S1) 보다 낮게 형성될 수 있다.
접속 패턴들(HDC)로 인해 비트 라인(BL)과 주변 활성 영역들(PACT1, PACT2)이 직접 맞닿지 않을 수 있다. 이로써 주변 활성 영역들(PACT1, PACT2)이 비트 라인들(BL)과 접촉하는 면적이 줄 수 있다. 접촉 면적이 줄어들어 주변 활성 영역들이 비트 라인(BL)이 형성되는 과정에서 받는 데미지(damage)를 감소시킬 수 있다. 또한 반도체 메모리 소자의 작동 과정에 있어서 손상을 방지할 수 있다. 이에 따라 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 3b, 도 4e 및 도 4f를 참조하면, 접속 패턴들(DC)은 비트 라인들(BL) 및 제1 및 제2 주변 활성 영역들(PACT1, PACT2) 사이에 제공될 수 있다. 구체적으로, 접속 패턴들(DC)은 폴리 실리콘 패턴들(161)의 상면 및 주변 활성 영역들(PACT1, PACT2)의 제1 면들(S1) 사이에 제공될 수 있다. 접속 패턴들(DC)은 질화티타늄, 질화탄탈륨, 텅스텐, 티타늄, 탄탈륨 및 이들의 조합을 포함할 수 있다. 접속 패턴들(DC)은 평면적 관점에서 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 이러한 경우 컨택 패턴(PCP)의 하면은 주변 활성 영역들(PACT1, PACT2)의 제1 면들(도 3b의 S1) 보다 낮게 형성될 수 있다. 본 발명의 다른 실시예에 의하면, 절연층(179)에 의해 비트 라인들(BL)이 서로 이격될 수 있다. 이러한 경우 비트 라인들(BL)은 양각 포토레지스트(Positive Photoresist)를 이용하여 패터닝될 수 있다.
도 4g 및 도 4h을 참조하면, 도 4a 및 도 4b의 실시예들에서 금속 실리사이드 패턴들(SC)을 더 포함할 수 있다. 금속 실리사이드 패턴들(SC)은 비트 라인들(BL) 및 제1 및 제2 주변 활성 영역들(PACT1, PACT2) 사이에 제공될 수 있다. 구체적으로, 금속 실리사이드 패턴들(SC)은 폴리 실리콘 패턴들(161)의 상면 및 주변 활성 영역들(PACT1, PACT2) 사이에 제공될 수 있다. 이 경우, 금속 실리사이드 패턴들(SC)은 주변 활성 영역들(PACT1, PACT2) 내부로 매립되는 형태로 제공될 수 있다. 즉, 주변 활성 영역들(PACT1, PACT2)의 제1 면들(도 3b의 S1) 상에 제공될 수 있다. 금속 실리사이드 패턴들(SC)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 이들의 조합을 포함할 수 있다.
금속 실리사이트 패턴들(SC)을 형성하여 쇼트키 장벽(Schottky barrier)을 낮출 수 있다. 이로 인해 트랜지스터의 작동이 원활해질 수 있다. 비트 라인(BL)을 형성하기 전에 주변 활성 영역들(PACT1, PACT2) 상에 두께가 얇은 배리어 금속막(예를 들어, TiN)을 형성할 수 있다. 그 후 배리어 금속막에 어닐링(annealing)을 수행하여 금속 실리사이트 패턴들(SC)을 형성할 수 있다.
도 4i 및 도 4j을 참조하면, 도 4c 및 도 4d의 실시예들에서 금속 실리사이드 패턴들(SC)을 더 포함할 수 있다. 금속 실리사이드 패턴들(SC)은 비트 라인들(BL) 상에 제공될 수 있다. 구체적으로, 금속 실리사이드 패턴들(SC)은 접속 패턴들(HDC)의 상면에 제공될 수 있다. 이 경우, 금속 실리사이드 패턴들(SC)은 주변 활성 영역들(PACT1, PACT2) 내부로 매립되는 형태로 제공될 수 있다. 즉, 주변 활성 영역들(PACT1, PACT2)의 제1 면들(도 3b의 S1) 상 일부에 제공될 수 있다.
도 4k 및 도 4l을 참조하면, 도 4k 및 도 4l의 실시예들에서 금속 실리사이드 패턴들(SC)을 더 포함할 수 있다. 금속 실리사이드 패턴들(SC)은 비트 라인들(BL) 상에 제공될 수 있다. 구체적으로, 금속 실리사이드 패턴들(SC)은 접속 패턴들(DC)의 상면에 제공될 수 있다. 이 경우, 금속 실리사이드 패턴들(SC)은 주변 활성 영역들(PACT1, PACT2) 내부로 매립되는 형태로 제공될 수 있다. 즉, 주변 활성 영역들(PACT1, PACT2)의 제1 면들(도 3b의 S1) 상 일부에 제공될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 순서도이다. 도 6 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5 및 도 6를 참조하면, 제1 기판(100), 매립 절연막(101) 및 활성층을 포함하는 제1 기판 구조물이 준비될 수 있다(S10). 매립 절연막(101) 및 활성층이 제1 기판(100) 상에 제공될 수 있다. 제1 기판(100)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다. 제1 기판(100), 매립 절연막(101) 및 활성층은 실리콘-온-절연체 기판(즉, SOI 기판)일 수 있다. 제1 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 및/또는 실리콘-게르마늄 기판 등일 수 있다.
매립 절연막(101)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다. 활성층은 단결정 반도체막일 수 있다. 활성층은 예를 들어, 단결정 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 활성층은 서로 대향하는 제1 면 및 제2 면을 가질 수 있으며, 제2 면은 매립 절연막(101)과 접촉할 수 있다.
주변 회로 영역(PCR)의 활성층 내에 소자 분리막(STI)이 형성될 수 있다. 이로 인해 주변 활성 영역들(PACT1, PACT2)은 소자 분리막(STI)에 의해 이격되어 형성될 수 있다(S20). 소자 분리막(STI)은 주변 회로 영역(PCR)의 활성층을 패터닝하여 매립 절연막(101)을 노출시키는 소자 분리 트렌치를 형성한 후, 소자 분리 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 소자 분리막(STI)의 상면은 주변 활성 영역들(PACT1, PACT2)의 상면과 실질적으로 공면을 이룰 수 있다.
도 5 및 도 7을 참조하면, 비트 라인(BL)은 소자 분리막(STI) 및 주변 활성 영역들(PACT1, PACT2) 상에 형성될 수 있다(S30). 비트 라인(BL)은 차례로 적층된 폴리 실리콘 막(161), 금속막(163), 하드 마스크막(165)을 포함할 수 있다. 비트 라인(BL)은 제1 방향(D1)으로 연장될 수 있다. 본 발명의 다른 실시예에 의하면, 비트 라인(BL)은 소자 분리막(STI) 및 주변 활성 영역들(PACT1, PACT2) 상면에 플레이트(plate) 형상으로 제공될 수 있다.
도 5, 도 8 및 도 9를 참조하면, 분리 패턴들(177)은 비트 라인(BL)의 측벽을 덮도록 형성될 수 있다(S40). 마스크 패턴이 비트 라인(BL) 상에 제공될 수 있다. 마스크 패턴을 식각 마스크로 이용하여 비트 라인(BL)이 이방성 식각 될 수 있다. 이에 따라, 제2 방향으로 연장되는 트렌치들이 형성될 수 있다. 트렌치들은 소자 분리막(STI) 및 주변 활성 영역(PACT1)의 상면들을 노출시킬 수 있다. 에스오지 기술을 이용하여 트렌치들을 채우는 분리 패턴들(177)을 형성할 수 있다. 절연층(179)은 분리 패턴들(177) 및 비트 라인(BL) 상에 형성될 수 있다(S40). 절연층(179)은 균일한 두께로 증착될 수 있다. 절연층(179)은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다.
도 5 및 도 10을 참조하면, 제2 기판(200)은 절연층(179) 상에 제공되어 본딩될 수 있다. 제2 기판(200)은 도 2, 도 3a 내지 도 3c의 기판(200)에 대응될 수 있다. 제2 기판(200)을 본딩시킨 후, 제1 기판(100)을 제거하는 후면 랩핑(lapping) 공정이 수행될 수 있다(S50). 제1 기판(100)을 제거하는 것은 그라인딩(grinding) 공정 및 습식 식각 공정을 차례로 수행하여 소자 분리막(STI) 및 주변 활성 영역들(PACT1, PACT2)을 노출시키는 것을 포함할 수 있다. 다른 실시예에 의하면, 매립 절연막(101)을 노출시키는 것을 포함할 수 있다.
도 5 및 도 11을 참조하면, 제2 기판(200)을 본딩시킨 후, 기판들(100, 200)을 반전시킬 수 있다(S50). 즉, 제2 기판(200)이 최하부에, 제1 기판(100)이 최상부에 오도록 반전시킬 수 있다. 기판들(100, 200)을 반전시킨 후, 제1 기판(100) 및 매립 절연막(101)을 제거하는 공정이 수행될 수 있다. 이로 인해 소자 분리막(STI) 및 주변 활성 영역들(PACT1, PACT2)의 상면들이 노출될 수 있다.
도 5 및 도 12를 참조하면, 주변 활성 영역들(PACT1, PACT2) 상면 상에 Core/Peri 트랜지스터가 형성될 수 있다(S60). 상세하게, 주변 활성 영역들(PACT1, PACT2)의 상면들을 덮는 주변 게이트 절연막들(215)이 형성될 수 있으며, 주변 게이트 절연막(215) 상에 주변 게이트 전극들(PG)이 형성될 수 있다. 주변 게이트 전극들(PG)은 차례로 적층된 주변 도전 패턴(221), 주변 금속 패턴(223), 및 주변 마스크 패턴(225)을 포함할 수 있다. 이 후, 주변 절연층(SSL)은 주변 게이트 절연막들(215), 주변 게이트 전극들(PG) 및 소자 분리막(STI)을 덮도록 형성될 수 있다.
도 5 및 도 13을 참조하면, 주변 절연층(SSL) 및 소자 분리막(STI)을 관통하여 비트 라인(BL)과 연결되는 컨택 패턴(PCP)이 형성될 수 있다(S70). 컨택 패턴(PCP)을 형성하는 것은 주변 절연층(SSL) 및 소자 분리막(STI)을 패터닝하여 비트 라인(BL)을 노출시키는 홀을 형성하는 것, 홀을 채우는 도전막(240)을 증착하는 것 및 도전막(240)을 평탄화하는 것을 포함할 수 있다.
도 5 및 도 14를 참조하면, 주변 회로 절연막(263) 및 상부 절연막(270)을 관통하여 컨택 플러그(PPLG)가 형성될 수 있다(S80). 컨택 플러그(PPLG)를 형성하는 것은 도전막(240)을 패터닝하여 주변 배선(241)을 형성하는 것, 주변 회로 절연막(263) 및 상부 절연막(270)을 패터닝하여 주변 배선(241)을 노출시키는 홀을 형성하는 것, 홀을 채우는 컨택 플러그(PPLG)를 증착하는 것 및 상부 절연막(270)을 평탄화하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PACT1: 제1 주변 활성 영역, PACT2 : 제2 주변 활성 영역
STI: 소자 분리막
BL: 비트 라인, 200: 기판
179: 절연층

Claims (10)

  1. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
    상기 제1 기판의 상기 주변 회로 영역 상에 제공되는 절연층;
    상기 절연층 상에 제공되어 제1 방향으로 연장되는 비트 라인;
    상기 절연층 상에 제공되고 상기 비트 라인의 측벽을 덮는 분리 패턴;
    상기 비트 라인 상에 배치되는 제1 주변 활성 영역 및 제2 주변 활성 영역, 상기 제1 및 제2 주변 활성 영역들은 소자 분리막에 의해 이격되고;
    상기 제1 및 제2 주변 활성 영역들의 상에 각각 제공되는 제1 및 제2 주변 게이트 전극들; 및
    상기 비트 라인에 접속되는 컨택 패턴을 포함하되,
    상기 제1 및 제2 주변 활성 영역들 중 적어도 하나는 상기 비트 라인과 연결되며,
    상기 제1 및 제2 주변 활성 영역들 각각은 상기 소자 분리막, 상기 분리 패턴 및 상기 절연층에 의해 상기 기판과 연결되지 않고, 아일랜드 형태를 갖는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 주변 활성 영역들 각각에 대응되는 제1 및 제2 비트 라인들; 및
    상기 제1 및 제2 비트 라인들의 상면들과 각각 접촉하는 제1 및 제2 컨택 패턴들을 더 포함하되,
    상기 제1 및 제2 컨택 패턴들 각각에는 제1 및 제2 가변 전압이 인가되고,
    상기 제1 및 제2 가변 전압들에 의해 상기 제1 및 제2 주변 활성 영역들 각각에 서로 다른 웰 바이어스(well bias)를 인가하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 절연층 및 상기 분리 패턴은 실리콘 나이트라이드(SiN), 실리콘옥사이드(SiOx), 실리콘옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합을 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 비트 라인 및 상기 제1 및 제2 주변 활성 영역들 사이에 제공되는 제1 및 제2 접속 패턴들을 더 포함하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 비트 라인은 차례로 적층된 하드마스크 패턴, 금속 패턴 및 폴리실리콘 패턴을 포함하되,
    상기 제1 및 제2 접속 패턴들은 폴리실리콘, 질화티타늄, 질화탄탈륨, 텅스텐, 티타늄, 탄탈륨 및 이들의 조합을 포함하고,
    상기 제1 및 제2 접속 패턴들 및 상기 폴리실리콘 패턴은 서로 동일한 물질인 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 비트 라인 및 상기 제1 및 제2 주변 활성 영역들 사이에 제공되는 제1 및 제2 금속 실리사이드 패턴들을 더 포함하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 비트 라인 및 상기 제1 및 제2 금속 실리사이트 패턴들 사이에 제공되는 제1 및 제2 접속 패턴들을 더 포함하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 주변 활성 영역들은 단결정 반도체 물질을 포함하는 반도체 메모리 소자.
  9. 기판 및 상기 기판 상에 제공되는 절연층;
    상기 절연층 상의 제1 주변 활성 영역 및 제2 주변 활성 영역, 상기 제1 및 제2 주변 활성 영역들 각각은 수직 방향으로 서로 대향하는 제1 면 및 제2 면을 갖고,
    상기 제1 및 제2 주변 활성 영역들의 사이에 개재되어 이들을 서로 분리시키는 소자 분리막;
    상기 제1 및 제2 주변 활성 영역들의 상기 제1 면들 중 적어도 하나는 비트 라인과 연결되고;
    상기 제1 및 제2 주변 활성 영역들의 상기 제2 면들 상에 각각 제공되는 제1 및 제2 게이트 절연막들;
    상기 제1 및 제2 게이트 절연막들 상에 각각 배치되는 제1 및 제2 주변 게이트 전극들; 및
    상기 비트 라인에 접속되는 컨택 패턴을 포함하되,
    상기 제1 및 제2 주변 활성 영역들 각각은 상기 절연층에 의해 상기 기판으로부터 플로팅되는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 주변 활성 영역들의 상기 제1 면들 각각에 대응되는 제1 및 제2 비트 라인들; 및
    상기 제1 및 제2 비트 라인들의 상면들과 각각 접촉하는 제1 및 제2 컨택 패턴들을 더 포함하되,
    상기 제1 및 제2 컨택 패턴들 각각에는 제1 및 제2 가변 전압이 인가되고,
    상기 제1 및 제2 가변 전압들에 의해 상기 제1 및 제2 주변 활성 영역들 각각에 서로 다른 웰 바이어스(well bias)를 인가하는 반도체 메모리 소자.
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