KR102558611B1 - 메모리 어레이 접촉 구조 - Google Patents

메모리 어레이 접촉 구조 Download PDF

Info

Publication number
KR102558611B1
KR102558611B1 KR1020210011201A KR20210011201A KR102558611B1 KR 102558611 B1 KR102558611 B1 KR 102558611B1 KR 1020210011201 A KR1020210011201 A KR 1020210011201A KR 20210011201 A KR20210011201 A KR 20210011201A KR 102558611 B1 KR102558611 B1 KR 102558611B1
Authority
KR
South Korea
Prior art keywords
layer
trench
conductive
line
memory film
Prior art date
Application number
KR1020210011201A
Other languages
English (en)
Other versions
KR20220000341A (ko
Inventor
치-유 창
멩-한 린
보-펭 영
사이-후이 영
유-밍 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220000341A publication Critical patent/KR20220000341A/ko
Application granted granted Critical
Publication of KR102558611B1 publication Critical patent/KR102558611B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Seeds, Soups, And Other Foods (AREA)

Abstract

메모리 셀은, 워드라인을 따라 연장되는 메모리 필름; 상기 메모리 필름을 따라 연장되는 채널 층 - 상기 메모리 필름은 상기 채널 층과 상기 워드라인 사이에 있음 -; 상기 메모리 필름을 따라 연장되는 소스라인 - 상기 메모리 필름은 상기 소스라인과 상기 워드라인 사이에 있음 -; 상기 소스라인 상의 제1 접촉 층 - 상기 제1 접촉 층은 상기 채널 층 및 상기 메모리 필름과 접촉함 -; 상기 메모리 필름을 따라 연장되는 비트라인 - 상기 메모리 필름은 상기 비트라인과 상기 워드라인 사이에 있음 -; 상기 비트라인 상의 제2 접촉 층 - 상기 제2 접촉 층은 상기 채널 층 및 상기 메모리 필름과 접촉함 -; 및 상기 소스라인과 상기 비트라인 사이의 격리 영역을 포함하는, 트랜지스터를 포함한다.

Description

메모리 어레이 접촉 구조{MEMORY ARRAY CONTACT STRUCTURES}
우선권 주장 및 상호 참조
본 출원은 2020년 6월 25일에 출원된 미국 가출원 No. 63/044,101 의 이익을 주장하며, 이 출원의 전체 내용이 여기에 참조로 편입된다.
반도체 메모리는 예시로서 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 장치를 포함하는 전자 애플리케이션을 위한 집적회로에 사용된다. 반도체 메모리에는 두 개의 주요 카테고리가 있다. 하나는 휘발성 메모리이고, 다른 하나는 비-휘발성 메모리이다. 휘발성 메모리에는 랜덤 액세스 메모리(RAM)가 포함되며, 이는 정적 랜덤 액세스 메모리(SRAM) 및 동적 랜덤 액세스 메모리(DRAM)의 두 개 하위 카테고리로 더 나눠질 수 있다. SRAM과 DRAM은 전원이 공급되지 않을 때 저장한 정보를 잃기 때문에 휘발성이다.
한편, 비-휘발성 메모리는 저장된 데이터를 유지할 수 있다. 비-휘발성 반도체 메모리의 한 유형은 강유전체 랜덤 액세스 메모리(Ferroelectric random access memory)(FeRAM 또는 FRAM)이다. FeRAM의 장점은 빠른 쓰기/읽기 속도와 작은 크기이다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피쳐들(features)이 일정 비율로 도시된 것은 아님에 주의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피쳐들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1a, 1b 및 1c는 일부 실시형태에 따른 메모리 어레이의 사시도, 회로도 및 탑 다운 뷰를 도시한다.
도 2, 3a, 3b, 4, 5, 6, 7, 8, 9, 10, 11, 12a, 12b, 13, 14a, 14b, 15, 16, 17a, 17b, 18a, 18b, 19a, 19b, 20, 21a, 21b, 21c, 22a, 22b, 22c, 23a, 23b, 23c, 24a, 24b, 24c, 25a, 25b, 25c, 26a, 26b, 26c, 27, 28a, 28b, 28c 및 28d는 일부 실시형태에 따른 메모리 어레이의 제조에서 중간 단계의 다양한 뷰를 도시한다.
도 29, 30, 31 및 32는 일부 실시형태에 따른 메모리 어레이의 제조에서 중간 단계의 다양한 뷰를 도시한다.
도 33, 34, 35 및 36은 일부 실시형태에 따른 메모리 어레이의 제조에서 중간 단계의 다양한 뷰를 도시한다.
다음의 개시는 본 발명의 다양한 피쳐들(features)을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 구성요소 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피쳐를 제2 피쳐 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피쳐가 직접 접촉하지 않도록 추가적인 피쳐가 상기 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등, 공간적으로 상대적인 용어들은 도면(들)에 도시된 바와 같이 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 상기 공간적으로 상대적인 용어들은 도면에 도시된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 배향(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
다양한 실시형태는 복수의 수직으로 적층된 메모리 셀을 갖는 3D 메모리 어레이를 제공한다. 각 메모리 셀은 게이트 전극으로 작용하는 워드라인(word line) 영역, 제1 소스/드레인 전극으로 작용하는 비트라인(bit line) 영역 및 제2 소스/드레인 전극으로 작용하는 소스라인(source line) 영역을 갖는 트랜지스터를 포함한다. 각각의 트랜지스터는 (예를 들어, 게이트 유전체로서) 절연 메모리 필름 및 산화물 반도체(oxide semiconductor, OS) 채널 영역을 더 포함한다. 일부 실시형태에서, 트렌치(trenches)가 에칭되어 그 안에 각 트랜지스터의 소스/드레인 전극이 형성된다. 일부의 경우에, 트렌치를 위한 에칭은 OS 채널 영역의 재료의 일부를 에칭할 수도 있다. OS 채널 영역을 에칭하면 디바이스 성능이 저하되고 디바이스 효율성이 감소할 수 있다. 예를 들어, 이러한 OS 재료의 에칭은 각 소스/드레인 전극과 OS 채널 영역 사이의 접촉 면적(contact area)을 감소시킬 수 있으며, 이는 소스/드레인 전극과 OS 채널 영역 사이의 접촉 저항(contact resistance)을 증가시킬 수 있다. 본 개시의 일부 실시형태에서, OS 재료의 재충전 층(refill layer)이 소스/드레인 전극을 형성하기 전에 트렌치 내에 성막된다. 이 재충전 층은 트렌치 형성 중에 OS 채널 영역에 있을 수 있는 에칭을 보상하고 소스/드레인 전극과 OS 채널 영역 사이의 접촉 면적을 증가시킨다. 일부의 경우에, 재충전 층은 OS 채널 영역과 상이한 재료일 수 있고, 재충전 층 재료는 OS 채널 영역과 소스/드레인 전극 사이의 접촉 저항을 감소시키는 재료일 수 있다. 이러한 방식으로 소스/드레인 전극과 OS 채널 영역 사이의 저항이 개선되어 디바이스 성능과 효율성이 향상될 수 있다.
도 1a, 1b 및 1c는 일부 실시형태에 따른 메모리 어레이의 예를 도시한다. 도 1a는 3차원 뷰로 메모리 어레이(200)의 일 부분의 실시예를 도시한다; 도 1b는 메모리 어레이(200)의 회로도를 도시한다; 도 1c는 일부 실시형태에 따른 메모리 어레이(200)의 탑 다운 뷰(예를 들어, 평면도)를 도시한다. 메모리 어레이(200)는 복수의 메모리 셀(202)을 포함하고, 이는 행(rows)과 열(columns)의 그리드(grid)로 배열될 수 있다. 메모리 셀(202)은 수직으로 더 적층되어 3차원 메모리 어레이를 제공함으로써 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(200)는 반도체 다이(die)의 백 엔드 오브 라인(back end of line, BEOL)에 배치될 수 있다. 예를 들어, 메모리 어레이는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터 등) 위에서와 같이 반도체 다이의 인터커넥트 층(interconnect layers)에 배치될 수 있다.
일부 실시형태에서, 메모리 어레이(200)는 NOR 메모리 어레이, NAND 메모리 어레이 등과 같은 메모리 어레이이다. 다른 유형의 메모리 어레이도 가능하다. 각각의 메모리 셀(202)은 게이트 유전체로서 절연(insulating) 메모리 필름(90)을 갖는 트랜지스터(204)를 포함할 수 있다. 트랜지스터(204)는 예를 들면, 박막 트랜지스터(thin film transistor, TFT) 또는 다른 유형의 트랜지스터일 수 있다. 일부 실시형태에서, 각 트랜지스터(204)의 게이트는 각각의 워드라인(word line)(예를 들어, 전도성 라인(72))에 전기적으로 결합되고, 각 트랜지스터(204)의 제1 소스/드레인 영역은 각각의 비트라인(bit line)(예를 들어, 전도성 라인(106))에 전기적으로 결합되고, 각 트랜지스터(204)의 제2 소스/드레인 영역은 제2 소스/드레인 영역을 접지에 전기적으로 결합하는 각각의 소스라인(source line)(예를 들어, 전도성 라인(108))에 전기적으로 결합된다. 메모리 어레이(200)의 동일한 수평의 행에 있는 메모리 셀(202)은 공통 워드라인(예: 72)을 공유할 수 있고, 한편 메모리 어레이(200)의 동일한 수직의 열에 있는 메모리 셀(202)은 공통 소스라인(예: 108) 및 공통 비트라인(예: 106)을 공유할 수 있다.
메모리 어레이(200)는 복수의 수직으로 적층된 전도성 라인(72)(예를 들어, 워드라인)을 포함하고 전도성 라인들(72) 중 인접한 것들 사이에 유전체 층(52)이 배치된다. 전도성 라인(72)은 하부 기판(도 1a 및 1b에 명시적으로 도시되지 않음)의 주된 표면에 평행한 방향으로 연장된다. 전도성 라인(72)은 하부 전도성 라인(72)이 상부 전도성 라인(72)의 끝 지점보다 길고 이를 지나 측방향으로(laterally) 연장되도록 계단 구성을 가질 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, 전도성 라인(72)의 다수의 적층된 층들은 최상단 전도성 라인(72)이 가장 짧고 최하부 전도성 라인(72)이 가장 긴 것으로 도시되어 있다. 전도성 라인(72)의 각각의 길이는 하부 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 각각의 전도성 라인(72)의 일 부분이 메모리 어레이(200) 위에서부터 액세스 가능할 수 있고, 전도성 콘택트(conductive contacts)가 각각의 전도성 라인(72)의 노출된 부분에 형성될 수 있다(예를 들어, 도 28a 내지 28d 참조).
메모리 어레이(200)는 복수의 전도성 라인(106)(예를 들어, 비트라인) 및 전도성 라인(108)(예를 들어, 소스라인)을 더 포함한다. 전도성 라인(106, 108)은 각각 전도성 라인(72)에 수직한 방향으로 연장될 수 있다. 유전체 재료(98)가 전도성 라인들(106) 및 전도성 라인들(108)의 인접한 것들 사이에 배치되고 이들을 격리한다. 전도성 라인(106, 108)의 쌍들은 교차하는 전도성 라인(72)과 함께 각 메모리 셀(202)의 경계를 정의하고, 유전체 재료(102)가 전도성 라인(106, 108)의 인접한 쌍들 사이에 배치되고 이들을 격리한다. 일부 실시형태에서, 전도성 라인(108)은 접지에 전기적으로 결합된다. 도 1a는 전도성 라인(108)에 대한 전도성 라인(106)의 특정 배치를 도시하였지만, 다른 실시형태에서는 전도성 라인(106, 108)의 배치가 거꾸로 될 수 있다고 이해되어야 한다.
전술한 바와 같이, 메모리 어레이(200)는 또한 산화물 반도체(OS) 층(92)을 포함할 수 있다. OS 층(92)은 메모리 셀(202)의 트랜지스터(204)를 위한 채널 영역을 제공할 수 있다. 예를 들어, 적절한 전압(예를 들어, 대응하는 트랜지스터(204)의 각각의 문턱전압(threshold voltage)(Vth)보다 더 높은 전압)이 대응하는 전도성 라인(72)을 통해 인가될 때, 상기 전도성 라인(72)과 교차하는 OS 층(92)의 영역은 전도성 라인(106)으로부터 전도성 라인(108)으로(예를 들어, 화살표(207)로 표시된 방향으로) 전류가 흐르는 것을 허용할 수 있다. 따라서 OS 층(92)은 일부의 경우에 채널 층으로 간주될 수 있다.
일부 실시형태에서, 재충전 층(96)이 전도성 라인(106) 및 전도성 라인(108)을 적어도 부분적으로 둘러싼다. 재충전 층(96)은 OS 층(92)의 재료와 동일한 재료를 포함할 수 있거나, OS 층(92)의 재료와 상이한 하나 이상의 재료를 포함할 수 있다. 재충전 층(96)은 전도성 라인들(106/108)과 OS 층(92) 표면들 사이에 연장될 수 있다. 이러한 방식으로, 재충전 층(96)은 트랜지스터들(204)을 위한 전도성 라인들(106/108)과 채널 영역들 사이에 접촉(contacts)을 제공할 수 있다. 따라서, 일부의 경우에 재충전 층(96)은 "접촉 층(contact layer)" 또는 "접촉 계면 층(contact interface layer)"으로 간주될 수 있다. 일부 경우에, OS 층(92) 및 재충전 층(96)의 조합은 트랜지스터(204)를 위한 채널 영역을 제공할 수있다. 재충전 층(96)은 도 23a 내지 23c에 대해 아래에서 더 상세히 설명된다.
메모리 필름(90)은 전도성 라인(72)과 OS 층(92) 사이에 배치되고, 메모리 필름(90)은 트랜지스터(204)를 위한 게이트 유전체를 제공할 수 있다. 일부 실시형태에서, 메모리 필름(90)은 하프늄 옥사이드(hafnium oxide), 하프늄 지르코늄 옥사이드(hafnium zirconium oxide), 실리콘 도핑된 하프늄 옥사이드 등과 같은 강유전체 재료(ferroelectric material)를 포함한다. 따라서, 메모리 어레이(200)는 강유전체 랜덤 액세스 메모리(FeRAM) 어레이라고도 할 수 있다. 대안적으로, 메모리 필름(90)은 2개의 SiOx 층 사이에 SiNx 층(예를 들어, ONO 구조), 상이한 강유전체 재료, 상이한 유형의 메모리 층(예를 들어, 비트를 저장할 수 있음) 등을 포함하는 다층 구조일 수 있다.
메모리 필름(90)이 강유전체 재료를 포함하는 실시형태에서, 메모리 필름(90)은 2개의 상이한 방향 중 하나로 분극(polarized)될 수 있고, 분극 방향은 메모리 필름(90)에 걸쳐 적절한 전압 디퍼렌셜(voltage differential)을 인가하여 적절한 전기장을 생성함으로써 변할 수 있다. 분극은 상대적으로 국지화될 수 있고(예를 들어, 일반적으로 메모리 셀(202)의 각 경계 내에 포함됨), 메모리 필름(90)의 연속 영역은 복수의 메모리 셀(202)을 가로질러 연장될 수 있다. 메모리 필름(90)의 특정 영역의 분극 방향에 따라, 대응하는 트랜지스터(204)의 문턱전압이 변하고, 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 필름(90)의 일 영역이 제1 전기 분극 방향(electrical polarization direction)을 갖는 경우, 대응하는 트랜지스터(204)는 상대적으로 낮은 문턱전압을 가질 수 있고, 메모리 필름(90)의 상기 영역이 제2 전기 분극 방향을 갖는 경우 대응하는 트랜지스터(204)는 상대적으로 높은 문턱전압을 가질 수 있다. 두 문턱전압 사이의 차이는 문턱전압 시프트(threshold voltage shift)로 지칭될 수 있다. 더 큰 문턱전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 오류 발생 가능성이 적음) 만든다.
이러한 실시형태에서 메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 쓰기 전압(write voltage)이 메모리 셀(202)에 대응하는 메모리 필름(90)의 일 부분에 걸쳐 인가된다. 쓰기 전압은 예를 들면, 대응하는 전도성 라인(72)(예를 들어, 워드라인) 및 대응하는 전도성 라인(106/108)(예를 들어, 비트라인/소스라인)에 적절한 전압을 인가함으로써 인가될 수 있다. 메모리 필름(90)의 상기 부분에 걸쳐 전압을 인가함으로써, 메모리 필름(90)의 상기 영역의 분극 방향이 변경될 수 있다. 결과적으로, 대응하는 트랜지스터(204)의 해당 문턱전압은 로우(low) 문턱전압에서 하이(high) 문턱전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값이 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 라인(106, 108)을 교차하기 때문에, 개개의 메모리 셀(202)이 쓰기 동작을 위해 선택될 수 있다.
이러한 실시형태에서 메모리 셀(202)에 대한 읽기 동작을 수행하기 위해, 읽기 전압(read voltage)(로우 문턱전압과 하이 문턱전압 사이의 전압)이 대응하는 전도성 라인(72)(예를 들어, 워드라인)에 인가된다. 메모리 필름(90)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(202)의 트랜지스터(204)는 턴 온되거나 턴 온되지 않을 수 있다. 그 결과, 전도성 라인(106)은 전도성 라인(108)(예를 들어, 접지에 결합된 소스라인)을 통해 방전되거나 방전되지 않을 수 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 라인(106, 108)과 교차하기 때문에, 개개의 메모리 셀(202)이 읽기 동작을 위해 선택될 수 있다.
도 1a는 이후의 도면들에서 사용되는 메모리 어레이(200)의 참조 단면들을 더 도시한다. 참조 단면 B-B'는 전도성 라인(72)의 길이방향 축을 따라, 그리고 예를 들어 트랜지스터(204)의 전류 흐름 방향에 평행한 방향으로 있다. 참조 단면 C-C'는 단면 B-B'에 수직이고 이는 전도성 라인(72)의 길이방향 축에 평행하다. 참조 단면 C-C'는 전도성 라인(106) 및/또는 전도성 라인(108)을 통해 연장된다. 참조 단면 D-D'는 참조 단면 C-C'에 평행하고 유전체 재료(102)를 통해 연장한다. 후속 도면들은 명확성을 위해 이들 참조 단면을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 세미컨덕터-온-인슐레이터(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체(insulator) 층 상에 형성된 반도체 재료의 층이다. 상기 절연체 층은 예를 들어, 매립 산화물(buried oxide, BOX) 층, 실리콘 옥사이드(silicon oxide) 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층(multi-layered) 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide) 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide), 알루미늄 인듐 아세나이드(aluminum indium arsenide), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide), 갈륨 인듐 아세나이드(gallium indium arsenide), 갈륨 인듐 포스파이드(gallium indium phosphide) 및/또는 갈륨 인듐 아세나이드 포스파이드(gallium indium arsenide phosphide)를 포함하는 합금 반도체; 또는 이들의 조합, 을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 추가로 도시한다. 회로는 기판(50)의 상부 표면에 능동(active) 디바이스(예를 들어, 트랜지스터)를 포함한다. 트랜지스터는 기판(50)의 상부 표면 위에 게이트 유전체 층(203) 및 게이트 유전체 층(203) 위에 게이트 전극(205)을 포함할 수 있다. 소스/드레인 영역(206)은 기판(50)에서 게이트 유전체 층(203)과 게이트 전극(205)의 반대 측면들(opposite sides)에 배치된다. 게이트 스페이서(208)가 게이트 유전체 층의 측벽을 따라 형성되고, 소스/드레인 영역(206)을 게이트 전극(205)으로부터 적절한 측방향(lateral) 거리만큼 분리한다. 일부 실시형태에서, 트랜지스터는 평면(planar) 전계효과 트랜지스터(FET), 핀 전계효과 트랜지스터(FinFET), 나노-전계효과 트랜지스터(nanoFET) 등일 수 있다.
제1 ILD(210)는 소스/드레인 영역(206), 게이트 유전체 층(203) 및 게이트 전극(205)을 둘러싸고 격리하며, 제2 ILD(212)는 제1 ILD(210) 위에 있다. 소스/드레인 콘택트(214)는 제2 ILD(212) 및 제1 ILD(210)를 통해 연장되며, 소스/드레인 영역(206)에 전기적으로 결합되고, 게이트 콘택트(216)는 제2 ILD(212)를 통해 연장되고 게이트 전극(205)에 전기적으로 결합된다. 하나 이상의 적층된 유전체 층(224) 및 상기 하나 이상의 유전체 층(224)에 형성된 전도성 피쳐(conductive features)(222)을 포함하는 인터커넥트 구조(220)가 제2 ILD(212), 소스/드레인 콘택트(214) 및 게이트 콘택트(216) 위에 있다. 도 2는 2개의 적층된 유전체 층(224)을 도시하지만, 인터커넥트 구조(220)는 그 안에 배치된 전도성 피쳐(222)를 갖는 임의의 수의 유전체 층(224)을 포함할 수 있음이 이해되어야 한다. 인터커넥트 구조(220)는 기능 회로(functional circuits)를 형성하기 위해 게이트 콘택트(216) 및 소스/드레인 콘택트(214)에 전기적으로 연결될 수 있다. 일부 실시형태에서, 인터커넥트 구조(220)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 감지 증폭기, 컨트롤러, 입력/출력 회로, 이미지 센서 회로 등 또는 이들의 조합을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터를 기술하지만, 다른 능동(active) 디바이스(예를 들어, 다이오드 등) 및/또는 수동(passive) 디바이스(예를 들어, 커패시터, 저항기 등)도 기능 회로의 부분으로 형성될 수 있다.
도 3a 및 3b에서, 다층 스택(58)이 도 2의 구조 위에 형성된다. 기판(50), 트랜지스터, ILD 및 인터커넥트 구조(220)는 간결성 및 명확성을 위해 후속 도면에서 생략될 수 있다. 다층 스택(58)이 인터커넥트 구조(220)의 유전체 층(224)과 접촉하는 것으로 도시되어 있지만, 임의의 수의 중간 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 절연 층(예를 들어, 저-유전상수(low-k) 유전체 층)에 전도성 피쳐를 포함하는 하나 이상의 추가적인 인터커넥트 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시형태에서, 전도성 피쳐는 기판(50) 상의 능동 디바이스 및/또는 메모리 어레이(200)를 위한 파워, 접지 및/또는 신호 라인을 제공하도록 패터닝될 수 있다(도 1a 및 1b 참조).
다층 스택(58)은 교번하는(alternating) 전도성 라인 층(54A-54D)(집합적으로 전도성 층(54)으로 언급됨) 및 유전체 층(52A-52C)(집합적으로 유전체 층(52)으로 언급됨)을 포함한다. 전도성 층(54)은 전도성 라인(72)(예를 들어, 워드라인)을 정의하기 위해 후속 단계에서 패터닝될 수 있다. 전도성 층(54)은 구리, 티타늄, 티타늄 나이트라이드(titanium nitride), 탄탈륨, 탄탈륨 나이트라이드(tantalum nitride), 텅스텐, 루테늄, 알루미늄, 이들의 조합 등과 같은 전도성 재료를 포함할 수 있고, 유전체 층(52)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 이들의 조합 등과 같은 절연 재료를 포함할 수 있다, 전도성 층(54) 및 유전체 층(52)은 예를 들면, 화학 기상 성막(CVD), 원자층 성막(ALD), 물리 기상 성막(PVD), 플라즈마 강화 CVD(PECVD) 등을 사용하여 각각 형성될 수 있다. 도 3a 및 3b는 특정 개수의 전도성 층(54) 및 유전체 층(52)을 도시하지만, 다른 실시형태에서는 상이한 개수의 전도성 층(54) 및 유전체 층(52)을 포함할 수 있다.
도 4 내지 도 12b는 일부 실시형태에 따라 메모리 어레이(200)의 계단 구조를 제조하는 중간 단계의 도면이다. 도 4 내지 11 및 12b는 도 1에 도시된 참조 단면 B-B'를 따라 도시된다. 도 12a는 3 차원 뷰로 도시된다.
도 4에서 포토레지스트(56)가 다층 스택(58) 위에 형성된다. 위에서 설명된 바와 같이, 다층 스택(58)은 전도성 층(54)(54A, 54B, 54C 및 54D로 표시됨) 및 유전체 층(52)(52A, 52B 및 52C로 표시됨)의 교번하는 층을 포함할 수 있다. 포토레지스트(56)는 스핀-온(spin-on) 기술을 사용하여 형성될 수 있다.
도 5에서, 포토레지스트(56)는 영역(60)에서 다층 스택(58)을 노출하고 다층 스택(58)의 나머지 부분은 마스킹하도록 패터닝된다. 예를 들어, 다층 스택(58)의 최상부 층(예를 들어, 전도성 층(54D))은 영역(60)에서 노출될 수 있다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다.
도 6에서, 영역(60)에서 다층 스택(58)의 노출된 부분은 포토레지스트(56)를 마스크로 사용하여 에칭된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 에칭은 영역(60)에서 전도성 층(54D) 및 유전체 층(52C)의 부분들을 제거하고 개구(61)를 정의할 수 있다. 전도성 층(54D)과 유전체 층(52C)이 상이한 재료 조성을 갖기 때문에, 이들 층의 노출된 부분들을 제거하는데 사용되는 에칭제(etchants)는 상이할 수 있다. 일부 실시형태에서, 유전체 층(52C)은 전도성 층(54D)을 에칭하는 동안 에칭 정지층으로서 작용하고, 전도성 층(54C)은 유전체 층(52C)을 에칭하는 동안 에칭 정지층으로서 작용한다. 그 결과, 전도성 층(54D) 및 유전체 층(52C)의 부분들이 다층 스택(58)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있으며, 개구(61)는 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후에 개구(61)의 에칭을 정지하기 위해 시간제한 에칭(timed etch) 프로세스가 사용될 수 있다. 결과적인 구조에서, 전도성 층(54C)은 영역(60)에서 노출된다.
도 7에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출하도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍(trimming)의 결과, 포토레지스트(56)의 폭이 감소하고 영역(60, 62)의 다층 스택(58) 부분이 노출될 수 있다. 예를 들어, 영역(60)에서 전도성 층(54C)의 상부 표면이 노출되고, 영역(62)에서 전도성 층(54D)의 상부 표면이 노출될 수 있다.
도 8에서, 영역(60, 62)의 전도성 층(54D), 유전체 층(52C), 전도성 층(54C) 및 유전체 층(52B)의 일부가 포토레지스트(56)를 마스크로 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58)으로 더 연장할 수 있다. 전도성 층(54D/54C) 및 유전체 층(52C/52B)이 상이한 재료 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에칭제는 상이할 수 있다. 일부 실시형태에서, 유전체 층(52C)은 전도성 층(54D)을 에칭하는 동안 에칭 정지층으로서 작용하고; 전도성 층(54C)은 유전체 층(52C)을 에칭하는 동안 에칭 정지층으로서 작용하고; 유전체 층(52B)은 전도성 층(54C)을 에칭하는 동안 에칭 정지층으로서 작용하고; 전도성 층(54B)은 유전체 층(52B)을 에칭하는 동안 에칭 정지층으로서 작용한다. 그 결과, 전도성 층(54D/54C) 및 유전체 층(52C/52B)의 부분들이 다층 스택(58)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있고, 개구(61)는 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스 동안, 전도성 층(54) 및 유전체 층(52)의 에칭되지 않는 부분들은 하부 층들에 대한 마스크로 작용하고, 그 결과 전도성 층(54D) 및 유전체 층(52C)의 이전(previous) 패턴(도 7 참조)이 하부의 전도성 층(54C) 및 유전체 층(52B)에 전사될 수 있다. 결과적인 구조에서, 전도성 층(54B)은 영역(60)에서 노출되고, 전도 층(54C)은 영역(62)에서 노출된다.
도 9에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출하도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소하고 영역(60, 62, 64)에서 다층 스택(58) 부분이 노출될 수 있다. 예를 들어, 전도성 층(54B)의 상부 표면은 영역(60)에서 노출될 수 있고; 전도성 층(54C)의 상부 표면은 영역(62)에서 노출될 수 있고; 전도성 층(54D)의 상부 표면은 영역(64)에서 노출될 수 있다.
도 10에서, 영역(60, 62, 64)에서 전도성 층(54D, 54C, 54B)의 부분들은 포토레지스트(56)를 마스크로 사용하여 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58)으로 더 연장할 수 있다. 일부 실시형태에서, 유전체 층(52C)은 전도성 층(54D)을 에칭하는 동안 에칭 정지층으로서 작용하고; 유전체 층(52B)은 전도성 층(54C)을 에칭하는 동안 에칭 정지층으로서 작용하고; 유전체 층(52A)은 전도성 층(54B)을 에칭하는 동안 에칭 정지층으로서 작용한다. 그 결과, 전도성 층(54D, 54C, 54B)의 부분들이 다층 스택(58)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있으며, 개구(61)는 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스 동안, 각각의 유전체 층(52)은 하부 층에 대한 마스크로서 작용하고, 그 결과 유전체 층(52C/52B)의 이전 패턴(도 9 참조)이 하부의 전도성 층(54C/54B)으로 전사될 수 있다. 결과적인 구조에서, 유전체 층(52A)은 영역(60)에서 노출되고; 유전체 층(52B)은 영역(62)에서 노출되고; 유전체 층(52C)은 영역(64)에서 노출된다.
도 11에서, 포토레지스트(56)가 허용 가능한 애싱(ashing) 또는 습식 스트립(wet strip) 프로세스 등에 의해 제거될 수 있다. 따라서, 계단(staircase) 구조(68)가 형성된다. 계단 구조는 전도성 층들(54) 및 유전체 층들(52)의 교번하는 층들의 스택을 포함한다. 하부 전도성 층들(54)은 더 넓고(wider) 상부 전도성 층들(54)을 지나 측방향으로(laterally) 연장되며, 각각의 전도성 층(54)의 폭은 기판을 향하는 방향으로 증가한다. 예를 들어, 전도성 층(54A)은 전도성 층(54B)보다 길 수 있고; 전도성 층(54B)은 전도성 층(54C)보다 길 수 있고; 전도성 층(54C)은 전도성 층(54D)보다 길 수 있다. 결과적으로, 후속 처리 단계에서 전도성 콘택트(conductive contacts)가 계단 구조(68) 위에서부터 각각의 전도성 층(54)으로 만들어 질 수 있다.
도 12a 및 12b에서, 금속간 유전체(inter-metal dielectric, IMD)(70)가 다층 스택(58) 위에 성막된다. IMD(70)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마-강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포-실리케이트 유리(phospho-silicate glass, PSG), 보로-실리케이트 유리(boro-silicate glass, BSG), 보론-도핑된 포스포-실리케이트 유리(boron-doped phospho-silicate glass, BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass, USG) 등을 포함할 수 있다. 허용되는 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. IMD(70)는 유전체 층(52)의 측벽뿐만 아니라 전도성 층(54)의 측벽을 따라 연장된다. 또한, IMD(70)는 각각의 유전체 층(52)의 상부 표면과 접촉할 수 있다.
도 12a 및 12b에 더 도시된 바와 같이, 다층 스택(58) 위의 과잉 유전체 재료를 제거하기 위해 제거 프로세스가 IMD(70)에 적용된다. 일부 실시형태에서, 화학적 기계적 연마(CMP), 에치-백(etch-back) 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스가 완료된 후 다층 스택(58) 및 IMD(70)의 상부 표면이 평평하게(level) 되도록 평탄화 프로세스는 다층 스택(58)을 노출시킨다.
도 13 내지 17b는 일부 실시형태에 따른 메모리 어레이(200)의 제조에서 중간 단계의 도면이다. 도 13 내지 17b에서, 다층 스택(58)이 형성되고 트렌치가 다층 스택(58)에 형성되어, 전도성 라인(72)을 정의한다. 전도성 라인(72)은 메모리 어레이(200)의 워드라인에 해당할 수 있고, 전도성 라인(72)은 메모리 어레이(200)의 결과적인 트랜지스터를 위한 게이트 전극을 더 제공할 수 있다. 도 17a는 3차원 뷰로 도시되어 있다. 도 13 내지 16 및 17b는 도 1a에 도시된 참조 단면 C-C'를 따라 도시된다.
도 13에서, 하드 마스크(80) 및 포토레지스트(82)가 다층 스택(58) 위에 성막된다. 하드 마스크(80)는 예를 들면 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride) 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 포토레지스트 (82)는 예를 들어 스핀-온 기술을 사용하여 형성 될 수 있다.
도 14a 및 14b에서, 포토레지스트(82)는 트렌치(86)를 형성하도록 패터닝된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(82)는 패터닝을 위해 빛에 노출될 수 있다. 노광 프로세스 후에, 포토레지스트(82)는 현상되어 네거티브(negative) 또는 포지티브(positive) 레지스트의 사용 여부에 따라 포토레지스트의 노광된 부분 또는 노광되지 않은 부분을 제거함으로써, 트렌치(86)의 패턴을 정의할 수 있다.
도 15에서, 포토레지스트(82)의 패턴은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 기타 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스를 사용하여 하드 마스크(80)로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)가 하드 마스크(80)를 통하여 연장되어 형성된다. 포토레지스트(82)는 예를 들어 애싱(ashing) 프로레스에 의해 제거될 수 있다.
도 16에서, 하드 마스크(80)의 패턴이 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 기타 또는 이들의 조합과 같은 하나 이상의 허용 가능한 에칭 프로세스를 사용하여 다층 스택(58)으로 전사된다. 에칭 프로세스는 이방성일 수 있다. 따라서, 다층 스택(58)을 통해 연장된 트렌치(86) 및 전도성 라인(72)(예를 들어, 워드라인)이 전도성 층(54)으로부터 형성된다. 전도성 층(54)을 통해 트렌치(86)를 에칭함으로써, 인접한 전도성 라인(72)은 서로로부터 분리될 수 있다. 이어서, 도 17a 및 17b에서, 하드 마스크(80)가 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합 등과 같은 허용 가능한 프로세스에 의해 제거될 수 있다. 다층 스택(58)의 계단 형상(예를 들어, 도 12 참조)으로 인해, 전도성 라인(72)은 기판(50)을 향하는 방향으로 증가하는 다양한 길이를 가질 수 있다. 예를 들어, 전도성 라인(72A)은 전도성 라인(72B)보다 길 수 있고; 전도성 라인(72B)은 전도성 라인(72C)보다 길 수 있고; 전도성 라인(72C)은 전도성 라인(72D)보다 길 수 있다. 일부 실시형태에서, 트렌치(86)는 약 50 nm 내지 약 100 nm의 범위에 있는 폭(W1)을 갖도록 형성될 수 있지만, 다른 폭도 가능하다.
도 18a 내지 20은 트렌치(86)에 트랜지스터(204)(도 1a 참조)를 위한 채널 영역을 형성하고 패터닝하는 것을 도시한다. 도 18a 및 19a는 3차원 뷰로 도시되어 있다. 도 18b, 19b 및 20은 도 1a의 참조 단면 C-C'를 따른 단면도를 도시한다.
도 18a 및 18b에서, 메모리 필름(90)이 트렌치(86)에 컨포멀하게(conformally) 성막된다. 메모리 필름(90)은, 메모리 필름(90)에 걸쳐 적절한 전압 디퍼렌셜을 인가함으로써 두 개의 상이한 분극 방향(polarization directions) 간에 스위칭할 수 있는 재료와 같이, 비트(bit)를 저장할 수 있는 재료를 가질 수 있다. 예를 들어, 메모리 필름(90)의 분극은 전압 디퍼렌셜을 인가함으로 발생하는 전기장으로 인해 변할 수 있다.
예를 들어, 메모리 필름(90)은 하프늄(Hf)계 유전체 재료 등과 같은 고-유전상수(high-k) 유전체 재료일 수 있다. 일부 실시형태에서, 메모리 필름(90)은 하프늄 옥사이드(hafnium oxide), 하프늄 지르코늄 옥사이드(hafnium zirconium oxide), 실리콘-도핑된 하프늄 옥사이드 등과 같은 강유전체 재료(ferroelectric material)를 포함한다. 다른 실시형태에서, 메모리 필름(90)은 2개의 SiOx 층 사이에 SiNx 층을 포함하는 다층 구조(예를 들어, ONO 구조)일 수 있다. 또 다른 실시형태에서, 메모리 필름(90)은 상이한 강유전체 재료 또는 상이한 유형의 메모리 재료를 포함할 수 있다. 메모리 필름(90)은 CVD, PVD, ALD, PECVD 등에 의해 성막되어 트렌치(86)의 측벽 및 바닥면을 따라 연장될 수 있다. 일부 실시형태에서, 메모리 필름(90)이 성막된 후, 어닐링(annealing) 단계가 수행될 수 있다. 일부 실시형태에서, 메모리 필름(90)은 약 5 nm 내지 약 15 nm 범위의 두께로 성막될 수 있지만, 다른 두께도 가능하다. 일부 실시형태에서, 메모리 필름(90)을 성막한 후, 트렌치(86)는 약 40 nm 내지 약 70 nm 범위의 폭(W2)을 가질 수 있지만, 다른 두께도 가능하다.
도 19a 및 19b에서, OS 층(92)이 메모리 필름(90) 위의 트렌치(86)에 컨포멀하게 성막된다. OS 층(92)은 트랜지스터(예를 들어, 트랜지스터(204), 도 1a 참조)를 위한 채널 영역을 제공하기에 적합한 재료를 포함한다. 일부 실시형태에서, OS 층(92)은 인듐 옥사이드(indium oxide), 인듐 갈륨 징크 옥사이드(indium gallium zinc oxide), 인듐 티타늄 옥사이드(indium titanium oxide), 인듐 텅스텐 옥사이드(indium tungsten oxide), 인듐 틴 옥사이드(indium tin oxide) 등, 또는 이들의 조합과 같은 인듐-함유 재료를 포함한다. 다른 실시형태에서, 이들 예와 상이한 반도체 재료가 OS 층(92)에 대해 사용될 수 있다. 예를 들어, 다른 실시형태에서, OS 층(92)은 징크 옥사이드(zinc oxide) 또는 다른 유형의 산화물을 포함할 수 있다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. OS 층(92)은 메모리 필름(90) 위의 트렌치(86)의 측벽 및 바닥면을 따라 연장될 수 있다. 일부 실시형태에서, OS 층(92)이 성막된 후, 산소 관련(oxygen-related) 분위기에서 어닐링 단계(예를 들어, 약 300 ℃ 내지 약 450 ℃의 온도 범위에서)가 OS 층(92)의 전하 캐리어(charge carriers)를 활성화하기 위해 수행될 수 있다. 일부 실시형태에서, OS 층(92)은 약 1 nm 내지 약 15 nm 범위의 두께로 성막될 수 있지만, 다른 두께도 가능하다. 일부 실시형태에서, OS 층(92)을 성막한 후, 트렌치(86)는 약 20 nm 내지 약 70 nm 범위의 폭(W3)을 가질 수 있지만, 다른 폭도 가능하다.
도 20에서, 유전체 재료(98)가 트렌치(86)의 측벽 및 바닥면 상에 및 OS 층(92) 위에 성막된다. 유전체 재료(98)는 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 등을 포함할 수 있고, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 도 20에 도시된 바와 같이, 유전체 재료(98)는 트렌치(86)를 채울 수 있고 다층 스택(58)을 덮을 수 있다.
도 21a 내지 21c에서, 다층 스택(58) 위의 과잉 재료를 제거하기 위해 유전체 재료(98), OS 층(92) 및 메모리 필름(90)에 제거 프로세스가 적용된다. 일부 실시형태에서, 화학적 기계적 연마(CMP), 그라인딩(grinding) 프로세스, 에치-백(etch-back) 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 다층 스택(58)의 상부 표면들이 평평하게 되도록 다층 스택(58)을 노출시킬 수 있다. 도 21a는 3차원 뷰를 도시하고, 도 21b는 도 21a에 도시된 구조의 대응하는 탑-다운(top-down) 뷰를 도시하고, 도 21c는 도 1a 및 도 21b에 도시된 참조 단면 C-C'를 관통하는 단면도를 도시한다.
도 22a 내지 26c는 메모리 어레이(200)에서 전도성 라인(106, 108)(예를 들어, 소스라인 및 비트라인)을 제조하는 중간 단계를 도시한다. 전도성 라인(106, 108)은, 메모리 어레이(200)의 개개의 셀들이 읽기 및 쓰기 동작을 위해 선택될 수 있도록, 전도성 라인(72)에 수직인 방향을 따라 연장될 수 있다. 도 22a, 23a, 24a, 25a 및 26a는 3 차원 뷰를 도시한다. 도 22b, 23b, 24b, 25b 및 26b는 탑 다운 뷰를 도시한다. 도 22c, 23c 및 24c는 도 1a 및 예를 들면, 도 22b에 도시 된 참조 단면 C-C'를 따른 단면도를 도시한다. 도 25c 및 26c는 도 1a 및 예를 들면 도 25b에 도시된 참조 단면 D-D'를 따른 단면도를 도시한다.
도 22a, 22b 및 22c에서, 트렌치(100)가 유전체 재료(98)를 통해 패터닝된다. 트렌치(100)는 메모리 필름(90)의 대향하는 측벽들 사이에 배치될 수 있고, 전도성 라인(106/108)이 후속적으로 형성되는 영역을 정의할 수 있다. 트렌치(100)의 패터닝은 일부 실시형태에서 포토리소그래피 및 에칭의 조합을 통해 수행될 수 있다. 예를 들어, 포토레지스트(101)가 다층 스택(58), 유전체 재료(98), OS 층(92) 및 메모리 필름(90) 위에 성막될 수 있다. 포토레지스트(101)는 예를 들면 스핀-온(spin-on) 기술과 같은 적절한 기술을 사용하여 형성될 수 있다. 그 다음, 포토레지스트(101)는 개구(100)를 정의하도록 패터닝된다. 각각의 개구(100)는 유전체 재료(98)의 일 영역을 노출하고 OS 층(92)의 영역을 노출할 수 있다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(101)는 패터닝을 이용하여 빛에 노출될 수 있다. 노광 프로세스 후에, 포토레지스트(101)는 현상되어 네거티브(negative) 또는 포지티브(positive) 레지스트(resist)의 사용 여부에 따라 포토레지스트의 노광된 부분 또는 노광되지 않은 부분을 제거함으로써, 개구(100)의 패턴을 정의할 수 있다.
개구(100)에 의해 노출된 유전체 재료(98)의 부분들은 에칭에 의해 제거되어 유전체 재료(98)에 트렌치(100)를 형성할 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 일부 실시형태에서, 트렌치(100)는 약 40 nm 내지 약 70 nm 범위의 폭(W4) 또는 약 80 nm 내지 약 150 nm 범위의 길이(L1)를 가질 수 있지만, 다른 치수도 가능하다. 일부 실시형태에서, 트렌치들(100)은 약 30 nm 내지 약 120 nm 범위의 거리(L2)만큼 분리되지만, 다른 거리도 가능하다. 일부 실시형태에서, 트렌치(100)는 약 1000 nm 내지 약 2000 nm 범위의 깊이를 가질 수 있지만, 다른 깊이도 가능하다. 트렌치(100)가 패터닝된 후, 포토레지스트(101)는 예를 들면 애싱(ashing)에 의해 제거될 수 있다.
에칭은 메모리 필름(90)을 덮는 OS 층(92)의 부분을 트렌치(100) 내에 남길 수 있거나, 에칭은 메모리 필름(90)으로부터 OS 층(92)을 제거하여 트렌치(100) 내의 메모리 필름(90)을 노출시킬 수 있다. 예를 들어, 도 22a는 OS 층(92)의 부분이 트렌치(100)를 형성한 후에 남겨져서 메모리 필름(90)의 측벽을 덮는 실시형태를 도시한다. 도 22b-22c는 OS 층(92)이 제거되어 메모리 필름(90)의 측벽이 노출되는 실시형태를 도시한다. OS 층(92)의 부분이 트렌치(100)를 형성한 후에 메모리 필름(90) 상에 남아있는 일부 실시형태에서, 남아 있는 OS 층(92)은 약 0 nm 내지 약 15 nm 범위의 두께를 가질 수 있지만, 다른 두께도 가능하다.
도 23a, 23b 및 23c에서, 일부 실시형태에 따라, 재충전 층(96)이 트렌치(100)에 성막된다. 도 23a에 도시된 바와 같이, 재충전 층(96)은 트렌치(100) 내의 유전체 재료(98), OS 층(92) 및/또는 메모리 필름(90)의 표면 상에 컨포멀하게 성막될 수 있다. 도 23a-23c는 메모리 필름(90)을 덮는 OS 층(92)이 제거된 실시형태를 도시하고, 따라서 재충전 층(96)은 트렌치(100) 내의 메모리 필름(90)의 표면 상에 성막된다. 재충전 층(96)은 메모리 필름 위에 트렌치(100)의 바닥면 및 측벽을 따라 연장될 수 있다. 다른 실시형태에서, 재충전 층(96)은 메모리 필름(90)을 덮는 트렌치(100) 내의 OS 층(92)의 남아 있는 부분 상에 성막될 수 있다. 특히 트렌치(100) 내의 OS 층(92)이 제거되는 경우, 재충전 층(96)은 후속적으로 형성되는 전도성 라인(106/108) 및 OS 층(92) 사이에 증가된 접촉 면적을 제공할 수 있다(도 25a-26c 참조). 일부 실시형태에서, 재충전 층(96)은 OS 층(92)의 재료보다 전도성 라인(106/108)에 더 적은 저항성 접촉(less resistive contact)을 제공하는 재료로 형성될 수 있다. 이러한 방식으로, 본 명세서에 설명된 바와 같은 재충전 층(96)은 저항을 감소시킬 수 있고, 트랜지스터(예를 들어, 트랜지스터(204), 도 1a 참조)에 개선된 성능을 제공할 수 있다.
재충전 층(96)은 CVD, PVD, ALD, PECVD 등과 같이 OS 층(92)과 유사한 기술을 사용하여 성막될 수 있다. 일부 실시형태에서, 재충전 층(96)은 OS 층(92)의 재료와 동일한 재료 또는 유사한 재료를 포함할 수 있다. 예를 들어, 일부 실시형태에서, 재충전 층(96)은 인듐 옥사이드(indium oxide), 인듐 갈륨 징크 옥사이드(indium gallium zinc oxide), 인듐 티타늄 옥사이드(indium titanium oxide), 인듐 텅스텐 옥사이드(indium tungsten oxide), 인듐 틴 옥사이드(indium tin oxide) 등, 또는 이들의 조합과 같은 인듐-함유 재료를 포함한다. 다른 실시형태에서, 이들 실시예 또는 OS 층(92)과 상이한 반도체 재료가 재충전 층(96)에 사용될 수 있다. 예를 들어, 다른 실시형태에서, 재충전 층(96)은 징크 옥사이드(zinc oxide) 또는 다른 유형의 산화물을 포함할 수 있다.
일부 실시형태에서, 재충전 층(96)은 OS 층(92)의 재료보다 더 큰 캐리어 농도를 갖는 재료일 수 있다. 이러한 방식으로, 재충전 층(96)은 전도성 라인(106/108) 및 OS 층(92) 사이에 더 적은 저항성 접촉을 제공할 수 있다. 예를 들어, 일부 실시형태에서, OS 층(92)은 인듐 갈륨 징크 옥사이드(indium gallium zinc oxide), 인듐 티타늄 옥사이드(indium titanium oxide), 인듐 텅스텐 옥사이드(indium tungsten oxide), 징크 옥사이드(zinc oxide) 또는 인듐 옥사이드(indium oxide)와 같은 재료로 형성될 수 있고, 재충전 층(96)은 인듐 티타늄 옥사이드(indium titanium oxide), 인듐 텅스텐 옥사이드(indium tungsten oxide), 징크 옥사이드(zinc oxide) 또는 인듐 옥사이드(indium oxide)와 같이 상대적으로 더 큰 캐리어 농도를 가진 재료로 형성될 수 있다. 일부 실시형태에서, OS 층(92)은 약 1015 cm-3 및 약 1017 cm-3 사이의 캐리어 농도를 가질 수 있고, 재충전 층(96)은 약 1019 cm-3 내지 약 1022 cm-3 사이의 캐리어 농도를 가질 수 있다.
일부 실시형태에서, 재충전 층(96)은 약 1 nm 내지 약 15 nm 범위의 두께로 성막될 수 있지만, 다른 두께도 가능하다. 재충전 층(96)은 OS 층(92)의 두께보다 더 작거나, 대략 동일하거나, 더 큰 두께를 가질 수 있다. 예를 들어, 일부 실시형태에서, 메모리 필름(90) 상에 연장되는 재충전 층(96)은 메모리 필름(90) 상에 연장되는 OS 층(92)과 상이한 두께를 가질 수 있다. 일부 실시형태에서, 재충전 층(96)을 성막한 후, 트렌치(100)는 약 20 nm 내지 약 70 nm 범위의 폭(W5) 또는 약 50 nm 내지 약 80 nm 범위의 길이(L3)를 가질 수 있지만, 다른 치수도 가능하다. 일부 실시형태에서, 재충전 층(96)을 성막한 후, 트렌치(100)는 약 1000 nm 내지 약 2000 nm 범위의 깊이(D1)를 가질 수 있지만, 다른 깊이도 가능하다. 일부 실시형태에서, 재충전 층(96)을 성막한 후에 평탄화 프로세스가 수행된다.
일부 실시형태에 따라, 도 24a, 24b 및 24c에서 트렌치(100)는 전도성 재료(104)로 채워진다. 이어서 전도성 라인(106/108)이 전도성 재료(104)로부터 형성된다(도 25a-26c 참조). 전도성 재료(104)는 구리, 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드, 텅스텐, 루테늄, 알루미늄, 몰리브데넘, 이들의 조합 등과 같은 하나 이상의 재료를 포함할 수 있으며, 이들은 예를 들어 CVD, ALD, PVD, PECVD 등을 사용하여 각각 형성될 수 있다. 전도성 재료(104)가 성막된 후, 전도성 재료(104)의 과잉 부분을 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 일부 실시형태에서, 평탄화 프로세스는 또한 재충전 층(96)의 과잉 부분을 제거할 수 있다. 결과적인 구조에서, 다층 스택(58), 메모리 필름(90), OS 층(92), 재충전 층(96) 및 전도성 재료(104)의 상부 표면은 실질적으로 평평할 수 있다(예를 들어, 프로세스 편차 내에서 동일 평면에 있음).
도 25a, 25b 및 25c에서, 일부 실시형태에 따라 트렌치(120)가 전도성 재료(104)에 패터닝되어, 전도성 라인(106) 및 전도성 라인(108)을 형성한다. 도 25c는 도 25b의 선 D-D'을 따른 단면도를 도시한다. 트렌치(120)는 포토리소그래피 및 에칭의 조합을 사용하여 전도성 재료(104)를 패터닝함으로써 패터닝된다. 예를 들어, 포토레지스트(119)가 다층 스택(58), 유전체 재료(98), OS 층(92), 재충전 층(96), 메모리 필름(90) 및 전도성 재료(104) 위에 성막될 수 있다. 포토레지스트(119)는 예를 들어 스핀-온(spin-on) 기술을 사용하여 형성될 수 있다. 포토레지스트(119)는 개구(120)를 정의하도록 패터닝된다. 각각의 개구(120)는 전도성 재료(104) 및 재충전 층(96)의 대응하는 영역과 중첩될 수 있다. 개구(120)는 전도성 재료(104)와 완전히 중첩되지 않고, 개구(120)가 중첩되지 않는 전도성 재료(104)의 부분은 전도성 라인(106/108)을 형성하는 전도성 재료(104)의 부분을 정의한다. 포토레지스트(119)는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(119)는 패터닝을 위해 빛에 노출된다. 노광 프로세스 후에, 포토레지스트(119)는 현상되어 네거티브(negative) 또는 포지티브(positive) 레지스트의 사용 여부에 따라 포토레지스트(119)의 노광된 부분 또는 노광되지 않은 부분을 제거함으로써, 개구(120)를 정의할 수 있다.
개구(120)에 의해 노출된 전도성 재료(104) 및 재충전 층(96)의 부분은 에칭에 의해 제거되어 트렌치(120)를 형성할 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 이러한 방식으로, 각각의 트렌치(120)는 그 트렌치(120)에 의해 분리되는 전도성 재료(104)의 전도성 라인(106) 및 전도성 재료(104)의 인접한 전도성 라인(108)의 패턴을 정의할 수 있다. 전도성 라인(106)은 메모리 어레이의 비트라인에 대응할 수 있다. 전도성 라인(108)은 메모리 어레이(200)의 소스 라인에 대응할 수 있다. 도 25c는 전도성 라인(106)만을 보여주는 단면도를 도시하지만, 전도성 라인(108)에 대한 단면도도 유사할 수 있다. 트렌치(120)가 패터닝된 후, 포토레지스트(119)는 예를 들어 애싱에 의해 제거될 수 있다.
일부 실시형태에서, 트렌치(120)는 약 30 nm 내지 약 100 nm 범위의 길이(L4)를 가질 수 있지만, 다른 치수도 가능하다. 트렌치(120)를 에칭한 후, 전도성 라인(106/108)을 형성하는 전도성 재료(104)의 나머지 부분은 약 20 nm 내지 약 50 nm 범위의 길이(L5)를 가질 수 있지만, 다른 치수도 가능하다. 일부의 경우에, 동일한 트렌치(120)에 인접한 전도성 라인(106) 및 전도성 라인(108)은 상이한 길이(예를 들어, 길이 L5)를 가질 수 있다. 일부 실시형태에서, 전도성 라인(106/108)의 길이(L5)는 트렌치(120)의 길이(L4)를 제어함으로써(예를 들어, 트렌치(120)의 패터닝을 제어함으로써) 제어될 수 있다. 이러한 방식으로, 트렌치(120)의 크기를 제어하는 것은 전도성 라인(106/108)의 크기를 제어할 수 있다. 추가적으로, 트렌치(120)의 길이(L4)를 제어하는 것은 또한 전도성 라인(106/108)과 재충전 층(96) 사이의 접촉 면적(contact area)을 제어할 수 있다. 전도성 라인(106)과 재충전 층(96) 사이의 예시적인 접촉 영역(contact region)(105)이 도 25b에 표시되어 있다. 전도성 라인(106/108)과 재충전 층(96) 사이의 접촉 영역(예를 들어, 접촉 영역(105))의 크기는 도 26a 내지 26c 및 도 27에 대해 아래에서 더 상세히 설명된다.
일부 실시형태 따라, 도 26a, 26b 및 26c에서, 유전체 재료(102)가 트렌치(120) 내에 성막되어 이를 채운다. 도 26c는 도 26b의 선 D-D'를 따른 단면도를 도시한다. 유전체 재료(102)는 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등, 또는 이들의 조합을 포함할 수 있다. 유전체 재료(102)의 재료는 유전체 재료(98)의 재료와 동일하거나 상이할 수 있다. 유전체 재료(102)는 CVD, PVD, ALD, PECVD 등과 같은 적절한 기술을 사용하여 성막될 수 있다. 유전체 재료(102)는 메모리 필름(90) 위에 트렌치(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 성막 후에, 평탄화 프로세스(예를 들어, CMP, 에치 백 등)가 수행되어 유전체 재료(102)의 과잉 부분을 제거할 수 있다. 결과적인 구조에서, 다층 스택(58), 메모리 필름(90), 전도성 라인(106/108), 재충전 층(96), OS 층(92) 및 유전체 재료(102)의 상부 표면은 실질적으로 평평할 수 있다. 이러한 방식으로, 인접한 전도성 라인(106) 및 전도성 라인(108)은 유전체 재료(102)로부터 형성된 격리 영역에 의해 분리된다. 인접한 전도성 라인(106/108)은 길이(L4)에 의해 분리되며, 이는 대응하는 트렌치(120)의 길이(L4)를 제어함으로써 제어될 수 있다.
전도성 라인(106)과 재충전 층(96) 사이의 예시적인 접촉 영역(105)이도 26b에 도시되어 있다. 일부의 경우에, 본 명세서에 설명된 바와 같이 전도성 라인(106/108)과 OS 층(92) 사이에 재충전 층(96)을 형성하는 것은 전도성 라인(106/108)과 OS 층(92) 사이의 전도(conduction)를 개선할 수 있다. 예를 들어, OS 층(92)이 트렌치(100)의 에칭 중에 메모리 필름(90)으로부터 제거되는 실시형태에서(도 22a 내지 22c 참조), 재충전 층(96)의 존재없이는 전도성 라인(106/108)과 OS 층(92) 사이의 접촉 면적(contact area)은 예시적인 접촉 영역(103)으로 도 26b에 도시된, OS 층(92)의 두께에 의해 제한될 것이다. 전도성 라인(106/108)을 재충전 층(96)으로 부분적으로 둘러쌈으로써, 전도성 라인(106/108)과 OS 층(92) 사이의 유효 접촉 면적(effective contact area)은 접촉 영역(105)으로 도 26b에 도시된 바와 같이 증가될 수 있다. 접촉 영역(105)의 면적은 대략 전도성 라인(106/108)의 깊이(D1), 폭(W5) 및 길이(L5)에 의해 정의될 수 있다. 일부 실시형태에서, 접촉 영역(105)의 면적은 약 1800 nm2 내지 약 8500 nm2의 범위에 있을 수 있지만, 다른 접촉 면적도 가능하다. 일부 실시형태에서, 재충전 층(96)의 사용은 전도성 라인(106/108)과 OS 층(92) 사이의 유효 접촉 면적을 약 33 % 내지 약 500 % 증가시킬 수 있지만, 다른 퍼센티지도 가능하다. 더 큰 면적의 접촉 영역(105)을 형성함으로써, 전도성 라인(106/108)과 OS 층(92) 사이의 접촉 저항(contact resistance)이 감소될 수 있다. 추가로, 전술한 바와 같이, 재충전 층(96)의 재료는 접촉 저항을 더 감소시키도록 선택될 수 있다. 일부의 경우에, 재충전 층(96)을 사용할 때 접촉 저항은 재충전 층(96)이 존재하지 않을 때 접촉 저항의 약 30 % 내지 약 100 % 이다.
접촉 영역(105)의 면적이 전도성 라인(106/108)의 깊이(D1), 폭(W5) 및 길이(L5)에 의해 대략 정의될 수 있기 때문에, 전도성 라인(106/108)의 치수(D1, W5 및/또는 L5)를 제어하면 접촉 영역(105)의 크기를 제어할 수 있다. 트렌치(120)(도 25a 내지 25c 참조)가 도 26a 내지 26c에 대해 형성된 길이(L4)보다 작은 길이(L4)를 가지도록 형성된 실시예가 도 27에 도시되어 있다. 트렌치(120)를 더 작은 길이(L4)를 갖도록 형성함으로써, 전도성 라인(106/108)의 크기 및 접촉 영역(105)의 면적이 증가될 수 있다. 이것은 또한 도 27에 도시되어 있으며, 여기서 전도성 라인(106/108)은 도 26a 내지 26c의 전도성 라인보다 더 큰 길이(L5)를 갖는다. 이러한 방식으로, 트렌치(120)의 더 작은 길이(L4)는 전도성 라인(106/108)의 더 큰 길이(L5)의 결과를 가져오며, 이에 따라 더 큰 면적의 접촉 영역(105)이 생성된다. 더 큰 전도성 라인(106/108) 또는 더 큰 접촉 영역(105)의 면적은 저항을 감소시킬 수 있으며, 이는 예를 들어 파워 효율을 향상시키거나 가열(heating)을 감소시킴으로써 디바이스 성능을 개선할 수 있다.
다시 도 26a 내지 26c로 되돌아 가면, 적층된 트랜지스터(204)가 메모리 어레이(200)에 형성될 수 있다. 각 트랜지스터(204)는 게이트 전극(예를 들어, 대응하는 전도성 라인(72)의 일 부분), 게이트 유전체(예를 들어, 대응하는 메모리 필름(90)의 일 부분), 채널 영역(예를 들어, 대응하는 OS 층(92) 및 재충전 층(96)의 일 부분), 및 소스 및 드레인 전극(예를 들어, 대응하는 전도성 라인(106, 108)의 부분)을 포함한다. 유전체 재료(102)는 동일한 열(column) 및 동일한 수직 레벨에서 인접한 트랜지스터(204)를 격리시킨다. 트랜지스터(204)는 수직으로 적층된 행(rows) 및 열(columns)의 어레이(array)로 배치될 수 있다.
도 28a, 28b, 28c 및 28d에서, 콘택트(contacts)(110)가 전도성 라인(72), 전도성 라인(106) 및 전도성 라인(108)에 만들어진다. 도 28a는 메모리 어레이(200)의 사시도를 도시하고; 도 28b는 메모리 어레이(200)의 탑-다운 뷰를 도시하고; 도 28c는 도 28a의 선 28-28C'을 따라 취해진 디바이스 및 하부 기판의 단면도를 도시하고; 도 28d는 도 1a의 참조 단면 B-B' 를 따른 디바이스의 단면도를 도시한다. 일부 실시형태에서, 전도성 라인(72)의 계단 형상은 전도성 콘택트(110)가 놓일(land on) 수 있도록 전도성 라인(72) 각각에 표면을 제공할 수 있다. 콘택트(110)를 형성하는 것은, 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 전도성 층(54)의 부분들을 노출시키기 위해 IMD(70) 및 유전체 층(52)에 개구를 패터닝하는 것을 포함할 수 있다. 확산(diffusion) 배리어 층, 접착층 등과 같은 라이너(liner)(미도시) 및 전도성 재료가 상기 개구에 형성된다. 라이너는 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. IMD(70)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 전도성 재료는 개구에 콘택트(110)를 형성한다.
도 28a의 사시도에 의해 도시된 바와도 같이, 전도성 콘택트(112, 114)가 또한 전도성 라인(106) 및 전도성 라인(108)에 각각 만들어질 수 있다. 전도성 콘택트(110, 112, 114)는 각각 전도성 라인(116A, 116B, 116C)에 전기적으로 연결될 수 있으며, 이는 메모리 어레이를 밑에/위에 있는 회로(예를 들어, 제어 회로) 및/또는 반도체 다이(die)의 신호, 파워 및 접지 라인에 연결한다. 예를 들어, 도 28c에 도시된 바와 같이 전도성 비아(118)가 IMD(70)를 통해 연장되어, 전도성 라인(116C)을 인터커넥트 구조(interconnect structure)(220)의 하부 회로 및 기판(50) 상의 능동 디바이스에 전기적으로 연결할 수 있다. 다른 전도성 비아가 IMD(70)를 통해 형성되어 전도성 라인(116A, 116B)을 인터커넥트 구조(220)의 하부 회로에 전기적으로 연결할 수 있다. 대안적인 실시형태에서, 메모리 어레이로의(to) 및 메모리 어레이로부터의(from) 라우팅 및/또는 파워 라인이, 인터커넥트 구조(220)에 부가하여 또는 대신에, 메모리 어레이 위에 형성된 인터커넥트 구조에 의해 제공될 수 있다. 이에 따라, 메모리 어레이(200)가 완성될 수 있다.
도 2 내지 28b의 실시형태는 전도성 라인(106, 108)에 대한 특정 패턴을 도시하지만, 다른 구성도 가능하다. 예를 들어, 이러한 실시형태에서, 전도성 라인(106/108)은 엇갈림식(staggered) 패턴을 갖는다. 일부 실시형태에서, 어레이의 동일한 행(row)에 있는 전도성 라인(106/108)은 모두 서로 정렬된다. 재충전 층(96)은 본 명세서에 설명된 기술을 사용하여 적절하게 전도성 라인(106/108) 상에 형성될 수 있다.
도 29, 30, 31 및 32는 일부 실시형태에 따라 메모리 어레이(200)의 형성에서 중간 단계의 평면도를 도시한다. 도 29 내지 32에 도시된 프로세스는 트렌치(100)의 에칭 후에 OS 층(92)이 부분적으로 메모리 필름(90) 상에 남아 있는 점을 제외하고는, 도 22a 내지 26c에 대해 설명된 프로세스와 유사하다. OS 층(92)의 이러한 불완전한 에칭은 라운드(round) 형상을 가지는 트렌치(100)를 생성할 수 있고, 그 실시예가 도 29에 도시된다. 메모리 필름(90)은 트렌치(100)에 의해 노출되지만, OS 층(92)의 남아 있는 부분은 도 22b에 도시된 트렌치(100)에서 보다 메모리 필름(90)의 더 큰 부분을 덮는다. 일부 실시형태에서, OS 층(92)의 불완전한 에칭은 트렌치 내의 OS 층(92)의 더 큰 면적을 노출시키고, 이는 후속적으로 형성되는 재충전 층(96)(도 30 참조)과 OS 층(92) 사이의 접촉 면적을 증가시킬 수 있다. 일부의 경우에, OS 층(92)과 재충전 층(96) 사이의 접촉 면적을 증가시키는 것은 저항을 감소시킬 수 있다. 도 22b 및 29에 도시된 트렌치(100)는 예시이며, 다른 형상을 갖는 트렌치(100)가 가능하다.
도 30에서, 재충전 층(96)이 일부 실시형태에 따라 트렌치(100) 내에 성막된다. 재충전 층(96)은 도 23a 내지 23c에 대해 전술된 재충전 층(96)과 유사할 수 있고 유사한 방식으로 형성될 수 있다. 도 31에서, 전도성 재료(104)가 트렌치(100) 내부 및 재충전 층(96) 상에 성막된다. 전도성 재료(104)는 도 24a 내지 24c에 대해 이전에 설명된 전도성 재료(104)와 유사할 수 있고 유사한 방식으로 형성될 수 있다. 도 32에서, 트렌치가 전도성 재료(104) 및 재충전 층(96)에 형성되고 유전체 재료(102)가 트렌치에 성막된다. 트렌치는 도 25a 내지 25c에 대해 이전에 설명된 트렌치(120)와 유사할 수 있고 유사한 방식으로 형성될 수 있다. 유전체 재료(102)는 도 26a 내지 26c에 대해 이전에 설명된 유전체 재료(102)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 이러한 방식으로, 전도성 라인(106) 및 전도성 라인(108)이 형성된다. 전도성 라인(106/108)은 재충전 층(96)을 통해 OS 층(92)에 전기적으로 접촉하며, 이는 전술한 바와 같이 접촉 저항(contact resistance)을 감소시킬 수 있다.
도 33, 34, 35 및 36은 일부 실시형태에 따라 메모리 어레이(200)의 형성에서 중간 단계의 평면도를 도시한다. 도 33 내지 36에 도시된 프로세스는 재충전 층(96)이 메모리 필름(90) 상에 선택적으로 성막된다는 점을 제외하고는, 도 22a 내지 26c에 대해 설명된 프로세스와 유사하다. 이러한 방식으로 재충전 층(96)을 선택적으로 성막하는 것은 전도성 라인(106/108)과 OS 층(92) 사이에 개선된 접촉 저항을 제공하면서 전도성 라인(106/108)의 크기(예를 들어, 길이 L5)를 증가시킬 수 있다. 전도성 라인(106/108)의 크기를 증가시키는 것은 전도성 라인(106/108)의 전도도(conductivity)를 향상시키고 디바이스 성능을 향상시킬 수 있다.
도 33은 트렌치(100)가 형성된 후의 평면도를 도시하며, 도 22b에 도시된 평면도와 유사하다. 도 34에서, 재충전 층(96)이 일부 실시형태에 따라 트렌치(100) 내에 성막된다. 도 34에 도시된 바와 같이, 재충전 층(96)은 메모리 필름(90)의 노출된 부분 상에 형성되고 유전체 재료(98) 상에는 형성되지 않도록 선택적 성막 프로세스를 사용하여 형성된다. 일부 실시형태에서, 선택적으로 성막된 재충전 층(96)은 ITO, IWO, ZnO, In2O3 등 또는 이들의 조합과 같은 재료이지만 다른 재료도 가능하다. 재충전 층(96)은 선택적 ALD, CVD 등과 같은 선택적 성막 프로세스 또는 다른 선택적 성막 프로세스를 사용하여 형성될 수 있다. 예를 들어, 재충전 층(96)은 약 200 ℃의 온도에서 In(CH3)3 및 H2O에 의한 ALD를 사용하여 성막된 In2O3 일 수 있다. 다른 재료 또는 프로세스가 가능하지만, 상기 예시적인 프로세스는 메모리 필름(90) 상에 재충전 층(96)을 성막하지만 유전체 재료(98) 상에는 성막하지 않는다. 재충전 층(96)은 도 23a 내지 23c에 대해 이전에 설명된 것과 유사한 재료일 수 있거나 상이한 재료일 수 있다.
도 35에서, 전도성 재료(104)가 트렌치(100) 내에 및 재충전 층(96) 상에 성막된다. 전도성 재료(104)는 도 24a 내지 24c에 대해 이전에 설명된 전도성 재료(104)와 유사할 수 있고, 비슷한 방식으로 형성될 수 있다. 재충전 층(96)이 유전체 재료(98)를 덮지 않기 때문에, 전도성 재료(104)는 트렌치(100) 내의 유전체 재료(98)의 부분 상에 성막된다. 도 36에서, 트렌치가 전도성 재료(104) 및 재충전 층(96)에 형성되고, 유전체 재료(102)가 트렌치에 성막된다. 트렌치는 도 25a 내지 25c에 대해 이전에 설명된 트렌치(120)와 유사할 수 있고 유사한 방식으로 형성될 수 있다. 유전체 재료(102)는 도 26a 내지 26c에 대해 이전에 설명된 유전체 재료(102)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 이러한 방식으로, 전도성 라인(106) 및 전도성 라인(108)이 형성된다. 전도성 라인(106/108)은 재충전 층(96)을 통해 OS 층(92)에 전기적으로 접촉하며, 이는 전술한 바와 같이 접촉 저항을 감소시킬 수 있다.
다양한 실시형태는 수직으로 적층된 메모리 셀을 갖는 3D 메모리 어레이를 제공한다. 메모리 셀은 각각 메모리 필름, 게이트 유전체 재료 및 산화물 반도체 채널 영역을 갖는 트랜지스터를 포함한다. 트랜지스터는 소스/드레인 전극을 포함하고, 이들은 메모리 어레이의 소스라인 및 비트라인이기도 하다. 유전체 재료가 소스/드레인 전극들의 인접한 것들 사이에 배치되고 이들을 격리한다. 일부 실시형태에서, 소스/드레인 전극이 그 안에 형성되는 트렌치를 에칭하고, 재충전 층이 소스/드레인 전극과 산화물 반도체 채널 영역 사이에 개선된 접촉을 제공하기 위해 상기 트렌치의 표면 상에 성막된다. 예를 들어, 일부의 경우에, 산화물 반도체 채널 재료는 트렌치 에칭 프로세스 동안 제거되며, 이는 산화물 반도체 채널 재료와 소스/드레인 전극 사이의 가능한 접촉 면적(contact area)을 감소시킬 수 있다. 트렌치 내에 재충전 재료를 성막함으로써 제거된 산화물 반도체 채널 재료가 대체될 수 있다. 추가적으로, 재충전 재료는 산화물 반도체 채널 재료와 소스/드레인 전극 사이에 증가 된 유효 접촉 면적을 제공할 수 있다. 유효 접촉 면적을 증가시킴으로써, 산화물 반도체 채널 재료와 소스/드레인 전극 사이의 접촉 저항을 줄일 수 있다. 일부 실시 예에서, 재충전 재료는 산화물 반도체 채널 재료보다 더 높은 캐리어(carrier) 농도를 갖는 재료와 같이 개선된 접촉을 제공하는 재료로 형성될 수 있다. 이러한 방식으로 접촉 저항을 줄임으로써 디바이스 성능을 향상시킬 수 있다. 예를 들어, 여기에 설명 된 기술은 메모리 셀의 개선된 온 전류(on current)(Ion), 개선된 파워 효율 및 기타 이점을 허용할 수 있다.
본 발명의 일 실시형태에 따라, 메모리 셀은 반도체 기판; 및 반도체 기판 위의 트랜지스터를 포함하며, 트랜지스터는: 워드라인을 따라 연장되는 메모리 필름 - 메모리 필름은 워드라인과 접촉함 -; 메모리 필름을 따라 연장되는 채널 층 - 메모리 필름은 채널 층과 워드라인 사이에 있음 -; 메모리 필름을 따라 연장되는 소스라인 - 메모리 필름은 소스라인과 워드라인 사이에 있음 -; 소스라인 상의 제1 접촉 층 - 제1 접촉 층은 채널 층 및 메모리 필름과 접촉하고, 제1 접촉 층은 제1 재료를 포함함 -; 메모리 필름을 따라 연장되는 비트라인 - 메모리 필름은 비트라인과 워드라인 사이에 있음 -; 비트라인 상의 제2 접촉 층 - 제2 접촉 층은 채널 층 및 메모리 필름과 접촉하고, 제2 접촉 층은 제1 재료를 포함함 -; 및 소스라인과 비트라인 사이의 격리 영역을 포함한다. 일 실시형태에서, 격리 영역은 소스라인 및 비트라인과 접촉한다. 일 실시형태에서, 제1 접촉 층은 소스라인과 격리 영역 사이에 연장되고, 제2 접촉 층은 비트라인과 격리 영역 사이에 연장된다. 일 실시형태에서, 채널 층은 제1 재료를 포함한다. 일 실시형태에서, 제1 재료는 채널 층보다 더 높은 캐리어(carrier) 농도를 갖는다. 일 실시형태에서, 제1 재료는 산화물(oxide)을 포함한다. 일 실시형태에서, 채널 층은 제1 두께를 가지고, 제1 접촉 층은 제2 두께를 가지며, 제2 접촉 층은 제2 두께를 가지되, 여기서 제1 두께는 제2 두께와 상이하다.
본 발명의 일 실시형태에 따라, 디바이스는 반도체 기판; 반도체 기판 위의 제1 메모리 셀 - 제1 메모리 셀은 제1 트랜지스터를 포함하며, 제1 트랜지스터는, 제1 워드라인의 일 부분을 포함하는 게이트 전극; 강유전체 재료의 제1 부분 - 강유전체 재료의 제1 부분은 제1 워드라인의 측벽 상에 있음 -; 및 강유전체 재료의 제1 부분의 측벽 상의 제1 채널 영역을 포함함 -; 소스라인 - 소스라인의 제1 부분은 제1 트랜지스터를 위한 제1 소스/드레인 전극을 제공함 -; 소스라인 상의 제1 접촉 층 - 소스라인은 제1 접촉 층을 통해 제1 채널 영역과 전기적 접촉을 형성함 -; 비트라인 - 비트라인의 제1 부분은 제1 트랜지스터를 위한 제2 소스/드레인 전극을 제공함 -; 비트라인 상의 제2 접촉 층 - 비트라인은 제2 접촉 층을 통해 제1 채널 영역과 전기적 접촉을 형성함 -; 소스라인과 비트라인을 분리하는 제1 유전체 재료; 및 제1 메모리 셀 위의 제2 메모리 셀을 포함한다. 일 실시형태에서, 제2 메모리 셀은 제2 트랜지스터를 포함하고, 소스라인의 제2 부분은 제2 트랜지스터를 위한 제1 소스/드레인 전극을 제공하고, 비트라인의 제2 부분은 제2 트랜지스터를 위한 제2 소스/드레인 전극을 제공한다. 일 실시형태에서, 디바이스는 제1 워드라인 아래에 제2 워드라인을 더 포함하고, 제2 트랜지스터의 게이트 전극은 제2 워드라인의 일 부분을 포함하고, 제1 워드라인은 제2 워드라인보다 더 길다. 일 실시형태에서, 제1 유전체 재료는 제1 채널 영역, 제1 접촉 층 및 제2 접촉 층과 물리적으로 접촉한다. 일 실시형태에서, 제1 접촉 층 및 제2 접촉 층은 제1 재료를 포함하고, 제1 채널 영역은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시형태에서, 소스라인과 제1 접촉 층 사이의 접촉 면적(contact area)은 제1 접촉 층과 제1 채널 영역 사이의 접촉 면적보다 크다. 일 실시형태에서, 강유전체 재료의 제1 부분은 제1 접촉 층 및 제2 접촉 층과 물리적으로 접촉한다. 일 실시형태에서, 제1 채널 영역은 제1 접촉 층의 일 부분과 강유전체 재료의 제1 부분 사이에 연장된다. 일 실시형태에서, 소스라인의 측벽에는 제1 접촉 층이 없다.
본 발명의 일 실시형태에 따라, 방법은 제1 전도성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계; 제1 트렌치의 측벽들 및 바닥면을 따라 메모리 필름을 성막하는 단계; 메모리 필름 위에 산화물 반도체(OS) 층을 성막하는 단계 - OS 층은 제1 트렌치의 측벽들 및 바닥면을 따라 연장됨 -; OS 층 상에 제1 유전체 재료를 성막하는 단계 - 제1 유전체 재료는 제1 트렌치의 나머지 부분을 채움 -; 제1 유전체 재료 및 OS 층에 제2 트렌치를 패터닝하는 단계 - 제2 트렌치를 패터닝하는 것은 메모리 필름의 측벽 표면 및 OS 층의 측벽 표면을 노출시킴 -; 제2 트렌치의 측벽들 및 바닥면을 따라 재충전 층을 성막하는 단계 - 재충전 층은 OS 층의 측벽 표면과 물리적으로 접촉함 -; 재충전 층 상에 전도성 재료를 성막하는 단계 - 전도성 재료는 제2 트렌치의 나머지 부분을 채움 -; 전도성 재료 및 재충전 층에 제3 트렌치를 패터닝하는 단계 - 제3 트렌치를 패터닝하는 것은 메모리 필름의 측벽 표면 및 재충전 층의 측벽 표면을 노출시킴 -; 및 제3 트렌치에 제2 유전체 재료를 성막하는 단계 - 제2 유전체 재료는 제3 트렌치를 채움 - 을 포함한다. 일 실시형태에서, 재충전 층을 성막하는 단계는 재충전 층을 선택적으로 제1 유전체 재료의 표면들 상에 보다 메모리 필름의 표면들 및 OS 층의 표면들 상에 더 많이 성막하는 선택적 성막 프로세스(selective deposition process)를 수행하는 단계를 포함한다. 일 실시형태에서, 재충전 층은 OS 층과 상이한 조성을 가진다. 일 실시형태에서, 재충전 층은 OS 층과 상이한 두께로 성막된다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
실시예들
실시예 1. 메모리 셀로서,
반도체 기판; 및
반도체 기판 위의 트랜지스터를 포함하며,
트랜지스터는,
워드라인을 따라 연장되는 메모리 필름 - 메모리 필름은 워드라인과 접촉함 -;
메모리 필름을 따라 연장되는 채널 층 - 메모리 필름은 채널 층과 워드라인 사이에 있음 -;
메모리 필름을 따라 연장되는 소스라인 - 메모리 필름은 소스라인과 워드라인 사이에 있음 -;
소스라인 상의 제1 접촉 층 - 제1 접촉 층은 채널 층 및 메모리 필름과 접촉하고, 제1 접촉 층은 제1 재료를 포함함 -;
메모리 필름을 따라 연장되는 비트라인 - 메모리 필름은 비트라인과 워드라인 사이에 있음 -;
비트라인 상의 제2 접촉 층 - 제2 접촉 층은 채널 층 및 메모리 필름과 접촉하고, 제2 접촉 층은 제1 재료를 포함함 -; 및
소스라인과 비트라인 사이의 격리 영역
을 포함하는 것인, 메모리 셀.
실시예 2. 실시예 1에 있어서,
격리 영역은 소스라인 및 비트라인과 접촉하는 것인, 메모리 셀.
실시예 3. 실시예 1에 있어서,
제1 접촉 층은 소스라인과 격리 영역 사이에 연장되고, 제2 접촉 층은 비트라인과 격리 영역 사이에 연장되는 것인, 메모리 셀.
실시예 4. 실시예 1에 있어서,
채널 층은 제1 재료를 포함하는 것인, 메모리 셀.
실시예 5. 실시예 1에 있어서,
제1 재료는 채널 층보다 더 높은 캐리어 농도를 갖는 것인, 메모리 셀.
실시예 6. 실시예 1에 있어서,
제1 재료는 산화물을 포함하는 것인, 메모리 셀.
실시예 7. 실시예 1에 있어서,
채널 층은 제1 두께를 가지고, 제1 접촉 층은 제2 두께를 가지며, 제2 접촉 층은 제2 두께를 가지되, 제1 두께는 제2 두께와 상이한 것인, 메모리 셀.
실시예 8. 디바이스로서,
반도체 기판;
반도체 기판 위의 제1 메모리 셀 - 제1 메모리 셀은 제1 트랜지스터를 포함하며, 제1 트랜지스터는,
제1 워드라인의 일 부분을 포함하는 게이트 전극;
강유전체 재료의 제1 부분 - 강유전체 재료의 제1 부분은 제1 워드라인의 측벽 상에 있음 -; 및
강유전체 재료의 제1 부분의 측벽 상의 제1 채널 영역
을 포함함 -;
소스라인 - 소스라인의 제1 부분은 제1 트랜지스터를 위한 제1 소스/드레인 전극을 제공함 -;
소스라인 상의 제1 접촉 층 - 소스라인은 제1 접촉 층을 통해 제1 채널 영역과 전기적 접촉을 형성함 -;
비트라인 - 비트라인의 제1 부분은 제1 트랜지스터를 위한 제2 소스/드레인 전극을 제공함 -;
비트라인 상의 제2 접촉 층 - 비트라인은 제2 접촉 층을 통해 제1 채널 영역과 전기적 접촉을 형성함 -;
소스라인과 비트라인을 분리하는 제1 유전체 재료; 및
제1 메모리 셀 위의 제2 메모리 셀
을 포함하는, 디바이스.
실시예 9. 실시예 8에 있어서,
제2 메모리 셀은 제2 트랜지스터를 포함하고, 소스라인의 제2 부분은 제2 트랜지스터를 위한 제1 소스/드레인 전극을 제공하며, 비트라인의 제2 부분은 제2 트랜지스터를 위한 제2 소스/드레인 전극을 제공하는 것인, 디바이스.
실시예 10. 실시예 9에 있어서,
제1 워드라인 아래에 제2 워드라인을 더 포함하며, 제2 트랜지스터의 게이트 전극은 제2 워드라인의 일 부분을 포함하고, 제1 워드라인은 제2 워드라인보다 더 긴 것인, 디바이스.
실시예 11. 실시예 8에 있어서,
제1 유전체 재료는 제1 채널 영역, 제1 접촉 층 및 제2 접촉 층과 물리적으로 접촉하는 것인, 디바이스.
실시예 12. 실시예 8에 있어서,
제1 접촉 층 및 제2 접촉 층은 제1 재료를 포함하고, 제1 채널 영역은 제1 재료와 상이한 제2 재료를 포함하는 것인, 디바이스.
실시예 13. 실시예 8에 있어서,
소스라인과 제1 접촉 층 사이의 접촉 면적은 제1 접촉 층과 제1 채널 영역 사이의 접촉 면적보다 큰 것인, 디바이스.
실시예 14. 실시예 8에 있어서,
강유전체 재료의 제1 부분은 제1 접촉 층 및 제2 접촉 층과 물리적으로 접촉하는, 디바이스.
실시예 15. 실시예 8에 있어서,
제1 채널 영역은 제1 접촉 층의 일 부분과 강유전체 재료의 제1 부분 사이에 연장되는 것인, 디바이스.
실시예 16. 실시예 8에 있어서, 소스라인의 측벽에는 제1 접촉 층이 없는 것인, 디바이스.
실시예 17. 방법으로서,
제1 전도성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계;
제1 트렌치의 측벽들 및 바닥면을 따라 메모리 필름을 성막하는 단계;
메모리 필름 위에 산화물 반도체(oxide semiconductor, OS) 층을 성막하는 단계 - OS 층은 제1 트렌치의 측벽들 및 바닥면을 따라 연장됨 -;
OS 층 상에 제1 유전체 재료를 성막하는 단계 - 제1 유전체 재료는 제1 트렌치의 나머지 부분을 채움 -;
제1 유전체 재료 및 OS 층에 제2 트렌치를 패터닝하는 단계 - 제2 트렌치를 패터닝하는 것은 메모리 필름의 측벽 표면 및 OS 층의 측벽 표면을 노출시킴 -;
제2 트렌치의 측벽들 및 바닥면을 따라 재충전 층(refill layer)을 성막하는 단계 - 재충전 층은 OS 층의 측벽 표면과 물리적으로 접촉함 -;
재충전 층 상에 전도성 재료를 성막하는 단계 - 전도성 재료는 제2 트렌치의 나머지 부분을 채움 -;
전도성 재료 및 재충전 층에 제3 트렌치를 패터닝하는 단계 - 제3 트렌치를 패터닝하는 것은 메모리 필름의 측벽 표면 및 재충전 층의 측벽 표면을 노출시킴 -; 및
제3 트렌치에 제2 유전체 재료를 성막하는 단계 - 제2 유전체 재료는 제3 트렌치를 채움 -
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
재충전 층을 성막하는 단계는, 재충전 층을 선택적으로 제1 유전체 재료의 표면들 상에 보다 메모리 필름의 표면들 및 OS 층의 표면들 상에 더 많이 성막하는 선택적 성막 프로세스를 수행하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
재충전 층은 OS 층과 상이한 조성을 가지는 것인, 방법.
실시예 20. 실시예 17에 있어서,
재충전 층은 OS 층과 상이한 두께로 성막되는 것인, 방법.

Claims (10)

  1. 메모리 셀로서,
    반도체 기판; 및
    상기 반도체 기판 위의 트랜지스터를 포함하며,
    상기 트랜지스터는,
    워드라인을 따라 연장되는 메모리 필름 - 상기 메모리 필름은 상기 워드라인과 접촉함 -;
    상기 메모리 필름을 따라 연장되는 채널 층 - 상기 메모리 필름은 상기 채널 층과 상기 워드라인 사이에 있음 -;
    상기 메모리 필름을 따라 연장되는 소스라인 - 상기 메모리 필름은 상기 소스라인과 상기 워드라인 사이에 있음 -;
    상기 소스라인 상의 제1 접촉 층 - 상기 제1 접촉 층은 상기 채널 층 및 상기 메모리 필름과 접촉하고, 상기 제1 접촉 층은 제1 재료를 포함함 -;
    상기 메모리 필름을 따라 연장되는 비트라인 - 상기 메모리 필름은 상기 비트라인과 상기 워드라인 사이에 있음 -;
    상기 비트라인 상의 제2 접촉 층 - 상기 제2 접촉 층은 상기 채널 층 및 상기 메모리 필름과 접촉하고, 상기 제2 접촉 층은 상기 제1 재료를 포함함 -; 및
    상기 소스라인과 상기 비트라인 사이의 격리 영역 - 상기 제1 접촉 층은 상기 소스라인과 상기 격리 영역 사이에 연장되고, 상기 제2 접촉 층은 상기 비트라인과 상기 격리 영역 사이에 연장됨 -
    을 포함하는 것인, 메모리 셀.
  2. 청구항 1에 있어서,
    상기 격리 영역은 상기 소스라인 및 상기 비트라인과 접촉하는 것인, 메모리 셀.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 채널 층은 상기 제1 재료를 포함하는 것인, 메모리 셀.
  5. 청구항 1에 있어서,
    상기 제1 재료는 상기 채널 층보다 더 높은 캐리어 농도를 갖는 것인, 메모리 셀.
  6. 청구항 1에 있어서,
    상기 제1 재료는 산화물을 포함하는 것인, 메모리 셀.
  7. 청구항 1에 있어서,
    상기 채널 층은 제1 두께를 가지고, 상기 제1 접촉 층은 제2 두께를 가지며, 상기 제2 접촉 층은 상기 제2 두께를 가지되, 상기 제1 두께는 상기 제2 두께와 상이한 것인, 메모리 셀.
  8. 디바이스로서,
    반도체 기판;
    상기 반도체 기판 위의 제1 메모리 셀 - 상기 제1 메모리 셀은 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터는,
    제1 워드라인의 일 부분을 포함하는 게이트 전극;
    강유전체 재료의 제1 부분 - 상기 강유전체 재료의 상기 제1 부분은 상기 제1 워드라인의 측벽 상에 있음 -; 및
    상기 강유전체 재료의 상기 제1 부분의 측벽 상의 제1 채널 영역
    을 포함함 -;
    소스라인 - 상기 소스라인의 제1 부분은 상기 제1 트랜지스터를 위한 제1 소스/드레인 전극을 제공함 -;
    상기 소스라인 상의 제1 접촉 층 - 상기 소스라인은 상기 제1 접촉 층을 통해 상기 제1 채널 영역과 전기적 접촉을 형성함 -;
    비트라인 - 상기 비트라인의 제1 부분은 상기 제1 트랜지스터를 위한 제2 소스/드레인 전극을 제공함 -;
    상기 비트라인 상의 제2 접촉 층 - 상기 비트라인은 상기 제2 접촉 층을 통해 상기 제1 채널 영역과 전기적 접촉을 형성함 -;
    상기 소스라인과 상기 비트라인을 분리하는 제1 유전체 재료; 및
    상기 제1 메모리 셀 위의 제2 메모리 셀 - 상기 제1 접촉 층은 상기 소스라인과 상기 제1 유전체 재료 사이에 연장되고, 상기 제2 접촉 층은 상기 비트라인과 상기 제1 유전체 재료 사이에 연장됨 -
    을 포함하는, 디바이스.
  9. 청구항 8에 있어서,
    상기 제2 메모리 셀은 제2 트랜지스터를 포함하고, 상기 소스라인의 제2 부분은 상기 제2 트랜지스터를 위한 제1 소스/드레인 전극을 제공하며, 상기 비트라인의 제2 부분은 상기 제2 트랜지스터를 위한 제2 소스/드레인 전극을 제공하는 것인, 디바이스.
  10. 방법으로서,
    제1 전도성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계;
    상기 제1 트렌치의 측벽들 및 바닥면을 따라 메모리 필름을 성막하는 단계;
    상기 메모리 필름 위에 산화물 반도체(oxide semiconductor, OS) 층을 성막하는 단계 - 상기 OS 층은 상기 제1 트렌치의 상기 측벽들 및 상기 바닥면을 따라 연장됨 -;
    상기 OS 층 상에 제1 유전체 재료를 성막하는 단계 - 상기 제1 유전체 재료는 상기 제1 트렌치의 나머지 부분을 채움 -;
    상기 제1 유전체 재료 및 상기 OS 층에 제2 트렌치를 패터닝하는 단계 - 상기 제2 트렌치를 패터닝하는 것은 상기 메모리 필름의 측벽 표면 및 상기 OS 층의 측벽 표면을 노출시킴 -;
    상기 제2 트렌치의 측벽들 및 바닥면을 따라 재충전 층(refill layer)을 성막하는 단계 - 상기 재충전 층은 상기 OS 층의 상기 측벽 표면과 물리적으로 접촉함 -;
    상기 재충전 층 상에 전도성 재료를 성막하는 단계 - 상기 전도성 재료는 상기 제2 트렌치의 나머지 부분을 채움 -;
    상기 전도성 재료 및 상기 재충전 층에 제3 트렌치를 패터닝하는 단계 - 상기 제3 트렌치를 패터닝하는 것은 상기 메모리 필름의 상기 측벽 표면 및 상기 재충전 층의 측벽 표면을 노출시킴 -; 및
    상기 제3 트렌치에 제2 유전체 재료를 성막하는 단계 - 상기 제2 유전체 재료는 상기 제3 트렌치를 채움 -
    를 포함하는, 방법.
KR1020210011201A 2020-06-25 2021-01-27 메모리 어레이 접촉 구조 KR102558611B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063044101P 2020-06-25 2020-06-25
US63/044,101 2020-06-25
US17/125,435 US11653500B2 (en) 2020-06-25 2020-12-17 Memory array contact structures
US17/125,435 2020-12-17

Publications (2)

Publication Number Publication Date
KR20220000341A KR20220000341A (ko) 2022-01-03
KR102558611B1 true KR102558611B1 (ko) 2023-07-21

Family

ID=78063627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210011201A KR102558611B1 (ko) 2020-06-25 2021-01-27 메모리 어레이 접촉 구조

Country Status (5)

Country Link
US (2) US11653500B2 (ko)
KR (1) KR102558611B1 (ko)
CN (1) CN113517297B (ko)
DE (1) DE102020134397A1 (ko)
TW (1) TWI797568B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020130975A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelektrische speichervorrichtung und verfahren zum bilden derselben
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR20220040143A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US12041793B2 (en) * 2021-01-21 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid memory device and method of forming the same
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
TWI813264B (zh) * 2022-04-22 2023-08-21 世界先進積體電路股份有限公司 半導體裝置及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
WO2019152226A1 (en) * 2018-02-02 2019-08-08 Sunrise Memory Corporation Three-dimensional vertical nor flash thin-film transistor strings
US20200013791A1 (en) * 2017-02-04 2020-01-09 Monolithic 3D Inc. 3d semiconductor device and structure
US20200343252A1 (en) 2019-04-25 2020-10-29 Macronix International Co., Ltd. 3d nor memory having vertical source and drain structures

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256098B2 (en) * 2005-04-11 2007-08-14 Infineon Technologies Ag Method of manufacturing a memory device
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP2007281199A (ja) * 2006-04-06 2007-10-25 Toshiba Corp 半導体装置
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2011198806A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US10014317B2 (en) 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
US9818848B2 (en) 2015-04-29 2017-11-14 Yale University Three-dimensional ferroelectric FET-based structures
JP6516185B2 (ja) 2015-06-05 2019-05-22 パナソニックＩｐマネジメント株式会社 レーダ装置
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
CN115019859B (zh) 2015-11-25 2023-10-31 日升存储公司 存储器结构
JP2017103328A (ja) 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
KR102513489B1 (ko) * 2016-08-26 2023-03-23 선라이즈 메모리 코포레이션 3차원 어레이에서 용량 결합된 비휘발성 박막 트랜지스터 스트링
JP6563988B2 (ja) 2017-08-24 2019-08-21 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
US10381378B1 (en) * 2018-02-02 2019-08-13 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
JP2019164868A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
US10651182B2 (en) 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
TWI848993B (zh) * 2018-10-26 2024-07-21 美商蘭姆研究公司 三端子記憶體元件的自對準垂直集成
US10868042B1 (en) * 2019-06-28 2020-12-15 Sandisk Technologies Llc Ferroelectric memory device containing word lines and pass gates and method of forming the same
CN110520985B (zh) * 2019-07-16 2020-08-25 长江存储科技有限责任公司 三维存储器件的互连结构
US11239254B2 (en) * 2019-08-02 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same
US10593697B1 (en) * 2019-08-14 2020-03-17 Macronix International Co., Ltd. Memory device
US11527553B2 (en) * 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
JP2022189117A (ja) * 2021-06-10 2022-12-22 キオクシア株式会社 不揮発性半導体記憶装置
JP2023016592A (ja) * 2021-07-21 2023-02-02 キオクシア株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US20200013791A1 (en) * 2017-02-04 2020-01-09 Monolithic 3D Inc. 3d semiconductor device and structure
WO2019152226A1 (en) * 2018-02-02 2019-08-08 Sunrise Memory Corporation Three-dimensional vertical nor flash thin-film transistor strings
US20200343252A1 (en) 2019-04-25 2020-10-29 Macronix International Co., Ltd. 3d nor memory having vertical source and drain structures

Also Published As

Publication number Publication date
TWI797568B (zh) 2023-04-01
US20220384348A1 (en) 2022-12-01
TW202201646A (zh) 2022-01-01
US20210408046A1 (en) 2021-12-30
CN113517297B (zh) 2024-09-17
CN113517297A (zh) 2021-10-19
DE102020134397A1 (de) 2021-12-30
KR20220000341A (ko) 2022-01-03
US11653500B2 (en) 2023-05-16

Similar Documents

Publication Publication Date Title
KR102558611B1 (ko) 메모리 어레이 접촉 구조
US11423966B2 (en) Memory array staircase structure
KR102641187B1 (ko) 3d 메모리 어레이 콘택 구조물
US11640974B2 (en) Memory array isolation structures
US12040006B2 (en) Memory array including dummy regions
US20210375936A1 (en) Memory array channel regions
US12069864B2 (en) Memory array and methods of forming same
KR102667247B1 (ko) 메모리 어레이 채널 영역
US11716856B2 (en) Three-dimensional memory device and method
US20230063038A1 (en) Memory Device and Method of Forming Thereof
KR20220168959A (ko) 메모리 어레이 테스트 구조물 및 그 형성 방법
TW202310343A (zh) 記憶體陣列

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant