CN108401468A - 3d半导体器件和结构 - Google Patents

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Abstract

一种多级半导体器件，包括：第一级，其包括第一存储单元的第一阵列；第二级，其包括第二存储单元的第二阵列，第一级被第二级覆盖，其中第一存储单元中的至少一个包括竖向取向的第一晶体管，且其中第二存储单元中的至少一个包括竖向取向的第二晶体管，且其中第一晶体管包括第一单晶沟道，且其中第二晶体管包括第二单晶沟道，且其中第一晶体管与第二晶体管自对准。

Description

3D半导体器件和结构
技术领域
本申请涉及集成电路(IC)器件及制造方法的一般领域，且更特别地涉及多层或三维存储器集成电路(3D-存储器)和三维逻辑集成电路(3D-逻辑)器件及制造方法。
背景技术
在过去的40年，集成电路(IC)的功能性和性能已经大幅提高。这很大程度上是由于“缩比”的现象；即，随着技术的每次更新换代，IC内的构件尺寸被减小(“缩比”)，所述尺寸诸如是横向和竖向维度。互补金属氧化物半导体(CMOS)IC中存在两种主要类别的构件，即，晶体管和导线。通过“缩比”，晶体管性能和密度通常提高且这导致先前提到的IC性能和功能性的提高。然而，将晶体管连接在一起的导线(连接线)随着“缩比”性能退化。现今的情况是导线支配IC的性能、功能性和功耗。
半导体器件或芯片的3D堆叠件是处理导线问题的一种方式。通过将晶体管设置成3维而非2维(如在1990年至1999年时的情况)，IC中的晶体管能够更靠近于彼此地放置。这减小导线长度且将连线延迟保持在低水平。
存在构造3D堆叠的集成电路或芯片的许多技术，包括：
硅穿孔(TSV)技术：能够分离构造多层晶体管(有或没有布线级别)。在此之后，多层晶体管能够利用硅穿孔(TSV)键合到彼此且连接到彼此。
单片型3D技术：利用这种方法，能够一体化构造多层的晶体管和导线。在下述美国专利中描述了一些单片型3D和3DIC方法，美国专利8,273,610，8,557,632，8,298,875，8,642,416，8,362,482，8,378,715，8,379,458，8,450,804，8,574,929，8,581,349，8,642,416，8,687,399，8,742,476，8,674,470，8,803,206，8,902,663，8,994,404，9,021,414，9,023,688，9,030,858，9,117,749，9,219,005；美国专利公开201I/0092030；以及申请中的美国专利申请62/077,280，62/042,229，13/803,437，61/932,617，14/607,077，14/642,724，62/139,636，62/149,651，62/198,126，62/239,931，62/246,054，62/307,568，62/297,857，15/095,187，15/150,395，15/173,686，62/383,463，和15/243,941。前述专利、公开、和申请的全部内容通过引用结合于此。
电光学：也有对于包括不同晶体层的集成单片型3D所做的工作，诸如，美国专利8,283,215，美国专利8,163,581，8,753,913，8,823,122，9,197,804；和美国专利申请No.14/461,539。前述专利、公开、和申请的全部内容通过引用结合于此。
在VLSI 2007和IEDM 2007的里程碑式文章中，Toshiba发表了用于构造他们称为BiCS的3D存储器的技术。许多存储器供应商通常对于诸如现在称为3D-NAND的非易失性存储器应用通过变型方案和替换方案遵循那篇文献。它们提供重要的制造优点：对于多层的图案化能够利用一步通常‘关键’的刻印步骤。这些3D存储器方案中的绝大多数对于有源存储单元沟道使用多晶硅，这比具有单晶体沟道的单元经受更高的单元到单元的性能变化且驱动更低。在通过引用结合于此的我们的美国专利8,026,521，8,114,757，8,687,399，8,379,458，和8,902,663中，我们介绍了利用离子切割技术通过连续层转移而总体构造的多个3D存储结构。在这篇文章中，我们介绍构造具有单晶体沟道的3D存储器的多种方法和结构，单晶体沟道通过对于连续层转移的替换性方法构造。这些结构提供多层的成本优点，所述多层被一个刻印步骤处理以具有单晶体沟道的许多益处，且这些结构提供整体较低的构造成本和更佳的器件性能。
发明内容
本发明涉及多层或三维集成电路(3DIC)器件和制造方法。
在一方面，提供一种多级半导体器件，包括：第一级，其包括第一存储单元的第一阵列；第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且其中，所述第一晶体管包括第一单晶沟道，且其中，所述第二晶体管包括第二单晶沟道，且其中，所述第一晶体管与所述第二晶体管自对准。
在另一方面，提供一种多级半导体器件，包括：第一级，其包括第一存储单元的第一阵列；第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且其中，所述第一晶体管包括第一单晶沟道，且其中，所述第二晶体管包括第二单晶沟道，且其中，所述第一存储单元中的至少一个配置成支持镜像位(mirror bit)构型，所述镜像位包括一个存储面内的两个竖向位存储区域。
附图说明
本发明的各种实施方式将通过以下结合附图的详细说明被更完整的理解和了解，其中：
图1A和1B是形成多层孔隙结构的示例性图示；
图2是多层孔隙结构的示例性图示；
图3A-3I是竖向取向型3D存储器的形成和结构的示例性图示；
图4A-4C是NOR型3D存储器的形成和结构的示例性图示；
图5A-5E是NOR型3D存储器的形成和结构的示例性图示；
图6是第二栅极堆叠件的形成的图示；
图7A-7B是第二栅极堆叠件的形成的图示；
图8A-8L是NOR型3D存储器的形成和结构的示例性图示；
图9A-9F是NOR型3D存储器的形成和结构的示例性图示；
图10A-10D是图9F的NOR型3D存储器的剖切图的示例性图示；
图10E是以编程技术可实现的比特位置的示例性图示；
图11A-11C是抑制基底泄漏的示例性图示；
图12A-12B是NOR型3D存储器的字线的附加示例性图示；
图13A-13E是NOR型3D存储器的每个脊部选择的形成的示例性图示；
图14A-14E是NOR型3D存储器的阶梯结构的形成的示例性图示；
图15A-15D是3D存储器设置方式的示例性图示；
图16A-16B是具有双重功能性的3D存储器的形成和结构的示例性图示；
图17是3D-NOR阵列的架构的示例性图示；
图18是对于每面镜像位具有2比特(bit)的单元的操作条件的示例性图示；
图19A-19B是控制电路的电路框图的附加示例性图示；
图20是VPT可以被编程的三种操作状态的示例性图示；
图21是在S/D线的区域中的无结型晶体管(“JLT”)的示例性图示；
图22A-22B是利用3D NOR组构的用于可编程逻辑的基本构建块体和对应编程表格的示例性图示；
图23是用于信号重构的电路的示例性图示，在电路中使用两个LUT；
图24是用于信号重构的替换性电路的示例性图示；
图25是用于信号重构的附加替换性电路的示例性图示；
图26是形成LUT-4的重叠电路的示例性图示；
图27A-27E是3D堆叠件的各种堆叠件的示例性图示；
图28是具有RRAM立柱的3D NOR结构的侧剖切图的示例性图示；
图29A-29D是立柱选择器件的形成的示例性图示；
图30A-30D是立柱选择器件的替换性形成的示例性图示；
图31A-31F是逻辑访问RRAM/OTP立柱的替换方案的示例性图示；
图32A-32B是连接到连通性结构的RRAM/OTP立柱的示例性图示；
图33A-33D是形成用于RRAM/OTP立柱的NPN选择器件的替换方案的示例性图示；
图34A-34G是综述系统处理流程的示例性图示；
图35A-35D是堆叠件结构变化的示例性图示；
图36A-36B是用于实施包括4选1选择器组构的LUT-4的3D NOR组构的示例性图示和对应编程表格；
图37A-37B是在Y方向上添加RRAM/OTP可编程连通性的3D NOR组构流程的示例性图示；
图38A-38I是用于为了Y方向连通性将侧向RRAM添加到3D NOR组构的工艺流程的示例性图示；
图39A-39B是对于3D可编程系统的堆叠件结构变化的示例性图示；
图40A-40G是竖向取向型3D存储器的替换性形成和结构的示例性图示；
图41A-41O是NOR型3D存储器的替换性形成和结构的示例性图示；
图42A-42E是NOR型3D存储器的附加替换性形成和结构的示例性图示；
图43是用于涟波编程(ripple programming)的元件的示例性图示；
图44A-44I是替换性系统处理流程的示例性图示；以及
图45A-45D是替换性系统处理流程的结构转移的示例性图示。
具体实施方式
现在参考附图描述本发明的一个或多个实施方式。本领域普通技术人员将理解到说明书和附图示意而非限制本发明，且概括而言为了清楚展现不按比例绘制附图。这些技术人员也将认识到，通过应用包含在本文中的发明原理更多实施方式是可行的，且这些实施方式落入本发明的除了通过所附权利要求以外并不受限的范围内。
一些附图可以描述用于制造器件的工艺流程。可以是用于制造器件的一系列步骤的工艺流程可以具有可以在两个或更多隔连续步骤之间共同的许多结构、编号和标记。在这种情况下，用于特定步骤的附图的一些标记、编号和结构可能已经在先前步骤的附图中描述。
存储器架构包括至少两种重要的类型-NAND和NOR。NAND架构提供较高的密度，因为形成存储单元的晶体管仅在单元串列(string)的开始和结束处与外部连接器串联，如至少美国专利8,114,757，图37A-37G所示。NOR架构不那么密集但是提供更快的访问，且有时在NAND架构不能的情况下也可以运行，因为各个NOR存储单元是可直接访问的且在许多情况下其源极和漏极都是可访问的，诸如在至少美国专利8,114,757，图30A-30M中示出的。应该理解的是，NOR型架构不将其使用限制于仅非易失性存储器，而是NOR型泛指诸如闪存的非易失性存储器和诸如DRAM的易失性存储器。
存储单元可以构造有传统N型或P型晶体管，沟道掺杂可以就源极和漏极掺杂而言具有相反类型，或存储单元可以利用无结型晶体管(‘JLT’)构造，栅极可以在处于断开状态时显著耗尽沟道。对于一些架构，无结型晶体管是引人注意的，因为其可以采取较少的处理步骤(或提供诸如低泄漏断开状态的其他器件优点)以形成存储器阵列，无需形成沿晶体管掺杂的改变。
一些3D存储器架构利用横向存储晶体管，比如在至少美国专利8,114,757的至少图37A-37G和图30A-30M中示出的。例如，诸如在比如至少美国专利7,852,675中示出的Toshiba式BiCS架构中，其他3D存储器架构可以使用竖向存储晶体管。
例如，在诸如美国专利8,114,757的至少图33和图37中可以发现，概括而言利用用于NAND架构和用于横向NAND和NOR架构的横向无结型晶体管构造3D存储结构的多种方法。下文将介绍在不使用离子切割层转移的情况下在相当于例如(美国专利8,114,757的)至少图33D和37D的形成硅在氧化起始结构之上的多层的多种技术。
起始结构可以类似于通过引用结合于此的美国申请14/642,724的图41A，如图1A所示。底部供体基底110可以用于形成对于预计切割层113的双重孔隙层，可以在预计切割层上使用外延处理以形成相对厚的晶体层120。预计切割层113可以包括两个孔隙层：上层的孔隙硅，其可以包含几纳米直径的微观孔隙；且在上层的孔隙硅下方可以形成下层的孔隙硅，对于下层的孔隙硅，为了预计′切割′或割裂，孔隙直径可以大几倍(或更多)(类似于美国申请14/642,724的图23)。相对厚的晶体层120的外延形成可以包括掺杂剂添加的连续变更，以进一步支持以下步骤。
然后，通过利用阳极氧化处理，厚的晶体层120可以转化成低孔隙度与高孔隙度交替的多层，如与文献14/642,724的图41B类似的图1B所示。交替孔隙度的多层稍后能够转化成单晶体Si与绝缘SiO2的交替多层，如下文所述。在此，单晶体能够可互换地被理解为单个晶体或单晶。图1B示出在经历孔隙形成处理之后的相对厚的晶体层120，相对厚的晶体层形成多层结构122。多层结构122可以包括层144、层142、层140、层138、层136、层134和层132。多层结构122可以包括具有孔隙切割层113的底部供体晶圆基底110，用于将制成的多层结构按计划转移到目标晶圆之上，底部供体晶圆基底可以包括预先制成在目标晶圆上的存储器外围电路。替换性地，在没有转移到目标晶圆的意图时，多层结构122可以不包括孔隙切割层113。层144可以是层120在多层处理之后保留的部分。交替层可以具有交替孔隙度级别，诸如层132、136、140具有小于30％或小于40％的孔隙度，而层134、138、142具有超过50％或超过60％的孔隙度，或层132、136、40具有小于55％的孔隙度，而层134、138、142具有超过65％的孔隙度，或基于目标应用、处理、和工程选择的其他交替级别的孔隙度。每层可以包括跨越其厚度的变化孔隙度或变化孔隙度的多个子层。
在多层结构122中包括的交替层的数量可以制造为与3D存储器所需的层数(例如，大于20、大于40、大于60、或大于100)一样多、或与对于上下重叠地转移多层结构的子集以形成期望最终结构所需的层数一样多。可以例如通过下述实现孔隙度调节：(1)交变阳极氧化电流，或(2)在阳极氧化处理的同时改变对硅结构的光照，或(3)随着层120在外延处理中生长而首先交替掺杂。下文列出从孔隙度交替的多层形成c-Si/SiO2多层的上述方法的几个实施方式。
例如，通过引用结合于此的美国专利7,772,096教导了根据上述(3)形成多层结构，以遵循这些步骤交替掺杂开始：
外延生长交替层，分别p+硅134、138、142的掺杂剂浓度在1×1019cm-3至2×1020cm-3范围内，p-型硅层132、136、140的掺杂剂浓度在1×1014cm-3至5×1018cm-3的范围内。层132、134、136、138、140、142可以具有3nm至20nm的厚度或甚至更厚，诸如20nm至100nm。
在氢氟酸(HF)中执行阳极氧化处理，氢氟酸包含将掺杂层转化成孔隙层的电解质溶液。p+层134、138、142会转化成具有粗糙孔隙结构的高孔隙度层，而p层132、136、140将转化成精细孔隙结构。
执行氧化处理以将p+134、138、142层转化成氧化物。
iv-比如以1,000℃执行高温退火几小时，以转化将p132、136、140层转化成高质量单晶体层。
替换性地，能够在如图2所示通过掩饰和蚀刻处理形成谷部151、152和脊部154之后实施以上步骤ii-iv，在后续处理(未示出)中，谷部151可以被例如隔离氧化层或触点金属或栅极堆叠件填充。谷部151可以包括开口区域(未示出)。因此，可以形成第二期望多层结构124。
对于3D存储器的形成，以上处理可以生成第一期望多层结构122或第二期望多层结构124。
在方法(3)的又另一实施方式中，通过引用结合于此的美国专利申请12/436,249教导了以交替掺杂形成多层结构122的替换性方法。简而言之，所述方法始于以交替掺杂多次沉积非晶硅，然后执行固相再晶体以利用高温再晶体将堆叠件转化成一堆p-型掺杂单晶Si包含层，再晶体温度从大约550℃至大约700℃。再晶体之后，单晶Si包含层可能如上文ii-iv中介绍的受到阳极氧化等。美国专利申请12/436,249教导了形成交替掺杂层结构的替换方案，其可以在此用于3D存储器多层结构的形成。
在方法(2)的一实施方式中，外延层120可以包括交替的n掺杂和n+掺杂层。n掺杂层的孔隙形成可以通过光辅助，以形成用于阳极氧化处理有效作用的孔，如已经在S.Frohnhoff等人的文章Thin Solid Films(1994)、美国专利申请10/674,648、11/038,500、12/436,249和美国专利7,772,096中介绍的，所有这些内容通过引用结合于此。遵循如上文步骤iii和iv中介绍的阳极氧化步骤，可以氧化而后退火结构。
在方法(1)的一实施方式中，形成粗糙和精细孔隙层的交替层的方法在于通过与以下内容类似地交变阳极氧化电流：J.E.Lugo等人在J.E.Lugo et al J.Appl.Phys.91，4966(2002)中发表的文章“Porous silicon multilayer structures：A photonic bandgap analysis”的描述、美国专利7,560,018、美国专利申请10/344,153、欧洲专利EP0979994、和L.Moretti等人在26June 2006/Vol.14，No.13OPTICS EXPRESS中发表的文章“Photonic band gaps analysis of Thue-Morse multilayers made of poroussilicon”，所有这些内容通过引用结合于此。遵循如上文步骤iii和iv中介绍的阳极氧化步骤，可以氧化而后退火结构。
阳极氧化步骤可以作为单一晶圆处理或通过利用批处理模式为多个晶圆完成，批处理模式如通过引用结合于此的美国专利8,906,218和受让给称为Solexel的公司的其他类似专利所示。
在结合方法(3)和(2)的又另一实施方式中，多层结构122可以如下形成：首先形成n型与p型交替的多层结构。这种方法在美国专利8,470,689和D.Hernandez等人在AppliedPhysics Letters 102，172102(2013)中发表的文章“Silicon millefeuille：From asilicon wafer to multiple thin crystalline films in a single step”中示出；两者通过引用结合于此。这些方法利用的事实是，这种n型硅不会在没有光的情况下变得有孔隙而p型硅仅需要电流以发生阳极氧化处理。对于这些方法，n与p的多层可以诸如在美国专利8,114,757的图31E或图37E中示出的首先被蚀刻以形成多层图案，接下来阳极氧化处理以将p型硅转化成有孔隙，同时保留坚实且未被蚀刻的n型。然后氧化步骤iii的步骤可以用于将孔隙层转化成隔离层。退火步骤iv可以变短或跳过，因为n层可能被非常轻微地蚀刻或完全没被蚀刻。
在方法(3)的又另一实施方式中，多层结构可以通过n型硅与p+型硅连续外延生长多次实现，对此n硅可以比p+硅以明显更高比率被蚀刻。在通过引用结合于此的作者S VGolod、V Ya Prinz、V I Mashanov和A K Gutakovsky在Semicond.Sci.Technol.16(2001)181-185发表的名为“Fabrication of conducting GeSi/Si microand nanotubes andhelical microcoils”的文献中，介绍的是p+硅比n硅以明显更低的比率蚀刻，引证：“作为选择性蚀刻剂，能够使用氢氧化铵水溶液。在[8]中示出的是，3.7wt.％NH4OH溶液在75℃和硼浓度p+＝1020cm-3下具有大约8000∶1的pp+选择性。”
另一替换方案是方法(4)的实施方式，根据所述方法可以形成硅在Sil-xGex之上的多层，如通过引用结合于此的R.W.Fathauer等人在Appl.Phys.Lett.61(19)，9November1992上发表的“New class of Si-based superlattices：Alternating layers ofcrystalline Si and porous amorphous Sil-x Gex alloys”所示。在这种多层结构中，在Si层之上蚀刻Sil-xGex层存在高度选择性。随后可以是诸如步骤iii.和退火步骤iv.的氧化，可以在氧化物之上提供多层硅。在通过引用结合于此的Se Hwan Park等人在IEICETransactions on Electronics.05/2012中发表的名为：“Novel Three Dimensional(3D)NAND Flash Memory Array Having Tied Bit-line and Ground Select Transistor(TiGer)”的文献中，作者介绍用于形成3D NAND器件的硅在Sil-xGex之上的多层的使用。
用于形成c-Si/SiO2多层的孔隙度调制方法的替换性方法可以利用Bosch处理。在通过引用结合于此的Davide Sacchetto等人在IEEE SDDR09上发表的名为“Fabricationand Characterization of Vertically Stacked Gate-All-Around Si Nanowire FETArrays”的文献中，已经应用用于深孔蚀刻的技术以形成上下重叠的晶体线的结构，每个晶体线被氧化物包围。类似技术可以用于形成用于3D存储器的基部结构。
用于形成c-Si/SiO2多层结构的又另一替换方案是硅、特殊氧化物且再次硅的直接外延。特殊氧化物是稀土氧化物，稀土氧化物如果恰当地沉积的话可以保持硅的晶体结构，以允许晶体硅在特殊氧化物的顶部上生长，如至少在通过引用结合于此的美国专利申请公开2014/0291752中介绍的。
n+型层在p型层之上的多层的外延处理可以以低温完成，诸如低于大约400℃、400-500℃、500-600℃、600-700℃或低于大约800℃，以减小当形成多层结构时，在多层结构的较低部分处n+层的掺杂剂移动到p型层中，这也称为‘自动掺杂’。在本领域中已知的外延处理允许形成良好的品质层而将处理温度保持在低位，从而避免自动掺杂。例如，这已经在以下文献中介绍：D.SHAHRJERDI在Journal of ELECTRONIC MATERIALS，Vol.41，No.3，2012上发表的名为“Low-Temperature Epitaxy of Compressively Strained SiliconDirectly on Silicon Substrates”的文献；S.Wirths在Solid-State Electronics 83(2013)2-9上发表的名为“Low temperature RPCVD epitaxial growth of Sil_xGexusing Si2H6and Ge2H6”的文献；和Pere RocaI Cabarrocas在Journal of Non-Crystalline Solids，Elsevier，2012，358(17)，pp.2000-2003上发表的名为“Lowtemperature plasma deposition of silicon thin films：From amorphous tocrystalline”的文献；R.Kircher等人JOURNAL DE PHYSIQUE IV September 1991中发表的名为“LOW-TEMPERATURE EPITAXY AND IN-SITU DOPING OF SILICON FILMS”的文献；以及美国专利7,262,116，8,778,811和美国申请2014/0045324，所有前述文献和专利通过引用结合于此。
本文中的基部晶圆或基底、或受体晶圆或基底、或目标晶圆基底可以基本包括例如单晶体硅(“Si”)或锗(“Ge”)的晶体材料、或可以是工程化基底/晶圆，比如SOI(绝缘体上的硅)晶圆或GeOI(绝缘体上的锗)基底。类似地，在此供体晶圆可以基本包括晶体材料且可以包括例如单晶体硅或锗、或可以是依据设计和工艺流程选择的工程化基底/晶圆，比如，SOI(绝缘体上的硅)晶圆或GeOI(绝缘体上的锗)基底。
3D存储器可以是多层的2D存储器，在2D存储器中，存储单元被布置为具有行列的矩阵。这些存储单元通过诸如位线、源极线、和字线的通常成垂直设置方式的存储器控制线控制，以使得通过选择特定位线和特定字线，可以选择特定存储单元以写入或读取。在具有三个维度的3D存储器矩阵中，选择特定存储单元要求特定层的选定，这可以通过诸如选择线的附加存储器控制线完成。如在此介绍的，可以在半导体层中形成选择线中的一些，存储器件构建到半导体层中(例如，至少在美国专利8,114,757的图31H-SL 3134和图50D SL5034中)。通过外延生长可以沉积或形成其他选择线。这些存储器控制线因此可以包括诸如硅(例如单晶体)的半导体材料或诸如钨或铝或铜的导电金属层。
根据本发明的单片型3D存储器的优化实施方式在此展示且在下文概述。单片型3D存储器利用单晶体式晶体管，晶体管的沟道竖向取向，所以电流遍及器件层中的每层地竖向流过器件而非沿器件层水平流动。而且，这种结构通过共享一起形成自对准竖向取向型晶体管的多层的刻印、蚀刻和沉积处理而设计为低成本。
图3A示出用于这些竖向取向型3D存储器的起始材料结构。在诸如Si、Ge、SiGe、SOI的基底、应变分层基底或具有掩埋切割层的基底的顶部上沉积有指定源极/漏极(S/D)材料302和指定沟道材料304层在其间的互换层。这些层可以通过外延步骤处理，其中N/N+型、N/P+型、P/N+型、或P/P+型原位交替掺杂、和/或硅和SiGe层之间交替等等。或利用在此参考至少图1A至图2介绍的任何技术。这些层的成分选择可以包括考虑到邻近层之间的高蚀刻选择性的选择，以实现比(S/D)层302更快的指定沟道层304的蚀刻。这些层的厚度选择可以基于以下考虑：蚀刻选择性，自动掺杂，由于热开支、蚀刻率和短沟道效应造成的掺杂剂扩散，存储器干扰等等。这些层中的每层的厚度可以是10-20、20-50、50-100、100-200nm、直到数百nm。掺杂剂扩散的抑制可以通过使用低温外延处理、例如AMAT450-500摄氏度外延处理实现。同样，可以采用夹层扩散屏障，比如薄的单个、两个或多个原子层的扩散抑制器，诸如碳。这些夹层扩散屏障可以结合到多层外延生长过程内。具体地，扩散屏障层可以接近沟道层和S/D层之间的过渡区域地结合。同样，每层掺杂可以不是均匀的，而是竖向成型，以依据器件的特定应用要求加强或抑制诸如热载体注射的物理过程。
例如，S/D层302的成分可以是N+硅，而沟道层304可以是P型硅且选择性蚀刻处理可以利用阳极蚀刻，如在美国专利8,470,689中详解且如在此描述的。
替换方案是对于S/D层302使用P++硅且对于沟道层304使用N硅，且后来的选择性蚀刻将利用NH4OH溶液，如Golod等人教导的。
又另一替换方案是对于(S/D)层302使用N+硅且对于沟道层304使用P型SiGe，且后来的选择性蚀刻将利用以下文献教导的过程：Se Hwan Park等人在TECHNICAL REPORT OFIEICE in 711(APWF_PSH)中发表的名为“Novel Three Dimensional(3D)NAND FlashMemory Array Having Tied Bit-line and Ground Select Transistor(TiGer)”的文献；FL W.Fathauer等人在Appl.Phys.Lett.61(19)，9November 1992中发表的名为“New classof Si-based superlattices：Alternating layers of crystalline Si and porousamorphous Si，-，Ge，alloys”的文献；Jang-GnYun在IEEE TRANSACTIONS ON ELECTRONDEVICES，VOL.58，NO.4，APRIL2011中发表的名为“Single-Crystalline Si Stacked Array(STAR)NAND Flash Memory”的文献和美国专利8,501,609，所有前述内容通过引用结合于此。
基于外延而非层转移方法的多层结构的令人关注的方面在于，整个结构在大多数情况下将类似一个单片晶体，在单片晶体中，可以是硅原子或其他分子的晶体重复元素非常好地遍及层对准。在层转移过程中将不发生分子级对准。所以在多层形成的外延处理中，形成多层结构的分子都对准，以形成在原子标度上以优于0.01度平行的线，而在基于层转移的多层结构中，层之间的不对准几乎一直远大于0.1度。据此，通过在此介绍的方法形成的多层结构122具有单晶层，单晶层具有层之间的原子级对准，不像通过诸如连续层转移的技术形成的多层结构。
如图1A至图2所示，这种多层结构可以构造在切割层的顶部上，以允许完整多层结构转移且据此处理多层结构的两侧。如果已经使用切割层，则终端器件的多层结构可以在其顶表面和底表面上具有连接器和电路，没有大于40微米的厚块状硅。通过引用结合于此的切割层或在此介绍的结构转移技术的使用可以支持形成配套电路且以薄的隔离连接到存储结构，诸如5-20、20-100、100-200、200-400nm或0.5-1、1-2、2-5、5-10微米的隔离厚度。
为了简易性，我们将概述用于竖向沟道型3D存储器结构的流程，竖向沟道3D型存储器包括S/D层302作为N+硅且对于沟道层304包括P型硅。本领域技术人员将能够修改用于其他替换性实施方式的流程。
在交替302/304多层的顶部上沉积硬掩模材料306。
图3B示出在形成多层脊部309和其间谷部308的‘谷部’蚀刻、从而生成重复性脊部结构307之后的结构。替换的选择性可以利用晶体取向计划，诸如利用暖热KOH沿<100>晶面/从之向下选择性地蚀刻。
脊部和谷部的宽度可以从大约10nm至数百纳米。脊部和谷部的宽度可以通过考虑到层302/304的厚度、层的数量、构建存储器的类型和其他考虑因素确定。例如，谷部和脊部可以具有类似宽度或除了之外率，诸如50nm的谷部与100nm的脊部，且可以对于特定目标结构工程化。
本文中的许多附图以2D图剖面或透视3D图示出3D结构的一个或多个区段。概括而言，沿脊部的方向称为‘X’方向，正交于脊部的方向称为‘Y’方向，且沿外延层生长的竖向方向称为Z方向。为了帮助理解，许多附图包括笛卡尔方向指标(例如，在图3A&3B中的方向指标300)或剖切面沿哪个平面完成的指示，例如在图2中的Y-Z剖切面200)。
图3C示出SiGe对比于硅的高蚀刻选择性，这在这个示例中可以利用应用材料选择蚀刻系统制成。替换性地，选择性蚀刻可以利用湿化学蚀刻制成。在这些3D结构中，例如图3A的多层可以利用可以选择性地蚀刻的层制成，比如硅(单晶或多晶或非晶)、SiGe(硅和锗的混合物)、P掺杂硅、N掺杂硅等等。
图3D示出在下述步骤之后的结构：选择性各向同性蚀刻沟道层304，形成横向槽口319同时保持S/D层310、302几乎未蚀刻。可以使用选择性等离子体蚀刻处理。替换性地两个步骤过程可以如此使用：首先由选择性阳极氧化处理在沟道层的期望区域中形成孔，继而使用孔隙区域的等离子体蚀刻。
图3E示出在沉积穿隧氧化物层/电荷存储层/控制氧化物层312的堆叠件之后的结构和栅极导电材料314，控制氧化物层诸如是氧化物/氮化物/氧化物(“O/N/O”)。在这个实施方式中，电荷存储层由电荷捕捉材料制成。替换性地，电荷捕捉层可以是富含缺陷型高介电质常数或富含硅的氮化硅。替换性地，电荷捕捉层可以是纳米晶体浮动点。替换性地，电荷捕捉层可以由浮动栅极代替。这可以通过热氧化、原子层沉积(ALD)或用于半导体器件制造的替换性工艺完成。方向上各向异性的蚀刻步骤可以用于从S/D层313的侧壁基本移除所有栅极材料。也可以采用稍微修补性各向同性蚀刻以移除残余纤维(stringer)。
图3F示出在以绝缘材料316填充‘谷部’318之后的结构，接下来沿图3B的脊部309形成孔320的蚀刻步骤有效地形成交替N+/P材料的竖向串列322。蚀刻步骤可以在两个步骤中完成。首先向交替302/304多层的堆叠件施加各向异性蚀刻以形成竖向单独串列322，这种各向异性蚀刻不蚀刻栅极堆叠件，而后施加各向同性选择性蚀刻以在g栅极堆叠件312之间移除源极/漏极302，同时留下横向取向的栅极和氧化物线不连接。蚀刻可以在最低N+层之前停止，所以最低N+层可以用作共同接地部。可以采用导电蚀刻停止层。
图3G示出沿图3F的结构的金属栅极字线的竖向截面。在其间的沟道材料334(先前的竖向间隙320)移除之后留下的空余空间可以被氧化物填充，而后用作存储单元隔离的一部分。剩余的最底部材料338可以用作共同接地线。较低的栅极线340可以用作接地选择栅极且较高的栅极线串行选择栅极344可以用作串行选择。在竖向串列332的顶部上的S/D线将用作串行漏极区域且可以将向串列连接到位线(BL)。合成的结构形成竖向取向的非易失性NAND存储单元的矩阵。横向控制栅极342形成存储器字线，从而形成竖向NAND串列，存储器字线控制穿过连续源极层/漏极层之间的竖向沟道的电流。
图3H示出垂直于字线方向的一个竖向NAND串列336的竖向截面图。
图3I示出在添加存储器控制线的栅格之后的3D NAND存储结构：字线365，位线367，串行选择线361和接地选择线363。
图4A示出用于形成我们可以称为3D-NOR的NOR型3D存储器的结构。从在上文图3B中示出的结构307开始。掩饰和蚀刻技术用于在‘y’方向上给栅极打桩(gate-stake)。首先通过以穿隧氧化物层、诸如氮化硅的电荷捕捉层、和阻塞氧化物层的介电质多层涂覆脊部结构307，形成电荷存储堆叠件402。电荷存储堆叠件402也可以称为O/N/O(氧化物-氮化物-氧化物)。随后沉积诸如重掺杂多晶硅的栅极材料404、诸如钨的金属、或其他导电材料。然后，可以利用通过掩饰和蚀刻技术图案化而在垂直于脊部方向的‘y’方向上形成细长带条。替换性地，能够通过以氧化物填充预先图案化的空间而形成栅极堆叠件，这称为镶嵌工艺。替换性地，能够通过更换虚拟栅极而形成栅极堆叠件，这称为更换栅极处理。沉积步骤可以使用ALD技术。替换性地，可以使用热氧化物和其他沉积技术的组合。
图4B示出图4A的结构的截面。栅极422可以设计成通过沟道421、431控制源极和漏极(S/D)420、430之间的导电性。在S/D材料选择为N+硅且沟道材料选择为P型硅时，则每个存储单元将包括具有两侧栅极堆叠件的NPN晶体管，以形成非易失性存储单元。由于S/D线一直沿脊部延伸到块体的边缘，合适的设计可以使得选择一对邻近S/D线能够选择脊部内的特定沟道层421，且控制栅极422的特定字线可以选择特定存储单元列。存储器可以设置为存储块的矩阵。每个存储块可以是在x方向上尺寸为X且在y方向上尺寸为Y的矩形，每个方向可以是1-2、2-10、10-50、50-200、200-1.000微米。且层的数量可以是2-8、8-32、32-96、96-128。这些是示例且也可以设计更多或更少的数量。在脊部边缘处可以形成阶梯结构，以允许每层连接到脊部S/D线。优选在阶梯区域处，P层可以被蚀刻且被氧化物或其他隔离材料代替。类似地，两个邻近字线之间的P层可以被蚀刻且被氧化物或其他隔离材料代替(在此未示出)。P-型层的选择性各向同性蚀刻可以如先前在此讨论的用于蚀刻其间的横向N-型带条。
图4C示出在形成脊部边缘处用于每层连接的阶梯且添加控制线之后的3D NOR结构。共享栅极形成在垂直于脊部方向的y方向上延伸的字线WL1、WL2、WL3。互连线BL1控制存储块中的所有脊部的第一层的S/D、BL2控制第二层的S/D和第一层的D/S、BL3控制第三层的S/D和第二层的D/S等。选择线对每个脊部提供控制。SL1控制对第一脊部的访问、SL2控制对第二脊部的访问、SL3控制对第三脊部的访问等。
在这个3D-NOR结构中，而且在本文中的许多其他存储结构中，穿过矩阵S/D线430的横向每层线可以就器件可以制成的长度而言是器件功率和性能的限制性因素。另一方面，阶梯互连结构所需的面积开销表明较长的线，以节省器件使用面积且减小每比特的成本。在这种结构中，P型层可以相对较厚，诸如大于大约100nm，以防止包括S/D线的两个N+层之间的电流泄漏。替换性地，S/D线其间的P型沟道可以对于阶梯区域被选择性地蚀刻且被电隔离材料代替，因为泄漏问题在没有有源栅极的区域处更严重；例如，有源栅极可以用于阻止通过P型沟道泄漏。
可以通过首先移除在指定用于脊部选择控制的区域处的沟道材料421而构造脊部选择控制器件。然后，如参照本文中的图13A-13C概述的，沿N+S/D线形成选择栅极晶体管。选择栅极晶体管可以设计为用作无结型晶体管(‘JLT’)，无结型晶体管也已知为环绕纳米导线的栅极。在一些情况下，可能期望在指定为选择栅极晶体管的区域中薄化S/D线，以实现更好的栅极控制。这种薄化将这些区域缩窄到大约20nm的厚度、或大约15nm或大约10nm。替换性地，通过使沟道由从N+区域的蚀刻侧壁选择性地重新生长的P-型硅形成，可以沿N+S/D线形成选择栅极晶体管。
称为′3D NOR′且在此参考图4A至4C示出并且在本文中类似图示的架构也类似于在本领域中称为‘AND’非易失性存储器架构的结构，例如如下文中介绍的：诸如美国专利7,414,889；和如Hidenori Mitani等人在ISSCC2016上发表的名为“A 90nm Embedded 1T-MONOS Flash Macro for Automotive Applications...”的文献中的1TMONOS；和如美国专利8,426,294中介绍的3D架构，所有前述内容通过引用结合于此，包括它们有关存储器控制的教导以及在此后续适配对于3D NOR结构的控制。
对于这种3D NOR的额外增强是将栅极控制分解成两个独立侧部栅极-偶数谷部中的偶数栅极和奇数谷部中的奇数栅极，以控制脊部，如图5A所示。例如，控制线WL1_O将控制所有奇数侧栅极且WL1_E将控制所有偶数侧栅极。这种分离可以允许加倍存储容量。如果凹陷P-层的宽度太窄，诸如小于20-50nm，则WL奇数可以是主要栅极，而WL偶数可以是支持栅极，支持栅极可以用于支持写入、读取、或保持存储状态。
这两个栅极控制线可以如图5A所示并排放置在顶部连接层上，或替换性地如图5B所示一个在顶部上且一个在底部下地放置。在这两个栅极控制线都放置在顶部上时，用于顶部连接的技术节点可以比用于3D存储块的技术节点更先进。
对于这种3D NOR的额外增强是实施技术，如由Spansion公司商业化生产的NOR产品。MirrorBit概念在Boaz Eitan等人在IEEE ELECTRON DEVICE LETTERS，VOL.21，NO.11，NOVEMBER 2000上发表的名为“NROM：A Novel Localized Trapping，2-BitNonvolatile Memory Cell”的文献、和诸如美国专利5,768,192、6,204,529以及美国申请2006/0007745中介绍，所有内容通过引用结合于此。
可以结合这两个增强以允许如图5C所示的‘每单元4比特’。这种技术在通过引用结合于此的美国专利7,091,551中详细描述。
利用在通过引用结合于此的美国专利6,670,669中详细描述的这个概念技术，教导了对于每面3比特位置和每沟道总共6比特位置如何添加额外的中央比特。
另一已知的增强是控制存储在给定电荷捕捉位置中的电荷量，以允许每单元多级别电压，因此对于每个存储部位编码大于1比特。这些不同的增强技术可以结合以实现每单元甚至更高数量的比特。据此，如果每位设计为保持4个级别，则单元可以存储8比特且中央位甚至存储12比特。如果在每个存储部位处管理更多级别，则单元的存储容量甚至可以更高。
对于每单元存储器高密度的多比特考虑到的附加替换方案是可更新存储器或易失性存储器。概括而言，对于非易失性存储器件的传统要求是10年的数据保持时间。为了增加存储容量，在此描述的技术中的一些可能被下述情况挑战：将那些存储电荷出色地保持完整的10年，尤其是对于可能在高温环境下操作的器件或想要缩小单元尺寸和穿隧氧化物层厚度的器件。替换性解决方案是以固定(或可变)的时间间隔定期调整器件到期望状态，时间间隔诸如是天、周、月或数年。替换性地，存储器控制器可以读取和核实电荷逸失或扩散的程度且做出调整。如果一些存储部位的完整性已经落到设定阈值以下，这些存储器可以更新以将存储部位修复到满电荷级别。可以在对常规器件操作或其整体功耗影响最下的情况下完成这种自监测。
图5E示出没有利用脊部选择栅极手段的替换性3D NOR存储块，其在脊部两侧上具有阶梯-左阶梯和右阶梯。特定沟道选择可以通过沿脊部且沿级别合适地分配连接而完成。例如，所有偶数级别可以连接到选择线，诸如SL1连接到级别2、SL2连接到级别4、SL3连接到级别6等。选择线也可以考虑到源极线。这可以对于左阶梯和右阶梯完成。然后，沿着脊部对于每个脊部，左阶梯可以用于将左位线1(LBL1)连接到脊部1级别1和5和9等、将左位线2(LBL2)连接到脊部2级别1和5和9等、且以此类推；且对于右侧将右位线1(RBL1)连接到脊部1级别3和7和11等、将右位线2(RBL2)连接到脊部2级别3和7和11等、且以此类推。因此，施加到左位线的电压不与施加到右位线的电压冲突。此外，能够同时访问脊部中的比特单元的两个级别。在单个操作循环中，能够通过左位线和右位线读取两个级别的比特单元。替换性地，在单个操作循环中，能够通过一侧位线读取一个级别的比特单元，而能够通过位线的相反侧写入另一级别的比特单元。
选择和访问特定比特的示例方法可以如下：
选择特定脊部1-＞RBL1或LBL1
选择特定沟道-S/D4和S/D5之间-＞使用右SL2(SL2)和左位线1(‘LBL1’)
奇数侧比特&偶数侧比特□奇数侧WL510和偶数侧沟道512
在类似方法中，可以通过选择一个选择线、一个位线、和一个字线而选择任何特定存储位置。
例如，如图5E所示，即使在利用每个脊部选择时，在脊部的两个边缘上形成阶梯也是有利的。这对于冗余和/或更好的访问时间和沿脊部的单元之间的更小的访问时间变化，可以是有用的。通过从一侧访问源极且从另一侧访问漏极可以允许芯片设计者保持S/D总电阻对于脊部中的所有沟道基本相等，从而保持总传导长度大约等于脊部长度。对于具有多存储块体的器件，使用面积效率能够通过共享邻近块体的右侧和左侧之间的每个阶梯而提高。
形成3DNOR组构的层数可以随着时间增加，以满足增加器件容量的需求。对于大量层数，通过阶梯的竖向访问时间可以变得大到足以影响较低级别和较高级别之间的有效访问时间。维持访问长度的对称性和相等性的可选解决方案可以是使用来自器件两侧的访问通道。据此，一个阶梯访问通道可以从顶部，而另一阶梯访问通道可以从底部，因此保持S/D访问通道类似于单位内的所有存储单元。
O/N/O多层介电质电荷存储堆叠件402在图4A中可以称为第一O/N/O介电质栅极堆叠件且其金属栅极404可以称为第一栅极。存储密度增加可以通过下述方式实现：在结构第二O/N/O 601的顶部上添加第二多层介电质电荷存储堆叠件，且在结构第二O/N/O 601之上沉积金属栅极602，如图6以第二介电质栅极堆叠件601和第二栅极602所示。
图7A示出在CMP的步骤之后的结构，CMP的步骤也形成隔离的第二栅极线702以控制第二O/N/O703中的电荷捕捉，而第一栅极线712控制第一O/N/O701。图7B是邻近脊部712、714之间的谷部713中的‘剖切’图，以示出第二栅极702和第一栅极712。
对于栅极材料的选择可以是在本领域中常见的，诸如重掺杂n-型多晶硅、重掺杂p-型多晶硅、氮化钛、氮化钽、钨、或它们中的一些的堆叠件。替换性地，栅极材料可以包括多于一种类型的材料，诸如首先沉积对于器件功能性(例如，工作功能)优化的材料，诸如掺杂多晶硅，而后沉积诸如钨的附加材料以减小字线电阻率。
图8A示出图5E的结构的子集。图8A示出连接到奇数谷部中的栅极的字线WL1、WL3、WL5、WL7、WL9、WL11、WL13，奇数谷部中的栅极我们称为奇数栅极，而字线WL2、WL4、WL6、WL8、WL10、WL12、WL14、WL16连接到偶数谷部中的栅极，偶数谷部中的栅极我们称为偶数栅极。每个栅极具有双重功能且可以影响其右边的脊部和其左边的脊部。箭头指标800指示图示中的右方向和左方向。
图8B示出在通过添加第二介电质栅极堆叠件且将栅极分解成奇数栅极和偶数栅极而加倍沟道数量之后的图4C的结构。并非3D NOR组构的所有栅极都需要具有相同电荷存储栅极堆叠件。实际上，对于一些应用，可能期望的是在相同IC上具有多于一种类型的栅极堆叠件。替换性介电质栅极堆叠件可以包括具有不同厚度或不同材料的相同O/N/O材料。这些介电质栅极堆叠件材料中的一些已经通过下述文献介绍：Xuguang Wang等人在IEEETRANSACTIONS ON ELECTRON DEVICES，VOL.51，NO.4，APRIL 2004597中发表的名为A NovelMONOS-Type Nonvolatile Memory Using High-Dielectrics for Improved DataRetention and Programming Speed的文献、和Chun Zhao在Materials 2014，7，5117-5145；doi：10.3390/ma7075117上发表的名为“Review on Non-Volatile Memory withHigh-k Dielectrics：Flash for Generation Beyond 32nm”的文献，两者通过引用结合于此。电荷存储介电质栅极堆叠件可以包括为了更好性能的带状间隙工程设计。在此电荷存储介电质可以称为O/N/O，而且非氮化物材料也用于电荷捕捉。隧道氧化物/氮化物/控制氧化物中的每个也可以是具有各种化学计量的硅-氧化物-氮化物复合物。附加地，能够急剧或逐渐地调制‘O/N/O’内的氮化物成分的百分比。具体地，带状间隙工程设计可以专注于穿隧氧化物，以在不牺牲保持时间的情况下增加写入速度。已经在文献中描述这种带状间隙工程设计，诸如Dong Hua Li等人在2009IEEE Nanotechnology Materials and DevicesConference June 2-5，2009上发表的名为“Effects of Equivalent Oxide Thickness onBandgap-Engineered SONOS Flash Memory”的文献、和Hang-Ting Lue等人在IEDM 2005上发表的名为“BE-SONOS：A Bandgap Engineered SONOS with Excellent Performance andReliability”的文献、C.Sandhya等人在IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL.56，NO.12，DECEMBER 2009中发表的名为“Impact of SiN Composition Variation onSANOS Memory Performance and Reliability Under NAND(FN/FN)Operation”的文献、和C.Sandhya等人在IEEE CFP08RPS-CDR 46th Annual International ReliabilityPhysics Symposium，Phoenix，2008中发表的名为“NITRIDE ENGINEERING AND THE EFFECTOF INTERFACES ON CHARGE TRAP FLASH PERFORMANCE AND RELIABILITY”的文献；以及美国专利诸如6,384,448，6,456,535，6,864,139，6,888,749，6,906,953，6,958,937，7,230,848，7,414,889，7,512,016，7,525,147，7,633,110，7,839,696，7,759,715，和7,848,148，所有前述内容通过引用结合于此。
例如，可以有利的是将O/N/O-2堆叠件的穿隧氧化物制作的极其薄，我们可以使用术语‘薄O/N/O’。第二介电质栅极堆叠件的穿隧氧化物可以被制成为基本薄于非易失性存储器所需的厚度或甚至不被形成。因此，后文中薄的O/N/O可以称为没有穿隧氧化物和电荷捕捉层与沟道直接接触的堆叠件。这可能导致较短的保持时间，但是也导致较短的写入和擦除时间。这种超薄穿隧氧化物有时考虑为DRAM(动态随机访问存储器)替换方案。据此，这种3D NOR存储器可以将多种存储器类型集成于一个器件，诸如传统NV(非易失性)存储器处于例如被第一栅极控制的面中，而具有较短保持时间的较快存储器处于被第二栅极控制的面中。这种具有较短保持时间的较快存储器在下述文献中介绍，诸如H.Clement Wann和Chenmming Hu在IEEE ELECTRON DEVICE LETERS，VOL.16，NO.11，NOVEMBER 1995上发表的名为“High-Endurance Ultra-Thin Tunnel Oxide in MONOS Device Structure forDynamic Memory Application”的文献；Dong-IlMoon等人在IEEE ELECTRON DEVICELETTERS，VOL.35，No.12，DECEMBER 2014上发表的名为“A Novel FinFET with High-Speedand Prolonged Retention for Dynamic Memory”的文献；Shih-Jye Shen等人在IEDM 96上发表的名为“Ultra Fast Write Speed，Long Refresh Time，Low Power F-N OperatedVolatile Memory Cell with Stacked Nanocrystalline Si Film”的文献；Ya-Chin King等人在IEEE ELECTRON DEVICE LETTERS，VOL.20，NO.8，AUGUST 1999上发表的名为“ALong-Refresh Dynamic/Quasi-Nonvolatile Memory Device with 2-nm TunnelingOxide”的文献，和在IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL..48，NO.4，APRIL2001上发表的名为“Charge-Trap Memory Device Fabricated by Oxidation of Si11-xGex”的文献；Zong Liang Huo等人在2006 64th Device Research Conference上发表的名为“Sub-6F2 Charge Trap Dynamic Random Access Memory Using a Novel OperationScheme”的文献；M.Günhan Ertosun等人在IEEE ELECTRON DEVICE LETTERS，VOL.31，NO.5，MAY 2010上发表的名为“Novel Capacitorless Single-Transistor Charge-Trap DRAM(1T CT DRAM)Utilizing Electrons”的文献；V.A.Gritsenko等人在Solid-StateElectronics 47(2003)上发表的名为“A new low voltage fast SONOS memory withhigh-k dielectric”的文献；K.Tsunoda等人在2004Symposium an VLSl Technology中发表的名为“Ultra-High Speed Direct Tunneling Memory(DTM)for Embedded RAMApplications”的文献；Kooji TSUNODAV等人IEICE Trans.Electron.Vol E88-C No.April2005上发表的名为“Improvement in Memory(DTM)Retention/Program Time Ratio ofDirect Tunneling for Low Power SoC Applicatiohs”的文献；以及美国专利申请11/737,961，12/030,485，12/133,237，12/007,012，和专利5,608,250，6,456,535，6,888,749，6,906,953，6,909,138，6,958,937，7,288,813，7,432,153，7,462,539，7,759,715，7,848,148，8,329,535，8,426,906和9,025,386；这段中的所有前述内容通过引用结合于此。
替换性存储器技术在本领域中已知为铁电体技术。这可以通过以铁电体堆叠件代替O/N/O堆叠件实施。铁电体存储堆叠件已经在下述文献中介绍：Jae Hyo Park等人在JOURNAL OF APPLIED PHYSICS 116，124512(2014)中发表的名为“A hybridferroelectric-flash memory cells”的文献；Hang-Ting Lue等人在IEEE Transactionson ultrasonics，ferroelectrics，and frequency control，vol.50，no.1，January 2003中发表的名为“Device Modeling of Ferroelectric Memory Field-Effect Transistorfor the Application of Ferroelectric Random Access Memory”的文献；和美国专利申请14/875,744，国际申请WO2016/029189，和美国专利6,067,244，所有前述内容通过引用结合于此。
附加可选改进是将两个级别的存储器形成结构结合到栅极堆叠件中，诸如通过下述文献介绍的：Daniel Schinke等人在IEEE Computer magazine FEBRUARY 2011上发表的名为“Computing with Novel Floating-Gate Devices”的文献；Daniel JohannesSchinke A于2011年提交到北卡罗莱纳州立大学的研究生部的论文，名为“Computing withNovel Floating Gate Devices”；Biplab Sarkar在IEEE ELECTRON DEVICE LETTERS，VOL.35，NO.1，JANUARY 2014上发表的名为“Dual Floating Gate Unified Memory MOSFETWith Simultaneous Dynamic and Non-Volatile Operation”的文献；和Yu-Chien Chiu在IEEE 2015 Symposium on VLSI Technology上发表的名为“Low Power 1T DRAM/NVMVersatile Memory Featuring Steep Sub-60-mV/decade Operation，Fast 20-ns Speed，and Robust 85℃-Extrapolated 1016 Endurance”的文献，这段中的所有前述内容通过引用结合于此。
3D NOR存储器可以包括具有厚隧道氧化物的存储列，厚隧道氧化物可以支持长期电荷捕捉且因此提供长保持时间。这个长保持时间可以是大于大约1年、大于大约3年、且对于比2.5nm更厚的穿隧氧化物甚至大于大约10年。这些存储单元将具有较长的写入时间，可能大于1微秒或甚至大于10微秒。且对于具有薄穿隧氧化物的其他存储列，厚度可以小于大约1nm或甚至小于大约0.5nm、或甚至没有穿隧氧化物-仅提供短保持时间但是更快的写入时间。3D NOR组构的其他部分可以具有显著不同级别的穿隧氧化物，诸如0-1、1-2、2-3、3-4、4-5、5-8nm。这些折衷允许具有特定存储器的器件的工程设计有助于支持终端系统应用。
优选具有快速写入循环的长保持性。对于非常薄的穿隧氧化物提供较长保持性的一个实施方式是使用相同沟道的另一侧栅极作为电荷保持支持件，这可以利用图5D的图示描述。为了这篇说明的目的，我们可以考虑字线被分离成控制脊部奇数栅极的奇数字线500和控制脊部偶数栅极的偶数字线502。奇数O/N/O 501的氧化物堆叠件可以制成为具有薄的穿隧氧化物而偶数氧化物503可以制成为具有仅薄的栅极氧化物-没有电荷捕捉结构。脊部可以制成为具有相对薄的沟道宽度506，低于大约20nm或低于大约10nm，所以偶数栅极502可以尤其在保持状态期间被诸如-1伏特的负电压偏压，这将不妨碍沟道电子被充电到奇数O/N/O 501穿隧氧化物中，但是将有助于通过下述方式延长保持时间：远离沟道地推动捕捉电子以延长在奇数侧O/N/O 501内的奇数捕捉层处捕捉的电子的保持时间。偶数栅极502的保持性支持信号可以在那个存储单元的读取或写入循环期间失能。偶数栅极502的保持性支持信号可以相对于至少时间和电压成形，以最大化期望单元的整体保持时间。
通过引用结合于此的美国专利6，864，139名为“Static NVRAM with Ultra-ThinTunnel Oxides”教导了正偏压主要栅极的用途-用于通过构建存储器保持被捕捉电荷的字线利用N沟道(PNP晶体管)，对于N沟道，正栅极电荷使晶体管失能。在大多数存储器设计中，P沟道用于更好的性能和其他考虑。替换性选项是在双重操作模式下操作‘薄穿隧氧化物’的字线。为了写入，字线可以被充电到足够高的电压以提供穿隧过穿隧氧化物屏障的电子，例如被充电到+4伏特。为了保持性，字线可以保持在诸如+1伏特的保持电压处，以将保持电子保持在捕捉层中。且为了读取和其他操作，与那个字线相关的沟道将被设定到那个特定操作所需的合适信号。字线的这种多功能能够表明，将字线分解成多个独立控制的各个区段，以允许在更多存储单元上保持所述保持性电压较长时间，而不干扰对用于读取和写入操作的单元的访问。在诸如+1伏特的高保持性偏压下，许多沟道可以打开。为了减小这些打开沟道的潜在高泄漏，相关S/D线可以保持在浮动状态，浮动状态可以通过使那个脊部选择晶体管失能而实现。且在访问脊部之前，可以首先移除所有这些保持性偏压，且可以按顺序移除以最小化泄漏和电荷逸失。另一替换方案是使用比如+0.34伏特的低保持性电压，低保持性电压可以设定为低于沟道阈值电压。保持时间可能较低，但是操作轻松和操作功率可能促进这种较低保持性偏压的使用。以下表格表明用于字线(‘WL’)的示例性条件：
注意：表格中的值是示例性的且可以基于特定3D NOR组构调节。
*写入和擦除电压相对低，因为隧道氧化物超低。
3D-NOR存储器可以设计为具有大于两种隧道氧化物厚度。3D-NOR存储器可以遍及存储器单位、脊部和/或存储器列侧具有多种变化的隧道氧化物厚度。这些可以包括具有低天然保持性的高速存储器列侧、一直到导致慢写入和擦除时间以及10年保持性的传统电荷O/N/O。由于系统需求可能是非常不同的，组构可以允许将具有大范围选项和能力的存储器类型的量目标化，以在器件内将数据从一种类型非常有效地转移到另一种类型。这种范围的存储器类型可以包括具有栅极支持的保持性的芯片内的部分、和具有浮动栅极作为电荷捕捉的替换方案的部分、以及许多其他变化或它们的组合。
为了更好的性能，穿隧氧化物可以被工程化以同时提高写入速度和保持性，诸如在通过引用结合于此的Hang-Ting Lue等人在IEDM 2005上发表的名为“BE-SONOS：ABandgap Engineered SONOS with Excellent Performance and Reliability”的文献中介绍的。
另一变化是避免穿隧氧化物在一起，如通过引用结合于此的Dong-Il Moon等人在IEEE ELECTRON DEVICE LETTERS，VOL.35，NO.12，DECEMBER 2014中发表的名为“A NovelFinFET with High-Speed and Prolonged Retention for Dynamic Memory”的文献中介绍的。
对于这些‘捕捉电荷’存储器操作的可选加强是在读取操作期间监测电荷水平。这种监测可以引导更新操作以减小整体器件用电量。这种监测可以将更新驱动到单元、列、脊部或单位。
其他变化可以被结合于描述的3D NOR组构，诸如在通过引用结合于此的Hee-DongKim等人在IEEE Transactions on Electron Devices·November 2010中发表的名为“ANew Class of Charge-Trap Flash Memory With Resistive Switching Mechanisms”文献的中描述的。
为了减小形成穿隧氧化物且在脊部的任何凸起和凹进拐角中形成均匀穿隧氧化物所需的热开支，自由基氧化可以用于形成高质量氧化物，诸如用于形成穿隧氧化物，和/或用于平滑尖锐拐角和边缘，以减轻非期望的高电场条件。例如，通过TELSPA(缝隙平面天线)工具/机器，其中，生成且利用氧自由基以在小于400摄氏度下形成薄的热氧化物(一般是单晶硅)。
图8C示出对于弯曲沟道形成的替换方案。在这个替换方案中，在图3B中示出的脊部形成可以接下来被选择性部分蚀刻沟道区域，类似于在图3C中示出的沟道区域。沟道区域的这种各向同性选择性蚀刻可以形成弯曲沟道。图8D示出在沟道之上形成栅极堆叠件。这种弯曲沟道在通过引用结合于此的美国专利申请11/379,723中介绍。这种成形沟道的优点在于，对于相同层厚度，有效电荷捕捉表面较长(测地线而非直接线径)，以允许对于诸如镜像位存储部位的电荷存储更好的分离，从而导致潜在较高的存储器密度。这可以如所示的对于全脊部长度完成、或选择性地对于存储器沟道列中的一些完成。
另一替换方案是利用各向同性选择性蚀刻P区域以形成用于第一栅极堆叠件或第二栅极堆叠件的浮动栅极、或首先用于第一栅极堆叠件而后用于第二栅极堆叠件的浮动栅极。应该注意到，通过在仅‘首先用于第一栅极堆叠件’的凹陷沟道中添加多晶硅作为浮动栅极，浮动栅极在每个沟道局部制成且沿脊部不连续。图8E示出底切部分蚀刻的沟道区域凹陷811，类似于在图3C和图8C中示出的沟道区域凹陷。
通过本文中的图案化、蚀刻(湿润/干燥)处理、诸如清除和漂洗、选择性移除处理等等，合成的(在每个步骤之后或在步骤的组合之后)脊部结构可能包含尖锐拐角。如果需要的话，可以添加拐角倒圆处理以缓和拐角效应。用于拐角平滑的示例性过程可以包括例如自由基氧化和部分/全部氧化物移除、以及通过热处理的表面原子迁移。
图8F示出在各向同性沉积诸如多晶硅的浮动栅极材料之后形成隧道氧化物层802。而后可以利用顶部氮化物硬掩模执行各向异性蚀刻谷部中的‘过量’多晶硅材料，因此将多晶硅材料的‘岛屿’留在凹陷位置804中。图8G示出通过沉积控制氧化物806和控制栅极808完成浮动栅极结构的形成，以完成基础浮动型栅极堆叠件结构的形成。由于被捕捉电荷的能力快速回漏，移除用于浮动栅极的穿隧氧化物的挑战大一些。解决方案是在浮动栅极多晶硅沉积之后回来添加蚀刻步骤，以使得多晶硅基本完全被捕获在弯曲P沟道内，P沟道的弯曲通过选择性各向同性蚀刻的沟道区域形成，如参照至少图8C讨论的。且为了减小‘被捕捉’电荷回漏到沟道的比率，浮动栅极可以包括N+掺杂多晶硅。
另一替换方案是在添加第二栅极堆叠件之前蚀刻第二沟道的一些部分但并非完全蚀刻，诸如蚀刻P-型区域。沟道区域中的这些凹部可以制成为深到足以使得第二栅极可以用于在第一O/N/O电荷存储层中横向操纵比特位置。在通过引用结合于此的美国申请14/874,366中，参考至少图5-13B介绍操纵电荷捕捉层内的位置的技术。技术使用侧部栅极以操纵电荷存储位置，总而增加每面的比特容量。这种技术在这里可以通过起作用为右侧栅极和左侧部栅极的第二栅极实施，而第一栅极起作用为顶部(主要)栅极。凹部的量可以基于多个工程化考虑以及第二O/N/O的厚度或介电质栅极堆叠件调节，以优化这种3D NOR结构。
另一替换性实施方案是处理这种结构且硅化S/D(N+区域)，这可以用于形成S/D和沟道之间的肖特基势垒且强力减小位线(S/D)电阻率。硅化物区域可以与沟道直接接触。替换性地，可以形成S/DN+区域中的硅化以在硅化物区域不基本接近于沟道时简单地减小串联电阻。如果需要的话，硅化区域可以基本接近沟道但不与沟道直接接触，沟道和硅化物区域被分凝的n-型掺杂区域分离。后文将介绍用于这些调节的技术中的一些。
起始点可以类似于图8E中示出的起始点。
图8H示出在将防护氧化物821沉积到基本填充沟道区域的凹陷811(图8E)之后的结构。然后可以利用脊部硬掩模防护部822执行各向异性蚀刻，以暴露S/D区域824的侧壁。因此沟道区域826将被防护氧化物821保护，而S/D区域824的侧壁将仍然被暴露。
图8I示出在沉积硅化物材料830之后的结构，硅化物材料诸如是Co、Ti、Ni或按期望的其他金属。为了准确控制可以利用ALD完成沉积，或通过诸如溅射和蒸发的其他技术完成沉积。对于硅化金属使用ALD将很适合在本文中的3D NOR结构且可以在2D或3D结构的其他改进应用中适用。ALD允许对于接下来的硅化过程原子级别地控制被沉积材料，以支持较小的器件变化。ALD基本原理的综述在通过引用结合于此的Richard W.Johnson等人在Materials Today Volume 17，Number 5，June 2014上发表的名为“A brief review ofatomic layer deposition：from fundamentals to applications”的文献中提供。
图8J示出在通过使结构退火而执行暴露S/D区域的硅化之后的结构，使结构退火利用诸如光学加热的技术，光学加热利用尖波(spike)、闪光或激光处理或替换性的微波或加热炉。可能期望的是调整处理工艺，所以硅化物832将不会进入已知为结点尖突(junction spike)的沟道区域。
图8K示出在移除未使用的硅化金属和防护氧化物821以暴露沟道区域834之后的结构。
图8L示出在通过诸如ALD的沉积技术形成全部栅极堆叠件之后的结构，全部栅极堆叠件诸如是O/N/O和如在此介绍的用于形成栅极堆叠件的栅极材料。
关于3D NOR组构的硅化过程的重要注意点是，指定为变成横向晶体管-JLT的任何S/D区域、诸如脊部选择区域应该通过合适的掩饰和防护被防止硅化处理。
用于这种硅化且对于存储器应用利用硅化的一些技术已经通过下述文献介绍：Chaochao Fu等人在Materials 2016，9，315上发表的名为“Schottky Barrier HeightTuning Via the Dopant Segregation Technique through Low-Temperature MicrowaveAnnealing”的文献；和Yu-Hsien Lin等人在Materials 2015，8，7519-7523；doi：10.3390/ma8115403上发表的名为“Microwave Annealing for NiSiGe Schottky Junction onSiGe P-Channel”的文献；和Chung-Chun Hsu等人在IEEE ELECTRON DEVICE LETTERS，VOL.37，NO.1，JANUARY 2016上发表的名为“High-Performance Schottky ContactQuantum-Well Germanium Channel pMOSFET With Low Thermal Budget Process”的文献，所有内容通过引用结合于此。使用肖特基势垒以增强电荷捕捉存储器件已经通过下述文献报道：Chun-Hsing Shih等人在IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL.59，NO.6，JUNE 2012中发表的名为“Multilevel Schottky Barrier Nanowire SONOS MemoryWith Ambipolar n-and p-Channel Cells”的文献，和IEEE TRANSACTIONS ON ELECTRONDEVICES，VOL.61，NO.5，MAY 2014中发表的另一名为“Effects of Dopant-SegregatedProfiles on Schottky Barrier Charge-Trapping Flash Memories”的文献；和在IEEETRANSACTIONS ON ELECTRON DEVICES，VOL.57，NO.8，AUGUST 2010中发表的另一名为“Nonvolatile Schottky Barrier Multibit Cell With Source-Side InjectedProgramming and Reverse Drain-Side Hole Erasing”的文献；和Wei Chang等人在IEEETRANSACTIONS ON NANOTECHNOLOGY，VOL.12，NO.5，SEPTEMBER 2013中发表的名为“ALocalized Two-Bit/Cell Nanowire SONOS Memory Using Schottky Barrier Source-Side Injected Programming”的类似文章报道；在Japanese Journal of AppliedPhysics 53，094001(2014)中发表的另一名为“Drain-induccd Schottky barriersource-side hot carriers and its application to program local bits ofnanowire charge-trapping memories”的文章，在2012 12th IEEE InternationalConference on Nanotechnology(IEEE-NANO)上发表的另一名为“Sub-lOY 4-Bit/CellSchottky Barrier Nanowire Nonvolatile Memory”的文章；以及Ching-Yuan Ho等人在URNAL OF APPLIED PHYSICS 114，054503(2013)中发表的名为“Enhancement ofprogramming speed on gate-all-around poly-silicon nanowire nonvolatile memoryusing self-aligned NiSi Schottky barrier source/drain”的文章，所有前述内容通过引用结合于此。
在肖特基势垒(‘SB’)晶体管中，晶体管的源极和漏极(‘S/D’)通过硅化且不通过N+掺杂限定。肖特基势垒S/D的使用导致与N+S/D相比在接近结点处更尖锐的电场曲线。因此，被捕捉电荷的曲线能够在接近结点区域处更紧密定位，这对于镜像位应用制造更多区分性状态差异。附加优点在读取镜像位设置中，通过允许以单个循环读取两比特，支持对于高速应用加倍的镜像位密度的使用，如已经在下述文献中描述的：Zhou Fang等人在Nanoelectronics Conference(INEC)，2011IEEE 4th International上发表的名为“AStudy on Schottky Barrier NOR Flash Memory”的文献和Yan-Xiang Luo等人在Semicond.Sci.Technol.29(2014)115006上发表的名为”Coupling of carriersinjection and charges distribution in Schottky barrier charge trappingmemories using source-side electrons programming”的文献，以及美国专利8,183,617，所有前述内容通过引用结合于此。期望的肖特基势垒S/D可以通过适当器件和操作工程选择实现。
为了3D NOR组构处理且为了实现选择性蚀刻在图8E处的沟道区域811，图3A的多层结构可以由硅在SiGe之上制成。在SiGe和硅之间非常有选择性的蚀刻技术是众所周知的。图3C和SiGe由于其较高的空穴迁移率是引人注意的沟道材料。此外，利用SiGe作为沟道材料由于其较低的能量带状间隙可以有助于热载流子编程和热空穴擦除。
替换性地，S/D层可以首先形成N+掺杂层，以使得硅化过程可以形成掺杂剂分凝的肖特基势垒(DSSB)。这已经通过下述文献描述：Sung-Jin Choi等人在2008IEEEInternational Electron Devices Meeting上发表的名为“High Speed Flash Memoryand 1T-DRAM on Dopant Segregated Schottky Barrier(DSSB)FinFET SONOS Devicefor Multi-functional SoCApplications”的文献；在IEEE ELECTRON DEVICE LETTERS，VOL.30，NO.1，JANUARY 2009中发表的名为“Enhancement of Program Speed in Dopant-Segregated Schottky-Barrier(DSSB)FinFET SONOS for NAND-Type Flash Memory”的文献；在IEEE ELECTRON DEVICE LETTERS，VOL.30，NO.3，MARCH 2009中发表的文章“HighInjection Efficiency and Low-Voltage Programming in a Dopant-SegregatedSchottky Barrier(DSSB)FinFET SONOS for NOR-type Flash Memory”；在IEEE2009Symposium on VLSI Technology中发表的文章“Performance Breakthrough in NORFlash Memory with Dopant-Segregated Schottky-Barrier(DSSB)SONOS Devices”；在IEEE ELECTRON DEVICE LETTERS，VOL.31，NO.1，JANUARY 2010中发表的文章“Fin Width(Wfin)Dependence of Programming Characteristics on a Dopant-SegregatedSchottky-Barrier(DSSB)FinFET SONOS Device for a NOR-Type Flash MemoryDevice”；在IEEE TRANSACTIONS ON ELECTRON DEVICES，OL.57，NO.8，AUGUST 2010中发表的文章“P-Channel Nonvolatile Flash Memory With a Dopant-Segregated Schottky-Barrier Source/Drain”；和在IEEE ELECTRON DEVICE LETTERS，VOL.30，NO.10，OCTOBER2009中发表的文章“Analysis of Trapped Charges in Dopant-Segregated SchottkyBarrier-Embedded FinFET SONOS Devices”，Yu-Hsuan Chen在额外的文章中分析S/D掺杂的效应，如在2015 15th Non-Volatile Memory TechnologySymposium(NVMTS)上发表的名为“Iterative Programming Analysis of Dopant Segregated Multibit/Cell SchottkyBarrier Charge Trapping Memories”的文献中报道的，所有前述通过引用结合于此。更特别地，整个S/D区域包括金属硅化物，而S/D至沟道的结点以掺杂剂分凝的肖特基势垒型结点形成，如结合于此的引用说明的。基于DSSB结构的重要优点是干扰3D NOR存储器功能性的双极性减小。SB和DSSB对于相同穿隧氧化物厚度都实现写入时间的非常显著的减小且据此实现高保持时间和高速写入时间。这可以使得这个存储组构对于代替DRAM型存储器应用而言非常引人注意，在DRAM型存储器应用中，快速存储器访问对于读取和写入是非常重要的。根据这些技术将硅化物与较薄的穿隧氧化物结合，可以在仍然足够长保持性的情况下实现快速访问，因此减小器件有源功率、操作消耗和复杂性。附加优点是在工程化3D NOR组构中增添的灵活性。SiGe可以用于限定沟道和S/D，而掺杂剂可以与硅化物一起用于优化晶体管性能，以工程化肖特基势垒和分凝过程，从而进一步工程化晶体管及其相关存储器性能。若需要，Ge或SiGe沟道的暴露表面可以被例如包括Si的封盖层钝化，接下来形成栅极氧化物堆叠件。这将减少界面状态和相关噪音且提高沟道迁移性。替换性地，Ge或SiGe沟道的暴露表面能够与电荷捕捉层直接接触。这种实施方式增加界面状态，能够积极地利用界面状态以对于DRAM应用增加电荷捕捉密度和捕捉/释放效率。
附加的替换方案可以是形成非对称的存储晶体管，诸如不同地掺杂奇数S/D层和偶数S/D层，以使得竖向晶体管可以被工程化以传统上用于掺杂源极和掺杂剂分凝的肖特基势垒或常规肖特基势垒型漏极。替换性地，竖向晶体管能够以掺杂剂分凝的肖特基势垒或常规肖特基势垒型源极和传统掺杂漏极形成。这种非对称存储结构也可以展现较小的双极传输特征。此外，这种非对称存储晶体管可以被工程化以用于更快的时间或更低的电压擦除条件。如已经在Yu-Hsuan Chen等人在15th International Workshop onJunctionTechnology(IWJT)上发表且通过引用结合于此的名为“Drain-Controlled AmbipolarConduction and Hot-Hole Injection in Schottky Barrier Charge-Trapping MemoryCells”的文献中介绍的。
硅化过程实现形成在S/D线中的脊部选择晶体管的替换性形式。可以对于JLT1314、2113、4020、4134形成和利用这种替换方案作为横向S/D线控制器件。因此源极或漏极或两者可以留下不被遮盖且据此形成DSSB晶体管或SB晶体管。另一替换方案是非对称肖特基势垒型晶体管(“ASSBT”)，诸如通过以下文献中介绍的：Zer-Ming Lin等人在Japanese Journal of Applied Physics 51(2012)064301中发表的名为“Characteristics of n-Type Asymmetric Schottky-Barrier Transistors withSilicided Schottky-Barrier Source and Heavily n-Type Doped Channel and Drain”的文献；和RuHuang等人在Nanotechnology 25(2014)505201中发表的名为“Highperformance tunnel field-effect transistor by gate and source engineering”的文献；或另一替换方案是利用两个控制栅极的替换性结构，如通过以下文献介绍的：Sebastian Glassner等人在Nano Lett.2014，14，6699-6703上发表的名为“MultimodeSilicon Nanowire Transistors”的文献；或Jian Zhang等人在IEDM 14上发表的名为“ASchottky-Barrier Silicon FinFET with 6.0mV/dec Subthreshold Slope over5Decades of Current”的文献；或在IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL.61，NO.11，NOVEMBER 2014上发表的名为“Polarity-Controllable Silicon NanowireTransistors With Dual Threshold Voltages”的文献；或M.DeMarchi等人在IEDM12上发表的名为“Polarity Control in Double-Gate，Gate-All-Around Vertically StackedSilicon Nanowire FETs”的类似文章；以及在IEEE ELECTRON DEVICE LETTERS，VOL.35，NO.8，AUGUST 2014中发表的名为“Configurable Logic Gates Using Polarity-Controlled Silicon Nanowire Gate-All-Around FETs”的后续文献；或T.A.Krauss等人在PRiME 2016上发表的名为“Favorable Combination of Schottky Barrier andJunctionless Properties in Field Effect Transistors for High TemperatureApplications”的文章，所有前述内容通过引用结合于此。这种晶体管可以通过硅化处理横向形成，在硅化处理中，仅沟道被硅化物保护、或对于非对称ASSBT而言沟道和漏极被硅化物保护。如这些文献中介绍的具有SB晶体管的多栅极的使用提供SB晶体管的电子控制，以控制SB晶体管的双极性，从而得到N型或P型单极晶体管。如前文介绍的，S/D层掺杂可以在从SB晶体管至DSSB晶体管的范围中允许竖向存储晶体管的工程化。通过低掺杂，栅极偏压可以帮助增加晶体管沟道控制，因此实现3D NOR组构内的竖向晶体管和横向晶体管的进一步工程化。这些对于更好的支持各种目标应用开放了多种器件调节选项。
图9A示出对于图4A的结构的变型。在基底900上，如相对于图3B描述地形成多层脊部904和谷部906。然后为了后续镶嵌栅极堆叠件过程，可以垂直于脊部方向形成硬掩模带条902。
图9B示出在沉积(利用ALD或兼容工艺)第一O/N/O多层和形成第一栅极堆叠件910的第一金属栅极之后的结构。
图9C示出在移除用于形成镶嵌栅极堆叠件的硬掩模之后的结构。
图9D示出在制造如前文描述的可选沟道凹陷或凹部之后的结构。
图9E示出在沉积第二栅极堆叠件之后的结构。
图9F示出在第二栅极堆叠件和第一栅极堆叠件的CMP以形成独立栅极之后的结构。
图10A示出横切的沟道(P)层1002，以示意第一栅极堆叠件1004和第二栅极堆叠件1006的剖切图。
图10B示出沿沟道(P)层的横切图，以示意到沟道1008中的凹部。
图10C示出沿N+S/D层1003的横切图。
图10D示出沿N+层的横割图，以示出没有S/D线的凹部。
用于特定应用的3D NOR工程设计可以包括在此介绍的任何技术及其组合。这些组合中的一种可以使用具有较薄穿隧氧化物的非凹陷式存储列1014。较薄的穿隧用于较短保持性、更快的访问、以及较高速率的更新。利用侧部字线1012和1016可以允许通过合适地偏压也是凹陷的侧部栅极而加倍存储位置的数量，以使得它们更好地控制在非凹陷式存储列1014中访问的存储单元的电场且据此相对于沟道区侧向地控制存储位置。指定存储器用于较短存储时间使得存储器被随着时间的(已存储的)电荷移动影响较小，因为存储器经常更新。电荷捕捉层内的电荷的自然扩散与时间和温度高度相关。用作DRAM的存储单元可以利用每面多个电荷存储位置，借此增加有效的存储器存储和密度。因此，两个或更多个位置可以被侧部栅极1012、1016控制。这种密度增加可以与减少存储器访问时间一起使用。
也可以使用其他存储密度改进，诸如镜像位和多级编程/读取，但是这些技术确实影响访问时间或可能需要特殊感测放大器技术。可以对于特定存储器应用工程化沟道凹陷的程度，沟道凹陷可以制成为沟道宽度的大约5％、大约10％、大约20％或甚至大约30％。沟道凹陷可以简化相关处理地制成为在奇数侧和偶数侧上对称、或制成为不对称。
图10E示出在利用凹陷式栅极、即第二栅极1012和/或1016时可实现的比特位置。编程电压(+4v)可以例如通过非凹陷式存储列1014施加到非凹陷式栅极。图10E是沿非凹陷式存储列1014的O/N/O的脊部的沿侧部的竖切图，以示出仅一个存储单元1024。图示包括左侧凹陷式栅极1022、其间的隔离/ONO 1023、右侧其间的隔离/ONO 1025、和右侧凹陷式栅极1026；以及上部S/D1020、沟道1028、和下部S/D1021。例如(+2v)的不足以编程的拉动电压可以施加到左侧凹陷式栅极1022，以将电子拉到左侧1027。或推动场可以经由例如(-2v)的负电压应用到右凹陷式栅极1026。这些也可以一起或在各种时间和密度成形脉冲下施加。为了读取，可以以类似方式使用侧部凹陷式栅极，而控制栅极将提供例如(+1v)的读取电压。反向拉动/推动场可以通过凹陷式栅极施加，以将电子写入右侧1029。这种技术可以基于可接受的Vt转移和O/N/O结构位存储(bit storage)品质而延伸到更多位置。
右/左比特操纵可以与镜像位和或多级别一起作用，以提供较高的存储密度。存储器产品的工程化可以包括许多参数之间的折衷，参数诸如是存储密度、访问时间、感测放大器复杂度、保持时间等。
3D NOR存储器的附加工程化替换方案是利用凹陷概念以减小单元到单元的干扰。对应于非凹陷式沟道1012、1016的捕捉的电荷可以提供较长距离且因此对附近沟道-凹陷式沟道1014干扰较少，而对应于凹陷沟道1014的捕捉的电荷可以具有较短距离且对附近沟道-非凹陷式沟道1012、1016干扰较多。存储结构可以被工程化，以通过在非凹陷式单元处捕捉较多电荷且在凹陷式单元处捕捉较少电荷而利用这种不对称的优点。这也可以相当于对于凹陷式单元比对于非凹陷式单元或调节O/N/O捕捉容量的其他类型使用更薄的电荷捕捉层，以在凹陷单元中捕捉较少的电荷。例如，凹陷单元的捕捉容量可以被工程化为比非凹陷单元1014的捕捉容量低大约30％、大约50％或甚至大约70％。另一替换性实施方案是相对于X方向(沿脊部)而言，凹陷栅极更窄且非凹陷单元更宽。较宽单元将具有捕捉到的更多电荷和相对于干扰的更高平均距离。为此增加的优点可以是用于更多存储部位的增加的存储空间，如参考图10E讨论的。非凹陷式沟道可以制成为比凹陷式沟道(在x方向上)宽大约10％、大约20％、大约40％、大约70％或甚至大于100％。据此工程化存储器件可以提供较高的整体存储密度且支持相同器件内的不同存储功能。
图11A至11C示出将脊部的底层S/D与附近脊部隔离的方法。可以结合浅沟槽隔离以隔离任何邻近底层S/D。替换性地，如介绍的，3D存储块可以不使用氧化物隔离方案或所谓浅沟槽隔离(STI)，替换性方法可以用于场隔离。
图11A示出在包括掩埋氧化物1101的SOI基底之上构造3D NOR组构的一个替换方案。
图11B示出在块状基底之上构造3D NOR组构的一个替换方案。为了减小邻近脊部之间通过基底泄漏，基底1102的上部分可以掺杂到高P浓度且在操作中这层可以被诸如大约-1v的负电压反偏压。
图11C示出3D NOR在块状基底之上的另一替换方案。在这个替换方案中，可以通过底层S/D线1104如此连接以用作共同源极线而阻止通过基底泄漏。
图12A示出俯视的3D NOR结构。视图示出可选字线连通性，其中两个字线服务于一个沟道，以实现从在沟道右面上的栅极和从在沟道左面上的栅极独立地控制一个沟道。能够通过利用比用于形成3D存储单元的刻印步骤更改进的刻印步骤而实施这种互连设置方式。
图12B示出替换性3D NOR结构，其中两个字线服务于一个沟道以实现从在沟道左面上的栅极独立地控制在沟道右面上的栅极，又不会加倍字线的数量而是例如如所示的基本曲折化字线的形状。
如前文描述的，图4C示出每个脊部的选择线，作为形成对存储器组构的受控访问的一部分。下文是对于形成每个脊部选择控制的工艺流程的说明。
图13A示出在形成硬掩模1302以保护除了在区域1304中之外的结构之后的结构，区域1304被指定用于形成每个脊部选择控制器件。
图13B示出在利用选择性各向同性蚀刻在指定脊部选择区域1314中移除S/D线其间的P区域之后的结构，各向同性蚀刻可以是在此描述的任何选择性蚀刻技术或兼容技术。然后接下来修整S/D线，以将其直径减小至小于大约50nm、或小于大约20nm、或小于大约10nm，以起作用为无结型晶体管(JLT)。
图13C示出在沉积可以包括栅极介电质和栅极材料的脊部选择栅极堆叠件1316之后的结构。如在此介绍的对于脊部选择，用于横向晶体管的JLT是一个选项。对于S/D控制，用于横向晶体管的其他选项可以利用肖特基势垒型晶体管和前文关于硅化过程讨论的其他变型。
图13D示出在图案化和蚀刻以形成每个脊部栅极控制之后的结构。
期望的是保持脊部的脊部选择1322与邻近脊部1324的脊部选择隔离。这个目标可以是利用在形成JLT1314中使用的S/D线的薄化和脊部选择栅极的较薄栅极氧化物，其中不使用电荷捕捉或穿隧氧化物。据此，这种脊部选择隔离可以对谷部宽度1305影响非常小。
图13E示出来自脊部两侧的每个脊部选择的替换方案。
如前文描述的，在图3H和其他以下图示中，每层阶梯被示出为脊部沿其方向的延续。
下文阐述正交于脊部方向取向的替换性阶梯。对于这种类型的阶梯，脊部构型可以设计为留在连接性竖向脊部1404中。竖向脊部1404可以用于形成在Y方向上连接条，以对于单位1402内的脊部的S/D线形成每层连接条。这种连接条可以在S/D硅化过程期间被硅化以减小电阻率。这种连接条可以制成为较宽，诸如50-100、100-200、200-400nm或甚至更宽，以支持每层低电阻率的连接。
图14A示出在形成硬掩模1402以保护除了在区域1404中之外的结构之后的结构，区域1404指定用于形成每层的访问通道-阶梯。
图14B示出在利用选择性各向同性蚀刻移除S/D线其间的P区域之后的结构，选择性各向同性蚀刻是在此描述的任何选择性蚀刻技术或兼容技术。可以将这个步骤计划为与移除在各个其他区域中的P区域一起完成，其他区域诸如是每个脊部选择区域。氧化物可以在S/D线之上和S/D线之间沉积，以稳定剩余的S/D(N+)线。
图14C示出在利用阶梯方法形成每层接触孔之后的结构。
图14D示出在沉积侧壁隔离氧化层和添加金属塞头之后的结构。
图14E示出成形阶梯的侧视图。
图15A示出现有技术的2D存储电路的侧视横截面图，存储单元2D矩阵1502被诸如解码器、感测放大器的存储器控制电路1504包围且与外部装置接口。电路1504据此称为存储器外围。存储器控制线1506遍及存储器阵列的行列基本一直延伸到外围电路。
图15B示出现有技术的3D存储器件的侧视横截面图。当前也已知为3D-NAND的3D存储器已经发布到市场。在这种3D NAND存储单元中，3D矩阵1512仍然被诸如解码器、感测放大器的存储器控制电路1514包围且与外部装置接口。这些存储器外围以与2D存储电路非常类似的方式在硅晶圆基底上被处理。在这些3D存储器中，控制线1516一直遍及存储器矩阵地延伸穿过存储器阵列的行列，这些控制线中的一些构建在3D矩阵的顶部上，且这些控制线中的一些穿过大部分存储矩阵但是在边缘处它们都被向下带到在硅基底级别处的2D外围电路。
图15C示出依据本发明利用在此介绍的技术形成的3D存储器的侧视横截面图。3D存储器矩阵1522包括具有控制电路1524的行列，控制电路仍然可以称为外围电路但是它们形成在存储器矩阵的顶部上。根据这个实施方式，控制线1526构建在外围电路下方，位于外围电路1524和存储器矩阵1522之间。
图15D示出利用在此介绍的技术形成的替换性3D存储器的侧视截面图，其中控制线和控制电路也布置在存储单元矩阵下方。
在此描述的新类型的3D存储器可以构造通过利用在图15C和15D中示出的3D架构为实现比现有技术显著的优点，方式是将控制线1526分解成块体内的较小区段，控制电路对于每个块体重复。较短的控制线允许减少存储器访问读取、写入和更新时间且可以生成更快的存储器。另一方面，如果用于层访问的阶梯太经常重复，则可能影响器件成本，所以优化的架构和整体存储器控制策略可以使用长的每层控制线(未示出)以节省阶梯消耗区。据此，最佳存储器架构可以对相同层内的存储单元使用长控制线，以保持其他(竖向)控制线相对较短，因此以减小的成本实现低功率和快速访问的益处。
在此描述的3D存储器可以进一步加强，以包括双重功能性-高速易失性存储器和低功率低速度非易失性存储器。
包括将存储体分成易失性和非易失性部分的这种加强型存储器存在许多用途，通过将易失性信息转化成非易失性部分而掉电、以及通过将易失性信息移入非易失性部分而减小休眠功率。对于这些使用模式中的一些，在此介绍的控制电路在顶部和/或底部上的3D结构(例如，图15B和图15C)可以构造为加强效力。对于这些模式，将数据从易失性部分移入非易失性部分所需的时间和功率可以数量级地减少。
图16A示出用于这种加强操作的3D存储器1600的俯视图示例。侧部存储器控制电路1601对于构造且对于数据进出而言都控制与外部器件的接口。这些电路1601可以包括每层解码器和控制器，以支持所有内部存储块，所以阶梯面积消耗可以最小化。3D存储器然后分成许多块体1602，每个块体是子存储结构，每个块体自身的顶部外围电路控制大多数其控制线。在这种设计中，将数据从一个部分移动到另一部分(例如，一个块体1602到另一块体1602)的操作可以对于许多单位并行地完成，以数量级地减少时间和功率。侧部存储器控制电路1601可以同步这些操作，所以这些操作可以每次一层地完成。
图16B示出典型块体1602的外围电路的方框图。块体1602的外围控制电路的每个单位1604可以包括：
中央控制器1630，其命令和控制休眠模式、恢复模式等等的操作。
输入输出接口控制器1632，其与外部数据且与器件控制器1601接口。
感测放大器1620，其感测指定块体1602中的存储单元的数据且将产生的数字比特转化成块体存储器缓存1634。
信号生成器1618，其对于存储单元的读取/写入生成所需电压和电流。这些电路中的一些，诸如充电泵，可以被许多单位共享且放置在存储器控制电路1601内侧。
块体1612、1614、1616和1617包括各种控制线，诸如位线、字线、栅极线、选择线等等。层解码器1616可以从单元1604移入在侧部存储器控制电路1601处的通用每层电路。
这种存储器架构的附加优点是移入和移出非常大块数据的潜在能力，因为可以并行访问许多块体1602。如果仅单一每层阶梯用于最大阵列效率，则并行作用将每次受限于单一层。对于许多应用而言，这可以通过合适的系统数据结构和控制管理。
这种3D存储器可以包括冗余电路，以允许修复控制功能以及更换存在故障脊部的故障存储比特或存储器或存在故障字线的存储器。图15D的架构可以用于允许从顶部和底部两侧访问基本所有存储器控制线且在底部处具有器件控制电路1524的副本。这种冗余方案可以拆分到存储块控制单位1602级别。所以如果块体控制电路中的一个单位故障，则所述单位被其在另一端/侧上的兼容单位代替。替换性地，块体控制电路的每个单位可以构建为具有两个层次，如前文详细描述的一层是用于另一层的备份。存储器控制冗余可以应用到本文中的任何3D存储器。
图17示出3D-NOR阵列的示例性架构。3D-NOR阵列可以是个体器件结构或嵌入较大的SoC内。3D-NOR阵列示出例如第一存储块1701和第二存储块1702的64位存储块的模块化存储结构，外围电路构建在对应模块化结构中，其中8个顶部单位Pt_i用于控制字线且附加8个底部单位Pb_i用于控制字线、以及8个左侧单位Pl_i用于控制位线且8个右侧单位Pr_i用于控制位线。这些可以用于从两侧驱动控制线以提高性能且减小可变性。通过从两侧S/D线访问，电阻率可以中立化，因为源极线访问加上漏极线访问的整个电阻率将相同且将不高度依赖沿脊部的特定存储单元位置。据此，读取和写入到脊部内的特定单元将对于那个脊部的所有单元基本类似。此外，特定单元也可以用作冗余，以使得单一控制单元故障可以被恢复。
这种架构也可以支持操作的附加模式。结构可以设计为允许对8个块体的独立访问，只要它们都不共享外围电路。这种构架可以设计为支持同步访问最多达到8个单元，所述8个单元共享相同行或共享相同列和/或相同层，以降低访问功率且仍然提供多比特。
这种构架可以设计为支持将数据从慢的非易失性部分芯片上地转移到高速的薄穿隧氧化物，薄穿隧氧化物也称为薄O/N/O、部分，或者反过来。可以对例如并行的8个块体完成这种数据转移，因此减小时间和功率要求。这种能力可以允许以低功率操作模式高速访问。所以数据转移到薄穿隧氧化物指定块体以快速访问，但是可以存储回到NOR NV部分中以休眠或掉电。
拐角Clt、Crt、Clb、Crb可以用于操作模式的器件顶部级别控制以生成读取和写入所需的特殊电压源，且用于与外部器件接口。
3D存储器组构内的不同类型存储器的分配可以竖向沿层或横向沿单位完成。使3D存储器组构具有大于一种类型的存储器或甚至诸如逻辑的其他功能可以实现非常有效的3D异构器件。利用成千或甚至上万条线的各种元件之间的芯片上并行互换不可以被其他形式的集成匹配。且附加优点是使用许多共同处理步骤以降低整体系统的制造成本，此外还提高速度和功率。
在一般存储器设计中，通常利用2的幂的数字分割，诸如：2，4，8，16，32，64...。这样与解码和寻址良好运作。但是在一些情况下，位于面内的比特数量是6，这对于解码功能将是挑战性的-如本文中且参考美国专利6,670,669描述的。可选解决方案是找到足够接近以通过最小消耗桥接这个挑战的存储器分配。简单的查阅表格可以用于电路以支持这种存储器分配。
例如，可以使用3层以形成18个存储位，将使用其中16个。或可以使用形成66位的11层，其中使用64个以进一步减少未使用的存储部位，未使用的存储部位也可以在控制电路中通过合适的查阅表格用作对于修复缺陷位的冗余。未使用的存储位也可以用于其他功能，例如，诸如错误校正码、辐射减轻方案等等。
这许多存储结构的些许差异是在这种3D NOR结构中，S/D线-位线是双重功能线。源极线用于层‘n+1’而漏极线用于层‘n’，且源极和漏极可以交换。在以下示例中介绍用于驱动位线-S/D线的外围电路的可选架构。
为了简化，以下外围电路支持图4C中示出的结构的位线BL1、BL2、BL3。可以修改这个架构以支持例如图4D中示出的替换性结构。对于选择线-SL、SL2、SL3...的解码可以通过下述完成：宽扇入NAND接收地址线脊部0-i及其互补信号线以解码有源脊部且使得选择脊部的位线信号能够启动脊部S/D线。
图18的表格示出用于那个存储面的操作条件的示例。在将S/Dtop从低推到高以读取Bit1、且将S/Dtop从高推到低以读取比特2时，通过测量S/Dtop(层n+1)至S/Dbottom(层n)之间的电流(Vth)执行读取。这些操作条件是众所周知的，因为这是常用的具有MirrorBit的NOR。其他未选择的S/D线可以浮动而所有其他未选择的字线可以接地。
图19A示出与外围电路相关的位线S/D线的第一部分。电压源电路1904电路可以是电压产生电路，这些是集中电路，包括充电泵和其他电源型电路，以产生3D-NOR存储器操作所需的各种电压，如在图18的表格中指示的。为了读取比特，可以使用到S/D线的脉冲且据此指示读取功能的R信号是对于电压源电路1904的输入。信号形成单位1902电路可以是信号形成和选择器，其生成两个起作用的位线信号输出：图18的S/Dbottom的SDn和图18的S/Dtop的SDn+1。这些信号将连接到选择脊部的选择S/D线且据此连接到选择沟道。这些信号的形成将根据存储器操作，其中写入通过W信号指示、读取通过R信号指示或擦除通过E信号指示。比特位置的选择-B1/2将在相应面上根据比特位置影响源极和漏极的角色，如在图18中指示的。
图19A也示出对于源极或漏极的角色S/D线之间的交换。虽然物理上这些线是固定的，但是交换通过使动缓冲器1912或第二缓冲器1913而电子完成。
图19B示出可以用于驱动这些集中信号SDn和SDn+1到选择位线而使所有其他位线诸如留在浮动的失能的电路。两个集中信号(SDn，SDn+1)为对于选择级别可用于选择的位线形成类似总线的信号。单元1950可以包括缓冲器和驱动电子装置。这些根据诸如访问时间、功率等的系统考虑因素设计。层地址线L0-j及其互补信号可以作为另一类似总线的信号传递。对于每层，可以通过诸如连接到层地址的解码使用大型扇入NAND栅极，所以NAND1930仅当层地址寻址到层‘n’时被启动到“0”(相应地NAND 1929仅当层地址寻址到层‘n-1’时被启动到“0”，且NAND 1931被启动用于n+1)。对于每层也存在专用选择器块体-对于‘n-1’是选择器块体1939，对于‘n’是选择器块体1940，且对于‘n+1’是选择器块体1941。每个选择器块体可以具有三选一选择器M3。这些选择器可以使用完全传输栅极或其他切换型电路。
对于当列‘n’被寻址时的情况，可以启动NAND 1930且据此1940的选择器M3将选择SDn信号以驱动诸如BL1的位线到在1920处的S/Dn，且1941的选择器M3将选择Dn+1信号以驱动诸如BL2的相关于S/Dn+1的位线。所有未启动的选择器(M3)将输出“0”、或在一些构型中可以留下浮动，这将防止它们的相应沟道受影响或影响存储器操作。据此，提供合适的信号，以对在被寻址沟道上的被寻址面内的被寻址比特执行期望操作。
在一些构型中，M3选择器可以构造为在两个有源信号之间选择或将输出留下浮动，这将使得那条线无源。
用于存储器应用的感测放大器在本领域中是众所周知的。将感测放大器调节到由电荷捕捉产生的VT转移可以帮助存储器较不敏感于与用于竖向存储晶体管的选项中的一些关联的双极性。在此指出的双极性电流是在栅极电压被偏压到非常低或甚至为负时流动的漏极电流。在存储器处于编程状态下时，漏极电流将非常小。然而，对于具有双极性的存储器件，双极性电流即使对于被编程单元也可以流动。为了感测具有双极性的存储器件，可以使用漏极电流对于栅极电压的斜率，这能够通过两个步骤读取实现：在低栅极电压和升高栅极处电压读取，接下来比较两者。在存储器处于擦除状态下时，漏极电流随着增加栅极电压而增加。在存储器处于编程状态下时，双极性电流随着栅极电压增加变小。据此设计感测放大器可以适配具有双极性晶体管的3D存储器。这些类型的斜率调整感测放大器对于STT-RAM是众所周知的，如在通过引用结合于此的Yiran Chen等人在Design，Automation&Test in Europe Conference&Exhibition(DATE)，2010上发表的名为“A NondestructiveSelf-Reference Scheme for Spin-Transfer Torque Random Access Memory(STT-RAM)”的文献中介绍的。
图20示出利用电荷捕捉编程以编程3D NOR的各个NPN晶体管的实施方式。这些编程可以允许将3D NOR存储器组构用作可编程逻辑组构，如下文概述的。作为基础3D-NOR的一部分的竖向FET可以被编程，因为电荷捕捉层中的电子可以转移竖向NPNFET的阈值电压以形成竖向可编程晶体管(“VPT”)。VPT可以在其给定栅极电压摆动内被编程到三个状态：一直断开、常规晶体管、或一直导通。
为了逻辑应用，参照图13A-13C示出的过程可以遍及诸如在图21中示出的组构地施加到多个位置，所述过程是诸如以在S/D线的区域中的无结型晶体管(“JLT”)2113形成控制S/D线的横向晶体管。这种JLT可以预处理以继而具有第三O/N/O和第三栅极，从而这种JLT也用作可编程JLT，作为可编程3D NOR组构的一部分。这种横向JLT能够被编程以在3DNOR组构的附近块体之间一直电连接或解除连接S/D线中的每个。替换性地，这种JLT横向JLT可以通过其栅极电压在3D NOR组构的附近块体之间动态连接或解除连接所有S/D线。因此，3D-NOR组构能够通过编程JLT而横向分成许多分段的子块体。类似地，3D-NOR组构能够通过编程竖向NPN晶体管而竖向分成许多分段的子块体。应该注意到对于本文中的大多数情况，参考的JLT是用于横向受控开关晶体管的示例，且据此也可以使用其他形式的横向晶体管，诸如如在此介绍的这些利用肖特基势垒的横向晶体管，并且这些术语在此用作概念性示例且特定实施方案可以使用这些方案或对于那个应用可以工程化的类似替换方案。
图22A示出对于把3D NOR组构作为目标的可编程逻辑的基本构建块体2200。符号图2201展现在结构2200中使用的元件，结构2200可以用于实施两个输入-A、B的查找表(“LUT”)。这种结构可以称为LUT-2。而术语查找表(“LUT”)源于在本领域中众所周知的这种功能的简单实施方案，且将在此用于描述形成可编程功能的任何实施方案，可编程功能能够被编程以提供其输入的完整逻辑表格。首字母缩略词LUT后的数字如在本领域中通常如此地指示输入的数量。图22B提供编程图的示例，以在结构2200中实施任何两个输入功能，从而形成LUT-2功能。两个输入A、B及其补充信号AN、BN可以输入到四个竖向栅极线2204。输出O2202在顶层S/D线处。上部四个竖向晶体管可以形成第一AND’2211，且它们取自由如示出的通过4个竖向晶体管形成的第二AND’2212。
也称为Vss的低电压-‘地面’连接到第三S/D线2206。本文稍后将介绍利用RRAM的竖向带条的对于这种连接的替换方案。
图22B中的表格展现第一AND和第二AND行的可选编程，以支持LUT-2功能性。表格2224的右侧示出根据两个输入‘a’和‘b’的输出功能，所述两个输入可以是功能输入(A，B)。表格示出对于高阻抗输出2202的‘1’，因为高阻抗输出可以重构到高逻辑电平-‘1’，如将在下文中讨论的。左侧代表相应晶体管的编程。第一部分2220用于第一AND2211且第二部分2222用于第AND2212的相应晶体管。表格使用以下符号：
X-一直断开
T-栅极控制(在相应O/N/O中无电荷)
无符号-不关注
在一些应用中，仅N型晶体管LUT电路使用拉起逆变器型(pull-up-inverter)信号重构电路，以将低阻抗或高阻抗状态的输出信号转化成规律的/传统的低Vss和高Vdd。替换性地，在多米诺逻辑中常见的技术是使用基于时钟的电路，在这种电路中，节点被首先预充电到高位，且如果节点已经被放电到地面则时钟循环样本结束。替换性方法是使用利用两个LUT电路的差分逻辑。这在图23中示出。所述方法使用半P MOS闩锁电路2314。所述半PMOS闩锁电路2314将得到下述内容作为输入：LUT2302的输出L-Out2322，其可以是到地面-(‘0’)或浮线-高电阻率(‘1’)的连接路径；和LUT-N2304的输出L-OutN2324，其也可以是到地面-零信号或浮线-高电阻率的连接路径。到LUT2302和LUT-N2304的输入是相同的输入信号(A，B)及其逆变(AN，BN)2312。两个LUT被编程为补充彼此，所以如果L-Out2322低(‘0’)则L-OutN是高阻抗，且反过来在L-Out2322是高阻抗时则L-OutN低(‘0’)。据此，所述半P MOS闩锁电路2314将这些补充信号转化成常规逻辑信号输出2326在L-Out2322低时这个输出将低(‘0’，也称为Vss)，且在L-OutN低(‘0’)时这个输出将高(Vdd)。
图23中示出的虚线2310指示信号从可编程3D-NOR组构过渡到可以承载CMOS电路2312和2314的CMOS组构的覆盖上层。图23的结构示出利用可编程N型晶体管组构的LUT形成真0/1输出。这种结构代表资源加倍，因为这种结构使用补充彼此的两个LUT。补充电路在本领域中已知使用为差分级联电压开关逻辑电路(“DCVS”)。补充电路也可以与时钟电路组合使用以进一步减小功率。下述文献给出对于异步电路利用这种逻辑：D.Somasekhar等人在IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.31，NO.7，JULY 1996中发表的名为“Differential Current Switch Logic：A Low Power DCVS Logic Family”的文献；W.Chen在ISLPED’01上发表的名为“Mixed Multi-Threshold Differential CascodeVoltage Switch(MT-DCVS)Circuit Styles and Strategies for Low Power VLSIDesign”的文献；和Dae Woon Kang等人在ASIC/SOC Conference，2002，15th Annual IEEEInternational上发表的名为“Design of Enhanced Differential Cascade VoltageSwitch Logic(EDCVSL)Circuits for High Fan-In Gate”的文献，每篇文献的全部内容通过引用结合于此；这些引用介绍用于提高功率和或性能的附加变化和替换方案，通过引用结合于此的Ho Joon Lee在MWSCAS2013上发表的名为“Low Power Null Convention LogicCircuit Design Based on DCVSL”的文献。可以在3D NOR组构中实施这些技术和设计方法。
替换性实施方案是使用如在此描述的肖特基势垒且利用具有补充LUT-N的双极性晶体管，借此使动比如CMOS的互补逻辑。例如，一个LUT输出提供接地(‘0’)或高电阻率的连接，而补充LUT-N输出提供到高电阻率或拉起电压(‘1’)的连接。
图24示出利用差分放大电路而非半闩锁(half-latch)的用于补充信号重构的替换性电路。这种差分放大器由于这种电路的高增益可以提供更快的信号重构。差分放大器可能消耗较高的功率，因为其在晶体管的有源模式下操作，而半闩锁仅在过渡阶段中使用有源模式。减小这种操作模式功率的方法是仅在利用时钟信号检测到信号需求时通过启动电路的主要电流源极2420而启动电路。可选微小电流源，即第一源极2422和第二源极2424可以用于轻微拉起输入信号VI1，VI2以用于电阻率输入信号。这种差分放大器可以用于对于在本申请和本发明中的逻辑输出和路由输出做出信号重构，且可以帮助减小整体逻辑信号摆动(Vdd-Vss)以减小功率和热负载或提高操作速度。在本领域中的专家将知道作为半闩锁重构电路的替换方案在此如何实施差分放大。在图24中示出的差分放大电路可以用于加强在此描述的3D NOR逻辑组构的性能。对于LUT输出重构和其他逻辑功能输出重构而且对于路由信号重构可以使用差分放大电路，因为给出了通过两个补充导线在3D-NOR组构内路由信号，一个导线具有到‘地面’的路径而另一个导线具有到浮动高电阻率的路径。对于图24的CMOS晶体管的替换方案是SOI侧向双极晶体管，如经由通过引用结合于此的TakH.Ning在IEEE VLSI-TSA 13上发表的名为“A Perspective on Future NanoelectronicDevices”的文献中介绍的。
图25示出时钟型半闩锁电路2574。两个补充输出2502、2501可以仅在时钟(Ck)信号2504高时影响半闩锁。输出信号将在时钟信号低时被闩锁。拉起2514可以用于在时钟低周期期间调控线2502、2501。
用于逻辑的3D NOR组构可以利用差分逻辑和差分互连。这种差分电路可以提供许多益处，包括对电路变化的较低敏感性、减小操作电压且据此减小功率、增加速度和消除串扰。这些益处带来较高的路由资源和其他资源的成本。在图23-图25中示出的重构电路仅是样本且在本领域中已知许多其他电路和这些电路的变型，包括：也诸如美国专利6,037,808和美国申请13/421,653，和Schinkel在IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.41，NO.1，JANUARY 2006中发表的名为‘A 3-Gb/s/ch Transceiver for 10-mmUninterrupted RC-Limited Global On-Chip Interconnects’的文献，以及Hui Zhang在IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION(VLSI)SYSTEMS，VOL.8，NO.3，JUNE 2000上发表的名为‘Low-Swing On-Chip Signaling Techniques：Effectivenessand Robustness’的文献，所有内容通过引用结合于此。
图26示出利用四个LUT-2电路形成LUT-4的重叠电路，LUT-4即4个输入查找表，每个LUT-2电路供给四个输入2602、2604、2606、2608之一。四选一选择器2610将根据输入信号C、D及其补充信号CN、DN选择四个LUT-2信号之一，因此生成沿选择器输出线2612的信号。附加类似电路可以用于将其他输入2622驱动到半闩锁器2614。输出2626可以是LUT-4输出。LUT-4是可编程逻辑-FPGA的非常受欢迎的构建块体。这种替换方案在覆盖电路处增加消耗电路，但是可以增加LUT-4速度。
形成补充LUT可以通过利用图7A的诸如712和714的邻近脊部完成，且使用在脊部其间的谷部713中的共享栅极。因为每沟道潜在地具有两个栅极(奇数栅极，偶数栅极)，其间的栅极可以不设有O/N/O。替换性地，这些栅极可以被设定用作双重功能栅极。在器件设定阶段编程O/N/O且在操作阶段逻辑化。在这种情况下，如后文介绍的，其他面的栅极可以用于竖向RRAM带条，以用于竖向连通性。
另一替换性实施方案是使用具有高速编程性能的较薄的穿隧氧化物。这将要求对于许多应用可接受的定期更新。另一替换性实施方案是使脊部的一侧具有用于沟道编程的规律O/N/O，且脊部的另一侧仅具有用于快速栅极控制的氧化物，类似于图5D的结构。在形成补充LUT中利用两个邻近脊部的情况下，其间的谷部可以用于具有仅氧化物(对于晶体管)的‘共享的’LUT栅极，而另一侧可以具有用于编程的全部O/N/O。脊部可以制成足够薄，诸如20nm，以给所述一侧提供足够的编程控制，从而完全编程其沟道。
在此介绍的替换性结构中的一些利用多层3D堆叠件，即一堆3D堆叠件。3D堆叠件内的堆叠件能够基于其用途任意选择。图27A示出设计用于3D NOR存储组构的第一堆叠件2700，且图27B示出设计用于3D NOR逻辑组构的第二堆叠件2702。图27C示出在存储堆叠件2710之上的逻辑堆叠件2712，逻辑堆叠件诸如是3D NOR逻辑。图27D示出在路由堆叠件2724之上的逻辑堆叠件2722，图27E示出在路由堆叠件2734之上的逻辑堆叠件2732，路由堆叠件在存储堆叠件2736之上。在此介绍的架构、结构和工艺流程提出将多层处理在一起将显著减少每层的制造成本，以给整个器件提供许多层功能性晶体管且给路由提供密度成本和性能的优点。一堆3D堆叠件的替换方案是在3D堆叠件上添加2D层。这些工艺流程可以使用如在此详细描述的同时影响许多层的2D图案化。而在2D中在X和Y方向上生成图案在半导体器件处理中是众所周知的技术，远远更难的是在Z方向上形成变化。在于此介绍的结构中的一些中，存在存储结构、逻辑结构和路由结构之间的差异。处理器件集成这些些许不同的结构可能更难。所以一个选项是分别处理这些结构而后将它们键合在一起。仍然存在在Z方向上作用改变的技术。
一个这种Z方向改变技术是在堆叠件中以不同厚度形成层子集。由于堆叠件可以通过外延生长形成，改变气体或沉积时间或其他处理参数可以导致层在Z方向上具有各种厚度，这可以例如实形成在存储部分中每层厚度大约50nm的多层结构，其被对于逻辑部分每层小于大约20nm的多层结构覆盖。
另一替换性实施方案是在存储堆叠件和逻辑堆叠件其间放入阻塞硬图案。
处理用于3D NOR存储器的组构而且形成3D NOR逻辑可以减小成本，而在其他情况下，更好的运作方式是基本上独立处理这些组构而后将它们连接在一起，以用于更高效(成本和/或性能)的整体3D系统。在此介绍的步骤和组构之间存在对于混合和匹配的许多选项，且特定品类的选择也可以被用于终端3D系统的目标影响。
附加替换性实施方式可以用于进一步加强组构路由能力。在这个选项中，脊部之间的区域-‘谷部”中的一些而非栅极可以指定用于竖向连通性-Z方向(可编程杆-立柱)。这种可编程Z连通性可以通过电阻式随机访问存储器-“R-RAM”技术或一次性可编程-“OTP”技术实现。在一些情况下，在此使用的R-RAM或OTP可以设计为具有整流传导性能。在其他情况下，若需要，在此用于连通性的这些技术可以设计为呈现欧姆电导性能。可以处理可编程杆，以允许将可编程杆编程为形成邻近脊部之间和相同脊部的层之间的桥部，从而提供富有连通性的组构。
如本文中的图4A所示，起始结构可以是3D NOR。RRAM立柱结构形成在脊部其间，先前用于脊部至脊部的隔离。对于RRAM选项，S/D线变成电极，且脊部其间的竖向填充金属的立柱变成另一电极，并且电阻切换膜介于两个电极之间。指定为具有R-RAM立柱的区域首先利用沉积技术被RRAM或OTP立柱构型填充，而后被RRAM或OTP形成层-薄氧化物和传导电极顺序地填充。而后利用CMP或类似层移除处理基本移除顶部表面，所以这些立柱现在如图28所示地隔离。图28示出垂直于S/D线的剖切图(平面2899)的合成结构。
OTP技术已经在通过引用结合于此的美国专利8,330,189和8,390,326中介绍。RRAM兼容的RRAM技术已经在下文中描述：其全文通过引用结合于此的美国专利8,581,349，诸如至少图32A-J、图34A-L、图35A-F；D.Sekar在IEEE S3S 2014上发表的名为“3D Memorywith Shared Lithography Steps：The Memory Industry’s Plan to Cram MoreComponents onto Integrated Circuits”的文献；和Daeseok Lee等人在IEDM 2013上发表的名为“BEOL compatible(300℃)TiN/TiOx/Ta/TiN 3D nanoscale(～10nm)IMTselector”的文献；以及Liang Zhao等人在IEDM2014上发表的名为“Ultrathin(～2nm)HfOxas the Fundamental Resistive Switching Element：Thickness Scaling Limit，StackEngineering and 3D Integration”的文献；以及Ke-Jing Lee在Materials 2015，8，7191-7198上发表的名为“Effects of Electrodes on the Switching Behavior of StrontiumTitanate Nickelate Resistive Random Access Memory”的文献；以及Sung HyunJo等人在Nano Lett.，Vol.9，No.1，2009上发表的名为“Programmable Resistance Switching inNanoscale Two-Terminal Devices”的文献；Adnan Mehonic等人在Journal of AppliedPhysics，Volume 111，Issue 7上发表的名为“Resistive switching in siliconsuboxide films”的文献；以及Yuefei Wang等人在Applied Physics Letters，Volume102Number 4上发表的名为“Resistive switching mechanism in silicon highly richSiOx(x＜0.75)films based on silicon dangling bonds percolation model”的文献；和Sungjun Kim等人在AIP ADVANCES 6，015021(2016)上发表的名为“Fully Sicompatible SiN resistive switching memory with large self-rectificationratio”的文献，和在Solid-State Electronics 114(2015)94-97上发表的名为“Gradualbipolar resistive switching in Ni/Si3N4/n+-Si resistive--switching memorydevice for high-density integration and low-power applications”的文献；以及Shuang Gao等人在Nanoscale，2015，7，6031-6038上发表的名为“Forming-free and self-rectifying resistive switching of the simple Pt/TaOx/n-Si structure foraccess device-free high-density memory application”的文献；以及Umesh Chand在APPLIED PHYSICS LETTERS 107，203502(2015)上发表的名为“Metal inducedcrystallized poly-Si-based conductive bridge resistive switching memorydevice with one transistor and one resistor architecture”的文献；以及AdnanMehonic在JOURNAL OF APPLIED PHYSICS 111，074507(2012)上发表的名为“Resistiveswitching in silicon suboxide films”的文献；所有前述内容通过引用结合于此。
应该注意到，上文描述的‘OTP RRAM’技术也可以用作多阶段编程技术，部分地形成/编程到对中间电阻值和对于仿真未编程、而后最终全部编程到低电阻值。如在通过引用结合于此的美国专利7,973,559和8,390,326中讨论的。
为了合适的操作，选择器件应该添加到各个立柱中的每个。这些每个立柱选择器件例如可以有源晶体管或二极管。选择器件可以使用嵌入在立柱内的竖向晶体管或二极管、或可以作为多晶硅TFT器件添加到竖向立柱的顶部中。这可以通过首先蚀刻这些立柱的正顶部开始且在此通过图29A-29D展现。
图29A示出类似于图28的结构的侧视剖切图。其示出RRAM/OTP电极2942、薄氧化物屏障2944、S/D线2946、和S/D线之间的填充氧化物或P沟道2948。
图29B示出在移除RRAM/OTP电极的顶部因此形成孔穴2952之后的结构。
图29C示出在填充N原位掺杂多晶硅2954之后的结构。
图29D示出在后续填充P原位掺杂多晶硅2956、因此完成选择器件之后的结构。在一些替换方案(未示出)中，电极自身可以是二极管的一部分，且填充步骤可以利用一种材料类型以完成肖特基型二极管。
在一些替换方案中，结构可以包括两种类型的立柱、RRAM和OTP。OTP可以对于路由运作良好，路由可能不需要改变，比如对LUT-2的下部S/D条提供永久接地“0”；而RRAM可以对于期望能够重新编程的连接运作良好。通过添加诸如二极管或晶体管的附加选择元件以防止干扰立柱编程操作，这些立柱也可以用于信号输入或输出。重要的注意到，在此介绍的RRAM和OTP期望是欧姆性的而非自整流的。
立柱现在可以连接到RRAM/OTP字线。
OTP立柱更易于构造，且可以提供更容易的编程且对于大多数路由应用执行良好。
RRAM提供重新编程能力，而且可以用做嵌入式非易失性存储器。RRAM立柱也可以用于减小对于JLT处理的需要。因此，用于逻辑脊部的S/D线可以制成为具有内置解除连接间隙。RRAM立柱可以用于对于编程阶段借助于邻近脊部S/D线桥接间隙。
附加替换性实施方案是对RRAM/OTP立柱电极3002两次形成二极管访问器件。首先形成用于奇数立柱3056的NP二极管，而后形成用于偶数立柱3046的PN二极管，如图30A所示。在这种情况下，这些立柱可以连接到字线3060，如图30B所示。RRAM/OTP的编程将对于偶数立柱编程使用正电压且对于奇数立柱编程使用负电压。
图30C示出在RRAM/OTP立柱3002的另一侧/端上形成反向二极管(RD)，即第一RD3072和第二RD3074。
图30D示出倒装结构，所以用于RRAM/OTP立柱编程的字线现在处于底部而立柱的顶侧可以用于信号输入3072或输出3074。
图31A示出对RRAM/OTP立柱3102访问的替换方案。例如，利用沉积到顶部立柱中的多晶硅可以形成NPNTFT晶体管3112。也可以利用方向性沉积。
图31B示出定时方向性蚀刻RRAM/OTP电极以及接下来非方向性蚀刻电阻切换材料的步骤之后的结构。
图31C示出方向性沉积N型多晶硅3104之后的结构。
图31D示出在形成第三O/N/O3106、接下来方向性蚀刻(或可能地光CMP)以将其从N型多晶硅3104的顶部表面移除之后的结构。
图31E示出方向性沉积P型多晶硅3108之后的结构。
图31F示出附加方向性沉积N型多晶硅3110之后的结构。诸如激光退火的退火可以用于在RRAM/OTP立柱的顶部区域处提高新形成的顶部选择器件NPN晶体管的性能。
顶部S/D线3111将用作栅极，以用于编程第三O/N/O3106以编程这些选择晶体管。
于此结合的电阻切换材料可以是诸如下述材料：导电桥接材料；或相变材料，其相组成能够诸如通过焦耳加热从非晶体改变至晶体或从晶体改变至非晶；或薄氧化物层，其氧空位形成电荷捕捉或导电细丝。遍及电阻切换材料的电阻从编程之前至编程之后基本改变。变阻材料通常绝缘，但是其通过导电路径变得导电，这称为编程。编程能够依据材料和设计考虑因素通过施加比如5V的高电压在穿过待编程节点的立柱和S/D区段之间实施。如果多次编程能力可用，则能够擦除被编程状态。例如，如果擦除机构涉及氧空位的移动，则诸如-5V的高负电压可以施加在穿过待擦除节点的立柱和S/D区段之间。替换性地，如果擦除机构涉及焦耳加热，则诸如3V的高但是小于编程电压的正电压可以施加在穿过待擦除节点的立柱和S/D区段之间。
图32A示出用于连接到连通性结构的RRAM/OTP立柱3202。可以处理覆盖3D NOR组构的控制电路3212以提供金属连接栅格3220，以支持例如长迹线3214的长迹线连通性。这可以构架为将长迹线添加到可编程组构。金属连接栅格3220可以集成在金属化的控制电路3212层内、或可以构造为单独的层或多层。
图32B示出替换方案，其中多个RRAM/OTP立柱3202可以具有到共享Y方向带条3234的可编程连接器3232，共享Y方向带条作为构造为覆盖控制电路的一部分的Y方向连接组构3230的一部分。
差分路由是具有一些优点但是消耗大约两倍路由资源的选项。在一些应用中，将差分路由与传统单端路由混合可以提供更好的整体佳化。使用混合类型的路由资源可以用作有效的路由技术，诸如在控制电路3230之上的传统金属路由与在3D NOR组构内S/D区段和RRAM/OTP立柱互连的组合。
用于RRAM/OTP选择器件的另一替换方案可以通过下述方式实现：沉积或转移NPN层而后蚀刻NPN层，因此在RRAM/OTP立柱的顶部上形成选择器件。
图33A示出沉积氧化物隔离和将其图案化以暴露立柱3302的步骤。
图33B示出在顺序沉积N+/P/N+多晶硅层3304或替换性地层转移N+/P/N+单晶层之后的结构。
图33C示出在图案化和蚀刻以留下在RRAM/OTP立柱的顶部上的竖向NPN3306器件之后的结构。对于选择晶体管的处理可以使用比在3D组构核体处理中使用的更先进的节点。因此，竖向NPN选择晶体管和选择栅极能够适配在脊部的间距内。隔离氧化层可以形成/沉积且回蚀，而后可以执行在竖向NPN3306器件之上的O/N/O沉积。可以可选地执行方向性回蚀。
图33D示出沿S/D线方向形成第三栅极3366之后的结构。可以沉积和齐平附加隔离氧化层。
让我们综述系统处理流程。系统处理流程开始于如图1A-1B讨论的。图34A示出这种起始步骤使多层(诸如N+，P，N+，P...)结构3420在切割层3413之上，切割层在载体3410之上。
图34B示出多层结构3420的处理，以在多层结构中构建3D NOR组构3430且在多层结构上添加字线3432。
图34C示出倒装在新载体3440的顶部上的结构。
图34D示出处理3D-NOR组构的背部以添加逻辑栅极(LUT...)3434的连接。这可以包括也添加支持3D NOR组构内的逻辑栅极所需的所有晶体管电路和存储器外围电路。但是另一替换性实施方案是在图34E中示出的另一侧部晶圆3454上添加这些附加电路，使切割层3443在基底3450之上。这种侧部晶圆可以被切割而后倒装且准确地键合到如图34F所示的‘已经倒装的’3D NOR组构。
基底3450继而可以如图34G所示地被移除。然后可以利用智能对准技术连接在3454上的电路，“智能对准”诸如通过引用结合于此的美国专利7,986,042中介绍的，至少与其图73、74、75、77、79相关。此外，由于存储组构可以构造为重复图案的存储单元和重复图案的存储控制线(诸如位线和字线)的阵列，对准和到下面存储结构的顶层3454连接可以利用类似于参照美国专利7,986,042的至少图30至图35G和图69至图78B描述的这些技术完成。利用重复图案的对准技术在对准误差大于重复元件的尺寸时是有用的。这些技术可以用于涉及在此介绍的层转移的任何3D集成。
这种侧部晶圆方法允许3D NOR制造过程与支持电路的制造解除联系。这种侧部晶圆方法可以允许对于一般3D NOR利用相对不那么密集的处理且对于支持电路利用改进的高密度处理。
在一些应用中，可能期望的是利用层转移和“智能对准”的类似概念在字线级别3432的顶部上添加外围电路。图35A示出构建在切割结构3543之上的外围电路3554，切割结构在载体3550之上。图35B示出图34B的3D NOR组构。图35C示出在图34B的3D NOR组构的顶部上倒装且键合图35A的外围电路的晶圆。图35D示出在移除载体3550和清除切割结构3543残渣之后的结构，而后利用“智能对准”添加连接器3556，以将外围电路3554连接到下面3DNOR组构的字线和位线。集成到转移层3554中的电路可以包括处理电路，以支持当前称为存储器内处理(“PIM”)的处理。替换性地，附加结构3556可以利用类似流程集成在顶部上且因此支持较高级别的存储器内处理。
先前参照图15A-图17介绍将3D-NOR组构可选地拆分成多个单元。在这种替换性方案中，可能期望首先将阶梯连接器处理成位线。也可以优选通过3D-NOR组构形成多个通过组构通孔，所述通孔可以后来用于在逻辑电路3454和外围电路3554之间连接。然后将外围电路在逻辑电路的顶部上层转移且形成两个结构之间的连接。可以完成这个单位形成，所以每个单位具有其自身的阶梯且据此其自身的字线和位线，所以每个单位完全独立且据此每个单位将能够在其独立于其他单位的控制下读取存储单元的写入或擦除部分。通过组构通孔可以使得逻辑组构能够每个单位独立控制，以提供多核类型可编程组构。可以在两侧上建立总线，以允许数据在核体和外部器件之间转移。可以加入其他层以形成甚至更复杂的系统，添加选项在诸如SER-DES的通讯电路和/或与外部器件的无线通讯的范围内。以这种方式，可以在将附加层集成于3D-NOR可以组构之前测试这个附加层，且各种冗余技术可以用于这个3D系统，以提供如通过引用结合于此的现有专利中介绍的3D可编程系统的更好产量和现场修复。
形成3D NOR逻辑组构作为半独立单元阵列完全适合连续阵列和3D可配置FPGA的概念，如在通过引用结合于此美国专利8,384,426和8,115,511中介绍的，至少与其图7-13、图36-38和图41相关。
图36A示出3D NOR组构用于实施包括4选1选择器的LUT-43600，不像通过上部支持电路的实施方案2610。图36A右侧提供符号图3601。类似于图22A中的四个LUT-2可以上下重叠地实施，以共享相同输入3604(A，AN，B，BN)。四个LUT可以包括第一LUT-23611、第二LUT-23612、第三LUT-23614和第四LUT-23614。地面“0”可以通过RRAM/OTP立柱3632被带到中间的侧向S/D。在4选1选择器3606部分中，编程对于一直断开被指示为“X”且“T”作为有源晶体管。4选1选择器3606可以通过一组4-NPN晶体管实施，以共享相同输入(C，CN，D，DN)，这些LUT-2之一将通过输入C、D(及其补充信号CN、DN)选择。在顶部处，其示出对于C＝0、D＝0的选择，方式是使第一LUT-23611的输出通过S/D的顶部区段直接连接，为此中央3644侧向JLT被保持“连通”。据此，如果输入C和D都低，即“0”，则第一LUT-23611的输出可以通过S/D区段连接而后可以通过侧向RRAM/OTP立柱3634输出。在类似电路中，第二LUT-23612的输出可以在C＝0且D＝1时连接到侧向RRAM/OTP立柱3634。在类似电路中，第三LUT-23613的输出可以在C＝1且D＝0时连接到侧向RRAM/OTP立柱3634，以及第四LUT-23614的输出可以在C＝1且D＝1时连接到侧向RRAM/OTP立柱3634。据此LUT-4可以被编程到图36A的结构中。
图36B示出图36A的例如选择器3606的编程表格。
对于3D NOR逻辑组构的另一替换性改进是为Y方向连通性添加侧向RRAM，以完成全部连通性，因为X方向连通性可以利用S/D线，且Z方向可以使用竖向RRAM/OTP。图32A-32B示出一些断开组构(off-fabric)的Y方向连通性，然而导通组构(in-fabric)的Y方向连通性具有优点。
在图37A中示出起始点，是3D-NOR结构俯视图，以示意第一桥接区段3702，第一桥接区段形成S/D线沿Y方向的延伸部分且遍及一组脊部延伸、而后中断3704、而后作为第二桥接区段3703再次继续。桥接区段被B标记。在图37A中，被A和C标记的区域可以分别指示诸如第一和第二栅极的栅极区域和竖向RRAM/OTP。被N标记的区域指定横向JLT。被S标记的区域是对于被B标记的桥接部的访问区。B区域可以是在脊部形成的初始步骤处被硬掩模保护的区域(图3B)，所以它们不被蚀刻，而谷部被蚀刻。这些桥接部也提供机械结构稳定性；具体地，Y方向支撑能够防止在湿润处理和干燥处理期间脊部的静摩擦问题。为了进一步减轻静摩擦，可以使用关键点干燥处理。图3B示出在X方向上取向的脊部的小窗口。定期具有诸如可以用于形成Y方向OTP的Y方向条3801可以对脊部结构提供机械支撑。
在下一步骤中，可以处理标记为‘B’的桥接位置及其标记为‘S’的访问通道，以通过选择性地蚀刻而移除S/D区段其间的沟道区域(‘P’)。这个步骤可以被下述处理共享：蚀刻在指定用于JLT的位置处的P区域和/或阶梯位置处的P区域。
可以通过利用ALD或类似技术首先沉积薄氧化物隔离部而开始侧向RRAM形成。然后RRAM电极可以利用ALD或类似技术沉积，接下来方向性蚀刻步骤留下仅‘桥接部’和S/D区域(在S和B下)其间的传导电极。有效地形成在中断区域3704处停止的侧向RRAM的条带。这其间的S/D线RRAM可以帮助信号在‘Y’方向3700上的路由。
缩进步骤(necking step)接下来可以是用于侧向JLT的O/N/O和栅极形成。
图37B示出构造为支持侧向RRAM编程的编程支持立柱3724。利用刻印步骤，窗口(期望有立柱3724)被限定在侧向RRAM之间的‘中断’空间3704中。然后，首先执行非方向性/各向同性蚀刻步骤以蚀刻与窗口(计划有立柱3724)接触的RRAM电极区域。然后整个窗口被N+型多晶硅填充。然后，利用方向性/各向异性蚀刻，从所有未被覆盖区移除N+多晶体，所以N+多晶体仅留在电极被蚀刻掉的区域中。然后，窗口可以被P+多晶体填充，以形成导电立柱3724，其中二极管供给侧向RRAM中的每个。
现在可以连接这些立柱3724以形成第四栅极，用于通过由P+多晶体立柱向侧向RRAM供给正电压而开始侧向RRAM编程。然后，到选择S/D线的选择区域的侧向RRAM连接可以通过选择待连接到对应侧向RRAM的特定S/D区段而被编程。
图38A示出类似于图37A中示出的结构的3D透视图。其示出保护第一栅极和竖向RRAM/OTP立柱的区域的防护掩模3804。图37A中的标记为“S”、“B”的暴露区域可以被利用ALD或类似技术沉积的电阻切换材料3802覆盖，如参考图37A描述的。侧向RRAM可以替换性地构造为一次性可编程(‘OTP’)且据此作为电阻切换材料3802的替代，可以用易打破的隔离性材料，诸如薄氧化硅或例如非晶硅、氧化硅和氮化硅的组合。概括而言，在这个讨论中，术语RRAM、OTP、或RRAM/OTP的使用可以互换，因为可以在类似环境、工程主体和设计选择中采用这些技术。
图38B是传导电极材料3808已经沉积之后的结构的3D图示。
图38C是在方向性蚀刻-反应离子蚀刻(RIE)处理之后的结构的3D图示，其从除了S/D区域其间之外的所有区域移除传导电极材料，留下S/D区段其间的RRAM材料3810的侧向电极，侧向电极在图37A中标记为“S”、“B”。
图38D是在刻印步骤之后的结构的3D图示，其暴露了标记为“B”的所有区域3812，区域3812是桥接图37A中的‘谷部’中的‘脊部’的S/D区段。然后利用各向同性/非方向性蚀刻，‘B’位置可以被蚀刻。在这个步骤中，通过利用合适的蚀刻选择性，‘中断’N+区域3813被蚀刻且在Y方向上断开/解除连接，但是侧向电极3810维持且沿Y-方向连续。图38E是N+区域3813移除之后的结构的3D图示。
图38F是附加刻印步骤之后的结构的3D图示，附加刻印步骤通过用于形成侧向RRAM启动立柱的指定窗口3820形成防护，如参考图37B的导电立柱3724讨论的。
图38G是形成立柱3822之后的结构的3D图示。作为P+、N+多晶体的替代，这些立柱可以由传导材料制成，传导材料一旦接触RRAM侧向电极就形成‘肖特基二极管’。所以立柱3822和侧向RRAM电极3810之间的基本每个接触部都将是整流接触部3824。
图38H是结构的竖切(Y-Z平面)图示。竖切沿侧向RRAM方向3850，如上左侧所示。其示出立柱3823和侧向RRAM电极3811之间的整流接触部3824。侧向RRAM电极3811和S/D(N+)3840区段具有电阻切换材料3803(或对于OTP情况是薄氧化物)，以形成与侧向RRAM的可编程连接。
图38I是被可选Y方向连接标记的示例性结构的竖切图示，利用侧向RRAM编程第一路径3852和第二路径3854。为了编程，特定S/D区段可以设定为传导到地面或负编程电压，而后立柱3822可以连接到正编程电压，因此形成S/D区段和侧向RRAM之间的连接，S/D区段和指定RRAM电极之间的所有期望连接以此类推。立柱3823主要功能是实现侧向RRAM编程。二极管型连接提供选择器件以防止非期望的导电路径。
嵌入存储器在逻辑和可编程应用中是常用的。作为存储组构的3D NOR组构可以提供这种嵌入式存储器，只要上部支持电路设计为支持这种嵌入式存储器。对于嵌入应用，对位线-S/D线的访问可以利用竖向RRAM/OTP带条。这能够有效地形成双端口存储器，因为阶梯提供全局访问且竖向RRAM/OTP带条提供局部访问。这种嵌入式存储器可以用作嵌入式非易失性存储器且与薄穿隧氧化物一起使用，如前文描述的，这种嵌入式存储器也可以支持高速存储应用，如替代常用嵌入式SRAM和DRAM。上部电路可以设计为支持用于嵌入式3D-NOR存储部分的写入读取和多端口访问通道。
对于增加3D NOR逻辑密度的另一替换方案是对于逻辑使用底侧以及其他侧部。用于利用3D NOR组构形成3D可编程系统的层转移流动在此参照图34A至图35D描述。图39A示出3D可编程系统，其包括携载基底3910、通过覆盖逻辑控制电路3964将外围编程电路3954连接到3D-NOR组构3930的智能连接层3956。
图39B示出配置成在两侧上支持逻辑的结构，3D-NOR组构3912的底部以其底部控制电路3974支持逻辑，且顶部3D-NOR组构3902以其顶部控制电路3964支持逻辑。
栅极访问通道可以在编程外围电路3954和底部逻辑控制电路3974之间多路复用。
附加替换性实施方案是在多层外延处理期间将SiGe添加到N+S/D层内。这种添加可以设计为与沟道材料不同，以允许选择性蚀刻。图40A示出多层结构4000，其类似于图3A中示出的多层结构，但是具有N+S/D层内的SiGe层，如气泡放大部分4004所示。对于形成环栅横向晶体管而言，在硅之上的SiGe外延近期已经被采纳为引人注意的技术。在形成在此描述的3D NOR组构中，在一些应用中可能期望增加Ge含量，如此以实现更好的沟道迁移性或更好的蚀刻选择性。具体地，将SiGe添加在N+S/D内的层在此能够用作用于后续金属S/D硅化处理的牺牲层，或为了更好的JLT将N+层分成两个非常薄的N+层。
相对高比例的Ge可以增加与这种多层结构关联的应力。释放应力的替换性技术是在外延生长过程期间并入碳原子。较小尺寸的碳原子将补偿由于大Ge原子造成的应力。这种技术已经在下文中介绍：瑞典斯德哥尔摩的瑞典皇家理工学院的信息和通信技术专业的Julius的2007年博士学位论文，和Hiroto Oomae等人在Japanese Journal ofApplied Physics，Volume 49，Number 4S中发表的名为“Influence of Carbon in in-situ Carbon-Doped SiGe(SiGe：C)Films on Si(001)Substrates on Epitaxial GrowthCharacteristics”的文献，所有前述内容通过引用结合于此。这个处理可以用于形成晶体管，晶体管可以在本文描述的晶体管的晶体管沟道中包括例如至少0.1％、至少0.2％、以及至少0.3％的碳原子。
可以考虑释放应力以减小晶圆弯曲风险的替换性技术。一个这种应力释放替换方案是在指定裁切道路中预蚀刻沟槽。这种沟槽可以按与多层结构的高度类似的深度制成且具有那个高度大约两倍的宽度。这些沟槽将限制在整个晶圆级别上的应力。可以部署且设计这种沟槽释放结构的其他变型，以支持晶圆和待构建在晶圆之上的指定3D NOR组构的架构的目标用途。
图40B示出蚀刻以形成脊部的图40A的结构。
可以稍后选择性地蚀刻这个S/D层其间的额外层，以帮助形成横向JLT，而且允许通过以耐火金属或其他传导材料更换SiGe而改进S/D线导电性。
图40C示出制备以用于JLT构型的结构，诸如本文中参考图13A介绍的。
图40D示出在暴露区域4020中选择性各向同性蚀刻层间(SiGe)之后。多层结构4000的合适构造可以生成在暴露区域4020中准备变成JLT的每个S/D区段，作为除S/D修整之外的替换方案。
图40E示出在暴露区域中形成栅极堆叠件之后的结构。以下图40F和图40G分别示出第一剖切面4012和第二剖切面4014。
这种类型的JLT形成可以在指定为变成JLT的所有其他区域中完成。可以基于处理和设计考虑一起形成或成组形成这些步骤。
在除了指定JLT区域之外的区域中，其间材料(SiGe)可以被诸如钨(‘W’)的耐火金属代替，后续程序类似于在此参考图3C-3D介绍的程序。
图41A示出与本文图9F中示出的结构类似的结构，具有比谷部宽的脊部。
图41B示出在‘脊部分裂’以形成第二‘谷部’4102之后的结构。然后可以利用各向同性蚀刻选择性地蚀刻掉暴露的其间材料(SiGe)。
图41C示出在第二谷部4106中填充例如耐火金属的充入金属之后的结构。
图41D示出在方向性蚀刻之后的结构，方向性蚀刻重新形成第二谷部4112且据此移除连接各层的S/D线之间的侧壁，完成其间材料替换处理。
图41A-41D中示出的处理流程可以被配置用于S/D线硅化。
图41E示出对于这种流程的替换方案，可以称为‘脊部裁切’。图41E的流程示出通过选择性部分蚀刻以在沟道区域中形成凹陷然后凹陷被防护层覆盖而防止沟道区域硅化。硅化可以减小S/D线电阻率和/或将3D-NOR组构的竖向晶体管变成肖特基势垒型(“SB”)晶体管、或掺杂剂分凝的肖特基势垒型(“DSSB”)晶体管、或诸如非对称晶体管的其他变型。可以工程化S/D层掺杂以据此支持竖向晶体管的形成。
这种脊部裁切可以用作支持脊部结构的机械完整性的替换性技术。所以脊部裁切以用于首先蚀刻‘奇数’谷部151、然后添加栅极堆叠件、而后蚀刻偶数谷部152且填充其他栅极堆叠件。
脊部裁切的另一用途可以用于横向JLT的形成。类似技术已经在称为多沟道场效应晶体管(“MCFET”)的领域中介绍，诸如通过引用结合于此的Emilie Bernard等人在IEEETRANSACTIONS ON ELECTRON DEVICES，VOL.56，NO.6，JUNE 2009中发表的名为”(MCFET)-Part I：Electrical Performance and Current Gain Analysis”的文献。据此，裁切脊部可以是对于JLT位置缩窄脊部的替换方案。为了形成JLT，期望将‘纳米导线’的尺寸减小到20nm或以下且更容易地形成环绕栅极。所以裁切脊部可以通过形成两个并排纳米导线而作为形成‘颈部’的替换方案。这些技术可以用作替换方案或与在此介绍的其他技术一起，诸如形成如参考图40A-40G展现的上下重叠的纳米导线。
基于3D NOR的器件的工程化需要制造/处理方面和器件方面之间的平衡，且可以考虑成本、速度和功率的因素，如工业中常见的。外延结构的成分包括掺杂级别且对于终端器件的工程化可以应用SiGe。在此介绍的替换方案是示例，且在此介绍的技术的其他组合可以通过本领域技术人员应用以对于特定需要和目的调整器件。对于肖特基势垒型(SB)晶体管形成，S/D层可以轻度掺杂1E15至1E17或中度掺杂1E17至1E19，或对于轻微掺杂剂分凝(DS)具有较高的掺杂1E19、或对于强烈掺杂剂分凝(DS)具有1E20-1E21的重度掺杂。对于竖向存储晶体管，掺杂级别接近沟道区域是重要的。这开放S/D层在上下部分具有较高掺杂而在中央处具有较低掺杂的选项。这种变化可以处于10-20％、20-60％或甚至80-200％。这可以允许在指定用于横向晶体管(JLT)的区域中蚀刻较高掺杂区域的部分。
加强S/D线的导电性且简易化S/D线横向晶体管(JLT)的形成的技术可以与在此讨论的在先技术结合，在先技术比如是S/D硅化。在3D-NOR组构的工程化中，可能期望的是使用两种类型的层蚀刻选择性控制：材料(Si/SiGe)和掺杂差异。替换性示例可以通过SiGe形成沟道层，且通过三个掺杂层形成S/D硅层：如图41F的气泡4127所示的N+、P4128、N+。为了硅化，SiGe选择性可以用于防止沟道硅化。为了JLT形成，S/D线的P掺杂硅可以被选择性地蚀刻，如图41G通过结构4134所示。利用刻印和防护层，存储区域4136可以被处理而阶梯区域4122和脊部选择JLT及其他JLT区域4124被保护。存储区域继而可以被保护且其他区域可以被处理。沟道区域可以被移除且被用于阶梯区域4132的氧化物代替。而后在JLT指定区域中，可以移除S/D线内的P区域，即结构4134。
替换性实施方案是使用两种类型的SiGe。SiGe-A可以用于指定沟道区域且据此设计，而S/D层其间的材料可以以SiGe-B制成，SiGe-B具有足够不同的硅与锗的混合物，以允许首先蚀刻SiGe-A以形成硅化而后蚀刻SiGe-B以支持JLT形成之间的选择性。
另一替换性实施方案是形成指定S/D具有三个Si/SiGe层的结构，如图41F的替换性气泡4167指示的。三个层4168可以是：SiGe(N+)-Si(N+orN)-SiGe(N+)。沟道如之前是SiGe(P)。目的是选择性蚀刻SiGe以防止的S/D的部分被硅化处理。N+SiGe的厚度可以是1-2、2-4、4-7或7-15nm。据此，器件可以对于硅化物区域和沟道之间的距离工程化。中央Si的掺杂级别可以设计为支持分凝级别和诸如对于组构的横向晶体管(JLT)可能期望的其他考虑因素。作为器件工程化的一部分，SiGeN+和Si均可以按不同级别掺杂。这些可以轻微掺杂1E15至1E17或中度掺杂1E17至1E19、较高的掺杂1E19或更高。三级S/D设计也可以支持横向晶体管-JLT的形成。作为在本文别处介绍的其他技术的替换方案，薄化对于JLT的S/D可以利用良好蚀刻选择性，以蚀刻掉SiGe部分而留下S/D的仅Si部分。
这些第二谷部然后可以被隔离材料(例如氧化硅)填充或用于添加竖向RRAM/OTP立柱、或甚至添加用于附加存储面的附加O/N/O和栅极。为存储器利用第二谷部可能是具有挑战的，因为耐火金属的方向性蚀刻以及重新打开第二谷部可能损坏侧壁。替换性地，这些第二谷部4112可以用于形成DRAM保持性支持栅极堆叠件，诸如参考图5D502和503描述的。替换性地，这些第二谷部可以用于形成具有薄穿隧氧化物或无穿隧氧化物的DRAM替换性器件，为此非完美表面可以帮助增加捕捉层的捕捉容量。
图41H示意对于JLT缩进，作为用于形成横向S/D控制晶体管的提议技术之一。图41I示出用于JLT的替换性技术，横向SB-晶体管或DSSB-晶体管。图41J示出具有附加极性栅极的SB-晶体管或DSSB-晶体管，诸如已经在T.A.Krauss的文献blending JLT transistorswith SB transistors中描述的。这可以通过下述处理实现：控制硅化，将S/D区域的一部分保持非硅化且起作用为JLT，并且将栅极分裂成两个栅极：一个控制晶体管的导通/断开，且一个控制载流子电子/空穴(N型或P型)。这些晶体管也可以配置用于3D NOR组构的竖向晶体管功能。在下文中介绍这些实施方式中的一些。
图41K示出3D NOR部分，脊部结构没有硅化、具有n+硅的S/D和SiGe非常低的p掺杂沟道。SiGe中Ge的级别可以从大约5％Ge原子至大约100％的范围内且可以工程化为纯Ge。图41L示出已经硅化的脊部部分。n+的掺杂级别可以将器件从SB型转移成DSSB型。对于一些应用，非对称竖向晶体管可以是有用的。如Kyeong-Rok Kim等人在7th InternationalConference on ASIC(2007)上发表且通过引用结合于此的名为“Design of NOR flashmemory cells with high speed programming by utilizing an asymmetric Silicide(TiSi2)Drain”的相对早期文献描述的。可以替换性地形成图3A中示出的多层结构，以使得S/D层302被分离成奇数层和偶数层，奇数层可以是SiGen+层且偶数层可以是硅n+，如图41M所示。SiGe凹陷蚀刻和保护处理的以下步骤将保护SiGe沟道和SiGe奇数S/D区域，以生成非对称竖向晶体管，其中一个S/D可以是n+，而另一个可以被硅化成SB或DSSB。替换性方案是利用奇数和偶数硅S/D形成非对称竖向晶体管，但是对于奇数与对于偶数不同掺杂，因此形成竖向晶体管，其中一个S/D是SB而另一个是DSSB，如图41N所示。
应该注意到，通过利用在此介绍的刻印和其他技术，横向晶体管可以与竖向晶体管不同地工程化。图41O示出在T.A.Krauss的文献中描述的替换方案竖向晶体管。通过控制硅化以留下竖向未硅化区域4152、4154，可以形成具有SB晶体管的竖向弯折JLT晶体管。主要栅极5146可以控制晶体管的导通/断开，且极性栅极5148可以控制作为电子的主要移动载流子载体或/空穴(N型或P型晶体管)。
这些替换性晶体管类型提供N型NOR组构中的P型晶体管的可选有效集成。这些晶体管可以集成为可编程逻辑组构，以支持CMOS等同功能，从而比仅N型添加更多的灵活性，如在此参考图21至图39B介绍的。这些等同P型晶体管、或双极性晶体管、或受控以操作为P型晶体管的双极性晶体管也可以被工程化，以支持快速随机访问单个单元擦除。基于块体的擦除更常使用且对于许多应用而言是有效的，因为许多单元被一起擦除，从而减少每单元时间和功率。这通常利用Fowler-Nordheim(“FN”)电荷捕捉移除完成，方式是使字线和位线之间具有高负差分电压。FN也可以用于提供对于3D NOR组构的单个单元擦除，方式是分裂两个连续S/D线(S/Dn和S/Dn+1)之间的负擦除电压，所以对于选择字线仅这些S/D线其间的单元得到擦除。
附加替换性实施方案是通过添加比RRAM/OTP电极材料更好导电性的附加层来加强RRAM/OTP导电性。概括而言，RRAM/OTP的构造包括三个元件。在3D NOR组构中是S/D线的第一电极、然后是在许多情况下是氧化物形式的变阻材料、以及第三是第二电极。优化这些材料的选择以满足编程和器件操作要求，同时仍然满足在3D NOR组构中适当沉积这些材料的能力。在一些应用中，可能期望的是添加诸如耐火金属的第四元件或其他良导体，接下来第二电极沉积以加强用作路由资源的第二电极。
用于实施3D NOR组构内的高速RAM的附加替换方案是利用已知为浮体存储器的存储器技术。如图22A所示，一组四个P沟道实际上形成P型硅的浮体，通过在两个侧面上的栅极氧化物和在另外两个侧面上的隔离氧化层以及在底面和顶面上的N+型S/D隔离所述浮体。浮体可以具有在其侧面中的两个上的多个栅极。这可以用于逻辑组构内的嵌入式存储器，读取和写入访问时间小于10ns、或小于5ns或甚至小于2ns且可以支持多端口。易失性3D存储器利用通过引用结合于此的美国专利8,114,757而参考至少图30A-30M和图31A-31K描述的浮体电荷。在一些情况下，这些动态RAM(DRAM)可以通过‘自更新’操作。在常用DRAM更新中，更新循环意味着分别读取和重新写入每个单元。在‘自更新’中，许多或甚至所有单元可以通过穿过它们的驱动电流一起更新。保持‘零’的单元将保持其零状态，且保持‘一’的单元将被重新充电以恢复由于泄漏造成的浮体电荷逸失。这种技术已经在下文中详细描述，Takashi Ohsawa等人在IEDM 2008中发表的名为：“Autonomous Refresh of FloatingBody Cell(FBC)”的文献，和在IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL.56，NO.10，OCTOBER 2009上发表的名为：“Autonomous Refresh of Floating-Body Cell due toCurrent Anomaly ofImpact Ionization”的后续文献，以及美国专利8,194,487和8,446,794，所有前述内容通过引用结合于此。
在两侧上具有栅极可以实现这些浮体存储器的一些改进用途，如在通过引用结合于此的美国专利8,686,497中描述的，参考作为前栅极-FB一侧的作为后栅极BG的另一侧。另一变型称为MSDRAM，如在下文中描述的与之一起的其他变型：Francisco Gamiz在EUROSOI-ULIS 2016上发表的名为“Capacitor-less memory：advances and challenges”的文献，和Hyungjin Kim等人在Applied Physics Express 9，084201(2016)中发表的名为“Asymmetric dual-gate-structured one-transistor dynamic random access memorycells for retention characteristics improvement”的文献，所有文献通过引用结合于此。作为MSDRAM的替换方案，可以使用3D NOR组构的侧部O/N/O而非如在Gamiz的引用中的嵌入在下方的ONO。这些存储器中的一些可以通过‘自更新’操作：本文先前介绍的‘自动更新’。附加选项是使用‘两个晶体管’(“2T”)单元以加强浮体存储器的性能。这些已经在美国申请14/380,779和专利9,275,732和8,902,663中、且在Jin-Woo Han等人在IEDM 2015上发表的名为“A Novel Bi-stable 1-Transistor SRAM for High Density EmbeddedApplications”的文献中详细描述，所有前述内容通过引用结合于此。这些2T概念提供选择晶体管以浮体存储单元和位线之间缓冲，因此提高读取裕量和访问时间。这些概念可以被部署用于3D NOR组构内的浮体存储器实施方案。这些可以是利用共同S/D线连接的用于一个浮体单元(“FBC”)的一个选择晶体管、或利用其间的一个选择晶体管的两个浮体单元。这些可以在竖向关系上设置，在这种情况下，共同栅极或不同栅极可以用于选择晶体管。选择晶体管和FBC也可以利用通过JLT的S/D连接和不同栅极在横向方向上设置。也可以对于大于两个FBC使用一个选择晶体管。可以在这些结构中的一些中使用竖向RRAM/OTP以连接合适的S/D区段。
附加替换性实施方案是通过反偏压支持FBC，以形成两种稳定状态且移除更新需求，如通过引用结合于此的美国专利8,902,663中介绍的。如果脊部的宽度变得窄于50nm，则这种替换性方法是尤其重要。反偏压可以通过形成的竖向N+型多晶体而非栅极或竖向RRAM/OTP完成。然而工艺流程需要允许反偏压在不上下接触S/D区段的情况下接触P沟道。再次组合以下处理可以制备用于合适反偏压形成的脊部：选择性非方向性蚀刻S/D区段，接下来非方向性隔离沉积，接下来方向性隔离蚀刻。这个流程在图42A-42E中示出。图42A示出穿过与图29A类似的4个脊部的竖向剖切图，其中两个谷部区域，即第一谷部区域4204和第二谷部区域4208指定用于反偏压。其他谷部可以包括RRAM/OTP区域4202、4206。这些谷部可以通过脊部裁切生成。
图42B示出各向同性选择性蚀刻N+S/D区域4214之后的结构，这留下P+沟道区域4218相对于N+S/D区域突伸。
图42C示出在给相对于N+/P+区域4216在指定谷部区域中的第一填充区域4224、4228各向同性沉积/填充隔离材料之后的结构。
图42D示出在各向异性蚀刻第一填充区域4224、4228中的大多数隔离材料因此在先前暴露的N+区域上以剩余氧化物4238形成谷部之后的结构。
图42E示出在以N+多晶体各向异性沉积/填充具有剩余氧化物4238的指定谷部区域谷部、因此形成连接到P沟道区域4218且不连接到N+S/D区域4124的反偏压区域4248之后的结构。
在图42A至42E中示出的工艺流程的替换性用途是形成到脊部内的P区域的竖向连接，以形成体接触部的等同物。这种替换性体接触部4248可以是高度掺杂的P型多晶体或形成体连接的其他传导材料。对于用作非易失性存储器的块体、电荷捕捉DRAM、或其他逻辑应用，体接触能够减轻寄生浮体效应，诸如历史效应和扭曲效应。零或诸如-0.2V的稍许负电压能够施加到体接触，以吸收生成的主要载流子。对于使用非易失性存储器和电荷捕捉DRAM应用，体接触可以通过连接诸如8伏特的相对高的正电压而允许全部脊部擦除，相对高的正电压可以移除捕捉在那个脊部的电荷捕捉层中的所有电子。具有正电压的这种全部脊部擦除的使用在非易失性存储器中常用。
用于全部脊部块体擦除的替换性技术可以通过将脊部的所有S/D线控制到高正电压实现，这将脊部的沟道区域移动到高正电压以及引起全部脊部电荷捕捉擦除。
用于3D NOR组构的附加实施方式是使用涟波编程‘RP’以形成每级连接，而非使用共同阶梯3D连接处理。图14C-14E示出3D阶梯1408每层连接工艺流程和结构。打开连接孔1406作为用于每层的孔组的处理是冗长且具有挑战的。涟波编程‘RP’概念利用在脊部边缘处的横向S/D晶体管(JLT)的可用性。涟波编程也对第一层1412使用接触部1410，且编程晶体管的慢处理利用FN型编程。利用FN的慢编程可以允许利用已经做好的编程控制从一个晶体管至其下方的一个晶体管的涟波，进入器件从顶层一直到底层的深度。可以利用OTP或RRAM技术制成竖向每层接触部。据此，流程可以用于编程S/D线是竖向电极4312、4314、4316、4318之一的每层连接。
图43图解性地示意用于这种涟波编程‘RP’的元件。RP可以包括脊部4302，其具有一部分第一栅极4322和涟波栅极(RG)4320，以控制一列竖向晶体管，即可编程涟波晶体管()RT1-RT8。脊部的边缘4304可以包括脊部选择晶体管，其可以是可以通过共同选择栅极(SG)4332控制的可编程JLT1-JLT9。虚线4305指示每层连接部分4306的开始。这可以相对于脊部方向竖向y方向1404地取向且可以被附近脊部共享，且可以共同用于脊部中的多个S/D线，如图14A-14E所示。每级S/D线称为S/D1-S/D9。顶层S/D1线具有直接接触部4300。存在4个竖向电极，示意为第一竖向电极L14312、第二竖向电极L24314、第三竖向电极L34316、和第四竖向电极L44318。
能够按期望制成从S/D线至竖向电极的连接。作为涟波编程的一个实施方式，可以利用具有单一S/D线的单一金属接触部。例如，通过涟波编程L1与S/D1接触、L2与S/D2接触等。利用图43的符号和如下状态表格描述涟波编程的顺序：
1.在开始之前，所有可编程晶体管未被编程且据此用作栅极受控晶体管。使用第一栅极4322以将脊部竖向晶体管设定到导通状态。因此，通过由S/D1接触部将电压施加到S/D1，相同电压被施加到所有S/D线(当然是这个脊部内的)。利用栅极4320，所有涟波晶体管(RT1-RT8)被编程到一直断开状态(‘X’)。第一栅极现在可以被设定为断开。
2.使用通过JLT1的S/D1接触部4300，且使用金属竖向电极4312L1以启动L1到S/D1的OTP 4341。
现在状态表格是-
3.使用L1和SG以将JLT1编程为一直断开。
现在状态表格是-
4.使用S/D1接触部和RG以将RT1编程为一直导通。
现在状态表格是-
5.使用通过RT1和JLT2、和L2的S/D1接触部，以启动S/D2至L2的OTP 4342。
现在状态表格是-
6.使用L2和SG以将JLT2编程为一直断开。现在状态表格是-
7.使用S/D1接触部和RG以将RT2编程为一直导通。
现在状态表格是-
8.使用通过RT1、RT2和JLT3、和L3的S/D1接触部，以启动S/D3至L3的OTP 4343。
现在状态表格是-
6.使用L3和SG以将JLT3编程为一直断开。
现在状态表格是-
且涟波流程可以继续以形成每层连接，从而启动S/D4至L4的OTP 4344等。
对于OTP已知的技术可以用于减小OTP连接电阻。这些技术可以包括使用独立编程且并行使用的多个竖向电极，以利用这种涟波编程提供良好的每层连接。也可以利用各种编程技术；例如，具有浸泡循环的双极编程，具有浸泡循环的单极等等。且再次可以使用RRAM而非OTP。
用于形成存储器控制线连接的这种可编程技术也可以用作一般用于存储器产品的增量冗余和修复技术的一部分。
技术的替换性应用是将3D NOR逻辑组构的一部分用于类似大脑突触的操作。通过引用结合于此的Lixue Xia在JOURNAL OF COMPUTER SCIENCE AND TECHNOLOGY 3l(1)：3-19Jan.2016上发表的名为“Technological Exploration of RRAM Crossbar Array forMatrix-Vector Multiplication”的文献教导了用于矩阵矢量乘法的交叉开关RRAM阵列。据此RRAM立柱和对应S/D区段可以用于这种功能。Sangsu Park等人在Scientific Reports|5：10123|DOI：10.1038/srep10123上发表的名为“Electronic system with memristivesynapses for pattern recognition”的文献，Yu Wang等人在25th Symposium on VLSI上发表的名为“Energy Efficient RRAM Spiking Neural Network for Real TimeClassification”的文献，Manan Suri在IEEE Transactions on Nanotechnology 15June2015上发表的名为“Exploiting Intrinsic Variability of Filamentary ResistiveMemory for Extreme Learning Machine Architectures”的文献和Sangsu Park在Nanotechnology 24(2013)上发表的名为“Nanoscale RRAM-based synapticelectronics：toward aneuromorphic computing device”的文献，所有前述内容通过引用结合于此。用于大脑型处理的RRAM交叉开关的这些教导用途可以在3D NOR组构RRAM立柱和对应S/D区段中实施。
另一替换性实施方案是将3D NOR组构浮体存储结构用于突触型电路，如在通过引用结合于此的Min-Woo Kwon等人在JOURNAL OF SEMICONDUCTOR TECHNOLOGY ANDSCIENCE，VOL.15，NO.6，DECEMBER，2015中发表的名为“Integrate-and-Fire NeuronCircuit and Synaptic Device using Floating Body MOSFET with Spike Timing-Dependent Plasticity”的文献中介绍的。
3D NOR组构也可以配置成结合性存储器功能。对于结合性存储器功能，单位可以被编程且操作以提供快速且并列的操作，从而识别匹配。为了简易性，将描述单个脊部。使用以下术语：
A1至Ak：具有比特1至k的待搜索二进制向量，Ai：向量中的比特i。
WLoddi：奇数字线i(参考图8A，WL1是WLodd1，WL3是WLodd2，等)。
WLeveni：偶数字线i(参考图8A，WL2是WLeven1，WL4是WLeven2，等)。
S/Dn：级别n的源极线。
Moddin：存储在S/Dn和S/Dn+1之间的沟道的奇数侧上且被WLoddi控制的存储比特。
Mevenin：存储在S/Dn和S/Dn+1之间的沟道的偶数侧上且被WLeveni控制的存储比特。
为了结合性存储器应用，数据可以存储在每沟道一比特中，其中奇数面存储数据比特且偶数面存储其逆变。
设定字线以使得WLoddi＝Ai且WLeveni＝Ai(AiN)的逆变。
然后S/Dn线可以设定为‘1’(Vdd)和S/Dn+1将被感测。由于存储的比特使得高字线‘1’的效应失效，在S/Dn+1上的读数零指示使所有高字线失效的存储的比特的理想匹配，因此指示结合性存储器。
以上概念可以用于通过在结合性存储单元中对每个脊部单独感测S/D线而提供更多并行操作。比如镜像位的其他变化可以用于实现较高的存储器效率。
结合性存储器概念可以配置成形成模拟相关器，在模拟相关器中，S/Dn+1上的信号是‘n’层单元(Moddin，Mevenin)上的存储数据和字线上的信号之间的‘积之和’。这种关联功能对于许多信号处理功能可以是非常有用的。替换性地，结合性存储器可以是内容可寻址存储器。内容可寻址存储器对于网络应用、诸如声音识别、视频处理的大数据应用等等可以是有用的。
一般而言，在此我们描述3D存储结构和变化。通过在此描述的展示元件存在形成这些结构的其他变化的许多方式，这对于半导体存储器领域中的专家而言是明显的。这些可以包括：更改n型与p型且反之亦然；通过共享控制线增加密度；将一些控制线硅化成硅控制线；在存储块的两侧上提供阶梯以提高速度且减小变化，变化包括共享两个块体之间的阶梯和在此介绍的其他变化。这些选项中的许多已经相对于一些存储器选项介绍且将这些选项应用到其他存储结构对于半导体存储器领域中的专家而言是明显的。
在此介绍的结构和流程利用NPN晶体管。具有对应修改处理和材料的其他类型的晶体管可以用作替换方案，诸如无结型晶体管、或非硅晶体管(例如，SiGe、CNT等等)。这些替换方案可以利用在此公开的架构的特殊益处实施。
如在此描述的3D NOR组构可以用于形成功能块体，诸如易失性和非易失性存储器和可编程逻辑。这些功能块体可以利用在顶部和下方添加层的类似处理流程和结构及功能，添加层诸如是外围电路3554、3454。这些处理可以通过如可以利用在此描述的原理和流程工程化的上下和/或并排混合这些功能而用于形成系统器件，如在本领域工程师将对于需要应用使用这些原理和流程以形成3D系统和器件。
通过定制设计或通过使用通用结构可以制造3D系统，例如在此描述的3D NOR组构，这可以与在顶部或下方形成专用3D系统的结构结合。在通过引用结合于此的美国专利9,136,153中，介绍数种技术，利用也称为连续阵列的通用结构以形成专用系统。诸如至少参考9,136,153的图11A-11F、12A-12E、19A-19J、84A-84G、215A-215C、234A-234B描述的。据此，相同3D-NOR组构可以给两种不同产品提供组构，产品可以具有相同尺寸但是不同混合的上部结构3432或底部结构3454。或具有不同产品尺寸，所以一个产品的一个3D-NOR组构可以是另一器件的3D NOR组构的相同子集。概括而言，对于不同产品使用相同组构减小设置NRE成本和批量生产成本。具有规律结构且与3D构造一起可编程的阵列非常好地适配这些共享技术。
在基于3D NOR构造的系统中使用层转移可以实现异构集成。也已知为外围电路的存储器控制电路可以包括对于写入和擦除操作的高电压和负电压。电路可以包括充电泵和高电压晶体管，其可以利用硅晶体管或其他晶体管类型(诸如SiGe，Ge，CNT，等等。)在层上制成，硅晶体管或其他晶体管类型利用与低电压控制电路制造处理线不同的制造处理线。诸如用于感测放大器的模拟电路和其他敏感性线性电路也可以被独立处理且转移到3D组构。这种3D系统构造可以类似于本文中的至少图34A-34G中示出的。这种3D构造可以用于对字线中的一些提供合适的偏压电压以延长保持时间，同时对大多数其他电路关闭功率以减小功耗。“智能对准”技术可以与这些层转移一起使用，以克服晶圆边界不对准。
另一替换性实施方案是对于层转移利用SiGe对比于硅的非常高的蚀刻选择性。作为称为修改ELTRAN流程的利用孔隙硅3443的替代，使用牺牲SiGe。基底可以具有在硅外延之上的牺牲SiGe，而后硅在SiGe之上外延。近期，处理环栅横向晶体管变成非常引人注意的概念，且已经变成用于诸如5nm技术节点的下一代器件的目标流程。关于SiGe对比于硅的选择性蚀刻的文章中的一些已经在下述文献中介绍：Jang-Gn Yun等人在IEEE TRANSACTIONSON ELECTRON DEVICES，VOL.58，NO.4，APRIL 2011中发表的名为：“Single-Crystalline SiStacked Array(STAR)NAND Flash Memory”的文献；和K.Wostyn等人在ECS Transactions，69(8)147-152(2015)中发表的名为“Selective Etch of Si and SiGe for Gate All-Around Device Architecture”的更近期的文章；和V.Destefanis等人在ECSTransactions，16(10)427-438(2008)中发表的名为：“HCl Selective Etching of Si1-xGex versus Si for Silicon On Nothing and Multi Gate Devices”的文章，所有内容通过引用结合于此。
处理可以包括如图44A-44I和图45A-45D所示的以下步骤：
A.如图44A和44B所示，在可重复使用的供体晶圆-基部基底4402上外延生长外延层4404，可以包括大约100nm、或大约200nm、或大约500nm、或大约1000nm或大约2000nm厚的SiGe层。Ge的含量根据期望的选择性和考虑到应力设计。在指定裁切道路中预设沟槽的可以用于释放潜在应力。这些沟槽可以具有与SiGe层的厚度对应的宽度和深度。
B.如图44C所示，在SiGe外延层4404的顶部上外延生长硅层4406，硅层4406可以按电子电路所需的具有大约10nm、或大约20nm、或大约50nm、或大约100nm、或大约200nm、或大约500nm、或大约1000nm或大约2000nm的厚度。
C.如图44D所示，处理期望电路4412以包括接触层。这可以利用包括适当高温处理的传统处理完成。
D.如图44E所示，形成穿过顶部硅层4406和SiGe外延层4404的第一组孔4414。这种孔可以被氧化物或对于未来硅和SiGe蚀刻具有选择性的其他材料填充。孔填充将用作杆，以保持待转移顶层就位。这些可以在裁切道路区域中完成且可以设计得足够弱以被撕拉。
E.如图44F所示，添加一个或更多互连层4416，且以诸如SiO2和CMP的隔离层4422覆盖(图44G)、或其他形式的顶部表面平面化，以用于未来晶圆至晶圆键合。
F.如图44H所示，形成许多第二组孔4424，以允许全蚀刻牺牲SiGe层(SiGe外延层4404的剩余部分)。这些孔可以制成在未使用位置处和指定用于未来穿孔通层(TLV)的位置中。孔需要穿过顶层一直进入到SiGe外延层4404中。
G.如图44I所示，选择性地蚀刻牺牲SiGe层以生成孔穴4426。
H.如图45C所示，诸如在图45A中示出的结构(来自图44I的结构)倒装且键合在目标晶圆4502上，这在图45B中示出，可以类似于图35B中示出的结构。生成诸如在图45C中示出的键合结构4590。键合可以是氧化物至氧化物键合，接下来可以是通过TLV(穿层通孔)处理而使顶部晶圆互连，或键合可以是金属至金属键合或混合键合(氧化物至氧化物和金属至金属键合)。
I.如图45D所示撕下供体晶圆，供体晶圆可以被送去重新使用。
J.清洁顶部表面且准备互连。可选地以隔离部覆盖。
K.打开TLV以用于添加互连。
‘撕下’供体晶圆可以被已知的技术辅助，比如，水喷射、楔入、激光切割、蚀刻辅助撕下以及机械扭曲和拉动。
替换性地，附加互连层和其他处理可以被添加到上述步骤‘G’和‘H’之间。所以在倒装且键合到目标晶圆之前还可以处理图44I中示出的结构。这个增添处理可以包括利用诸如层转移的类似技术添加附加金属层或包括附加晶体管层的任何其他结构。
对于外延基部‘切割’层而非孔隙‘切割’层使用SiGe可以适于在美国申请14/642,724、15/095,187、和15/173,686中介绍的许多流程，所有前述内容通过引用结合于此。保持杆形成和在执行层转移之前蚀刻穿过SiGe的孔确实增添一些复杂性。对于期望两层作用硅和其间的隔离层的应用，其间SiGe在转移和被隔离材料代替之后可以被移除。
另一替换性实施方案是跳过与图44D-44I相关的步骤且使用SiGe层4404作为蚀刻停止部。例如，倒装键合且回蚀SOI供体的3D技术诸如至少在美国专利6,821,826、7,723,207和7,312,487中介绍，所有前述内容通过引用结合于此。技术利用氧化物作为用于全基部基底研磨和回蚀的蚀刻停止层。
替换性地，SiGe层4404可以用作蚀刻停止部。在这个方法中，基部基底4402将不被重新使用，而是被研磨且蚀刻掉。回磨，和回蚀可以使用湿润蚀刻且SiGe层4404可以设计为对硅湿润蚀刻非常抵抗。SiGe可以设计为具有数层，包括可能具有比如超过大约20％或超过大约40％或超过大约80％的高Ge含量的一层、以及具有诸如小于大约20％或甚至小于大约10％的低Ge含量的其他层，从而减小应力以便支持硅层4406。
替换性地，‘切割’过程可以与在至少美国专利8,440,129和8,877,077、美国申请20160064283、20160086839中已经详细说明的Siltectra‘冷分离’技术结合，所有内容通过引用结合于此。这些技术将允许例如基部基底4402的回收。SiGe可以用于提供“预设启裂点”，作为Siltectra激光使用的替换方案或补充方案。Siltectra‘冷分离’将减小对于底切蚀刻和杆形成处理的需要，同时提供基部基底4402的重新使用(例如)。对于这种技术，多级SiGe可以设计为一方面支持‘切割’而且另一方面减小对器件层的损坏。这可以通过下述处理实现：在与基部基底4402的界面中增加Ge含量，以具有高Ge含量，诸如超过大约20％或超过大约40％或甚至超过大约80％，而后在与器件层4406接口的一侧上形成低Ge含量，诸如小于大约20％或甚至小于大约10％，从而减小应力以便支持硅层4406。
一旦移除基部基底4402，可以使用选择性蚀刻以移除SiGe残余物，且可以使用诸如蚀刻和/或CMP的薄化处理进一步薄化器件层4406的后侧。可以利用“智能对准”和在此讨论且通过引用结合于此的类似3D集成技术添加连接层，连接层包括与目标晶圆4502对准的通孔。
在本文描述的结构中形成晶体管的多级阵列或形成其他晶体管可以至少通过术语‘多级器件’或‘多级半导体器件’描述。存储器内的组构在此可以具有小于100ns、或小于10ns、或小于5ns或甚至小于2ns的读取和写入访问时间且可以支持多端口。
本领域普通技术人员也将理解到，本发明不受限于上文已经具体示出和描述的。例如，图或图示可以不示出n或p以为了清楚阐述。而且，在此示出或讨论的晶体管沟道可以包括掺杂半导体，但是可以替换性地包括不掺杂半导体材料。而且，在此示出或讨论的任何转移的层或供体基底或晶圆制备可以包括一个或更多的不掺杂区域或半导体材料层。而且，一个或多个转移的层可以在被转移时具有STI区域或在其内或其上的其他晶体管元件。实际上，本发明的范围包括上文描述的各种特征的组合和子组合以及修改和变型，这对于技术人员而言在阅读前述说明后是可以想到的。因此本发明仅通过所附权利要求(如果有的话)限制。

Claims (30)

1.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管与所述第二晶体管自对准。
2.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一单晶沟道在原子级别上与所述第二单晶沟道对准。
3.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道和第一晶体管漏极，且
其中，所述第二晶体管包括第二单晶沟道和第二晶体管源极，且
其中，所述第一晶体管漏极与所述第二晶体管源极共享。
4.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道和第一晶体管漏极，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一阵列包括第三存储单元，第三存储单元包括第三晶体管和第三晶体管漏极，且
其中，所述第三晶体管漏极直接连接到所述第一晶体管漏极。
5.根据权利要求4所述的器件，
其中，所述第一晶体管包括第一晶体管源极，且
其中，所述第三晶体管包括第三晶体管源极，且
其中，所述第三晶体管源极直接连接到所述第一晶体管源极。
6.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道和第一漏极，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一级包括至少一个存储位线，且
其中，所述位线与所述第一晶体管漏极部分地共享。
7.根据权利要求6所述的器件，
其中，所述位线被部分地硅化。
8.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道和第一晶体管漏极，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管漏极被至少部分地硅化。
9.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管包括肖特基势垒型漏极。
10.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管包括掺杂剂分凝的肖特基势垒型漏极。
11.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一级包括至少一个存储位线，且
其中，所述位线包括横向晶体管，所述横向晶体管控制至少所述位线内的电流驱动。
12.根据权利要求11所述的器件，
其中，所述横向晶体管是无结型晶体管。
13.根据权利要求11所述的器件，
其中，所述横向晶体管包括肖特基势垒型漏极或源极。
14.根据权利要求所述11的器件，
其中，所述横向晶体管包括掺杂剂分凝的肖特基势垒型漏极或源极。
15.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第二级以第三级覆盖，且
其中，所述第三级包括存储器控制电路，所述存储器控制电路控制对所述第一存储单元的读出操作或写入操作中的至少一个。
16.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管是非对称晶体管。
17.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一级包括至少一个存储位线，且
其中，所述位线在所述第一级和所述第二级之间共享。
18.根据权利要求17所述的器件，
其中，所述位线具有围绕所述位线布置的隔离区域。
19.根据权利要求17所述的器件，
其中，所述位线连接到内置阶梯结构。
20.根据权利要求17所述的器件，
其中，所述位线连接到相对于所述位线垂直布置的阶梯结构。
21.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一沟道包括至少5％的Ge原子。
22.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管包括电荷捕捉型栅极堆叠件。
23.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管包括浮动型栅极堆叠件。
24.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管包括电荷捕捉型栅极堆叠件，所述第一晶体管配置用于小于100ns的高速写入。
25.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一存储单元中的至少一个配置成支持镜像位构型，所述镜像位包括一个存储面内的两个竖向位存储区域。
26.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一存储单元中的至少一个配置成支持一个存储面内的两个横向取向的位存储区域。
27.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一沟道凹陷，所述凹陷小于对应源极或漏极的厚度的10％。
28.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一沟道包括至少0.2％的碳原子。
29.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管沟道包括至少两个面，所述面中的每个与不同栅极堆叠件关联。
30.一种多级半导体器件，包括：
第一级，其包括第一存储单元的第一阵列；
第二级，其包括第二存储单元的第二阵列，所述第一级被所述第二级覆盖，
其中，所述第一存储单元中的至少一个包括竖向取向的第一晶体管，且
其中，所述第二存储单元中的至少一个包括竖向取向的第二晶体管，且
其中，所述第一晶体管包括第一单晶沟道和第一晶体管漏极，且
其中，所述第二晶体管包括第二单晶沟道，且
其中，所述第一晶体管漏极在其边界上包括碳，所述第一晶体管沟道配置成抑制掺杂剂从所述第一晶体管漏极漂移到所述第一晶体管沟道。
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