JP5279403B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数の絶縁膜及び複数の電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
従来より、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリにおいて、１ビット当たりのコストを低減して記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図るしかないが、近年、その微細化もコスト的、技術的に困難になってきている。
高集積化の限界をブレークスルーする技術として、素子を３次元的に集積するアイデアが多数提案されている。しかし、一般的な３次元デバイスは、各層毎に少なくとも３回のリソグラフィ工程が必要となるため、リソグラフィ工程の増加に伴うコストの増加が、シリコン基板の面積縮小によるコストの低減を相殺してしまい、３次元化してもコストを低減することは困難である。
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを作製することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
しかしながら、このようにして作製された一括加工型３次元積層メモリは、長期間にわたってデータを保持する際の信頼性が低いという問題がある。
特開２００７−２６６１４３号公報
本発明の目的は、データ保持の信頼性が高い不揮発性半導体記憶装置及びその製造方法を提供することである。
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、前記電極膜と前記電荷蓄積層との間に設けられた絶縁性のブロック層と、前記半導体ピラーと前記電荷蓄積層との間に設けられた絶縁性のトンネル絶縁層と、を備え、前記電極膜間には、前記貫通ホールに連通した隙間が形成されており、前記電荷蓄積層は、前記隙間の内面に沿って形成されているおり、前記電極膜間の距離をＳとし、前記ブロック層の厚さをｔｂとし、前記電荷蓄積層の厚さをｔｃとし、前記トンネル絶縁層の厚さをｔｔとするとき、下記数式を満たすことを特徴とする不揮発性半導体記憶装置が提供される。
（ｔｂ＋ｔｃ）×２＜Ｓ＜（ｔｂ＋ｔｃ＋ｔｔ）×２
本発明の他の一態様によれば、それぞれ複数の絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、前記積層体に積層方向に延びる貫通ホールを形成する工程と、前記貫通ホールを介して前記絶縁膜をエッチングすることにより、前記電極膜間に隙間を形成する工程と、前記貫通ホールの側面及び前記隙間の内面に沿って絶縁性のブロック層を形成する工程と、前記ブロック層上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に絶縁性のトンネル絶縁層を形成する工程と、前記貫通ホールの内部に半導体ピラーを埋設する工程と、を備え、前記電極膜間の距離をＳとし、前記ブロック層の厚さをｔｂとし、前記電荷蓄積層の厚さをｔｃとし、前記トンネル絶縁層の厚さをｔｔとするとき、下記数式を満たすことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
（ｔｂ＋ｔｃ）×２＜Ｓ＜（ｔｂ＋ｔｃ＋ｔｔ）×２
本発明によれば、データ保持の信頼性が高い不揮発性半導体記憶装置及びその製造方法を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図３は、図２に示すＡ−Ａ’線による断面図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図１に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）は、３次元積層型のフラッシュメモリである。装置１においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１上には、絶縁膜（図示せず）、下部選択ゲートＬＳＧ、絶縁膜（図示せず）がこの順に積層されて、下部ゲート積層体が設けられている。下部選択ゲートＬＳＧは導電材料、例えばポリシリコンにより形成されている。
そして、下部ゲート積層体の上方には、複数の絶縁膜１２（図３参照）と複数の電極膜ＷＬとが交互に積層されて、メモリ積層体が形成されている。例えば、電極膜ＷＬは、ボロン等のアクセプタが導入され導電型がＰ＋型とされたアモルファスシリコンによって形成されており、ワード線として機能する。また、絶縁膜１２は、シリコン酸化物（ＳｉＯ２）によって形成されており、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。なお、図１に示す例では、電極膜ＷＬは４層設けられているが、本発明はこれに限定されない。
更に、メモリ積層体の上方には、絶縁膜（図示せず）、上部選択ゲートＵＳＧ、絶縁膜（図示せず）がこの順に積層されて、上部ゲート積層体が設けられている。上部選択ゲートＵＳＧは導電材料、例えばアモルファスシリコンにより形成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、上述の各膜の積層方向をＺ方向とする。
上部選択ゲートＵＳＧは、１枚の導電膜が、Ｙ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、電極膜ＷＬ及び下部選択ゲートＬＳＧは分断されておらず、それぞれがＸＹ平面に平行な１枚の導電膜となっている。
そして、下部ゲート積層体、メモリ積層体及び上部ゲート積層体（以下、総称して「積層体ＭＬ」という）には、積層方向（Ｚ方向）に延びる複数本の貫通ホール１７（図２及び図３参照）が形成されている。各貫通ホール１７は積層体ＭＬ全体を貫いている。また、貫通ホール１７は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
各貫通ホール１７の内部には、半導体ピラーとしてのシリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、不純物がドープされた半導体、例えば、アモルファスシリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はシリコン基板１１に接続されている。
また、上部選択ゲートＵＳＧ上の絶縁膜の上方には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは、金属、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、ビット線ＢＬとシリコン基板１１との間に接続されている。また、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬに接続されている。
そして、図２及び図３に示すように、貫通ホール１７の内側面には凹凸が形成されており、この内側面のうち、絶縁膜１２によって構成される領域は、電極膜ＷＬによって構成される領域に対して凹んだ位置にある。すなわち、貫通ホール１７の中心軸から見て、絶縁膜１２は電極膜ＷＬよりも遠い位置にある。これにより、電極膜ＷＬ間には、貫通ホール１７に連通した隙間１８が形成されている。積層体ＭＬに形成された全ての貫通ホール１７について、それぞれ電極膜ＷＬ間には隙間１８が形成されているが、各隙間１８は１つの貫通ホール１７にのみ連通されている。すなわち、一の貫通ホール１７に連通された隙間１８は、他の貫通ホール１７には連通されていない。
また、シリコンピラーＳＰにおけるメモリ積層体内に位置する部分（以下、「シリコンピラーの中央部」ともいう）と貫通ホール１７の側面との間の略円筒状の空間には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側、すなわち、電極膜ＷＬ側から順に、絶縁性のブロック層２５、電荷蓄積層２６、絶縁性のトンネル絶縁層２７がこの順に積層されている。ブロック層２５は絶縁膜１２及び電極膜ＷＬに接しており、トンネル絶縁層２７はシリコンピラーＳＰに接している。ブロック層２５及びトンネル絶縁層２７は、例えばシリコン酸化物（ＳｉＯ２）からなり、電荷蓄積層２６は、例えばシリコン窒化物（ＳｉＮ）からなる。
シリコンピラーＳＰと電極膜ＷＬとの間においては、ＯＮＯ膜２４を構成するブロック層２５、電荷蓄積層２６、トンネル絶縁層２７は、貫通ホール１７の内側面に沿って、相互に平行に層状に形成されている。一方、シリコンピラーＳＰと絶縁膜１２との間、すなわち、隙間１８内においては、ＯＮＯ膜２４のうち、ブロック層２５及び電荷蓄積層２６は隙間１８の内面に沿って形成されており、貫通ホール１７の中心軸から見て、凹状に湾曲している。なお、「内面に沿って」とは、電荷蓄積層２６が隙間１８の内面に対して平行に設けられている場合のみを指すものではなく、電荷蓄積層２６が一旦シリコンピラーＳＰから遠ざかり隙間１８の内部に向かい、その後、シリコンピラーＳＰに向かって戻ってくるような形状である場合も含む。また、トンネル絶縁層２７は、隙間１８を埋めるように形成されている。すなわち、トンネル絶縁層２７におけるシリコンピラーＳＰと絶縁膜１２との間の部分は、シリコンピラーＳＰと電極膜ＷＬとの間の部分よりも厚い。
隙間１８のＺ方向の長さ、すなわち、電極膜ＷＬ間の距離は、この電極膜ＷＬ間の距離をＳとし、ブロック層２５の厚さをｔｂとし、電荷蓄積層２６の厚さをｔｃとし、トンネル絶縁層２７の厚さをｔｔとするとき、下記数式（１）を満たしている。

（ｔｂ＋ｔｃ）×２＜Ｓ＜（ｔｂ＋ｔｃ＋ｔｔ）×２ （１）
電極膜間の距離Ｓが、ブロック層２５の厚さｔｂ及び電荷蓄積層２６の厚さｔｃの合計値の２倍よりも大きいことにより、隙間１８内にブロック層２５及び電荷蓄積層２６が回り込むことができる。一方、電極膜間の距離Ｓが、ブロック層２５の厚さｔｂ、電荷蓄積層２６の厚さｔｃ及びトンネル絶縁層２７の厚さｔｔの合計値の２倍よりも小さいことにより、隙間１８内にシリコンピラーＳＰが進入することを防止できる。
次に、本実施形態の動作について説明する。
本実施形態に係る装置１においては、シリコンピラーＳＰの中央部がチャネルとして機能し、電極膜ＷＬがコントロールゲートとして機能することにより、シリコンピラーＳＰと電極膜ＷＬとの各交差部分に、メモリセルとなるＳＧＴ（Surrounding Gate Transistor：サラウンディングゲートトランジスタ）が形成される。ＳＧＴとは、チャネルの周囲をゲート電極が取り囲んだ構造のトランジスタである。そして、各メモリセルにおいて、電荷蓄積層２６内の電子トラップに電子が捕らえられて蓄積されることにより、情報が記憶される。
この結果、１本のシリコンピラーＳＰ及びその周囲には、電極膜ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成される。また、複数本のシリコンピラーＳＰがＸ方向及びＹ方向に沿ってマトリクス状に配列されている。これにより、メモリ積層体内においては、複数個のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列されている。
そして、装置１においては、ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択してシリコンピラーＳＰの上部を導通状態又は非導通状態とすることによりメモリセルのＹ座標を選択し、ワード線としての電極膜ＷＬを選択することによりメモリセルのＺ座標を選択する。そして、電荷蓄積層２６における選択されたメモリセル内に位置する部分２６ａ、すなわち、電極膜ＷＬとシリコンピラーＳＰとの間に配置された部分に電子を注入することにより、情報を記憶する。また、このメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、このメモリセルに記憶された情報を読み出す。
このとき、１つのメモリセルに対応する部分２６ａに蓄積された電子には、この電子自体が形成する自己電界により、この部分２６ａから遠ざかる方向に力がかかる。この力はホッピング伝導等を引き起こし、電子を拡散させようとする。しかしながら、装置１においては、電極膜ＷＬ間に隙間１８が形成されており、電荷蓄積層２６は、隙間１８の内面に沿って形成されている。このため、隙間１８が形成されていない場合と比較して、電荷蓄積層２６における絶縁膜１２とシリコンピラーＳＰとの間に配置された部分２６ｂの実効的な長さが長い。すなわち、電荷蓄積層２６において、メモリセルのフローティングゲートとして機能する部分２６ａ間には部分２６ｂが設けられているが、この部分２６ｂは、部分２６ａ間の最短経路を迂回するように湾曲しているため、部分２６ａ間の実効的な距離が長い。この結果、ある電極膜ＷＬに対応する部分２６ａに注入された電子が、部分２６ｂを介して、この電極膜ＷＬの隣の電極膜ＷＬに対応する部分２６ａに拡散することを抑制できる。
次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る不揮発性半導体記憶装置１においては、電極膜ＷＬ間に貫通ホール１７に連通した隙間１８が形成されており、電荷蓄積層２６が隙間１８の内面に沿って形成されているため、電荷蓄積層２６における電荷が蓄積される部分２６ａ間の実効的な距離が長い。これにより、ある部分２６ａに注入された電荷が、他の部分２６ａに移動する際の拡散距離が長く、隣り合うメモリセル間の干渉が抑制される。このため、メモリセルにデータを保持する際の信頼性が高い。
また、本実施形態においては、電極膜ＷＬ間の距離Ｓを、上記数式（１）を満たすような大きさとしている。電極膜間の距離Ｓを、ブロック層２５の厚さｔｂ及び電荷蓄積層２６の厚さｔｃの合計値の２倍よりも大きくすることにより、隙間１８内におけるブロック層２５及び電荷蓄積層２６の敷設経路を、シリコンピラーＳＰから一旦遠ざかり、その後再び近づくように、往復させることができる。この結果、電荷蓄積層２６の部分２６ｂを確実に隙間１８の内面に沿って湾曲させ、最短経路を迂回させることが可能となる。一方、電極膜間の距離Ｓを、ブロック層２５の厚さｔｂ、電荷蓄積層２６の厚さｔｃ及びトンネル絶縁層２７の厚さｔｔの合計値の２倍よりも小さくすることにより、隙間１８内をＯＮＯ膜２４のみで満たし、隙間１８内にシリコンピラーＳＰが進入することを防止できる。この結果、電荷蓄積層２６の部分２６ｂに電荷が注入されることを防止でき、データ保持の信頼性をより一層高めることができる。
次に、本実施形態の比較例について説明する。
図４は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図４に示すように、本比較例においては、電極膜ＷＬ間に隙間１８が形成されておらず、Ｚ方向に平行な断面において、貫通ホール１７の内面は直線状である。このため、この断面においては、電荷蓄積層２６も直線状に形成されており、部分２６ａ間の最短経路に沿って、部分２６ｂが設けられている。
上述の如く、部分２６ａに蓄積された電子ｅには、この電子ｅ自体が形成する自己電界によって、この部分２６ａから遠ざかる方向に力がかかり、ホッピング伝導等によって散逸しようとする。このとき、本比較例においては、電荷蓄積層２６の部分２６ｂが部分２６ａ間の最短経路を構成しているため、ある部分２６ａに蓄積された電子ｅが、その隣の部分２６ａに拡散しやすく、データを保持する際の信頼性が低い。
次に、本発明の第２の実施形態について説明する。
図５は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図６は、図５に示すＢ−Ｂ’線による断面図である。
図５及び図６に示すように、本実施形態に係る不揮発性半導体記憶装置２においては、隣り合う貫通ホール１７同士が、隙間１８を介して連通されている。そして、ブロック層２５及び電荷蓄積層２６は隙間１８の上面及び下面に沿って形成されているため、隣り合う貫通ホール１７間で連続的に形成されている。また、Ｚ方向における隙間１８の長さ、すなわち、電極膜ＷＬ間の距離Ｓは、上述の数式（１）を満たしている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
本実施形態においては、ある貫通ホール１７に連通された隙間１８と、その隣の貫通ホール１７に連通された隙間１８とを連通させることにより、あるメモリセルに対応する電荷蓄積層２６の部分２６ａと、このメモリセルの直下又は直上のメモリセルに対応する部分２６ａとを、より効果的に分離することができる。この結果、Ｚ方向で隣り合うメモリセル間の干渉をより確実に抑制することができる。
なお、本実施形態においては、貫通ホール１７間で電荷蓄積層２６が連続的に形成されているため、隣り合う貫通ホール１７に形成されるメモリセル間、すなわち、Ｘ方向又はＹ方向で隣り合うメモリセル間の干渉が問題となる。しかし、通常、貫通ホール１７の配列間隔は、電極膜ＷＬの積層間隔よりも長く、従って、Ｘ方向及びＹ方向におけるメモリセルの配列周期は、Ｚ方向におけるメモリセルの配列周期よりも長い。このため、Ｘ方向及びＹ方向におけるメモリセル間の干渉は、Ｚ方向におけるメモリセル間の干渉ほどは問題にならない。また、この場合、貫通ホール１７間の距離を最小加工寸法よりも大きな値に設定すれば、Ｘ方向及びＹ方向に配列されたメモリセル間の干渉をより確実に抑制することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。
図７は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図８は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図７及び図８に示すように、本実施形態に係る不揮発性半導体記憶装置３においては、Ｘ方向において隣り合う貫通ホール１７同士は、隙間１８を介して連通されているが、Ｙ方向において隣り合う貫通ホール１７同士は、連通されていない。また、積層体ＭＬは、Ｙ方向において上部選択ゲートＵＳＧごとに分断されている。従って、電極膜ＷＬ、絶縁膜１２及び下部選択ゲートＬＳＧも、上部選択ゲートＵＳＧごとに分断されており、それぞれ、Ｘ方向に延びる複数の部分となっている。すなわち、積層体ＭＬにおける分断された各部分には、１本の上部選択ゲートＵＳＧ、複数枚、例えば４枚のＸ方向に延びる電極膜ＷＬ、複数枚の絶縁膜１２、１本のＸ方向に延びる下部選択ゲートＬＳＧ、Ｘ方向に沿って１列に配列された複数本のシリコンピラーＳＰ等が含まれている。そして、積層体ＭＬの各部分間には、絶縁膜３１が埋め込まれている。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
本実施形態によれば、電極膜ＷＬ及び下部選択ゲートＬＳＧを、Ｘ方向に沿って１列に配列されたシリコンピラーＳＰごとに設けることができる。これにより、装置３の駆動の自由度が増加する。また、装置３の製造にあたり、積層体ＭＬを一括で加工して溝状に除去し、絶縁膜３１を埋め込むためのスペースを形成しているが、このとき、積層体ＭＬの加工域にＯＮＯ膜２４が介在することがないため、加工が容易である。本実施形態における上記以外の動作及び効果は、前述の第２の実施形態と同様である。
次に、本発明の第４の実施形態について説明する。
本実施形態は、不揮発性半導体記憶装置の製造方法の実施形態である。
図９乃至図１９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図９（ａ）に示すように、シリコン基板１１の上層部分におけるメモリアレイ領域Ｒｍと周辺領域Ｒｓとの境界部分に素子分離膜４１を形成する。次に、シリコン基板１１の上面全体にシリコン酸化膜４２を形成する。次に、ポリシリコン膜４３、シリコン酸化膜４４及びキャップＳｉＮ膜４５をこの順に堆積させて、下部ゲート積層体を形成する。次に、この下部ゲート積層体を加工する。
次に、下部ゲート積層体をマスクとして不純物を注入し、シリコン基板１１の上層部分に拡散層４６を形成する。次に、ＴＥＯＳ（Tetra-Ethoxy-Silane：正珪酸四エチル（Si(OC2H5)4））を用いて、下部ゲート積層体の側面上にスペーサ（側壁）４７を形成し、その後、全面にバリアＳｉＮ膜４８を形成する。これにより、メモリアレイ領域Ｒｍにおいては、ポリシリコン膜４３が下部選択ゲートＬＳＧとなり、シリコン酸化膜４２がゲート絶縁膜となって、下部選択トランジスタが形成される。同時に、周辺領域Ｒｓにおいては、周辺回路を構成するトランジスタが形成される。その後、層間絶縁膜４９を堆積させ、バリアＳｉＮ膜４８をストッパとして平坦化処理を施すことにより、層間絶縁膜４９をバリアＳｉＮ膜４８上における下部ゲート積層体間の周囲に残留させる。
次に、図９（ｂ）に示すように、レジスト（図示せず）を塗布する。そして、リソグラフィを行い、複数の開口部がマトリクス状に形成されるように、レジスト膜をパターニングする。次に、このレジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、バリアＳｉＮ膜４８、キャップＳｉＮ膜４５、シリコン酸化膜４４、ポリシリコン膜４３及びシリコン酸化膜４２を選択的に除去し、下部選択ゲートＬＳＧ（ポリシリコン膜４３）を貫通してシリコン基板１１に到達する貫通ホール１７ａを形成する。そして、貫通ホール１７ａを介して、例えば、加速電圧を１０ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする条件で、リン（Ｐ）をイオン注入する。
次に、図９（ｃ）に示すように、ＬＰ−ＣＶＤ法（Low Pressure Chemical Vapor Deposition法：低圧化学気相成長法）により、厚さが例えば１０ｎｍのシリコン酸化膜を成膜する。これにより、下部ゲート積層体及び層間絶縁膜４９の上面上、並びに貫通ホール１７ａの内面上に、ゲート絶縁膜５１が形成される。
次に、図１０（ａ）に示すように、全面にアモルファスシリコンを例えば１５ｎｍの厚さに堆積させる。これにより、ゲート絶縁膜５１上にアモルファスシリコン膜５２が形成される。
次に、図１０（ｂ）に示すように、ＲＩＥを行い、下部ゲート積層体及び層間絶縁膜４９の上面上並びに貫通ホール１７ａの底面上から、アモルファスシリコン膜５２を除去する。これにより、アモルファスシリコン膜５２が貫通ホール１７ａの側面上のみに残留し、且つ、上部が薄く下部が厚いスペーサ形状に加工される。次に、加工されたアモルファスシリコン膜５２をマスクとしてエッチングを行い、下部ゲート積層体及び層間絶縁膜４９の上面上並びに貫通ホール１７ａの底面上からゲート絶縁膜５１を除去する。これにより、貫通ホール１７ａの底面においてシリコン基板１１が露出する。
次に、図１０（ｃ）に示すように、再度アモルファスシリコンを堆積させ、バリアＳｉＮ膜４８をストッパとしてＣＭＰを施し、平坦化する。これにより、貫通ホール１７ａの内部にアモルファスシリコンからなるシリコンピラーＳＰの下部が埋設される。次に、例えば、加速電圧を２２０ｋｅＶ、２５０ｋｅＶ、２８０ｋｅＶとし、ドーズ量を５×１０１１ｃｍ−２として、リン（Ｐ）をイオン注入する。その後、加速電圧を４０ｋｅＶとし、ドーズ量を３×１０１５ｃｍ−２として、ヒ素（Ａｓ）をイオン注入する。これにより、シリコンピラーＳＰにドレイン拡散層（図示せず）が形成される。次に、例えば、温度を９６０℃、時間を１０秒間として、ＲＴＡ（Rapid Thermal Anneal：瞬間熱アニール）を行い、注入した不純物を活性化させる。
次に、図１１（ａ）に示すように、全面にストッパシリコン窒化膜（図示せず）を形成した後、シリコン酸化物からなる絶縁膜１２を成膜する。その後、アモルファスシリコンとシリコン酸化物とを交互に堆積させることにより、アモルファスシリコンからなる電極膜ＷＬとシリコン酸化物からなる絶縁膜１２とが交互に積層されたメモリ積層体を作製する。
次に、図１１（ｂ）に示すように、リソグラフィにより、複数の開口部がマトリクス状に形成されたレジストパターン（図示せず）を形成する。このとき、各開口部は、下部選択ゲートＬＳＧに形成された貫通ホール１７ａの直上域に位置するようにする。次に、このレジストパターンをマスクとしてＲＩＥを行い、電極膜ＷＬ及び絶縁膜１２からなるメモリ積層体に貫通ホール１７ｂを形成する。これにより、各貫通ホール１７ｂが各貫通ホール１７ａに連通され、貫通ホール１７ｂの底面においてシリコンピラーＳＰの下部が露出する。なお、この段階では、図１２（ａ）に示すように、積層方向に対して平行な断面において、貫通ホール１７ｂの側面は、Ｚ方向に対してやや傾斜した直線状である。
次に、図１２（ｂ）に示すように、例えば、フッ化水素を含むエッチング液、例えば、希フッ酸を用いて、貫通ホール１７ｂを介してウエットエッチングを行い、絶縁膜１２における貫通ホール１７ｂの側面に露出している部分を除去する。これにより、電極膜ＷＬ間において、絶縁膜１２をリセスし、隙間１８を形成する。
次に、図１３（ａ）に示すように、シリコン酸化物を堆積させる。これにより、貫通ホール１７ｂの内面上及び隙間１８の内面上に、シリコン酸化物からなるブロック層２５が形成される。このとき、ブロック層２５は隙間１８の内面に沿って形成され、貫通ホール１７ｂの中心軸から見て凹状に湾曲する。
次に、図１３（ｂ）に示すように、シリコン窒化物を堆積させる。これにより、ブロック層２５上に、シリコン窒化物からなる電荷蓄積層２６が形成される。このとき、ブロック層２５の厚さｔｂ及び電荷蓄積層２６の厚さｔｃを、電極膜ＷＬ間の距離Ｓとの関係で下記数式（２）のように設定することにより、電荷蓄積層２６は隙間１８の内面に沿って形成され、貫通ホール１７ｂの中心軸から見て凹状に湾曲する。

（ｔｂ＋ｔｃ）×２＜Ｓ （２）
次に、シリコン酸化物を堆積させる。これにより、電荷蓄積層２６上に、シリコン酸化物からなるトンネル絶縁層２７が形成される。このとき、トンネル絶縁層２７の厚さｔｔを、ブロック層２５の厚さｔｂ、電荷蓄積層２６の厚さｔｃ及び電極膜ＷＬ間の距離Ｓとの関係で下記数式（３）を満たすように設定することにより、トンネル絶縁層２７が隙間１８の内部におけるブロック層２５及び電荷蓄積層２６によって埋め込まれていない部分に埋め込まれる。この結果、貫通ホール１７の中心軸から見て、トンネル絶縁層２７の表面は略平坦になる。

Ｓ＜（ｔｂ＋ｔｃ＋ｔｔ）×２ （３）
なお、上記数式（２）及び（３）をまとめると、上記数式（１）となる。また、ブロック層２５、電荷蓄積層２６及びトンネル絶縁層２７により、ＯＮＯ膜２４が形成される。
次に、図１４（ａ）に示すように、アモルファスシリコンを堆積させた後、平坦化する。これにより、貫通ホール１７ｂの内部にシリコンピラーＳＰの中央部を埋設する。次に、例えば、加速電圧を４０ｋｅＶとし、ドーズ量を５×１０１５ｃｍ−２として、ヒ素（Ａｓ）をイオン注入する。これにより、シリコンピラーＳＰにドレイン拡散層（図示せず）が形成される。次に、例えば、温度を９６０℃、時間を１０秒間としてＲＴＡを行い、注入した不純物を活性化させる。
次に、図１４（ｂ）に示すように、塗布法により厚さが例えば３μｍのレジスト膜（図示せず）を形成し、パターニングする。このとき、このレジスト膜の形状は、最下層の電極膜ＷＬの加工形状とする。そして、このレジスト膜をマスクとしてＲＩＥを行い、各１層の絶縁膜１２及び電極膜ＷＬをパターニングする工程と、このフォトレジスト膜をアッシングしてその外形を一回り小さくする（スリミングする）工程と、を交互に繰り返して、電極膜ＷＬ及び絶縁膜１２からなるメモリ積層体の端部を階段状に加工する。
次に、図１５（ａ）に示すように、全面に例えばシリコン窒化物（ＳｉＮ）を堆積させて、ストッパシリコン窒化膜５３を形成する。
次に、図１５（ｂ）に示すように、ストッパシリコン窒化膜５３上の全面に例えばＢＰＳＧ（Boro-Phospho Silicate Glass：ボロン−リンドープドシリコンガラス）を堆積させる。そして、ストッパシリコン窒化膜５３をストッパとしてＣＭＰを行い、層間絶縁膜５４を形成する。
次に、図１６（ａ）に示すように、最上層の電極膜ＷＬの直上域内に、シリコン酸化膜５５、ポリシリコン膜５６、ＴＥＯＳ膜５７及びシリコン窒化膜５８をこの順に堆積させて、上部ゲート積層体を形成する。次に、この上部ゲート積層体をライン状に加工する。これにより、ポリシリコン膜５６が上部選択ゲートＵＳＧとなり、上部選択トランジスタが形成される。次に、このゲート積層体の周囲に層間絶縁膜５９を形成する。
次に、図１６（ｂ）に示すように、シリコン窒化膜５８、ＴＥＯＳ膜５７、ポリシリコン膜５６、シリコン酸化膜５５及びストッパシリコン窒化膜５３に対してエッチングを施し、貫通ホール１７ｃを形成する。このとき、各貫通ホール１７ｃは、各貫通ホール１７ｂの直上域に形成する。これにより、貫通ホール１７ａ、１７ｂ及び１７ｃが相互に連通し、Ｚ方向に連続して延びる貫通ホール１７となる。
次に、図１７（ａ）に示すように、ＬＰ−ＣＶＤ法により厚さが例えば１０ｎｍのシリコン酸化膜を堆積させて、ゲート絶縁膜６１を形成する。次に、全面にアモルファスシリコンを例えば１５ｎｍの厚さまで堆積させて、アモルファスシリコン膜６２を形成する。
次に、図１７（ｂ）に示すように、ＲＩＥを行い、アモルファスシリコン膜６２を貫通ホール１７ｃの側面上のみに残留させ、且つ、スペーサ形状に加工する。次に、アモルファスシリコン膜６２をマスクとしてエッチングを行い、貫通ホール１７ｃの底面上からゲート絶縁膜６１を除去する。これにより、貫通ホール１７ｃの底面にシリコンピラーＳＰの中央部が露出する。
次に、図１８（ａ）に示すように、アモルファスシリコンを堆積させ、平坦化する。これにより、貫通ホール１７ｃの内部にシリコンピラーＳＰの上部が埋設される。次に、シリコンピラーＳＰの上部に対してチャネルイオンの注入を行う。また、ドレイン拡散層（図示せず）を形成する。次に、ＲＴＡを行い、注入した不純物を活性化させる。
次に、図１８（ｂ）に示すように、層間絶縁膜５９上に層間絶縁膜６３を形成する。そして、層間絶縁膜６３におけるシリコンピラーＳＰの直上域を含む領域に、ビット線ＢＬ（図１参照）を形成するための開口部６３ａを形成する。また、層間絶縁膜６３にコンタクトホールを形成するための開口部６３ｂを形成する。このとき、開口部６３ｂは、各電極膜ＷＬの端部であって、その直上域にそれより上層の電極膜ＷＬ及び上部選択ゲートＵＳＧが配置されていない部分の直上域に形成する。
次に、図１９（ａ）に示すように、層間絶縁膜６３の開口部６３ｂの底部において層間絶縁膜５９、層間絶縁膜４９及びストッパシリコン窒化膜５３を選択的に除去し、複数のコンタクトホール６４を形成する。このとき、各コンタクトホール６４を、各電極膜ＷＬの端部に到達させる。
次に、図１９（ｂ）に示すように、開口部６３ａ、開口部６３ｂ及びコンタクトホール６４内に金属を埋め込み、平坦化する。これにより、開口部６３ａ内にビット線ＢＬを形成し、開口部６３ｂ内にゲート線ＧＬを形成し、コンタクトホール６４内にコンタクトＣを形成する。これにより、不揮発性半導体記憶装置が製造される。このようにして製造された不揮発性半導体記憶装置における隙間１８、その内部及びその周辺部分の構造は、前述の第１の実施形態に係る不揮発性半導体記憶装置１と同様である。
本実施形態によれば、上述の図１２（ｂ）に示す工程において、貫通ホール１７ｂを介して絶縁膜１２をウエットエッチングすることにより、電極膜ＷＬ間に隙間１８を形成することができる。そして、図１３（ｂ）に示す工程において、電荷蓄積層２６を成膜することにより、電荷蓄積層２６を隙間１８の内面に沿って最短経路を迂回するように形成することができる。これにより、電荷蓄積層２６における１つの電極膜ＷＬに対応する部分２６ａに蓄積された電子が、他の電極膜ＷＬに対応する部分２６ａに拡散することを防止でき、データ保持の信頼性を向上させることができる。また、このとき、ブロック層２５及び電荷蓄積層２６を、上記数式（２）を満たすように形成することにより、電荷蓄積層２６を確実に隙間１８の内面に沿って湾曲させることができる。更に、トンネル絶縁層２７を、上記数式（３）を満たすように形成することにより、隙間１８内にシリコンピラーＳＰが進入することを防止できる。これにより、電荷蓄積層２６における電極膜ＷＬ間の部分２６ｂに電子が蓄積されることを防止できる。
なお、図１２（ｂ）に示す工程において、絶縁膜１２に対するエッチング量を多くして、隣り合う貫通ホール１７ｂ同士を隙間１８を介して連通させれば、隙間１８、その内部及びその周辺部分の構造が前述の第２の実施形態に係る不揮発性半導体記憶装置２と同様な装置を製造することができる。
また、図１６（ａ）に示す工程において、シリコン酸化膜５５、ポリシリコン膜５６、ＴＥＯＳ膜５７及びシリコン窒化膜５８からなる上部ゲート積層体をライン状に加工する際に、その下方に設けられたメモリ積層体及び下部ゲート積層体も同時にライン状に加工して積層体ＭＬを分断し、分断された積層体ＭＬ間に絶縁膜３１を埋め込むことにより、メモリ積層体の構造が前述の第３の実施形態に係る不揮発性半導体記憶装置３と同様な装置を製造することができる。このとき、図１２（ｂ）に示す工程において、絶縁膜１２に対するエッチング量を制御して、積層体ＭＬの加工域にＯＮＯ膜２４が介在しないようにすることにより、積層体ＭＬの加工が容易になる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 図２に示すＡ−Ａ’線による断面図である。 比較例に係る不揮発性半導体記憶装置を例示する断面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 図５に示すＢ−Ｂ’線による断面図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 第３の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 （ａ）乃至（ｃ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
符号の説明
１、２、３ 不揮発性半導体記憶装置、１１ シリコン基板、１２ 絶縁膜、１７、１７ａ、１７ｂ、１７ｃ 貫通ホール、１８ 隙間、２４ ＯＮＯ膜、２５ ブロック層、２６ 電荷蓄積層、２６ａ、２６ｂ 部分、２７ トンネル絶縁層、３１ 絶縁膜、４１ 素子分離膜、４２ シリコン酸化膜、４３ ポリシリコン膜、４４ シリコン酸化膜、４５ キャップＳｉＮ膜、４６ 拡散層、４７ スペーサ、４８ バリアＳｉＮ膜、４９ 層間絶縁膜、５１ ゲート絶縁膜、５２ アモルファスシリコン膜、５３ ストッパシリコン窒化膜、５４ 層間絶縁膜、５５ シリコン酸化膜、５６ ポリシリコン膜、５７ ＴＥＯＳ膜、５８ シリコン窒化膜、５９ 層間絶縁膜、６１ ゲート絶縁膜、６２ アモルファスシリコン膜、６３ 層間絶縁膜、６３ａ、６３ｂ 開口部、６４ コンタクトホール、ＢＬ ビット線、Ｃ コンタクト、ｅ 電子、ＧＬ ゲート線、ＬＳＧ 下部選択ゲート、ＭＬ 積層体、Ｒｍ メモリアレイ領域、Ｒｓ 周辺領域、Ｓ 電極膜間の距離、ＳＰ シリコンピラー、ｔｂ ブロック層の厚さ、ｔｃ 電荷蓄積層の厚さ、ｔｔ トンネル絶縁層の厚さ、ＵＳＧ 上部選択ゲート、ＷＬ 電極膜

Claims (4)

  1. それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
    前記貫通ホールの内部に埋設された半導体ピラーと、
    前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
    前記電極膜と前記電荷蓄積層との間に設けられた絶縁性のブロック層と、
    前記半導体ピラーと前記電荷蓄積層との間に設けられた絶縁性のトンネル絶縁層と、
    を備え、
    前記電極膜間には、前記貫通ホールに連通した隙間が形成されており、前記電荷蓄積層は、前記隙間の内面に沿って形成されており、前記電極膜間の距離をＳとし、前記ブロック層の厚さをｔｂとし、前記電荷蓄積層の厚さをｔｃとし、前記トンネル絶縁層の厚さをｔｔとするとき、下記数式を満たすことを特徴とする不揮発性半導体記憶装置。
    （ｔｂ＋ｔｃ）×２＜Ｓ＜（ｔｂ＋ｔｃ＋ｔｔ）×２
  2. 一の前記貫通ホールに連通された前記隙間は、他の前記貫通ホールには連通されていないことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 複数の前記貫通ホールが前記隙間を介して連通されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. それぞれ複数の絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、
    前記積層体に積層方向に延びる貫通ホールを形成する工程と、
    前記貫通ホールを介して前記絶縁膜をエッチングすることにより、前記電極膜間に隙間を形成する工程と、
    前記貫通ホールの側面及び前記隙間の内面に沿って絶縁性のブロック層を形成する工程と、
    前記ブロック層上に電荷蓄積層を形成する工程と、
    前記電荷蓄積層上に絶縁性のトンネル絶縁層を形成する工程と、
    前記貫通ホールの内部に半導体ピラーを埋設する工程と、
    を備え、
    前記電極膜間の距離をＳとし、前記ブロック層の厚さをｔｂとし、前記電荷蓄積層の厚さをｔｃとし、前記トンネル絶縁層の厚さをｔｔとするとき、下記数式を満たすことを特徴とする不揮発性半導体記憶装置の製造方法。
    （ｔｂ＋ｔｃ）×２＜Ｓ＜（ｔｂ＋ｔｃ＋ｔｔ）×２
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