KR20120083199A - 반도체 기억 장치의 제조 방법 - Google Patents

반도체 기억 장치의 제조 방법 Download PDF

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마사히로 기요또시
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가부시끼가이샤 도시바
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Abstract

본 발명의 실시 형태에 따른 반도체 기억 장치의 제조 방법은 기판 상에 제1 절연막 및 제2 절연막을 교대로 적층해서 적층체를 형성하는 공정과, 상기 제1 절연막 및 상기 제2 절연막의 적층 방향으로 연장되고, 상기 적층체를 관통하는 관통 구멍을 형성하는 공정과, 상기 관통 구멍의 내면 상에, MONOS를 구성하는 블록 절연막, 차지 트랩막 및 터널 유전체막 중 적어도 일부를 형성하는 공정과, 상기 터널 유전체막 상에 채널 반도체를 형성하는 공정과, 상기 적층체에 트렌치를 형성하는 공정과, 상기 트렌치를 통해서 에칭을 실시함으로써, 상기 제2 절연막을 제거 하는 공정과, 상기 제2 절연막을 제거한 후의 공간 내에 도전 재료를 매립하는 공정을 포함한다.

Description

반도체 기억 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR MEMORY DEVICE}
<관련 출원의 상호 참조>
본 출원은 2011년 1월 17일자로 출원된 우선권 일본 특허 출원 제2011-007323호에 기초하여 그 이익을 주장하며, 전체 내용이 참조로서 본원에 포함된다.
<분야>
후술하는 실시 형태는 일반적으로, 반도체 기억 장치의 제조 방법에 관한 것이다.
최근, NAND형 플래시 메모리의 분야에서는 리소그래피 기술의 해상도의 한계에 제약되는 일 없이 고집적화를 달성하는 것이 가능한 디바이스로서, 적층형 메모리가 주목받고 있다.
예를 들어, 복수매의 평판 형상의 전극막과 절연막이 교대로 적층되어, 적층 방향으로 연장되는 반도체 부재가 이들의 전극막 및 절연막을 관통하고, 전극막과 반도체 부재 사이에 절연성의 전하 축적층이 형성된 반도체 기억 장치가 제안되어 있다.
그러나, 이러한 반도체 기억 장치를 제조할 때에는, 전극막과 절연막으로 이루어지는 적층체에, 반도체 부재를 매립하기 위한 관통 구멍을 형성할 필요가 있지만, 이 관통 구멍의 형성이 곤란하다고 하는 문제가 있다.
실시 형태에 따른 반도체 기억 장치의 제조 방법은 기판 상에 제1 절연막 및 제2 절연막을 교대로 적층해서 적층체를 형성하는 공정과, 상기 제1 절연막 및 상기 제2 절연막의 적층 방향으로 연장되어, 상기 적층체를 관통하는 관통 구멍을 형성하는 공정과, 상기 관통 구멍의 내면 상에, MONOS를 구성하는 블록 절연막, 차지 트랩막 및 터널 유전체막 중 적어도 일부를 형성하는 공정과, 상기 터널 유전체막 상에 채널 반도체를 형성하는 공정과, 상기 적층체에 트렌치를 형성하는 공정과, 상기 트렌치를 통해서 에칭을 실시함으로써, 상기 제2 절연막을 제거하는 공정과, 상기 제2 절연막을 제거한 후의 공간 내에 도전 재료를 매립하는 공정을 포함한다.
실시 형태에 따른 반도체 기억 장치의 제조 방법은 기판 상에 제1 절연막 및 제2 절연막을 교대로 적층해서 적층체를 형성하는 공정과, 상기 제1 절연막 및 상기 제2 절연막의 적층 방향으로 연장되고, 상기 적층체를 관통하는 관통 구멍을 형성하는 공정과, 상기 관통 구멍의 내면 상에 터널 유전체막을 형성하는 공정과, 상기 터널 유전체막 상에 채널 반도체를 형성하는 공정과, 상기 적층체에 트렌치를 형성하는 공정과, 상기 트렌치를 통해서 에칭을 실시함으로써, 상기 제2 절연막을 제거하는 공정과, 상기 제2 절연막을 제거한 후의 공간의 내면 상에 차지 트랩막 및 차지 블록막을 이 순서대로 퇴적시키는 공정과, 상기 공간 내에 도전 재료를 매립하는 공정을 포함한다.
본 실시 형태에 따르면, 용이하게 관통 구멍을 수직으로 가공할 수 있다.
도 1은 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 2는 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 3은 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 4는 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 5는 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 6은 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 7은 제1 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 8은 제1 실시 형태에 따른 반도체 기억 장치를 예시하는 단면도.
도 9는 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 사시도.
도 10은 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도.
도 11은 제1 실시 형태의 제1 변형예에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도.
도 12는 제1 실시 형태의 제2 변형예에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도.
도 13은 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 14는 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 15는 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 16은 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 17은 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 18은 제2 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 19는 제2 실시 형태에 따른 반도체 기억 장치를 예시하는 단면도.
도 20은 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 사시도.
도 21은 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도.
도 22는 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 23은 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 24는 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 25는 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 26은 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 27은 제3 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 28은 제3 실시 형태에 따른 반도체 기억 장치를 예시하는 단면도.
도 29는 제3 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 사시도.
도 30은 제3 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도.
도 31은 제3 실시 형태에 따른 반도체 기억 장치의 제조 프로세스와, 일반적인 DRAM의 제조 프로세스를 모식적으로 도시하는 도면.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다.
우선, 제1 실시 형태에 대해서 설명한다.
본 실시 형태는 적층된 메모리 셀을 형성하기 위해서, 전극간 절연막이 되는 NSG(Non-doped silicate glass)막과 희생 절연막이 되는 BSG(Boron-doped silicate glass)막을 교대로 적층하고, 그 위에 선택 게이트 전극이 되는 붕소 도핑 다결정 실리콘막을 적층하고, 그 후 일괄 가공함으로써 NOMOS 구조를 형성하는 예다.
도 1 내지 도 7은 본 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 서로 직교하는 3단면을 나타내고,
도 8은 본 실시 형태에 따른 반도체 기억 장치를 예시하는 단면도이며, 서로 직교하는 3단면을 나타내고,
도 9는 본 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 사시도이며,
도 10은 본 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도다.
도 1에 도시한 바와 같이, 실리콘 기판(101)을 준비한다. 실리콘 기판(101)에 있어서는 메모리 셀이 형성되는 메모리 셀부와, 메모리 셀을 구동하기 위한 주변 회로가 형성되는 주변 회로부가 설정되어 있다. 본 명세서에 있어서는 설명의 편의상, XYZ 직교 좌표계를 채용한다. 실리콘 기판(101)의 상면에 평행한 방향이며, 서로 직교하는 2 방향을 「X 방향」 및 「Y 방향」으로 한다. 또한, 실리콘 기판(101)의 상면에 대하여 수직인 방향을 「Z 방향」으로 한다.
주변 회로부에 있어서는, 실리콘 기판(101)의 상면에 트랜지스터 등을 형성함으로써, 주변 회로(도시하지 않음)를 형성한다. 한편, 메모리 셀부에 있어서는, 실리콘 기판(101) 위에 실리콘 산화막(102)을 형성하고, 그 위에 붕소(B) 도핑 다결정 실리콘막(103)을 형성한다. 그리고, 리소그래피법 및 RIE(reactive ion etching: 반응성 이온 에칭)법에 의해, 붕소 도핑 다결정 실리콘막(103)을 가공하여, 백 게이트 전극(BG)을 형성한다. 이어서, 리소그래피법 및 RIE법에 의해, 붕소 도핑 다결정 실리콘막(103)의 상면에 Y 방향으로 연장되는 직사각형의 홈(103a)을 형성한다. 그리고, 전체면에 비정질 실리콘막(104)을 퇴적시켜서, 리세스함으로써, 비정질 실리콘막(104)을 홈(103a) 내에만 잔류시킨다.
이어서, 전체면에, 비도핑(Non-doped) 실리콘 산화물로 이루어지는 NSG막(105)과, 붕소 도핑 실리콘 산화물로 이루어지는 BSG막(106)을, CVD(chemical vapor deposition: 화학 기상 성장)법에 의해 교대로 퇴적시킨다. NSG막(105)은 완성 후의 반도체 기억 장치에 있어서 전극간 절연막이 되는 막이며, BSG막(106)은 후속 공정에 있어서 제거되는 희생 절연막이다. NSG막(105) 및 BSG막(106)은 1층씩 교대로 형성하여, 최상층이 NSG막(105)이 되도록 한다. 예를 들면, 본 실시 형태에 있어서는 5층의 NSG막(105)과 4층의 BSG막(106)을 퇴적시킨다.
이어서, 붕소 도핑 다결정 실리콘막(107), 실리콘 산화막(108), 실리콘 질화막(109)을 이 순서대로 형성한다. 붕소 도핑 다결정 실리콘막(107)은 완성 후의 반도체 기억 장치에 있어서 선택 게이트 전극(SG)이 되는 막이다. 이에 의해, 백 게이트 전극(BG)인 붕소 도핑 다결정 실리콘막(103) 상에 NSG막(105), BSG막(106), 붕소 도핑 다결정 실리콘막(107), 실리콘 산화막(108) 및 실리콘 질화막(109)으로 이루어지는 적층체(110)가 형성된다.
이어서, 적층체(110) 위에 메모리 셀부를 덮는 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로 한 RIE와, 이 레지스트 패턴의 슬리밍을 반복해 실행하여, 메모리 셀부의 단부에 있어서, 적층체(110)를 계단 형상으로 가공한다. 이 때, 계단의 각 단에 있어서, NSG막(105)의 상면이 노출되도록 한다. 그 후, 전체면에 NSG막(111)을 퇴적시켜서 적층체(110)를 매립한다. 이어서, NSG막(111)의 상면을 평탄화하고, 실리콘 질화막(109)을 노출시킨다.
이어서, 도 2에 도시한 바와 같이, PECVD법(plasma enhanced CVD: 플라즈마 화학 기상 성장법)에 의해, 전체면에 카본막(도시하지 않음)을 형성하고, 리소그래피법 및 RIE법에 의해, 이 카본막을 패터닝한다. 또한, 카본막은 수소를 포함한 탄소에 의해 형성되어 있다. 이어서, 이 카본막을 마스크로 해서 RIE를 실시함으로써, 적층체(110)를 선택적으로 제거하고, 트렌치(112)를 형성한다. 트렌치(112)는 X방향으로 연장되어, 붕소 도핑 다결정 실리콘막(103)의 홈(103a)의 길이 방향(Y방향) 중앙부의 바로 위 영역을 통과하도록 형성한다. 이어서, 전체면에 실리콘 산화물을 퇴적시켜서, 상면을 평탄화한다. 이에 의해, 트렌치(112) 내에 실리콘 산화물이 잔류하여, 실리콘 산화 부재(113)가 매립된다. 그 후, 카본막을 제거한다.
이어서, 도 3에 도시한 바와 같이, PECVD법에 의해, 전체면에 카본막(도시하지 않음)을 형성하고, 리소그래피법 및 RIE법에 의해, 패터닝한다. 이어서, 패터닝된 카본막을 마스크로 해서 RIE를 실시하고, 적층체(110)를 선택적으로 제거한다. 이에 의해, 적층체(110)에 Z 방향으로 연장되는 관통 구멍(114)이 형성된다. 관통 구멍(114)은 Z 방향에서 보아 매트릭스 형상으로 배열되어, 홈(103a)의 Y 방향 양단부에 도달한다. 이어서, 암모니아/과산화수소 수용액에 의한 습식 에칭을 실시하고, 홈(103a) 내에 매립된 비정질 실리콘막(104)(도 2 참조)을 관통 구멍(114)을 통해서 제거한다. 이에 의해, 1개의 홈(103a)에 2개의 관통 구멍(114)이 연통된 U자 구멍(115)이 형성된다. 그 후, 카본막을 제거한다.
이어서, 도 4에 도시한 바와 같이, ALD(atomic layer deposition: 원자층 퇴적)법 또는 LPCVD(low pressure chemical vapor deposition: 저압 화학 기상 성장)법에 의해, U자 구멍(115)의 내면 상에 차지 블록막(116a), 차지 트랩막(116b) 및 터널 유전체막(116c)(도 10 참조)을 이 순서대로 퇴적시켜서, 메모리막(116)을 형성한다. 차지 블록막(116a)은 반도체 기억 장치의 구동 전압의 범위 내에서 전압이 인가되어도 실질적으로 전류를 흘리지 않는 막이며, 고유전율 재료, 예를 들면 유전율이 차지 트랩막(116b)을 형성하는 재료의 유전율보다도 높은 재료에 의해 형성되어, 예를 들면 ALD법에 의해 알루미나를 퇴적시켜서 형성한다. 차지 트랩막(116b)은 전하를 축적하는 능력이 있는 막이며, 예를 들면 전자의 트랩 장소를 포함하는 막이며, 예를 들면 ALD법에 의해 실리콘 질화물을 퇴적시켜서 형성한다. 터널 유전체막(116c)은, 통상은 절연성이지만, 반도체 기억 장치의 구동 전압의 범위 내에 있는 소정의 전압이 인가되면 터널 전류를 흘리는 막이며, 예를 들면 ALD법에 의해 ONO(oxide-nitride-oxide: 산화물-질화물-산화물)막을 퇴적시켜서 형성한다.
이어서, 메모리막(116) 위에 붕소 도핑 다결정 실리콘막(117)을 형성한다. 붕소 도핑 다결정 실리콘막(117)은 메모리 셀의 채널 반도체(CS)가 되는 막이다. 이 때, 붕소 도핑 다결정 실리콘막(117)은 U자 구멍(115)의 내면을 따라 통 형상으로 퇴적시킨다. 이에 의해, U자 구멍(115) 내에 형상이 통 형상의 채널 반도체(CS)가 형성된다. 이어서, 예를 들면 ALD법에 의해, U자 구멍(115) 내의 잔류 부분, 즉, 통 형상의 붕소 도핑 다결정 실리콘막(117)으로 둘러싸인 공간 내에, 실리콘 산화물(118)을 매립한다. 이에 의해, U자 구멍(115) 내에, 외측부터 순서대로 차지 블록막(116a), 차지 트랩막(116b), 터널 유전체막(116c), 붕소 도핑 다결정 실리콘막(117)(채널 반도체(CS)) 및 실리콘 산화물(118)이 배치된다.
이어서, RIE를 실시하여, U자 구멍(115) 내에 형성된 메모리막(116), 붕소 도핑 다결정 실리콘막(117) 및 실리콘 산화물(118)을 후퇴시켜서, U자 구멍(115) 내의 상부에 오목부를 형성한다. 이어서, 이 오목부 내에 다결정 실리콘 부재(119)를 매립한다. 이어서, 리소그래피법 및 이온 주입법에 의해, 다결정 실리콘 부재(119)에 비소(As)를 도입하고, 소스 영역(도시하지 않음) 및 드레인 영역(도시하지 않음)을 형성한다.
이어서, 도 5에 도시한 바와 같이, PECVD법에 의해, 전체면에 카본막(도시하지 않음)을 형성하고, 리소그래피법 및 RIE법에 의해 패터닝한다. 이어서, 이 패터닝된 카본막을 마스크로서 RIE를 실시하고, 적층체(110)에 트렌치(121)를 형성한다. 트렌치(121)는 적층체(110)에 있어서의 Y 방향에 있어서 인접하는 U자 구멍(115) 사이의 부분에, X 방향으로 연장되게 형성하고, 적층체(110)를 관통시킨다. 그 후, 카본막을 제거한다. 이에 의해, 모든 BSG막(106)이 트렌치(121)의 내면에 있어서 노출된다. 트렌치(112 및 121)에 의해, Z 방향에서 보아, 적층체(110)가 게이트 전극 형상으로 분할된다. 그리고, 붕소 도핑 다결정 실리콘막(107)이 트렌치(121 및 121)에 의해 분할됨으로써, 선택 게이트 전극(SG)이 된다.
이어서, 도 6에 도시한 바와 같이, 열 인산에 의한 습식 에칭을 행한다. 이에 의해, 트렌치(121)를 통하여, BSG막(106)(도 5 참조)을 제거한다. 이 때, 다른 막, 예를 들면 NSG막(105), 메모리막(116) 및 실리콘 산화 부재(113) 등은 대부분 제거되지 않는다. 이 결과, BSG막(106)이 형성되어 있었던 부분에 공동(122)이 형성된다. 공동(122)은 후속 공정에 있어서 제어 게이트 전극의 주형이 되는 공간이다. 이 때, NSG막(115)은 메모리막(116), 채널 반도체(CS) 및 실리콘 산화물(118)로 이루어지는 기둥 형상 구조체, 및 판상의 실리콘 산화 부재(113)에 의해 지지된다.
이어서, 도 7에 도시한 바와 같이, ALD법에 의해 탄탈 질화물(TaN)을 퇴적시키고, 계속해서, CVD법에 의해 텅스텐(W)을 퇴적시킨다. 이에 의해, 전체면에 (TaN/W) 적층막(123)이 형성된다. (TaN/W) 적층막(123)은 공동(122) 내에도 형성된다. 그 후, NF3 가스를 사용한 가스 에칭에 의해 에치 백을 행한다. 이에 의해, (TaN/W) 적층막(123)이 공동(122) 내에만 잔류하고, 제어 게이트 전극(CG)이 된다. 이 결과, 제어 게이트 전극(CG)로서, 금속 및 금속 질화물로 이루어지는 메탈 게이트가 형성된다.
이어서, 도 8에 도시한 바와 같이, TEOS(tetra ethyl ortho silicate) 및 오존(O3)을 원료로 한 CVD를 실시함으로써, 전체면에 실리콘 산화막(124)을 형성하고, 상면을 평탄화한다. 실리콘 산화막(124)은 트렌치(121) 내에도 매립된다. 이어서, 실리콘 산화막(124)에 있어서의 다결정 실리콘 부재(119)의 바로 위 영역 및 적층체(110)의 단부에 형성된 각 단의 바로 위 영역에 콘택트 홀을 형성하고, CVD법에 의해 텅스텐(W)을 매립한다. 이에 의해, 다결정 실리콘 부재(119) 또는 각 제어 게이트 전극(CG)에 접속된 콘택트 플러그(125)가 형성된다.
이후, 통상의 방법에 의해, 상부 배선 구조를 형성한다. 즉, 실리콘 산화막(124) 위에 X 방향으로 연장되는 소스선(126)을 형성하고, U자 구멍(115)의 한쪽의 상단부에 접속된 콘택트 플러그(125)에 접속한다. 이어서, 소스선(126)을 덮도록 층간 절연막(127)을 형성한다. 이어서, 층간 절연막(127) 내에, U자 구멍(115)의 다른쪽 상단부에 접속된 콘택트 플러그(125)에 접속되도록, 콘택트 플러그(128)를 형성한다. 이어서, 층간 절연막(127) 상에 Y 방향으로 연장되는 비트선(129)을 형성하고, 콘택트 플러그(128)에 접속한다. 이어서, 비트선(129)을 덮도록, 층간 절연막(130)을 형성하고, 그 위에 상층 배선(131)을 형성한다. 이어서, 상층 배선(131)을 덮도록, 층간 절연막(132)을 형성한다. 이와 같이 하여, 반도체 기억 장치(100)가 제조된다.
도 8, 도 9, 도 10에 도시한 바와 같이, 이와 같이 하여 제조된 반도체 기억 장치(100)에 있어서는 실리콘 기판(101) 상에 (TaN/W) 적층막(123)으로 이루어지는 제어 게이트 전극(CG)과, NSG막(105)으로 이루어지는 전극간 절연막이 교대로 적층되어 있고, 그 위에 붕소 도핑 다결정 실리콘막(107)으로 이루어지는 선택 게이트 전극(SG)이 형성되어 있다. 또한, 이들의 막을 붕소 도핑 다결정 실리콘막(117)으로 이루어지는 채널 반도체(CS)가 관통하고 있다. 또한, 채널 반도체(CS)와 제어 게이트 전극(CG) 사이 및 채널 반도체(CS)와 선택 게이트 전극(SG) 사이에, 메모리막(116)이 형성되어 있다. 그리고,
채널 반도체(CS)와 제어 게이트 전극(CG)의 교차 부분마다, 메모리 셀이 형성된다. 또한, 채널 반도체(CS)와 선택 게이트 전극(SG)의 교차 부분에, 선택 트랜지스터가 형성된다.
이어서, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 있어서는 도 1에 도시한 바와 같이, 주로 NSG막(105) 및 BSG막(106)으로 이루어지는 적층체(110)를 형성한 후, 도 3에 도시한 바와 같이, 적층체(110)에 관통 홀(114)을 형성하고, 그 후, 도 6에 도시한 바와 같이, BSG막(106)을 제거하고, 도 7에 도시한 바와 같이, 제어 게이트 전극(CG)을 형성하고 있다. 이로 인해, 관통 홀(114)을 형성할 때에는 적층체(110)의 대부분은 절연 재료에 의해 형성되어 있다. 이 결과, 도전막과 절연막의 적층체를 가공하는 경우와 비교하여, 용이하게 관통 구멍을 수직으로 가공할 수 있다.
또한, 본 실시 형태에 있어서는 도 6 및 도 7에 나타내는 공정에 있어서, BSG막(106)을 (TaN/W) 적층막(123)으로 치환함으로써 제어 게이트 전극(CG)을 형성하고 있다. 이로 인해, 제어 게이트 전극(CG)을 메모리막(106) 및 채널 반도체(CS)(붕소 도핑 다결정 실리콘막(117))보다도 후에 형성할 수 있다. 이에 의해, 제어 게이트 전극(CG)으로서 메탈 게이트를 채용하는 것이 용이해져, 제어 게이트 전극(CG)의 저항을 저감할 수 있다. 한편, NSG막(105)은 그대로 전극간 절연막으로서 이용할 수 있기 때문에, 제조 프로세스의 부하가 적다.
또한, 본 실시 형태에 있어서는 NSG막(105)과 BSG막(106)을 교대로 적층시켜서 적층체(110)를 형성하고, 이것을 일괄 가공함으로써, 관통 구멍(114)을 형성하고 있다. 이에 의해, 공정수를 크게 증대시키지 않고, 메모리 셀을 적층해서 단위 면적당의 비트 용량을 증가시킬 수 있다. 이로 인해, 평면 구조의 미세화를 행하지 않아도, 메모리 셀의 집적도를 향상시킬 수 있다.
추가로 또한, 본 실시 형태에 있어서는 관통 구멍(114)의 내면 상에 차지 블록막, 차지 트랩막, 터널 유전체막을 이 순서대로 적층시키고 있다. 이에 의해, 터널 유전체막의 곡률 반경을 차지 블록막의 곡률 반경보다도 작게 하고, 터널 유전체막에 의해 강하게 전계를 집중시킬 수 있다. 이 결과, 평면 MONOS 구조와 비교하여, 기입 소거 특성을 대폭 개선할 수 있음과 동시에, MLC(멀티 레벨 셀) 동작을 용이하게 실현할 수 있다.
추가로 또한, 본 실시 형태에 있어서는 관통 구멍(114) 내에 메모리막(116)을 배치하고 있기 때문에, 관통 구멍(114)의 배열 주기를 짧게 할 수 있고, 평면 구조의 미세화를 도모할 수 있다.
추가로 또한, 적층체(110)에 있어서는, 적층 방향(Z 방향)에 대해서, 게이트 전극(제어 게이트 전극(CG) 및 선택 게이트 전극(SG)) 및 게이트 전극간 절연막(NSG막(105) 등)만이 적층되어 있기 때문에, 게이트 전극의 박막화 및 게이트 전극간 절연막의 박막화를 도모함으로써, 적층 방향에 있어서의 집적도를 용이하게 향상시킬 수 있다. 즉, 적층 방향에 있어서의 박막화가 용이하고, 제어 게이트 전극(CG)의 적층수를 증가시켜도 적층체(110)의 높이의 증가를 억제할 수 있다. 또한, BSG막(106)의 막 두께를 제어함으로써, 제어 게이트 전극(CG)의 전극 길이를 임의로 선택할 수 있다.
추가로 또한, 본 실시 형태에 있어서는 U자 구멍(115) 내에 채널 반도체(CS)를 매립하고 있기 때문에, 채널 반도체(CS)의 형상도 U자형으로 할 수 있다. 이에 의해, 1층의 붕소 도핑 다결정 실리콘막(107)을 분할함으로써 형성한 선택 게이트 전극(SG)에 의해, 채널 반도체(CS)의 양단부의 도통을 제어할 수 있다. 따라서, 선택 게이트 전극을 2층 형성하는 경우와 비교하여, 적층체(110)의 적층수를 저감할 수 있다.
추가로 또한, 본 실시 형태에 있어서는 붕소 도핑 다결정 실리콘막(107)에 의해 선택 게이트 전극(SG)을 형성하고 있다. 이에 의해, 선택 트랜지스터의 게이트 길이, 즉, 선택 게이트 전극(SG)의 막 두께를 제어 게이트 전극(CG)의 막 두께로부터 독립하여 설정할 수 있다. 이 결과, 선택 트랜지스터의 컷 오프 특성을 충분히 확보하는 것이 가능하게 된다.
추가로 또한, 본 실시 형태에 있어서는 메모리막(116), 채널 반도체(CS) 및 제어 게이트 전극(CG) 등을 형성하여 메모리 셀을 형성한 후에, 콘택트 플러그(125)를 형성하고 있다. 이에 의해, 메모리 셀의 형성에 따라 콘택트 플러그(125)가 열화되는 경우가 없다.
추가로 또한, 본 실시 형태에 있어서는 채널 반도체(CS)를 통 형상으로 형성하고 있다. 이에 의해, 채널 반도체의 두께가 메모리 셀 사이에서 균일해지기 때문에, 메모리 셀 사이에 있어서의 임계값 전압(Vth)의 편차를 억제할 수 있다.
이어서, 제1 실시 형태의 제1 변형예에 대해서 설명한다.
도 11은 본 변형예에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도다.
채널 반도체(CS)를 공유하고, Z 방향에 있어서 인접하는 2개의 메모리 셀 중, 한쪽이 선택 셀이 되고 다른 쪽이 비선택 셀이 될 경우, 선택 셀의 제어 게이트 전극(CG)에는 고전압의 기입 전압 Vpgm이 인가되고, 비선택 셀의 제어 게이트 전극(CS)에 중전압의 도통 전압 Vpass가 인가된다. 이에 의해, Z 방향으로 전계가 발생하고, 메모리막(116) 중의 차지 트랩막에 축적된 전하가 Z 방향으로 이동해 버리는 경우가 있다. 이러한 현상을 「프로그램 디스터브」라고 한다.
도 11에 도시한 바와 같이, 본 변형예에 있어서는 도 3에 도시하는 공정과 도 4에 도시하는 공정 사이에 있어서, 관통 구멍(114)을 통해서 등방 에칭을 실시함으로써, NSG막(105)을 관통 구멍(114)의 내면으로부터 후퇴시키고 있다. 이에 의해, 메모리막(116)의 일부를 Z 방향에 있어서의 BSG막(106) 사이에 진입시키고 있다. 그 후의 공정에 있어서, BSG막(106)은 제어 게이트 전극(CG)으로 치환되기 때문에, 완성 후의 반도체 기억 장치(100a)에 있어서는, 메모리막(106)은 제어 게이트 전극(CG) 사이에 침입한다. 즉, 차지 트랩막이 적층 방향(Z 방향)에 대하여 수직인 방향으로 절곡되고 있다. 이로 인해, 본 변형예에 따른 반도체 기억 장치(100a)에 있어서는 차지 트랩막 내에 축적된 전하가, 차지 트랩막 내를 이동하기 어렵다. 이 결과, 프로그램 디스터브의 발생을 억제할 수 있고, 데이터 리텐션의 열화를 방지할 수 있다. 본 변형예에 있어서의 상기 이외의 제조 방법, 구성 및 효과는 상술한 제1 실시 형태와 마찬가지이다.
이어서, 제1 실시 형태의 제2 변형예에 대해서 설명한다.
도 12는 본 변형예에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도다.
도 12에 도시한 바와 같이, 본 실시 형태에 따른 반도체 기억 장치(100b)에 있어서는 2개의 차지 블록막(116a 및 116d)이 형성되어 있다. 차지 블록막(116a)은 상술한 제1 실시 형태와 마찬가지로, U자 구멍(115)의 내면 상에 통 형상으로 형성되어 있다. 한편, 차지 블록막(116d)은 제어 게이트 전극(CG)을 덮도록 형성되어 있다. 차지 블록막(116d)은 BSG막(106)을 제거한 후의 공동(122)의 내면 상에, 예를 들면 알루미나 등의 절연 재료를 퇴적시킴으로써 형성할 수 있다.
본 실시 형태에 따르면, 차지 블록막(116d)을 형성한 후에, (TaN/W) 적층막(123)을 퇴적시켜서 제어 게이트 전극(CG)을 형성하고 있다. 이에 의해, 메모리막(116)과 제어 게이트 전극(CG)과의 계면의 제어가 용이해져, 누설 전류를 억제할 수 있다. 또한, 적층 방향(Z 방향)에는 전극막, 전극간 절연막 및 차지 블록막의 일부밖에 존재하지 않기 때문에, 적층수를 증가시켜도 메모리 셀부의 높이의 증가를 억제할 수 있다. 본 변형예에 있어서의 상기 이외의 제조 방법, 구성 및 효과는 상술한 제1 실시 형태와 마찬가지이다.
이어서, 제2 실시 형태에 대해서 설명한다.
본 실시 형태는 적층된 메모리 셀을 형성하기 위해서, 전극간 절연막이 되는 실리콘 산화막과 희생 절연막이 되는 실리콘 질화막을 교대로 적층하고, 선택 게이트 전극이 형성되는 공간에도 희생 절연막이 되는 실리콘 질화막을 형성하고, 그 후, 희생 절연막을 도전막에 치환함으로써, 임의의 게이트 길이의 선택 게이트 전극을 형성하는 예다.
도 13 내지 도 18은 본 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 서로 직교하는 3개 단면을 나타내고,
도 19는 본 실시 형태에 따른 반도체 기억 장치를 예시하는 단면도이며, 서로 직교하는 3개 단면을 나타내고,
도 20은 본 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 사시도이며,
도 21은 본 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도다.
우선, 도 13에 도시한 바와 같이, 주변 회로부에 있어서는 실리콘 기판(201)의 상면에 트랜지스터 등을 형성하고, 주변 회로(도시하지 않음)를 형성한다. 한편, 메모리 셀부에는 실리콘 산화막(202)을 형성한다. 이어서, 실리콘 산화막(202) 상에 인(P) 도핑 다결정 실리콘막(203)을 형성한다. 그리고, 리소그래피법 및 RIE법에 의해, 인 도핑 다결정 실리콘막(203)을 가공하고, 백 게이트 전극(BG)을 형성한다. 이어서, 리소그래피법 및 RIE법에 의해, 인 도핑 다결정 실리콘막(203)의 상면에 Y 방향으로 연장되는 직사각형의 홈(203a)을 형성한다. 그리고, 전체면에 실리콘 게르마늄막(204)을 퇴적시켜서, 리세스함으로써, 실리콘 게르마늄막(204)을 홈(203a) 내에만 잔류시킨다.
이어서, 전체면에, 비도핑 실리콘 산화물로 이루어지는 실리콘 산화막(205)과, BPSG(Boron phosphorous-doped silicate glass)막(206)을 CVD법에 의해 교대로 퇴적시킨다. 실리콘 산화막(205)은 완성 후의 반도체 기억 장치에 있어서 전극간 절연막이 되는 막이며, BPSG막(206)은 후속 공정에 있어서 제거되는 희생 절연막이다. 실리콘 산화막(205) 및 BPSG막(206)은 1층씩 교대로 형성하고, 최상층이 BPSG막(206)이 되도록 한다. 예를 들면, 본 실시 형태에 있어서는 각 5층의 실리콘 산화막(205) 및 BPSG막(206)을 퇴적시킨다.
이어서, 실리콘 산화막(205a)을 형성한다. 실리콘 산화막(205a)은 실리콘 산화막(205) 및 BPSG막(206)보다도 두껍게 형성한다. 이어서, 리소그래피법 및 RIE법에 의해, 실리콘 산화막(205a)에 개구부(205b)를 형성한다. 개구부(205b)는 인 도핑 다결정 실리콘막(203)의 홈(203a)의 Y 방향 양단부의 바로 위 영역에 형성한다.
이어서, 도 14에 도시한 바와 같이, CVD법에 의해, 전체면에 BPSG막(207)을 형성한다. 이 때, 개구부(205b) 내는 BPSG막(207)에 의해 매립된다. 이어서, PECVD(plasma enhanced CVD: 플라즈마 화학 기상 성장)법에 의해, 실리콘 산화막(208) 및 실리콘 질화막(209)을 형성한다. 이에 의해, 백 게이트 전극(BG)인 인 도핑 다결정 실리콘막(203) 상에 실리콘 산화막(205), BPSG막(206), 실리콘 산화막(205a), BPSG막(207), 실리콘 산화막(208) 및 실리콘 질화막(209)으로 이루어지는 적층체(210)가 형성된다.
이어서, 적층체(210) 위에 메모리 셀 영역을 덮는 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로 한 RIE와, 이 레지스트 패턴의 슬리밍을 반복하여 실행하고, 메모리 셀 영역의 단부에 있어서, 적층체(210)를 계단 형상으로 가공한다. 이 때, 계단의 각 단에 있어서, 실리콘 산화막(205)의 상면이 노출되도록 한다. 그 후, 전체면에 NSG막(211)을 퇴적시켜서 적층체(210)를 매립하고, NSG막(211)의 상면을 평탄화하고, 실리콘 질화막(209)을 노출시킨다.
이어서, 도 15에 도시한 바와 같이, PECVD법에 의해, 전체면에 카본막(도시하지 않음)을 형성하고, 리소그래피법 및 RIE법에 의해, 이 카본막을 패터닝한다. 이어서, 이 카본막을 마스크로 해서 RIE를 실시함으로써, 적층체(210)를 선택적으로 제거하여, 트렌치(212)를 형성한다. 트렌치(212)는 X 방향으로 연장되고, 인 도핑 다결정 실리콘막(203)의 홈(203a)의 길이 방향(Y 방향) 중앙부의 바로 위 영역을 통과하도록 형성한다. 이어서, 전체면에 실리콘 산화물을 퇴적시켜, 상면을 평탄화한다. 이에 의해, 트렌치(212) 내에 실리콘 산화물이 잔류하여, 실리콘 산화 부재(213)가 형성된다. 그 후, 카본막을 제거한다.
이어서, PECVD법에 의해, 전체면에 카본막(도시하지 않음)을 형성하고, 리소그래피법 및 RIE법에 의해, 패터닝한다. 이어서, 패터닝된 카본막을 마스크로서 RIE를 실시하고, 적층체(210)를 선택적으로 제거한다. 이에 의해, 적층체(210)에 Z 방향으로 연장되는 관통 구멍(214)이 형성된다. 관통 구멍(214)은 Z 방향에서 보아 개구부(205b) 내에 형성되고, 홈(203a)의 Y 방향 양단부에 도달시킨다. 이어서, 염소 가스에 의한 건식 에칭을 실시하고, 홈(203a) 내에 매립된 실리콘 게르마늄막(204)을 관통 구멍(214)을 통해서 제거한다. 이에 의해, 1개의 홈(203a)에 2개의 관통 구멍(214)이 연통된 U자 구멍(215)이 형성된다. 그 후, 카본막을 제거한다.
이어서, 도 16에 도시한 바와 같이, ALD법 또는 LPCVD법에 의해, U자 구멍(215)의 내면 상에 차지 블록막(216a), 차지 트랩막(216b) 및 터널 유전체막(216c)(도 21 참조)을 이 순서대로 퇴적시켜서, 메모리막(216)을 형성한다. 차지 블록막(216a)은, 예를 들면 LPCVD법에 의해 ONO막을 퇴적시켜서 형성한다. 차지 트랩막(216b)은, 예를 들면 ALD법에 의해 실리콘 질화물을 퇴적시켜서 형성한다. 터널 유전체막(216c)은, 예를 들면 ALD법에 의해 실리콘 산화막을 퇴적시켜서 형성한다.
이어서, 메모리막(216) 위에 인 도핑 다결정 실리콘막(217)을 형성한다. 인 도핑 다결정 실리콘막(217)은 채널 반도체(CS)가 되는 막이다. 인 도핑 다결정 실리콘막(217)은 U자 구멍(215)의 내면을 따라 통 형상으로 형성된다. 이어서, 예를 들면 ALD법에 의해, U자 구멍(215) 내의 잔류 부분, 즉, 통 형상의 인 도핑 다결정 실리콘막(217)으로 둘러싸인 공간 내에, 실리콘 질화물(218)을 매립한다. 이에 의해, U자 구멍(215) 내에, 외측부터 순서대로 메모리막(216), 인 도핑 다결정 실리콘막(217) 및 실리콘 질화물(218)이 형성된다.
이어서, RIE를 실시하고, U자 구멍(215) 내에 형성된 메모리막(216), 인 도핑 다결정 실리콘막(217) 및 실리콘 질화물(218)을 후퇴시켜서, U자 구멍(215)의 상부에 오목부를 형성한다. 이어서, 이 오목부 내에 다결정 실리콘 부재(219)를 매립한다. 이어서, 리소그래피법 및 이온 주입법에 의해, 다결정 실리콘 부재(219)에 비소(As)를 도입하고, 소스 영역(도시하지 않음) 및 드레인 영역(도시하지 않음)을 형성한다.
이어서, 도 17에 도시한 바와 같이, PECVD법에 의해, 전체면에 카본막(도시하지 않음)을 형성하고, 리소그래피법 및 RIE법에 의해 패터닝한다. 이어서, 이 패터닝된 카본막을 마스크로서 RIE를 실시하고, 적층체(210)에 트렌치(221)를 형성한다. 트렌치(221)는 Y 방향에 있어서 인접하는 U자 구멍(215)의 사이에, X 방향으로 연장되게 형성한다. 트렌치(212 및 221)에 의해, Z 방향에서 보아, 적층체(210)가 게이트 전극 형상으로 분할된다. 그 후, 카본막을 제거한다.
이어서, 불산 베이퍼 에칭을 행한다. 이에 의해, 트렌치(221)를 통하여, BPSG막(206 및 207)(도 16 참조)을 제거한다. 이 때, 다른 막, 예를 들면 실리콘 산화막(205, 205a), 메모리막(216) 및 실리콘 산화 부재(213) 등은 대부분 제거되지 않는다. 이 결과, BPSG막(206 및 207)이 형성되어 있었던 부분에 공동(222)이 형성된다. 공동(222)은 후속 공정에 있어서 제어 게이트 전극 및 선택 게이트 전극의 주형이 되는 공간이다.
이어서, 도 18에 도시한 바와 같이, ISSG(In-situ steam generator) 산화를 실시하고, 메모리막(216)을 개질한다. 이어서, ALD법에 의해, 얇은 실리콘 질화층(도시하지 않음)을 형성한다. 이 얇은 실리콘 질화층은 메모리막(216)의 차지 블록막의 일부가 되고, 전극 계면을 안정시킨다. 이어서, ALD법에 의해 탄탈 질화물(TaN)을 퇴적시키고, 계속해서, CVD법에 의해 텅스텐(W)을 퇴적시킨다. 이에 의해, 전체면에 (TaN/W) 적층막(223)이 형성된다. (TaN/W) 적층막(223)은 공동(222) 내에도 형성된다. 이 때, (TaN/W) 적층막(223)은 실리콘 산화막(205a)을 덮도록 퇴적하고, 실리콘 산화막(205a)과 메모리막(216) 사이에도 침입한다.
그 후, 희석 ClF3 가스를 사용한 가스 에칭에 의해 에치 백을 행한다. 이에 의해, (TaN/W) 적층막(223)이 공동(222) 내에만 잔류하고, 제어 게이트 전극(CG) 및 선택 게이트 전극(SG)이 된다. 이 때, (TaN/W) 적층막(223)은 실리콘 산화막(205a)과 메모리막(216) 사이 및 실리콘 산화막(205a)의 상하면 상에 잔류하고, 트렌치(221)의 내면 상에서는 제거되기 때문에, 선택 게이트 전극(SG)의 단면 형상은 역 ㄷ자 형상으로 된다.
이후의 공정은 상술한 제1 실시 형태와 마찬가지이다. 즉, 도 19에 도시한 바와 같이, TEOS 및 오존(O3)을 원료로 한 CVD를 실시함으로써, 전체면에 실리콘 산화막(224)을 형성하고, 상면을 평탄화한다. 이어서, 실리콘 산화막(224)에 있어서의 다결정 실리콘 부재(219)의 바로 위 영역 및 적층체(210)의 단부에 형성된 계단의 각 단의 바로 위 영역에 콘택트 홀을 형성하고, CVD법에 의해 텅스텐(W)을 매립한다. 이에 의해, 콘택트 홀 내에, 다결정 실리콘 부재(219) 및 제어 게이트 전극(CG)에 접속된 콘택트 플러그(225)가 형성된다. 이어서, 실리콘 산화막(224) 상에 소스선(226), 층간 절연막(227), 콘택트 플러그(228), 비트선(229), 층간 절연막(230), 상층 배선(231), 층간 절연막(232)을 형성한다. 이와 같이 하여, 반도체 기억 장치(200)가 제조된다.
도 19, 도 20, 도 21에 도시한 바와 같이, 이와 같이 하여 제조된 반도체 기억 장치(200)에 있어서는, 선택 게이트 전극(SG)이 실리콘 질화막(205a)을 덮도록 형성되고, 그의 단면 형상이 역 ㄷ자 형상으로 된다.
이어서, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 있어서는, 선택 게이트 전극(SG)이 실리콘 질화막(205a)을 덮도록 형성되어, 그의 단면 형상이 역 ㄷ자 형상으로 된다. 이에 의해, 제어 게이트 전극(CG)뿐만 아니라, 선택 게이트 전극(SG)도 메탈 게이트와 할 수 있음과 동시에, (TaN/W) 적층막(223)을 두껍게 퇴적시키지 않고, 선택 게이트 전극(SG)의 게이트 길이, 즉, Z 방향에 있어서의 길이를 길게 할 수 있다. 이 결과, 선택 트랜지스터의 컷오프 특성을 충분히 확보하는 것이 가능하게 된다. 본 실시 형태에 있어서의 상기 이외의 제조 방법, 구성 및 효과는 상술한 제1 실시 형태와 마찬가지이다.
이어서, 제3 실시 형태에 대해서 설명한다.
본 실시 형태는 상술한 제2 실시 형태와 마찬가지로, 전극간 절연막이 되는 실리콘 산화막과 희생 절연막이 되는 실리콘 질화막을 교대로 적층하고, 그 위에 상술한 제1 실시 형태와 마찬가지로 선택 게이트 전극이 되는 붕소 도핑 다결정 실리콘막을 적층하고, 그 후 일괄 가공함으로써, 적층된 메모리 셀 및 선택 게이트 전극을 형성하는 예이지만, 상술한 제1 및 제2 실시 형태와는 상이하고, 선택 게이트 전극의 근방에는 차지 트랩층을 형성하지 않음으로써, 선택 게이트 전극의 동작을 안정시키고 있다.
도 22 내지 도 27은 본 실시 형태에 따른 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 서로 직교하는 3개 단면을 나타내고,
도 28은 본 실시 형태에 따른 반도체 기억 장치를 예시하는 단면도이며, 서로 직교하는 3개 단면을 나타내고,
도 29는 본 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 사시도이며,
도 30은 본 실시 형태에 따른 반도체 기억 장치의 메모리 셀 주변을 예시하는 단면도다.
우선, 도 22에 도시한 바와 같이, 상술한 제2 실시 형태와 마찬가지의 방법에 의해, 실리콘 기판(301) 위에 실리콘 산화막(302) 및 인 도핑 다결정 실리콘막(303)을 형성하고, 인 도핑 다결정 실리콘막(303)의 상면에 홈(303a)을 형성하고, 그의 내부에 실리콘 게르마늄막(304)을 매립한다.
이어서, 전체면에, 비도핑 실리콘 산화물로 이루어지는 실리콘 산화막(305)과, 실리콘 질화물로 이루어지는 실리콘 질화막(306)을, PECVD법에 의해 교대로 퇴적시킨다. 실리콘 산화막(305)은 완성 후의 반도체 기억 장치에 있어서 전극간 절연막이 되는 막이며, 실리콘 질화막(306)은 후속 공정에 있어서 제거되는 희생 절연막이다. 예를 들면, 본 실시 형태에 있어서는 5층의 실리콘 산화막(305) 및 4층의 실리콘 질화막(306)을 퇴적시킨다.
이어서, LPCVD법에 의해 붕소 도핑 다결정 실리콘막(307)을 형성하고, PECVD법에 의해 실리콘 산화막(308) 및 실리콘 질화막(309)을 이 순서대로 형성한다. 이에 의해, 백 게이트 전극(BG)인 붕소 도핑 다결정 실리콘막(303) 상에 실리콘 산화막(305), 실리콘 질화막(306), 붕소 도핑 다결정 실리콘막(307), 실리콘 산화막(308) 및 실리콘 질화막(309)으로 이루어지는 적층체(310)가 형성된다.
이어서, 적층체(310) 위에 메모리 셀 영역을 덮는 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로 한 RIE와, 이 레지스트 패턴의 슬리밍을 반복해 실행하여, 메모리 셀 영역의 단부에 있어서, 적층체(310)를 계단 형상으로 가공한다. 이 때, 계단의 각 단에 있어서, 실리콘 산화막(305)의 상면이 노출되도록 한다. 그 후, 전체면에 NSG막(311)을 퇴적시켜서 적층체(310)를 매립하고, 상면을 평탄화하여, NSG막(311)의 상면에 실리콘 질화막(309)의 상면을 노출시킨다.
이어서, 도 23에 도시한 바와 같이, PECVD법에 의해, 전체면에 카본막(도시하지 않음)을 형성하고, 리소그래피법 및 RIE법에 의해, 패터닝한다. 이어서, 패터닝된 카본막을 마스크로서 RIE를 실시하고, 적층체(310)을 선택적으로 제거한다. 이에 의해, 적층체(310)에 Z 방향으로 연장되는 관통 구멍(314)이 형성된다. 관통 구멍(314)은 Z 방향에서 보아 매트릭스 형상으로 배열되어, 홈(303a)의 Y 방향 양단부에 도달한다. 이어서, 염소 가스에 의한 건식 에칭을 실시하고, 홈(303a) 내에 매립된 실리콘 게르마늄 막(304)을 관통 구멍(314)을 통해서 제거한다. 이에 의해, 1개의 홈(303a)에 2개의 관통 구멍(314)이 연통된 U자 구멍(315)이 형성된다. 그 후, 카본막을 제거한다.
이어서, 도 24에 도시한 바와 같이, ALD법에 의해, U자 구멍(315)의 내면 상에, 터널 유전체막(316c)을 형성한다. 터널 유전체막(316c)은, 예를 들면 실리콘 산화막, NO막 또는 ONO막으로 할 수 있다. 이어서, 터널 유전체막(316c) 위에 실리콘 게르마늄을 퇴적시켜서, 붕소 도핑 다결정 실리콘 게르마늄막(317)을 형성한다. 붕소 도핑 다결정 실리콘 게르마늄막(317)은 채널 반도체(CS)가 되는 막이다. 채널 반도체(CS)의 재료로서 실리콘 게르마늄을 사용함으로써, 결정화가 용이해진다. 이어서, 예를 들면 ALD법에 의해, U자 구멍(315) 내의 잔류 부분에 실리콘 질화물(318)을 매립한다. 이에 의해, U자 구멍(315) 내에, 외측부터 순서대로 터널 유전체막(316c), 붕소 도핑 다결정 실리콘 게르마늄막(317) 및 실리콘 질화물(318)이 형성된다.
이어서, RIE를 실시하여, U자 구멍(315) 내에 형성된 터널 유전체막(316c), 붕소 도핑 다결정 실리콘 게르마늄막(317) 및 실리콘 질화물(318)을 후퇴시켜서, U자 구멍(315)의 상부에 오목부를 형성한다. 이어서, 이 오목부 내에 다결정 실리콘 부재(319)를 매립한다. 이어서, 리소그래피법 및 이온 주입법에 의해, 다결정 실리콘 부재(319)에 비소(As)를 도입하고, 소스 영역(도시하지 않음) 및 드레인 영역(도시하지 않음)을 형성한다.
이어서, 도 25에 도시한 바와 같이, PECVD법에 의해, 전체면에 카본막(도시하지 않음)을 형성하고, 리소그래피법 및 RIE법에 의해 패터닝한다. 이어서, 이 패터닝된 카본막을 마스크로서 RIE를 실시하고, 적층체(310)에 트렌치(321)를 형성한다. 트렌치(321)는 Y 방향에 있어서 인접하는 관통 구멍(314) 사이에, X 방향으로 연장되도록 형성한다. 그 후, 카본막을 제거한다.
트렌치(321)를 형성함으로써, Z 방향에서 보아, 적층체(310)가 게이트 전극 형상으로 분할된다. 이 때, 비트 라인 방향(Y 방향)에 있어서는, 인접하는 관통 구멍(314) 사이에 비교적 넓은 트렌치(321)를 형성할 필요가 있기 때문에, 관통 구멍(314) 사이의 거리를 단축하는 것은 곤란하다. 그러나, 후속 공정에 있어서, 실리콘 질화막(306)을 제어 게이트 전극(CG)으로 치환할 때에는, Y 방향 양측에서 치환할 수 있기 때문에, 워드 라인 방향(X 방향)에 있어서 인접하는 관통 구멍(314) 사이에는, 트렌치를 형성할 필요가 없다. 이로 인해, X 방향에 있어서는 관통 구멍(314) 사이의 거리를 단축하는 것이 용이하다.
이어서, 도 26에 도시한 바와 같이, 열 인산에 의한 습식 에칭을 행한다. 이에 의해, 트렌치(321)를 통하여, 실리콘 질화막(306)(도 21 참조)을 제거한다. 이 때, 다른 막, 예를 들면 실리콘 산화막(305), 터널 유전체막(316c) 등은 대부분 제거되지 않는다. 이 결과, 실리콘 질화막(306)이 형성되어 있었던 부분에 공동(322)이 형성된다. 공동(322)은 후속 공정에 있어서 제어 게이트 전극의 주형이 되는 공간이다.
이어서, 도 27에 도시한 바와 같이, 드라이 산화 처리를 실시하여, 터널 유전체막(316c)을 개질한다. 이어서, ALD법 또는 CVD법에 의해, 트렌치(321)의 내면 상 및 적층체(310)의 상면 상에 차지 트랩막(316b) 및 차지 블록막(316a)을 이 순서대로 형성한다. 예를 들면, 차지 트랩막(316b)으로서는 하프니아층이 실리콘 질화층에 의해 끼워져 있었던 막을 형성할 수 있다. 또한, 차지 블록막(316a)으로서는 알루미나막을 형성할 수 있다.
이어서, ALD법에 의해 탄탈 질화물(TaN)을 퇴적시키고, 계속해서, CVD법에 의해 텅스텐(W)을 퇴적시킨다. 이에 의해, 전체면에 (TaN/W) 적층막(323)이 형성된다. (TaN/W) 적층막(323)은 공동(322) 내에도 형성된다. 그 후, ClF3 가스를 사용한 가스 에칭에 의해 에치 백을 행한다. 이에 의해, (TaN/W) 적층막(323)이 공동(322) 내에만 잔류하고, 제어 게이트 전극(CG)이 된다.
이후의 공정은 상술한 제1 실시 형태와 마찬가지이다. 즉, 도 28에 도시한 바와 같이, TEOS 및 오존(O3)을 원료로 한 CVD를 실시함으로써, 전체면에 실리콘 산화막(324)을 형성하고, 상면을 평탄화한다. 이 때, 실리콘 산화막(324)은 트렌치(321) 내에도 매립된다. 이어서, 실리콘 산화막(324)에 있어서의 다결정 실리콘 부재(320)의 바로 위 영역 및 계단의 각 단의 바로 위 영역에 콘택트 홀을 형성하고, CVD법에 의해 텅스텐(W)을 매립한다. 이에 의해, 다결정 실리콘 부재(320) 및 제어 게이트 전극(CG)에 접속된 콘택트 플러그(325)가 형성된다. 이어서, 실리콘 산화막(324) 상에 소스선(326), 층간 절연막(327), 콘택트 플러그(328), 비트선(329), 층간 절연막(330), 상층 배선(331), 층간 절연막(332)을 형성한다. 이와 같이 하여, 반도체 기억 장치(300)가 제조된다.
도 28, 도 29, 도 30에 도시한 바와 같이, 이와 같이 하여 제조된 반도체 기억 장치(300)에 있어서는, 차지 트랩막(316b)은 실리콘 질화막(306)이 제거된 후의 공동(322)의 내면 상에 형성된다. 이로 인해, 차지 트랩막(316b)은 제어 게이트 전극(CG)을 둘러싸도록, 메모리 셀 사이에 있어서 채널 반도체(CS)로부터 멀어지는 방향으로 되접힌 형상이 된다.
이어서, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 따르면, 차지 트랩막(316b)이 제어 게이트 전극(CG) 사이의 영역에서, 채널 반도체(CS)가 연장되는 방향(Z 방향)에 대하여 직교하는 방향으로 연장되어 있다. 이로 인해, 채널 반도체(CS)를 공유하는 메모리 셀 사이에 있어서, 차지 트랩막(316b) 내를 전하가 이동하기 어렵다. 이 결과, 프로그램 디스터브의 발생을 억제할 수 있고, 데이터 리텐션의 열화를 방지할 수 있다.
또한, 본 실시 형태에 있어서는, 선택 게이트 전극(SG)과 채널 반도체(CS) 사이에는 터널 유전체막(316c)만이 개재하고, 차지 트랩막(316b)이 개재하지 않는다. 이로 인해, 선택 게이트 트랜지스터의 임계값이 변동하기 어렵고, 동작이 안정된다.
또한, 본 실시 형태에 있어서는 NAND형의 반도체 기억 장치(300)를, DRAM(Dynamic Random Access Memory)의 제조 프로세스에 유사한 프로세스에 의해 제조할 수 있다. 이하, 본 실시 형태에 따른 반도체 기억 장치(300)의 제조 프로세스와 일반적인 DRAM의 제조 프로세스를 비교하면서, 이 효과에 대해서 구체적으로 설명한다.
도 31은 본 실시 형태에 따른 반도체 기억 장치의 제조 프로세스와, 일반적인 DRAM의 제조 프로세스를 모식적으로 도시하는 도면이다.
우선, 도 31의 스텝 S1에 도시한 바와 같이, 반도체 기판에 트랜지스터를 형성한다. 구체적으로는, 본 실시 형태에 있어서는 실리콘 기판의 상면에 주변 회로의 트랜지스터(도시하지 않음)를 형성한다. 한편, DRAM의 제조 프로세스에 있어서는 실리콘 기판(도시하지 않음)의 상면에 셀 회로의 트랜지스터(도시하지 않음)를 형성한다.
이어서, 스텝 S2에 도시한 바와 같이, PMD(Pre-Metal Dielectric)를 형성한다. 구체적으로는, 본 실시 형태에 있어서는 실리콘 기판 상에 백 게이트 전극(300)을 형성하고, 그의 상면에 오목부를 형성하고, 이 오목부 내에 희생막(301)을 매립한다. 이어서, 실리콘 산화막(302)을 형성한다. 한편, DRAM의 제조 프로세스에 있어서는, 실리콘 기판 상에 실리콘 산화막(900)을 형성한다. 또한, DRAM의 경우에는 셀 회로의 트랜지스터에 연통하는 콘택트 플러그(901)를 형성한다.
이어서, 스텝 S3에 도시한 바와 같이, ILD(Inter Layer Dielectrics: 층간 절연막)를 형성한다. 구체적으로는, 본 실시 형태에 있어서는 실리콘 산화막(305)및 실리콘 질화막(306)으로 이루어지는 적층체(310)를 형성한다. 적층체(310)의 합계 두께는 예를 들면 1 내지 3μm이다. 한편, DRAM의 제조 프로세스에 있어서는, 얇은 실리콘 질화막(902)과 두꺼운 BPSG막(910)을 형성한다. BPSG막(910)의 두께는 일반적으로는 1 내지 2μm이다.
이어서, 스텝 S4에 도시한 바와 같이, 관통 구멍을 형성한다. 구체적으로는, 본 실시 형태에 있어서는 적층체(310) 및 실리콘 산화막(302)에 관통 구멍(314)을 형성하고, 희생막(301)을 제거한다. 한편, DRAM의 제조 프로세스에 있어서는, BPSG막(910) 및 실리콘 질화막(902)에 콘택트 플러그(901)에 연통하는 메모리 홀(914)을 형성한다.
이어서, 스텝 S5에 도시한 바와 같이, 관통 구멍 내에 소정의 재료를 매립한다. 구체적으로는, 본 실시 형태에 있어서는 관통 구멍(314) 내에 터널 유전체막(316c)(도시하지 않음) 및 채널 반도체(CS)를 매립한다. 한편, DRAM의 제조 프로세스에 있어서는 메모리 홀(914) 내에 SN 전극(storage node electrode)(915)을 매립한다.
이어서, 스텝 S6에 도시한 바와 같이, 트렌치를 형성한다. 구체적으로는, 본 실시 형태에 있어서는 적층체(310)에 트렌치(321)를 형성한다. 또한, DRAM의 제조 프로세스에는 이것에 상당하는 공정은 없지만, 트렌치(321)는 통상의 리소그래피법 및 RIE법에 의해 형성할 수 있기 때문에, 트렌치(321)의 형성에 수반하는 부하는 적다.
이어서, 스텝 S7에 도시한 바와 같이, 희생막을 제거한다. 구체적으로는, 본 실시 형태에 있어서는 실리콘 질화막(306)을 제거한다. 한편, DRAM의 제조 프로세스에 있어서는 BPSG막(910)을 제거한다.
이어서, 스텝 S8에 도시한 바와 같이, 유전체막을 형성한다. 구체적으로는, 본 실시 형태에 있어서는 실리콘 질화막(306)을 제거한 후의 공동(322)의 내면 상에, 차지 트랩막(316b)(도시하지 않음) 및 차지 블록막(316a)을 형성한다. 한편, DRAM의 제조 프로세스에 있어서는 SN 전극(915)을 덮도록, 용량막(916)을 형성한다.
이어서, 스텝 S9에 도시한 바와 같이, 전극을 형성한다. 구체적으로는, 본 실시 형태에 있어서는 공동(322) 내에 (TaN/W) 적층막(323)을 매립하고, 제어 게이트 전극(CG)을 형성한다. 한편, DRAM의 제조 프로세스에 있어서는 용량막(916)에 의해 덮인 SN 전극(915)을 매립하도록, PL 전극(920)을 형성한다.
이와 같이, 본 실시 형태에 따른 반도체 기억 장치(300)는 DRAM의 제조 프로세스와 거의 동일한 공정의 조합에 의해, 제조할 수 있다. 이로 인해, 반도체 기억 장치(300)는 통상의 DRAM 제조 공장에 있어서 비교적 용이하게 제조할 수 있다. 즉, DRAM의 제조 기술을 유효 활용하여, 지극히 비트 밀도가 높은 반도체 기억 장치를 제조할 수 있다. 본 실시 형태에 있어서의 상기 이외의 제조 방법, 구성 및 효과는 상술한 제1 실시 형태와 마찬가지이다.
또한, 상술한 각 실시 형태 및 그의 변형예는 서로 조합해서 실시할 수 있다. 또한, 전극간 절연막 및 희생 절연막의 막 구성 및 형성 방법, 및 메모리막의 막 구성 및 가공 방법 등은, 상술한 각 실시 형태에 기재된 조합으로 한정되는 것은 아니고, 본 발명의 주지를 손상시키지 않는 한, 임의의 조합이 가능하다. 또한, 채널 반도체에는, 예를 들면 레이저 어닐 또는 니켈(Ni) 촉매법에 의해 결정화시킨 다결정 실리콘막, 또는 단결정 실리콘막을 사용할 수도 있고, 게르마늄(Ge) 등의 이종 원소를 포함하는 실리콘을 사용하는 것도 가능하고, 실리콘 이외의 반도체 재료를 사용하는 것도 가능하다. 추가로 또한, 채널 반도체의 형상은 통 형상이 아니고, 중심까지 충전되어 있어도 된다. 이 경우는 채널 반도체의 중공 부분에 절연물을 매립하는 공정을 생략할 수 있다.
추가로 또한, 차지 블록막에는 실리콘 산화막, ONO막, Al2O3, HfO2, La2O3, Pr2O3, Y2O3, ZrO2 등의 금속 산화물로 이루어지는 금속 산화막, 또는 이들 금속 산화막을 복수 종류 조합한 막을 사용하는 것이 가능하다. 추가로 또한, 제어 게이트 전극은 티타늄 질화물(TiN), 다결정 실리콘, 또는 다결정 실리콘막을 실리사이드화해서 형성하는 WSi, CoSi, NiSi, PrSi, NiPtSi 또는 PtSi 등의 실리사이드, Pt 또는 Ru 등의 금속, 또는 RuO2 등의 금속 산화물에 의해 형성해도 된다. 추가로 또한, 상술한 각 실시 형태에 있어서는, 제어 게이트 전극(CG)의 적층수가 4층인 예를 나타냈지만, 제어 게이트 전극(CG)의 적층수는 3층 이하 또는 5층 이상이어도 되고, 예를 들면 10층 이상이어도 된다.
추가로 또한, 상술한 각 실시 형태 및 그의 변형예에 있어서는 2개의 관통 구멍을 백 게이트 전극에 형성한 홈에 의해 연통하고, 채널 반도체의 형상을 U자형으로 하는 예를 나타냈지만, 이것으로는 한정되지 않는다. 2개의 관통 구멍을 연통시키지 않고, I형의 채널 반도체를 형성해도 된다. 이 경우는, 채널 반도체의 하단부는 실리콘 기판에 형성한 소스층에 접속시킨다.
추가로 또한, 상술한 각 실시 형태 및 그의 변형예에 있어서는 실리콘 기판에 메모리 셀부와 주변 회로부를 따로따로 설정하는 예를 나타냈지만, 이것으로는 한정되지 않는다. 예를 들면, 주변 회로의 바로 위 영역에 메모리 셀을 형성해도 된다. 이 경우는, 주변 회로와 메모리 셀은 다층 배선을 통해서 접속할 수 있다. 이에 의해, 반도체 기억 장치 전체의 비트 밀도를 보다 향상시킬 수 있다. 또한, 이 경우는 채널 반도체의 상단부를 인 도핑 다결정 실리콘막 등에 의해 접속해도 된다.
이상 설명한 실시 형태에 따르면, 제조가 용이한 반도체 기억 장치의 제조 방법을 실현할 수 있다.
이상, 본 발명의 몇가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않고 있다. 이들 신규한 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그의 변형은 발명의 범위나 요지에 포함됨과 동시에, 특허 청구 범위에 기재된 발명 및 그의 등가물의 범위에 포함된다.

Claims (17)

  1. 기판 상에 제1 절연막 및 제2 절연막을 교대로 적층해서 적층체를 형성하는 공정과,
    상기 제1 절연막 및 상기 제2 절연막의 적층 방향으로 연장되고, 상기 적층체를 관통하는 관통 구멍을 형성하는 공정과,
    상기 관통 구멍의 내면 상에, MONOS를 구성하는 블록 절연막, 차지 트랩막 및 터널 유전체막 중 적어도 일부를 형성하는 공정과,
    상기 터널 유전체막 상에 채널 반도체를 형성하는 공정과,
    상기 적층체에 트렌치를 형성하는 공정과,
    상기 트렌치를 통해서 에칭을 실시함으로써, 상기 제2 절연막을 제거하는 공정과,
    상기 제2 절연막을 제거한 후의 공간 내에 도전 재료를 매립하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  2. 제1항에 있어서, 상기 적층체 상에 도전막을 형성하는 공정을 더 포함하고,
    상기 관통 구멍을 형성하는 공정에 있어서, 상기 관통 구멍으로 상기 도전막도 관통시켜,
    상기 트렌치를 형성하는 공정에 있어서, 상기 트렌치에 의해 상기 도전막을 분단하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  3. 제1항에 있어서, 상기 적층체 상에 제3 절연막을 형성하는 공정과,
    상기 제3 절연막에 개구부를 형성하는 공정과,
    상기 개구부 내를 제4 절연막에 의해 매립하는 공정
    을 더 포함하고,
    상기 관통 구멍을 형성하는 공정에 있어서, 상기 관통 구멍을 상기 개구부 내에 형성하고,
    상기 제2 절연막을 제거하는 공정에 있어서, 상기 제4 절연막도 제거하고,
    상기 도전 재료를 매립하는 공정에 있어서, 상기 제4 절연막을 제거한 후의 공간 내에도 상기 도전 재료를 매립하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  4. 제1항에 있어서, 상기 기판 상에 백 게이트 전극을 형성하는 공정과,
    상기 백 게이트 전극의 상면에 홈을 형성하는 공정과,
    상기 홈 내에 제1 재료를 매립하는 공정과,
    상기 관통 구멍을 통해서 상기 제1 재료를 제거하는 공정
    을 더 포함하고,
    상기 관통 구멍을 형성하는 공정에 있어서, 2개의 상기 관통 구멍을 상기 홈의 양단부에 각각 도달시켜,
    상기 블록 절연막, 차지 트랩막 및 터널 유전체막을 형성하는 공정에 있어서, 상기 홈의 내면 상에도 상기 블록 절연막, 차지 트랩막 및 터널 유전체막을 형성하고,
    상기 채널 반도체를 형성하는 공정에 있어서, 상기 홈 내에도 상기 채널 반도체를 매립하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  5. 제4항에 있어서, 상기 적층체에 있어서의 상기 홈의 바로 위 영역에 다른 트렌치를 형성하는 공정과,
    상기 다른 트렌치 내에 절연 재료를 매립하는 공정
    을 더 포함하고,
    상기 관통 구멍은 상기 절연 재료를 매립한 것 이외의 트렌치를 끼우도록 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  6. 제1항에 있어서, 상기 도전 재료는 금속 또는 금속 질화물인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1 절연막을 비도핑(Non-doped) 실리콘 산화물에 의해 형성하고,
    상기 제2 절연막을 적어도 붕소를 도핑한 실리콘 산화물에 의해 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제1 절연막을 실리콘 산화물에 의해 형성하고,
    상기 제2 절연막을 실리콘 질화물에 의해 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 제1항에 있어서, 상기 채널 반도체를 형성하는 공정은 상기 관통 구멍의 내면 상에 반도체 재료를 통 형상으로 퇴적시키는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 기판 상에 제1 절연막 및 제2 절연막을 교대로 적층해서 적층체를 형성하는 공정과,
    상기 제1 절연막 및 상기 제2 절연막의 적층 방향으로 연장되고, 상기 적층체를 관통하는 관통 구멍을 형성하는 공정과,
    상기 관통 구멍의 내면 상에 터널 유전체막을 형성하는 공정과,
    상기 터널 유전체막 상에 채널 반도체를 형성하는 공정과,
    상기 적층체에 트렌치를 형성하는 공정과,
    상기 트렌치를 통해서 에칭을 실시함으로써, 상기 제2 절연막을 제거하는 공정과,
    상기 제2 절연막을 제거한 후의 공간의 내면 상에 차지 트랩막 및 차지 블록막을 이 순서대로 퇴적시키는 공정과,
    상기 공간 내에 도전 재료를 매립하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서, 상기 적층체 상에 도전막을 형성하는 공정을 더 포함하고,
    상기 관통 구멍을 형성하는 공정에 있어서, 상기 관통 구멍으로 상기 도전막도 관통시켜,
    상기 트렌치를 형성하는 공정에 있어서, 상기 트렌치에 의해 상기 도전막을 분단하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  12. 제10항에 있어서, 상기 기판 상에 백 게이트 전극을 형성하는 공정과,
    상기 백 게이트 전극의 상면에 홈을 형성하는 공정과,
    상기 홈 내에 제1 재료를 매립하는 공정과,
    상기 관통 구멍을 통해서 상기 제1 재료를 제거하는 공정
    을 더 포함하고,
    상기 관통 구멍을 형성하는 공정에 있어서, 2개의 상기 관통 구멍을 상기 홈의 양단부에 도달시켜,
    상기 터널 유전체막을 형성하는 공정에 있어서, 상기 홈의 내면 상에도 상기 터널 유전체막을 형성하고,
    상기 채널 반도체를 형성하는 공정에 있어서, 상기 홈 내에도 상기 채널 반도체를 매립하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서, 상기 트렌치를 형성하는 공정에 있어서, 상기 적층체에 있어서의 상기 홈 사이의 영역의 바로 위 영역 및 상기 홈의 중앙부의 바로 위 영역의 양쪽에, 상기 트렌치를 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  14. 제10항에 있어서, 상기 도전 재료는 금속 또는 금속 질화물인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  15. 제10항에 있어서, 상기 제1 절연막을 비도핑 실리콘 산화물에 의해 형성하고,
    상기 제2 절연막을 적어도 붕소를 도핑한 실리콘 산화물에 의해 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  16. 제10항에 있어서, 상기 제1 절연막을 실리콘 산화물에 의해 형성하고,
    상기 제2 절연막을 실리콘 질화물에 의해 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  17. 제10항에 있어서, 상기 채널 반도체를 형성하는 공정은 상기 관통 구멍의 내면 상에 반도체 재료를 통 형상으로 퇴적시키는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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