CN113316848A - 包括有源区柱的三维nor阵列及其制造方法 - Google Patents

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Abstract

一种半导体结构包括位于衬底上方并且通过线沟槽彼此横向间隔开的绝缘条带和导电条带的竖直交替堆叠。半导体区域组件和介电柱结构的横向交替序列位于线沟槽中的相应一者内。存储器膜位于每对相邻的竖直交替堆叠和横向交替序列之间。半导体区域组件中的每一者包括源极柱结构、漏极柱结构和沟道结构，沟道结构包括一对横向地连接源极柱结构和漏极柱结构的横向半导体沟道。存储器膜可包括电荷存储层或铁电材料层。

Description

包括有源区柱的三维NOR阵列及其制造方法
相关申请
本申请要求提交于2019年12月9日的美国非临时专利申请序列号16/707,036的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及包括有源区柱的二维阵列和竖直沟道板的三维存储器器件及其制造方法。
背景技术
NOR存储器器件包括并联连接的存储器单元。存储器单元直接连接到源极和漏极，而不穿过相邻存储器单元进行源极和/或漏极连接。因此，NOR存储器单元可直接访问而不经过相邻存储器单元。因此，NOR存储器器件与NAND存储器器件相比可提供更快的访问速度，并且可在存储级存储器(SCM)器件中使用。
发明内容
根据本公开的一个方面，提供了一种半导体结构，该半导体结构包括：位于衬底上方并通过线沟槽彼此横向间隔开的绝缘条带和导电条带的竖直交替堆叠；位于线沟槽中相应一者内的半导体区域组件和介电柱结构的横向交替序列；以及位于每对相邻的竖直交替堆叠和横向交替序列之间的存储器膜，其中半导体区域组件中的每一者包括：延伸穿过导电条带的每个层级的相应第一有源区柱结构；延伸穿过导电条带的每个层级并且与相应第一有源区柱结构横向地间隔开的相应第二有源区柱结构，相应第一有源区柱结构和相应第二有源区柱结构中的一者是源极柱结构，并且相应第一有源区柱结构和相应第二有源区柱结构中的另一者是漏极柱结构；以及相应沟道结构，相应沟道结构包括一对横向地连接相应第一有源区柱结构和相应第二有源区柱结构的横向半导体沟道。
根据本公开的另一方面，提供了一种形成半导体结构的方法，该方法包括：在衬底上方形成由线沟槽彼此横向间隔开的绝缘条带和间隔物材料条带的竖直交替堆叠，其中间隔物材料条带中的每一者形成为相应导电条带或随后被相应导电条带替换；在线沟槽中在竖直交替堆叠的侧壁上形成存储器膜；在存储器膜的相应子集上在线沟槽中的每一者内形成第一有源区柱结构和第二有源区柱结构的交替序列，其中第一有源区柱结构包括源极柱结构并且第二有源区柱结构包括漏极柱结构，或者第一有源区柱结构包括漏极柱结构并且第二有源区柱结构包括源极柱结构；以及形成沟道结构，沟道结构横向地连接线沟槽中相应一对第一有源区柱结构和第二有源区柱结构。
附图说明
具有相同附图标号的附图是指相同的结构。具有字母附图后缀A的每个图是俯视图，即平面图。例如，图1A、图2A、图3A等是俯视图。具有字母后缀B的每个图是在附图标号相同且具有字母后缀A的附图中沿竖直平面B-B’的竖直剖面图。具有字母后缀C的每个图是在附图标号相同且具有字母后缀A的附图中沿竖直平面C-C’的竖直剖面图。具有字母后缀D的每个附图是在附图标号相同且具有字母后缀A的附图中沿竖直平面D-D’的竖直剖面图。例如，图1B是沿图1A的平面B-B’的竖直剖面图，图1C是沿图1A的平面C-C’的竖直剖面图，并且图1D是沿图1A的平面D-D’的竖直剖面图。一些结构以俯视图和三个竖直剖面图示出，并且一些其他结构以俯视图和两个竖直剖面图示出。
图1A、图1B和图1C为根据本公开第一实施方案的在形成第一访问线之后的第一示例性结构的各种视图。
图2A、图2B和图2C为根据本公开第一实施方案的在形成第一连接通孔结构之后的第一示例性结构的各种视图。
图3A、图3B和图3C为根据本公开第一实施方案的在形成绝缘层和牺牲材料层的竖直交替序列之后的第一示例性结构的各种视图。
图4A、图4B和图4C为根据本公开第一实施方案的在形成线沟槽以及绝缘条带和牺牲材料条带的竖直交替堆叠之后的第一示例性结构的各种视图。
图5A、图5B和图5C为根据本公开第一实施方案的在形成存储器膜之后的第一示例性结构的各种视图。
图6A、图6B和图6C为根据本公开第一实施方案的在形成牺牲沟槽填充结构之后的第一示例性结构的各种视图。
图7A、图7B和图7C为根据本公开第一实施方案的在形成柱腔之后的第一示例性结构的各种视图。
图8A、图8B和图8C为根据本公开第一实施方案的在形成第一有源区柱结构和第二有源区柱结构之后的第一示例性结构的各种视图。
图9A、图9B和图9C为根据本公开第一实施方案的在形成沟道腔之后的第一示例性结构的各种视图。
图10A、图10B和图10C为根据本公开第一实施方案的在形成沟道结构和介电芯之后的第一示例性结构的各种视图。
图11A、图11B、图11C和图11D为根据本公开第一实施方案的在形成背侧沟槽之后的第一示例性结构的各种视图。
图12A、图12B、图12C和图12D为根据本公开第一实施方案的在形成背侧凹陷部之后的第一示例性结构的各种视图。
图13A、图13B、图13C和图13D为根据本公开第一实施方案的在形成导电条带之后的第一示例性结构的各种视图。
图14A、图14B、图14C和图14D为根据本公开第一实施方案的在背侧沟槽中形成介电壁结构之后的第一示例性结构的各种视图。
图15A、图15B、图15C和图15D为根据本公开第一实施方案的在形成第二连接通孔结构之后的第一示例性结构的各种视图。
图16A、图16B、图16C和图16D为根据本公开第一实施方案的在形成第二访问线之后的第一示例性结构的各种视图。图16E为沿图16B中的水平平面E-E’截取的水平剖视图。图16F为沿图16E中的水平平面F-F’截取的竖直剖视图。图16G为图16E和16F所示的第一示例性结构的电路示意图。
图17A、图17B和图17C为根据本公开第二实施方案的在形成访问腔之后的第二示例性结构的各种视图。
图18A、图18B和图18C为根据本公开第二实施方案的在通过移除存储器膜的物理暴露部分来扩展访问腔之后的第二示例性结构的各种视图。
图19A、图19B和图19C为根据本公开第二实施方案的在形成背侧凹陷部之后的第二示例性结构的各种视图。
图20A、图20B和图20C为根据本公开第二实施方案的在形成导电条带之后的第二示例性结构的各种视图。
图21A、图21B和图21C为根据本公开第二实施方案的在通过用介电材料填充访问腔来形成介电柱结构之后的第二示例性结构的各种视图。
图22A、图22B和图22C为根据本公开第二实施方案的在形成第二连接通孔结构之后的第二示例性结构的各种视图。
图23A、图23B和图23C为根据本公开第二实施方案的在形成第二访问线之后的第二示例性结构的各种视图。
图24A、图24B、图24C和图24D为根据本公开第一实施方案的第一示例性结构的另选实施方案的各种视图。
图25A、图25B、和图25C为根据本公开第二实施方案的第二示例性结构的另选实施方案的各种视图。
具体实施方式
如上所述，本公开的实施方案涉及包括有源区柱的二维阵列和竖直沟道板的NOR型三维存储器器件及其制造方法，其各个方面在下文描述。本公开的实施方案可用于形成包含铁电或电荷存储型存储器单元的三维NOR存储器器件，该存储器单元包括并联电连接、竖直间隔开并且彼此重叠或位于彼此下方的铁电或电荷存储晶体管。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。
如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NOR串存储器器件，并且可以采用本文所述的各种实施方案来制造。
参考图1A、图1B和图1C，示出根据本公开的第一实施方案的第一示例性结构。第一示例性结构包括衬底8，该衬底可以是半导体衬底诸如可商购获得的硅晶片。任选地，半导体器件(未示出)诸如互补金属氧化物半导体(CMOS)晶体管可形成在衬底8的顶部表面上。CMOS晶体管可包括用于控制随后在其上方形成的NOR存储器阵列的控制(即，驱动器)电路。
绝缘隔层12可形成于衬底8上方。在半导体器件形成在衬底8的顶部表面上的情况下，绝缘隔层12可形成在此类半导体器件(诸如场效应晶体管)上方。第一线层级介电层14可形成在绝缘隔层12上方。第一线层级介电层14包含介电材料诸如氧化硅，并且可以具有在50nm至500nm的范围内的厚度。可穿过第一线层级介电层14形成沿第一水平方向hd1横向延伸的线腔。可在线腔中沉积至少一种导电材料，并且可从包括第一线层级介电层14的顶部表面的水平平面上方移除至少一种导电材料的多余部分。该至少一种导电材料的剩余部分包括第一访问线24。第一访问线24可用作随后形成的三维NOR存储器阵列的源极线或位线。在一个实施方案中，第一访问线24用作源极线。
第一访问线24彼此平行，并且沿第一纵向方向横向延伸，该第一纵向方向可以是第一水平方向hd1。第一访问线24可沿垂直于第一水平方向hd1的第二水平方向hd2具有相同的线宽。第一访问线24可形成为沿第二水平方向hd2具有周期性的一维周期性阵列。随后可在第一访问线24上方形成存储器单元。
参见图2A、图2B和图2C，可在第一线层级介电层14上方形成第一通孔层级介电层16。第一通孔层级介电层16包含介电材料诸如氧化硅，并且可以具有在50nm至500nm的范围内的厚度。可穿过第一通孔层级介电层16形成通孔腔。可在通孔腔中沉积至少一种导电材料，并且可从包括第一通孔层级介电层16的顶部表面的水平平面上方移除至少一种导电材料的多余部分。该至少一种导电材料的剩余部分包括第一连接通孔结构26。每个第一连接通孔结构26可形成在第一访问线24中相应一者的顶部表面上。如果第一访问线24用作源极线，则第一连接通孔结构26可用作源极连接通孔结构，或者如果第一访问线24用作漏极线，则第一连接通孔结构26可用作漏极连接通孔结构。绝缘隔层12、第一线层级介电层14和第一通孔层级介电层16的层堆叠在本文中称为下面的绝缘层10。
参考图3A、图3B和图3C，第一材料层(诸如绝缘层32L)和第二材料层(诸如间隔物材料层)的竖直交替序列形成在下面的绝缘层10上方。如本文所用，“竖直交替的序列”是指竖直交替的第一元件的多个实例和第二元件的多个实例的交替序列，使得第二元件的实例覆盖在第一元件的每个实例上面和/或潜存在第一元件的每个实例下面，并且第一元件的实例覆盖在第二元件的每个实例上面和/或潜存在第一元件的每个实例下面。竖直交替的序列可包括交替的多个第一材料层(其可为绝缘层32L)和第二材料层(其可为牺牲材料层42L)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。因此，第一元件和第二元件的竖直交替的序列是交替的多个第一元件和第二元件，其中第一元件和第二元件的交替沿竖直方向发生。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32L，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可包括交替的多个绝缘层32L和牺牲材料层42L，并且构成包括绝缘层32L和牺牲材料层42L的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
在一个实施方案中，竖直交替的序列(32L,42L)可包括由第一材料构成的绝缘层32L和由第二材料构成的牺牲材料层42L，其中第二材料不同于绝缘层32L的材料。可用于绝缘层32L的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施方案中，绝缘层32L的第一材料可为氧化硅。
牺牲材料层42L的第二材料为可选择性地对于绝缘层32的第一材料进行移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42L可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42L的第二材料，该导电电极可用作字线。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42L可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32L可以包括氧化硅，并且牺牲材料层可以包括氮化硅。可例如通过化学气相沉积(CVD)来沉积绝缘层32L的第一材料。例如，如果将氧化硅用于绝缘层32L，则可采用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成牺牲材料层42L的第二材料，例如CVD或原子层沉积(ALD)。
绝缘层32L和牺牲材料层42L的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32L和每个牺牲材料层42L。成对的绝缘层32L和牺牲材料层(例如控制栅极电极或牺牲材料层)42L的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。在一个实施方案中，竖直交替的序列(32L,42L)中的每个牺牲材料层42L可具有在每个相应牺牲材料层42L内基本上不变的均一厚度。在一个实施方案中，竖直交替序列(32L，42L)可开始于绝缘层32L中的最底部一者，并且结束于绝缘层32L中的最顶部一者。
竖直交替序列(32L，42L)可在外围区域(未示出)中图案化，该外围区域相对于图3A、图3B、图3C和图3D所示的存储器阵列区沿第一水平方向hd1横向偏移以形成阶梯式表面。随后可采用阶梯式表面来形成接触相应导电条带的连接通孔结构。反阶梯式介电材料部分可形成在竖直交替序列(32L，42L)的阶梯式表面上方。
虽然本公开采用其中间隔物材料层是随后用导电条带替换的牺牲材料层42L的实施方案来描述，但是本文明确地设想了其中牺牲材料层形成为导电条带诸如重掺杂多晶硅条带的实施方案。在这种情况下，可省略用导电条带替换间隔物材料层的步骤。
参考图4A、图4B和图4C，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在竖直交替序列(32L,42L)上方，并且可以被光刻图案化以在其中形成线形开口。线形开口沿第一水平方向hd1横向延伸，并且沿垂直于第一水平方向hd1的第二水平方向hd2具有均匀宽度。可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻将光刻材料堆叠中的图案转移通过竖直交替序列(32L,42L)。蚀刻竖直交替的序列(32L,42L)的在图案化光刻材料堆叠中的线形开口下面的部分以形成线沟槽49。如本文所用，“线沟槽”是指具有沿水平方向横向地直延伸的沟槽。
线沟槽49沿第一水平方向hd1横向延伸穿过竖直交替的序列(32L,42L)。在一个实施方案中，线沟槽49具有相应均匀宽度，该宽度在沿第一水平方向hd1平移时不变。在一个实施方案中，线沟槽49可始终具有相同的宽度，并且相邻的线沟槽49对之间的间距可相同。在这种情况下，线沟槽49可构成线沟槽49的一维周期性阵列，该一维周期性阵列具有沿着垂直于第一水平方向hd1的第二水平方向hd2的间距。线沟槽49沿第二水平方向hd2的宽度可在30nm至300nm的范围内，诸如40nm至100nm，但是也可以使用更小和更大的宽度。
线沟槽49延伸穿过竖直交替序列(32L，42L)的每个层。用于蚀刻穿过竖直交替的序列(32L,42L)的材料的各向异性蚀刻工艺的化学属性可交替以优化对竖直交替的序列(32L,42L)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。线沟槽49的侧壁可以是基本上竖直的，或可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
线沟槽49中的每一者可包括基本上垂直于衬底8的最顶部表面延伸的一个侧壁(或多个侧壁)。线沟槽49中的每一者竖直地延伸穿过竖直交替序列(32L，42L)的每个层。一行第一连接通孔结构26可在每个线沟槽49的底部处物理地暴露。绝缘层32L的图案化部分包括具有均匀宽度并且沿第一水平方向hd1横向延伸的绝缘条带32。牺牲材料层42L的图案化部分包括具有均匀宽度并且沿第一水平方向hd1横向延伸的牺牲材料条带42。绝缘条带32和牺牲材料条带42的每个竖直堆叠组包括绝缘条带32和牺牲材料条带42的竖直交替堆叠。在下面的绝缘层10上方形成多个竖直交替的堆叠(32,42)。
线沟槽49沿第一水平方向hd1横向延伸，并且绝缘条带32和牺牲材料条带42的每个竖直交替的堆叠(32,42)可位于沿第二水平方向hd2横向间隔开的相应一对相邻的线沟槽49之间。绝缘条带32和间隔物材料条带(诸如牺牲材料条带42)的竖直交替堆叠(32,42)通过线沟槽49彼此横向间隔开。一般来讲，绝缘条带32和间隔物材料条带的竖直交替堆叠可形成在衬底8上方。虽然使用其中间隔物材料条带被形成为牺牲材料条带42的实施方案来描述本公开，但是在本文中明确地设想了其中间隔物材料条带形成为导电条带的实施方案。在间隔物材料条带形成为牺牲材料条带42的情况下，牺牲材料条带中的每一者随后可用相应的导电条带替换。
参见图5A、图5B和图5C，连续存储器膜可形成在线沟槽49的物理暴露表面上以及竖直交替堆叠(32,42)上方。连续存储器膜延伸到线沟槽49中每一者中以及延伸在竖直交替堆叠(32,42)上方。在一个实施方案中，通过顺序地将连续阻挡介电层、连续电荷存储层和连续隧穿介电层沉积到线沟槽49中来形成连续存储器膜。连续阻挡介电层包括至少一种介电材料，诸如氧化硅和/或氧化铝，并且可具有在3nm至15nm范围内的厚度。连续电荷存储层包含电荷存储材料诸如氮化硅，并且可具有在3nm至10nm范围内的厚度。连续隧穿介电层包括隧穿介电层诸如氧化硅层或者ONO堆叠，即，氧化硅层、氮化硅层和氧化硅层的层堆叠，并且可具有1.5nm至4nm范围内的厚度。
可通过移除连续存储器膜的水平部分来图案化连续存储器膜。例如，可执行各向异性蚀刻工艺以顺序地蚀刻穿过连续隧穿介电层的水平部分、连续电荷存储层的水平部分和连续阻挡介电层的水平部分。连续存储器膜的剩余竖直部分包括存储器膜50。每个存储器膜50可包括层堆叠，该层堆叠从一侧到另一侧包括阻挡介电层52、电荷存储层54和隧穿介电层56。每个阻挡介电层52是连续阻挡介电层的图案化部分。每个电荷存储层54是连续电荷存储层的图案化部分。每个隧穿介电层56是连续隧穿介电层的图案化部分。存储器膜50形成在线沟槽49中的竖直交替堆叠(32,42)的侧壁上。具体地讲，每个存储器膜50可形成在相应竖直交替堆叠(32,42)的侧壁上以及在线沟槽49中相应一者内。在一个实施方案中，可在每个线沟槽49内形成一对存储器膜50。
参见图6A、图6B、和图6C，牺牲沟槽填充材料可沉积在线沟槽49的剩余体积中。牺牲沟槽填充材料包括可对隧穿介电层56的最外层的材料选择性地移除的材料，该材料可以是热氧化硅。例如，牺牲沟槽填充材料可包括氮化硅、多孔或无孔有机硅酸盐玻璃、硼硅酸盐玻璃、包含原子浓度在15％至50％范围内的锗的硅锗合金、无定形碳、类金刚石碳(DLC)或有机聚合物材料。可通过平面化工艺诸如化学机械平面化工艺和/或凹陷蚀刻工艺从包括最顶部绝缘条带32的顶部表面的水平平面上方移除牺牲沟槽填充材料的多余部分。位于线沟槽49中相应一者内的牺牲沟槽填充材料的每个剩余部分包括牺牲沟槽填充结构71R。牺牲沟槽填充结构71R形成在相应一对存储器膜50上的每个线沟槽49内。每个存储器膜50位于沿第一水平方向hd1横向延伸的竖直交替堆叠(32,42)的相应纵向侧壁上。每个牺牲沟槽填充结构71R可具有轨道的形状。
参见图7A、图7B和图7C，光致抗蚀剂层(未示出)可被施加在第一示例性结构上方，并且可被光刻图案化以形成开口阵列。开口阵列可包括第一组开口和第二组开口，第一组开口覆盖在第一连接通孔结构26中的相应一者上面，第二组开口沿第一水平方向hd1相对于第一组开口中的相应一者横向偏移。光致抗蚀剂层中的每个开口可具有相应矩形形状，该矩形形状具有一对沿第一水平方向hd1横向延伸的边缘和一对沿第二水平方向hd2横向延伸的边缘。可在每个牺牲沟槽填充结构71R上方的光致抗蚀剂层中形成具有均匀间距的一行开口。光致抗蚀剂层中的每个开口可具有沿第二水平方向hd2从下面的牺牲沟槽填充结构71R的一个侧壁延伸到下面的牺牲沟槽填充结构71R的另一侧壁的两个边缘。
执行各向异性蚀刻工艺以蚀刻牺牲沟槽填充结构71R的第一部分，该第一部分是牺牲沟槽填充结构71R的未掩蔽部分。每个牺牲沟槽填充结构71R的未蚀刻部分包括本文称为第一牺牲沟槽填充材料部分71的第二部分、本文称为第二牺牲沟槽填充材料部分73的第三部分、以及本文称为第三牺牲沟槽填充材料部分75的第四部分。在一个实施方案中，可选择各向异性蚀刻工艺的化学特性，使得牺牲沟槽填充结构71R的未掩蔽部分对存储器膜50的材料选择性地蚀刻，即，不蚀刻存储器膜50的材料。竖直延伸的腔形成在从中移除牺牲沟槽填充结构71R的第一部分的体积中。竖直延伸的腔是柱形的，并且可具有在沿竖直方向平移的情况下基本上不变的水平横截面形状，并且在本文中称为柱腔(31,33)。
柱腔(31,33)包括第一类型柱腔(例如，源极腔)31和第二类型柱腔(例如，漏极腔)33，在第一类型柱腔下方物理地暴露第一连接通孔结构26的顶部表面，第二类型柱腔形成在沿第一水平方向hd1间隔开的一对相邻的第一类型通孔腔31之间。第一通孔层级介电层16的顶部表面可在每个第二类型柱腔33中物理地暴露。每个牺牲沟槽填充结构71R被分成多个分立材料部分，所述多个分立材料部分包括沿第一水平方向hd1在具有居间的柱腔(31,33)的情况下交替的第一牺牲沟槽填充材料部分71和第二牺牲沟槽填充材料部分73的横向交替序列。此外，由每个牺牲沟槽填充结构71R形成的多个分立材料部分可包括第三牺牲沟槽填充材料部分75，该第三牺牲沟槽填充材料部分75位于随后将在其中形成背侧沟槽的外围区域内。每个第三牺牲沟槽填充材料部分75可具有沿第一水平方向hd1的长度，该长度大于第一牺牲沟槽填充材料部分71和第二牺牲沟槽填充材料部分73中每一者的长度。
参见图8A、图8B和图8C，掺杂半导体材料可沉积在柱腔(31,33)中。随后形成的半导体沟道的导电类型在本文中被称为第一导电类型，并且沉积在柱腔(31,33)中的掺杂半导体材料的导电类型在本文中被称为第二导电类型。换句话讲，沉积在柱腔(31,33)中的掺杂半导体材料具有第二导电类型的掺杂，诸如n型导电性。在一个实施方案中，沉积在柱腔(31,33)中的掺杂半导体材料可包括重掺杂多晶硅或重掺杂非晶硅(其随后转化为掺杂多晶硅)。掺杂半导体材料可包括原子浓度在5.0×1019/cm3至2.0×1021/cm3的范围内的第二导电类型的掺杂剂，但是也可采用更小和更大的原子浓度。
掺杂半导体材料的多余部分可从竖直交替堆叠(32,42)的最顶部绝缘条带32的顶部表面上方移除。填充相应第一类型柱腔31的掺杂半导体材料的每个剩余部分包括第一有源区柱结构61，并且填充相应第二类型柱腔33的掺杂半导体材料的每个剩余部分包括第二有源区柱结构63。有源区柱结构(61,63)用作随后形成的场效应晶体管的源极区和漏极区。每个第一连接通孔结构26可接触第一访问线24中的相应一者和第一有源区柱结构61中的相应一者。
在一个实施方案中，第一有源区柱结构61可以是用作源极区的源极柱结构，并且第二有源区柱结构63可以是用作漏极区的漏极柱结构。在这种情况下，第一访问线24可以是源极线，并且第一连接通孔结构26可以是源极连接通孔结构。
在另一实施方案中，第一有源区柱结构61可以是用作漏极区的漏极柱结构，并且第二有源区柱结构63可以是用作源极区的源极柱结构。在这种情况下，第一访问线24可以是漏极线(即，位线)，并且第一连接通孔结构26可以是漏极连接通孔结构。
参见图9A、图9B和图9C，可通过移除相应第一有源区柱结构61和相应第二有源区柱结构63的相邻对之间的第一牺牲沟槽填充材料部分71(其是牺牲沟槽填充结构71R的第二部分)来形成沟道腔65。例如，光致抗蚀剂层(未示出)可施加在第一示例性结构上方，并且可光刻图案化以在覆盖在第一牺牲沟槽填充材料部分71上面的区域中形成开口。可对第一有源区柱结构61、第二有源区柱结构63、存储器膜50和第一通孔层级介电层16的材料选择性地移除第一牺牲沟槽填充材料部分71。例如，可采用湿法蚀刻工艺来对第一有源区柱结构61、第二有源区柱结构63、存储器膜50和第一通孔层级介电层16的材料选择性地蚀刻第一牺牲沟槽填充材料部分71的材料。存储器膜50的一对内侧壁，第一有源区柱结构61的侧壁和第二有源区柱结构63的侧壁可围绕每个沟道腔65物理地暴露。
参见图10A、图10B和图10C，半导体沟道材料层可共形地沉积在沟道腔65中以及在最顶部绝缘条带32的顶部表面上方。半导体沟道材料层包括掺杂半导体材料，该掺杂半导体材料具有第一导电类型的掺杂，该第一导电类型与第一有源区柱结构61和第二有源区柱结构63中的掺杂物的第二导电类型相反。第一导电类型可为p型，并且第二导电类型可为n型，或反之亦然。半导体沟道材料层中第一导电类型的掺杂剂的原子浓度可以在从1.0×1015/cm3至1.0×1018/cm3诸如从3.0×1015/cm3至3.0×1017/cm3的范围内，但是也可以使用更低和更高的原子浓度。半导体沟道材料层可以是通过共形沉积工艺诸如低压化学气相沉积(LPCVD)工艺来沉积的多晶硅或非晶硅。半导体沟道材料层的厚度可以在3nm至30nm的范围内，诸如5nm至15nm，但是也可以采用更小和更大的厚度。
可将可平面化介电材料诸如氧化硅沉积在沟道腔65的未填充体积中。可通过平面化工艺从包括竖直交替堆叠(32,42)的最顶部绝缘条带32的顶部表面的水平平面上方移除平面化介电材料和半导体沟道材料层的多余部分。平面化工艺可使用化学机械平面化(CMP)工艺和/或至少一个凹陷蚀刻工艺。沟道腔65中的半导体沟道材料层的每个剩余部分包括基本上由掺杂半导体材料构成的沟道结构60。沟道腔65中的可平面化介电材料的每个剩余部分包括介电芯66。
一般来讲，第一有源区柱结构61和第二有源区柱结构63的横向交替序列可形成在存储器膜50的相应子集上的每个线沟槽49内。第一有源区柱结构61可包括源极柱结构并且第二有源区柱结构63可包括漏极柱结构，或者第一有源区柱结构61可包括漏极柱结构并且第二有源区柱结构63可包括源极柱结构。每个沟道结构60接触并横向地连接相应线沟槽49中的相应一对第一有源区柱结构61和第二有源区柱结构63。
每个沟道结构60包括一对横向地连接相应第一有源区柱结构61和相应第二有源区柱结构63的横向半导体沟道60L。每个横向半导体沟道60L沿第一水平方向hd1横向延伸，并且竖直延伸穿过竖直交替堆叠(32,42)内的牺牲材料条带42的每个层级。在一个实施方案中，线沟槽49和横向半导体沟道60L中的每一者可沿第一水平方向hd1横向延伸。
沟道结构60中的每一者还包括一对沿第二水平方向hd2横向延伸并且接触第一有源区柱结构61和第二有源区柱结构63中相应一者的横向竖直沟道板60W。沟道结构60中的每一者还包括位于包括竖直交替堆叠(32,42)的最底部牺牲材料条带42的底部表面的水平平面下方的相应水平沟道板60H。沟道结构60中的每一者横向环绕并包封相应的介电芯66。每个介电芯66可具有一对平行于线沟槽49的纵向方向(即，第一水平方向hd1)的竖直侧壁，并且具有一对垂直于线沟槽49的纵向方向的竖直侧壁。
在一个实施方案中，第二牺牲沟槽填充材料部分73可包括介电材料，诸如氮化硅、多孔或无孔有机硅酸盐玻璃、硼硅酸盐玻璃、无定形碳、类金刚石碳(DLC)或有机聚合物材料，第二牺牲沟槽填充材料部分73可以是保留在最终器件结构中的介电柱结构。在一个实施方案中，第一有源区柱结构61的子集可接触包括第二牺牲沟槽填充材料部分73的介电柱结构中相应一者的第一侧，并且第二有源区柱结构63的子集可接触介电柱结构中相应一者的相对侧。在一个实施方案中，包括第二牺牲沟槽填充材料部分73的介电柱结构可接触第一有源区柱结构61的竖直侧壁和第二有源区柱结构63的竖直侧壁。
参见图11A、图11B、图11C和图11D，光致抗蚀剂层(未示出)可被施加在第一示例性结构上方，并且可被光刻图案化以形成开口。在一个实施方案中，开口可以是在外围区域中沿第二水平方向hd2横向延伸的线形开口。可执行各向异性蚀刻工艺以蚀刻穿过竖直交替堆叠(32,42)和第三牺牲沟槽填充材料部分75的未掩蔽部分。背侧开口诸如背侧沟槽79可形成于光致抗蚀剂层中的开口下方。背侧沟槽79可包括一对沿第二水平方向hd2横向延伸并且沿第一水平方向hd1横向间隔开的纵向侧壁。竖直交替堆叠(32,42)中的每一者可从牺牲材料条带42中的最顶部牺牲材料条带的层级切割到牺牲材料条带42中的最底部牺牲材料条带的层级。因此，牺牲材料条带42中的每一者可具有物理地暴露于背侧沟槽79的相应侧壁。在一个实施方案中，背侧沟槽79可竖直地延伸穿过竖直交替堆叠(32,42)的每个层级。
参见图12A、图12B、图12C和图12D，可通过执行各向同性蚀刻工艺来形成背侧凹陷部43，该各向同性蚀刻工艺对绝缘条带32的材料和存储器膜50的最外侧材料(即，阻挡介电层52的材料)选择性地蚀刻牺牲材料条带42的材料。可在各向同性蚀刻工艺期间将各向同性蚀刻剂供应到背侧沟槽79中。在例示性示例中，如果牺牲材料条带42包含氮化硅，则可执行使用热磷酸的湿法蚀刻工艺来移除牺牲材料条带42。背侧凹陷部43可沿第一水平方向hd1横向延伸。一对存储器膜50可物理地暴露于每个背侧凹陷部43。
参见图13A、图13B、图13C和图13D，如果用于形成背侧凹陷部43的蚀刻过度蚀刻穿过存储器膜50而暴露背侧凹陷部43中的第一有源区柱结构或第二有源区柱结构的侧壁，则可通过湿氧化或干氧化来氧化第一有源区柱结构61或第二有源区柱结构63的暴露侧壁，以在暴露侧壁上形成隔离氧化硅。至少一种导电材料可以沉积在背侧凹陷部43的剩余体积中。导电条带46可通过至少一种导电材料沉积工艺形成在背侧凹陷部43中，该导电材料沉积工艺采用通过背侧沟槽79供应到背侧凹陷部43中的前体气体。
例如，金属阻挡层可以在背侧凹陷部43中直接沉积在背侧阻挡介电层的物理暴露表面上，或者在不使用背侧阻挡介电层的情况下，沉积在阻挡介电层52和绝缘条带32的物理暴露表面上。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。
金属填充材料沉积在背侧凹陷部43的剩余体积中，沉积在背侧沟槽79的侧壁上，以及沉积在最顶部绝缘条带32上方，以形成金属填充材料部分。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料部分可以基本上由至少一种元素金属组成。金属填充材料部分的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料部分可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料部分可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料部分可以是包括残余级氟原子作为杂质的钨层。
多个导电条带46(即具有条带形状的导电条带)可形成在多个背侧凹陷部43中，并且连续金属材料层可形成在背侧沟槽79的侧壁上以及最顶部绝缘条带32上方。每个导电条带46包括位于一对竖直相邻的介电材料条带诸如一对绝缘条带32之间以及一对横向相邻的线沟槽49之间的金属阻挡层的一部分和金属填充材料部分。每个线沟槽49填充有相应一组第一有源区柱结构61、第二有源区柱结构63、沟道结构60、介电芯66和包括第二牺牲沟槽填充材料部分73的介电柱结构。
连续导电材料层的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从背侧沟槽79的侧壁并从最顶部绝缘条带32上方回蚀。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电条带46。每个导电条带46可为字线。因此，在形成沟道结构60之后，牺牲材料条带42用导电条带46替换。绝缘条带32和导电条带46的竖直交替堆叠形成在衬底8上方。竖直交替堆叠(32,42)可通过线沟槽49彼此横向地间隔开。
每个导电条带46可以用作位于同一层级的多个晶体管栅极电极(例如，控制栅极电极)和电互连(即电短接)位于同一层级的多个栅极电极的字线的组合。每个导电条带46内的多个栅极电极是NOR配置中电荷存储或铁电场效应晶体管的栅极电极。换句话讲，每个导电条带46可以是用作用于多个晶体管的公共栅极电极的字线。
虽然使用其中间隔物材料层被形成为牺牲材料层42L的实施方案来描述本公开，但是在本文中明确地设想了其中间隔物材料层形成为导电层并且被分成导电条带46的实施方案。在一个实施方案中，在形成线沟槽49时，可进行将竖直交替序列划分成绝缘条带32和导电条带46的多个交替堆叠。
第一有源区柱结构61、第二有源区结构63、沟道结构60、存储器膜50的与沟道结构60相邻的部分、以及导电条带46的通过存储器膜50的部分与沟道结构60横向间隔开的部分的每个邻接组合构成NOR串。每个横向半导体沟道60L被配置为使电流沿第一水平方向hd1流动，并且可包括竖直半导体板。半导体区域组件(61、60、63)和包括第二牺牲沟槽填充材料部分73的介电柱结构的横向交替序列位于线沟槽49中的相应一者内。每个半导体区域组件(61、60、63)包括第一有源区柱结构(例如，源极区)61、沟道结构60、和第二有源区柱结构(例如，漏极区)63。
参见图14A、图14B、图14C和图14D，可在背侧沟槽79中沉积介电填充材料诸如氧化硅以形成介电壁结构76。在一个实施方案中，介电壁结构76可填充背侧沟槽79的整个体积。沉积在包括最顶部绝缘条带32的顶部表面的水平平面上方的介电填充材料的水平部分形成介电材料层，该介电材料层在本文中被称为第二通孔层级介电层84，后续形成第二连接通孔结构通过该介电层。
参见图15A、图15B、图15C、图15D和图15E，第二连接通孔结构(例如，漏极连接通孔结构)94可穿过第二有源区柱结构63中相应一者上的第二通孔层级介电层84形成。每个第二有源区柱结构63可被第二连接通孔结构94中的相应一者接触。
参见图16A、图16B、图16C和图16D，可在第二通孔层级介电层84上方形成第二线层级介电层86。第二线层级介电层86包含介电材料诸如氧化硅，并且可以具有在50nm至500nm的范围内的厚度。沿第二水平方向hd2横向延伸的线腔可穿过第二线层级介电层86形成。可在线腔中沉积至少一种导电材料，并且可从包括第二线层级介电层86的顶部表面的水平平面上方移除至少一种导电材料的多余部分。至少一种导电材料的剩余部分包括第二访问线(例如，位线)96。或者，可首先形成第二访问线96，然后在第二访问线96之间形成第二线层级介电层86。
在第一访问线24用作三维NOR存储器阵列的源极线的情况下，第二访问线96用作三维NOR存储器阵列的漏极线(即，位线)。在第一访问线24用作三维NOR阵列的漏极线的情况下，第二访问线96用作三维NOR存储器阵列的源极线。第二通孔层级介电层84和第二线层级介电层86统称为覆盖绝缘层80。
如图16E、图16F和图16G所示，每个存储器单元100包括电荷存储或铁电场效应晶体管。如图16E所示，同一器件层级中(即，同一字线46的层级处)的相邻存储器单元100A和100B共享同一沟道结构60、同一源极区(例如，第一有源区柱结构)61和同一漏极区(例如，第二有源区柱结构)63，但具有同一沟道结构60的不同横向半导体沟道60L、位于同一竖直器件层级中的不同存储器膜50和不同栅极电极(即，不同字线)46。
多个存储器单元(即，晶体管)100也竖直地堆叠在衬底8上方，如图16F所示。竖直分开的存储器单元(即，晶体管)100共享同一沟道结构60(包括同一横向半导体沟道60L)、同一源极区61和同一漏极区63，但是具有位于不同竖直器件层级中的不同栅极电极(即，竖直分开的字线的部分)46。
任选地，背侧主体触点27可连接到半导体结构60的水平沟道板60H，如图16F所示。背侧主体触点27不电连接到第一访问线24(例如，源极线)。另选地，省略背侧主体触点27。
参见图17A、图17B和图17C，根据本公开第二实施方案的第二示例性结构可通过形成访问腔179而不是形成背侧沟槽79而衍生自图10A、图10B和图10C所示的第一示例性结构。具体地讲，可对第一有源区柱结构61和第二有源区柱结构63的材料选择性地移除第二牺牲沟槽填充材料部分73。例如，光致抗蚀剂材料层可被施加在图10A、图10B和图10C的第一示例性结构上方，并且可被光刻图案化以在覆盖在第二牺牲沟槽填充材料部分73上面的区域中形成开口。可执行对第一有源区柱结构61和第二有源区柱结构63的材料选择性地蚀刻第二牺牲沟槽填充材料部分73的材料的各向同性蚀刻工艺或各向异性蚀刻工艺以形成访问腔179。
参见图18A、图18B和图18C，在存储器膜50的位于第二牺牲沟槽填充材料部分73周围的部分在图17A、图17B和图17C的处理步骤期间不被附带地移除的情况下，可执行各向同性蚀刻工艺以蚀刻存储器膜50的位于在图17A、图17B和图17C的处理步骤中形成的访问腔179中每一者周围的部分。每个存储器膜50可被分成沿第一水平方向hd1横向间隔开的多个存储器膜50。由在图17A、图17B和图17C的处理步骤和/或在图18A、图18B和图18C的处理步骤处执行的至少一个蚀刻工艺划分的每个存储器膜50可接触第一有源区柱结构61、第二有源区柱结构63和沟道结构60的侧壁。每个访问腔179可在一对相邻的竖直交替堆叠(32,42)之间横向延伸。一般来讲，访问腔179可形成在不通过沟道结构60中任意者连接的相应第一有源区柱结构61和相应有源区柱结构63的相邻对之间。访问腔179中的每一者可竖直地延伸穿过牺牲材料条带42的每个层级。
参见图19A、图19B、和图19C，可通过执行各向同性蚀刻工艺来形成背侧凹陷部43，该各向同性蚀刻工艺对绝缘条带32的材料和存储器膜50的最外侧材料(即，阻挡介电层52的材料)选择性地蚀刻牺牲材料条带42的材料。在各向同性蚀刻工艺期间，可将各向同性蚀刻剂供应到访问腔179中。在例示性示例中，如果牺牲材料条带42包含氮化硅(例如，用于铁电存储器器件)，则可执行采用热磷酸的湿法蚀刻工艺来移除牺牲材料条带42。另选地，如果牺牲材料条带42包括未掺杂多晶硅，则可执行采用多晶硅选择性蚀刻介质的湿法蚀刻工艺来移除牺牲材料条带42。背侧凹陷部43可沿第一水平方向hd1横向延伸。一对存储器膜50可物理地暴露于每个背侧凹陷部43。
参见图20A、图20B、和图20C，如果用于形成背侧凹陷部43的蚀刻过度蚀刻穿过存储器膜50而暴露背侧凹陷部43中的第一有源区柱结构或第二有源区柱结构的侧壁，则可通过湿氧化或干氧化来氧化第一有源区柱结构61或第二有源区柱结构63的暴露侧壁，以在暴露侧壁上形成隔离氧化硅。导电条带46可通过至少一种导电材料沉积工艺形成在背侧凹陷部43中，该导电材料沉积工艺采用通过访问腔179供应到背侧凹陷部43中的前体气体。
例如，金属阻挡层可以在背侧凹陷部43中直接沉积在背侧阻挡介电层的物理暴露表面上，或者在不使用背侧阻挡介电层的情况下，沉积在阻挡介电层52和绝缘条带32的物理暴露表面上。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。
金属填充材料沉积在背侧凹陷部43的剩余体积中，沉积在访问腔179的侧壁上，以及沉积在最顶部绝缘条带32上方，以形成金属填充材料部分。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料部分可以基本上由至少一种元素金属组成。金属填充材料部分的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料部分可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料部分可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料部分可以是包括残余级氟原子作为杂质的钨层。
多个导电条带46(即具有条带形状的导电条带)可形成在多个背侧凹陷部43中，并且连续金属材料层可形成在访问腔179的侧壁上以及最顶部绝缘条带32上方。每个导电条带46包括位于一对竖直相邻的介电材料条带诸如一对绝缘条带32之间以及一对横向相邻的线沟槽49之间的金属阻挡层的一部分和金属填充材料部分。
连续导电材料层的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从访问腔179的侧壁并从最顶部绝缘条带32上方回蚀。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电条带46。每个导电条带46可为导电线结构。因此，在形成沟道结构60之后，牺牲材料条带42用导电条带46替换。绝缘条带32和导电条带46的竖直交替堆叠形成在衬底8上方。竖直交替堆叠(32,42)可通过线沟槽49彼此横向地间隔开。
每个导电条带46可以用作位于同一层级的多个晶体管栅极电极(例如，控制栅极电极)和电互连(即电短接)位于同一层级的多个栅极电极的字线的组合。每个导电条带46内的多个栅极电极是NOR配置中场效应晶体管的控制栅极电极。换句话讲，每个导电条带46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
参见图21A、图21B、和图21C，可在访问腔179中沉积介电填充材料诸如氧化硅以形成介电柱结构176。在一个实施方案中，介电柱结构176可填充相应访问腔179的整个体积。沉积在包括最顶部绝缘条带32的顶部表面的水平平面上方的介电填充材料的水平部分形成介电材料层，该介电材料层在本文中被称为第二通孔层级介电层84，后续形成第二连接通孔结构通过该介电层。每个线沟槽49填充有相应一组第一有源区柱结构61、第二有源区柱结构61、沟道结构60、介电芯66和介电柱结构176。
第一有源区柱结构61、第二有源区柱结构63、沟道结构60、一对存储器膜50、以及导电条带46的通过该对存储器膜50与沟道结构60横向间隔开的部分的每个邻接组合构成NOR串。每个横向半导体沟道60L被配置为使电流沿第一水平方向hd1流动，并且可被配置成竖直半导体板。半导体区域组件(61、60、63)和介电柱结构176的横向交替序列可位于线沟槽49中的相应一者内。每个半导体区域组件(61、60、63)包括第一有源区柱结构61、沟道结构60、和第二有源区柱结构63。
存储器膜50可位于每对相邻的竖直交替堆叠(32,42)和横向交替序列((61、60、63)，176)之间。存储器膜50中的每一者在横向半导体沟道60L和位于线沟槽49中相应一者内的介电柱结构176的横向交替序列内接触不超过单个沟道结构60。
参见图22A、图22B、和图22C，第二连接通孔结构94可穿过第二有源区柱结构63中相应一者上的第二通孔层级介电层84形成。每个第二有源区柱结构63可被第二连接通孔结构94中的相应一者接触。
参见图23A、图23B、和图23C，可在第二通孔层级介电层84上方形成第二线层级介电层86。第二线层级介电层86包含介电材料诸如氧化硅，并且可以具有在50nm至500nm的范围内的厚度。沿第二水平方向hd2横向延伸的线腔可穿过第二线层级介电层86形成。可在线腔中沉积至少一种导电材料，并且可从包括第二线层级介电层86的顶部表面的水平平面上方移除至少一种导电材料的多余部分。至少一种导电材料的剩余部分包括第二访问线(例如，位线)96。
在第一访问线24用作三维NOR存储器阵列的源极线的情况下，第二访问线96用作三维NOR存储器阵列的漏极线(例如，位线)。在第一访问线24用作三维NOR阵列的漏极线的情况下，第二访问线96用作三维NOR存储器阵列的源极线。第二通孔层级介电层84和第二线层级介电层86统称为覆盖绝缘层80。
参见图24A、图24B、图24C和图24D，例示了第一示例性结构的另选实施方案。第一示例性结构的另选实施方案可通过采用包括铁电材料层152和可选的栅极介电层156的组合的存储器膜150(而不是包括阻挡介电层52、电荷存储层54和隧穿介电层56的层堆叠的存储器膜50)而衍生自第一示例性结构。在该另选实施方案中，每个存储器单元100包括铁电存储器晶体管，而不是电荷存储晶体管。
在一个实施方案中，存储器膜150基本上仅由铁电材料层152组成。在另一实施方案中，存储器膜包括铁电材料层152和非铁电栅极介电层156(例如，氧化硅层)的多膜堆叠。如本文所用，“铁电材料”是指在没有外部电场的情况下表现出自发电极化的晶体材料。铁电材料层152可以是绝缘铁电材料层。在一个实施方案中，铁电材料层152包括氧化铪层，该氧化铪层包含选自Al、Zr和Si的至少一种掺杂剂并且具有铁电非中心对称正交晶相。另选地，可使用其他铁电材料，诸如钛酸钡、铁氧体铋、钛酸铅、锆钛酸铅等。铁电材料层152可具有在1.5nm至15nm诸如3nm至10nm的范围内的厚度，但是也可以采用更小和更大的厚度。
参见图25A、图25B、和图25C，例示了第二示例性结构的另选实施方案。第二示例性结构的另选实施方案可通过采用包括铁电材料层152和栅极介电层156的组合的存储器膜150(而不是包括阻挡介电层52、电荷存储层54和隧穿介电层56的层堆叠的存储器膜50)而衍生自第二示例性结构。在该另选实施方案中，每个存储器单元100包括铁电存储器晶体管，而不是电荷存储晶体管。
虽然采用其中第一访问线24沿第一水平方向hd1横向延伸并且第二访问线96沿第二水平方向hd2横向延伸的实施方案来描述本公开，但是明确设想了其中第一访问线24沿第二水平方向hd2横向延伸且第二访问线96沿第一水平方向hd1横向延伸的实施方案。
参见所有附图并且根据本公开的各种实施方案，提供了一种半导体结构，该半导体结构包括位于衬底8上方并且通过线沟槽49彼此横向地间隔开的绝缘条带32和导电条带46的竖直交替堆叠(32,46)；位于线沟槽49中相应一者内的半导体区域组件(61、60、63)和介电柱结构73或176的横向交替序列(61、60、63、73或176)；以及位于每对相邻的竖直交替堆叠(32，46)和横向交替序列(61、60、63、73或176)之间的存储器膜50，其中半导体区域组件(61、60、63)中的每一者包括：延伸穿过导电条带46的每个层级的相应第一有源区柱结构61；延伸穿过导电条带46的每个层级并且与相应第一有源区柱结构61横向地间隔开的相应第二有源区柱结构63，相应第一有源区柱结构61和相应第二有源区柱结构63中的一者是源极柱结构，并且相应第一有源区柱结构61和相应第二有源区柱结构63中的另一者是漏极柱结构；以及包括一对横向地连接相应第一有源区柱结构61和相应第二有源区柱结构63的横向半导体沟道60L的相应沟道结构60。
在一个实施方案中，横向半导体沟道60L中的每一者竖直地连续延伸穿过竖直交替堆叠(32,46)内导电条带46的每个层级。在一个实施方案中，线沟槽49和横向半导体沟道60L中的每一者沿第一水平方向hd1横向延伸；并且沟道结构60中的每一者还包括一对沿第二水平方向hd2横向延伸的横向竖直沟道板60W并且接触第一有源区柱结构61和第二有源区柱结构63中的相应一者。
在一个实施方案中，沟道结构60中的每一者还包括位于包括竖直交替堆叠(32,46)的最底部导电条带46的底部表面的水平平面下方的相应水平沟道板60H。在一个实施方案中，沟道结构60中的每一者横向环绕并包封相应介电芯66，该介电芯具有一对平行于线沟槽49的纵向方向的竖直侧壁。
可提供第一访问线24，该第一访问线彼此平行并且位于竖直交替堆叠(32,46)和横向交替序列下面。可提供第一连接通孔结构26，该第一连接通孔结构接触第一访问线24中的相应一者和第一有源区柱结构61中的相应一者。可提供第二访问线96，该第二访问线彼此平行并且覆盖在竖直交替堆叠(32,46)和横向交替序列上面。提供第二连接通孔结构94，该第二连接通孔结构接触第二访问线96中的相应一者和第二有源区柱结构63中的相应一者。在一个实施方案中，线沟槽49沿第一水平方向hd1横向延伸。第一访问线24沿水平且平行于第一水平方向hd1的第一纵向方向延伸；并且第二访问线96沿水平且垂直于第一纵向方向hd1的第二纵向方向hd2延伸。
在一个实施方案中，每个线沟槽内的至少一个介电柱结构(73或176)横向接触相应第一有源区柱结构61和相应第二有源区柱结构63。在一个实施方案中，存储器膜50中的每一者包括相应层堆叠，相应层堆叠从一侧到另一侧包括阻挡介电层52、电荷存储层54和隧穿介电层56。在一个实施方案中，存储器膜中的每一者包括铁电材料层152。
在一个实施方案中，存储器膜50中的每一者接触位于线沟槽49中相应一者内的半导体区域组件(61、60、63)和介电柱结构(73或176)的横向交替序列中的多个沟道结构60。
在一个实施方案中，存储器膜50中的每一者接触位于线沟槽49中相应一者内的半导体区域组件(61、60、63)和介电柱结构(73或176)的横向交替序列(61、60、63、73或176)中的仅单个沟道结构60。
本公开的各种结构可用于提供NOR存储器器件的紧凑三维阵列。NOR存储器器件的三维阵列的存储器单元可包括电荷存储晶体管或铁电晶体管。NOR存储器器件在每个存储器单元中包含源极和漏极，并且与NAND存储器器件相比可提供更快的访问速度，并且可在存储级存储器(SCM)器件中使用。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种半导体结构，所述半导体结构包括：
位于衬底上方并通过线沟槽彼此横向间隔开的绝缘条带和导电条带的竖直交替堆叠；
位于所述线沟槽中相应一者内的半导体区域组件和介电柱结构的横向交替序列；以及
位于每对相邻的所述竖直交替堆叠和所述横向交替序列之间的存储器膜，
其中所述半导体区域组件中的每一者包括：
延伸穿过所述导电条带的每个层级的相应第一有源区柱结构；
延伸穿过所述导电条带的每个层级并且与所述相应第一有源区柱结构横向地间隔开的相应第二有源区柱结构，所述相应第一有源区柱结构和所述相应第二有源区柱结构中的一者是源极柱结构，并且所述相应第一有源区柱结构和所述相应第二有源区柱结构中的另一者是漏极柱结构；以及
相应沟道结构，所述相应沟道结构包括一对横向地连接所述相应第一有源区柱结构和所述相应第二有源区柱结构的横向半导体沟道。
2.根据权利要求1所述的半导体结构，其中所述横向半导体沟道中的每一者竖直地连续延伸穿过所述竖直交替堆叠内所述导电条带的每个层级。
3.根据权利要求1所述的半导体结构，其中：
所述线沟槽和所述横向半导体沟道中的每一者沿第一水平方向横向延伸；以及
所述沟道结构中的每一者还包括一对沿第二水平方向横向延伸的横向竖直沟道板，并且接触所述第一有源区柱结构和所述第二有源区柱结构中的相应一者。
4.根据权利要求1所述的半导体结构，其中所述沟道结构中的每一者还包括位于包括所述竖直交替堆叠的最底部导电条带的底部表面的水平平面下方的相应水平沟道板。
5.根据权利要求1所述的半导体结构，其中所述沟道结构中的每一者横向环绕并包封相应介电芯，所述介电芯具有一对平行于所述线沟槽的纵向方向的竖直侧壁。
6.根据权利要求1所述的半导体结构，还包括：
第一访问线，所述第一访问线彼此平行并且位于所述横向交替序列下面；和
第一连接通孔结构，所述第一连接通孔结构接触所述第一访问线中的相应一者和所述第一有源区柱结构中的相应一者。
7.根据权利要求6所述的半导体结构，还包括：
第二访问线，所述第二访问线彼此平行并且覆盖在所述竖直交替堆叠和所述横向交替序列上面；和
第二连接通孔结构，所述第二连接通孔结构接触所述第二访问线中的相应一者和所述第二有源区柱结构中的相应一者。
8.根据权利要求7所述的半导体结构，其中：
所述线沟槽沿第一水平方向横向延伸；
所述第一访问线沿水平且平行于所述第一水平方向的第一纵向方向延伸；以及
所述第二访问线沿水平且垂直于所述第一纵向方向的第二纵向方向延伸。
9.根据权利要求1所述的半导体结构，其中每个线沟槽内的至少一个介电柱结构横向接触相应第一有源区柱结构和相应第二有源区柱结构。
10.根据权利要求1所述的半导体结构，其中所述存储器膜中的每一者包括相应层堆叠，所述相应层堆叠从一侧到另一侧包括阻挡介电层、电荷存储层和隧穿介电层。
11.根据权利要求1所述的半导体结构，其中所述存储器膜中的每一者包括铁电材料层。
12.根据权利要求1所述的半导体结构，其中所述存储器膜中的每一者接触位于所述线沟槽中相应一者内的半导体区域组件和介电柱结构的横向交替序列中的多个沟道结构。
13.根据权利要求1所述的半导体结构，其中所述存储器膜中的每一者接触位于所述线沟槽中相应一者内的半导体区域组件和介电柱结构的横向交替序列内的仅单个沟道结构。
14.一种形成半导体结构的方法，包括：
在衬底上方形成由线沟槽彼此横向间隔开的绝缘条带和间隔物材料条带的竖直交替堆叠，其中所述间隔物材料条带中的每一者形成为相应导电条带或随后被相应导电条带替换；
在所述线沟槽中在所述竖直交替堆叠的侧壁上形成存储器膜；
在所述存储器膜的相应子集上在所述线沟槽中的每一者内形成第一有源区柱结构和第二有源区柱结构的交替序列，其中所述第一有源区柱结构包括源极柱结构并且所述第二有源区柱结构包括漏极柱结构，或者所述第一有源区柱结构包括漏极柱结构并且所述第二有源区柱结构包括源极柱结构；以及
形成沟道结构，所述沟道结构横向地连接所述线沟槽中相应一对第一有源区柱结构和第二有源区柱结构。
15.根据权利要求14所述的方法，还包括：
在所述线沟槽中的每一者内形成牺牲沟槽填充结构；
通过移除所述牺牲沟槽填充结构的第一部分，在所述牺牲沟槽填充轨道结构中形成柱腔；以及
在所述柱腔中沉积掺杂半导体材料，其中所述第一有源区柱结构和所述第二有源区柱结构包括填充所述柱腔的所述掺杂半导体材料的部分。
16.根据权利要求15所述的方法，还包括：
通过移除相应第一有源区柱结构和相应第二有源区柱结构的相邻对之间的所述牺牲沟槽填充结构的第二部分来形成沟道腔；
将半导体沟道材料层共形地沉积在所述沟道腔中；以及
从所述沟道腔之外移除所述半导体沟道材料层的部分，其中所述半导体沟道材料层的剩余部分包括所述沟道结构。
17.根据权利要求15所述的方法，还包括：
形成连续存储器膜，所述连续存储器膜延伸到所述线沟槽中的每一者中并且在所述竖直交替堆叠上方延伸；
通过移除所述连续存储器膜的水平部分来图案化所述连续存储器膜，其中所述连续存储器膜的剩余竖直部分包括所述存储器膜；以及
所述牺牲沟槽填充结构形成在所述存储器膜上。
18.根据权利要求14所述的方法，其中：
所述间隔物材料条带形成为牺牲材料条带；以及
所述方法还包括在形成所述沟道结构之后用所述导电条带替换所述牺牲材料条带。
19.根据权利要求18所述的方法，还包括：
在形成所述沟道结构之后，在所述衬底上方形成背侧沟槽，所述背侧沟槽竖直延伸穿过所述竖直交替堆叠的每个层级；
通过使用被供应到所述背侧沟槽中的各向同性蚀刻剂各向同性地蚀刻所述牺牲材料条带来形成背侧凹陷部；以及
采用通过所述背侧沟槽供应到所述背侧凹陷部中的前体气体将所述导电条带沉积在所述背侧凹陷部中。
20.根据权利要求14所述的方法，还包括：
在不通过所述沟道结构中的任意者连接的相应第一有源区柱结构和相应有源区柱结构的相邻对之间形成访问腔，其中所述访问腔中的每一者竖直地延伸穿过所述牺牲材料条带的每个层级；
通过使用被供应到所述访问腔中的各向同性蚀刻剂各向同性地蚀刻所述牺牲材料条带来形成背侧凹陷部；以及
采用通过所述访问腔供应到所述背侧凹陷部中的前体气体将所述导电条带沉积在所述背侧凹陷部中。
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