CN111406319B - 包含凹形字线的三维平面nand存储器装置及其制造方法 - Google Patents

包含凹形字线的三维平面nand存储器装置及其制造方法 Download PDF

Info

Publication number
CN111406319B
CN111406319B CN201980005963.1A CN201980005963A CN111406319B CN 111406319 B CN111406319 B CN 111406319B CN 201980005963 A CN201980005963 A CN 201980005963A CN 111406319 B CN111406319 B CN 111406319B
Authority
CN
China
Prior art keywords
layer
vertical
dielectric
memory
semiconductor channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980005963.1A
Other languages
English (en)
Other versions
CN111406319A (zh
Inventor
西川昌利
胡晓龙
张艳丽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN111406319A publication Critical patent/CN111406319A/zh
Application granted granted Critical
Publication of CN111406319B publication Critical patent/CN111406319B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种三维存储器装置，包含定位于衬底上方且通过竖直波状沟槽彼此横向间隔开的绝缘带与导电带的交替堆叠。所述竖直波状沟槽在所述导电带的层级处比在所述绝缘带的层级处具有更大横向范围。存储器堆叠组合件与介电柱结构的交错二维阵列定位于所述竖直波状沟槽中。每一存储器堆叠组合件包含竖直半导体沟道和包含相应对凸形外部侧壁的一对存储器膜，所述相应对凸形外部侧壁接触所述导电带的凹形侧壁或通过均一距离与所述导电带的凹形侧壁隔开。所述竖直半导体沟道的横向突出顶端处的局部电场由于由所述导电带的所述凹形侧壁提供的几何效果而增强以有助于更快的编程和擦除操作。

Description

包含凹形字线的三维平面NAND存储器装置及其制造方法
相关申请
本申请要求2018年6月7日申请的美国非临时专利申请第16/002,294号的优先权权益，所述申请的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置的领域，且特定来说，涉及一种包含凹形字线的三维平面NAND存储器装置和一种制造所述三维平面NAND存储器装置的方法。
背景技术
三维NAND存储器装置的配置采用其中穿隧介电质具有平面竖直表面的平面存储器单元。此类平面存储器装置描述于卢航亭(Hang-Ting Lue)等人所著的标题为“使用具有稳健读取干扰、长期保留以及极佳缩放能力的仅16层的128Gb(MLC)/192Gb(TLC)单栅极竖直沟道(SGVC)架构3D NAND(A 128Gb(MLC)/192Gb(TLC)Single-gate Vertical Channel(SGVC)Architecture 3D NAND using only 16Layers with Robust Read Disturb,Long-Retention and Excellent Scaling Capability)”的文章，IEDM会议记录(2017)第461页中。
发明内容
根据本公开的方面，提供一种三维存储器装置，所述三维存储器装置包括：绝缘带与导电带的交替堆叠，定位于衬底上方且通过竖直波状沟槽彼此横向间隔开，其中竖直波状沟槽沿着第一水平方向横向地延伸且沿着第二水平方向间隔开且在导电带的层级处比在绝缘带的层级处具有沿着第二水平方向的更大横向范围；以及存储器堆叠组合件与介电柱结构的交错二维阵列，定位于竖直波状沟槽中，其中竖直波状沟槽中的每一个填充有存储器堆叠组合件与介电柱结构的相应横向交替序列，其中每一存储器堆叠组合件包括竖直半导体沟道和包含相应对凸形外部侧壁的一对存储器膜，所述相应对凸形外部侧壁接触所述导电带的凹形侧壁或通过均一距离与所述导电带的凹形侧壁隔开。
根据本公开的另一方面，提供一种形成三维存储器装置的方法，所述方法包括：在衬底上方形成绝缘层与牺牲材料层的竖直交替序列；形成沿着第一水平方向横向地延伸穿过竖直交替序列的线沟槽，其中绝缘带与牺牲材料带的交替堆叠由竖直交替序列的其余部分形成；通过对绝缘带具有选择性地横向地凹进牺牲材料带来在牺牲材料带上形成凹进的凹形侧壁，其中线沟槽变为具有在垂直于第一水平方向的竖直平面内的竖直波状宽度的竖直波状沟槽；形成定位于竖直波状沟槽中的存储器堆叠组合件与介电柱结构的交错二维阵列，其中竖直波状沟槽中的每一个填充有存储器堆叠组合件与介电柱结构的相应横向交替序列；以及用导电带替换牺牲材料带，其中每一存储器堆叠组合件包括竖直半导体沟道和包含相应对凸形外部侧壁的一对存储器膜，所述相应对凸形外部侧壁接触所述导电带的凹形侧壁或通过均一距离与所述导电带的凹形侧壁隔开。
附图说明
图1是根据本公开的实施例的在形成至少一个外围装置和半导体材料层之后的示范性结构的示意性竖直横截面图。
图2是根据本公开的实施例的在形成绝缘层与间隔材料层的竖直交替序列之后的示范性结构的示意性竖直横截面图。
图3是根据本公开的实施例的在形成阶梯阶台(terrace)和回向阶梯介电材料部分之后的示范性结构的示意性竖直横截面图。
图4A是根据本公开的实施例的在形成线沟槽之后的示范性结构的示意性竖直横截面图。
图4B是图4A的示范性结构的俯视图。竖直平面A-A′是图4A的横截面的平面。
图5A是图4A和4B的示范性结构中的线沟槽的竖直横截面图。
图5B是沿着图5A的结构的平面B-B′的水平横截面图。竖直平面A-A′对应于图5A的竖直横截面图的平面。
图6A是根据本公开的实施例的通过对绝缘带具有选择性地横向地凹进牺牲材料带来形成的竖直波状沟槽的竖直横截面图。
图6B是沿着图6A的结构的平面B-B′的水平横截面图。竖直平面A-A′对应于图6A的竖直横截面图的平面。
图7A是根据本公开的实施例的在形成连续阻挡介电层、连续电荷存储层以及连续穿隧介电层以及连续覆盖材料层之后的竖直波状沟槽的竖直横截面图。
图7B是沿着图7A的平面B-B′的水平横截面图。竖直平面A-A′对应于图7A的竖直横截面图的平面。
图8A是根据本公开的实施例的在通过执行各向异性蚀刻工艺来形成一对阻挡介电层、一对电荷存储层、一对穿隧介电层以及一对覆盖材料层之后的竖直波状沟槽的竖直横截面图。
图8B是沿着图8A的平面B-B′的水平横截面图。竖直平面A-A′对应于图8A的竖直横截面图的平面。
图9A是根据本公开的实施例的在形成连续半导体沟道材料层和介电芯材料层之后的竖直波状沟槽的竖直横截面图。
图9B是沿着图9A的平面B-B′的水平横截面图。竖直平面A-A′对应于图9A的竖直横截面图的平面。
图10A是根据本公开的实施例的在形成其中的半导体沟道材料轨和介电芯轨之后的竖直波状沟槽的竖直横截面图。
图10B是沿着图10A的平面B-B′的水平横截面图。竖直平面A-A′对应于图10A的竖直横截面图的平面。
图11A是根据本公开的实施例的在形成其中的漏极区轨之后的竖直波状沟槽的竖直横截面图。
图11B是沿着图11A的平面B-B′的水平横截面图。竖直平面A-A′对应于图11A的竖直横截面图的平面。
图12A是根据本公开的实施例的在形成穿过线沟槽填充结构的隔离空腔之后的示范性结构的竖直横截面图。
图12B是图12A的示范性结构的俯视图。竖直平面A-A′是图12A的横截面的平面。
图12C是沿着图12B的竖直平面C-C′的示范性结构的区的竖直横截面图。
图12D是沿着图12C的平面D-D′的水平横截面图。
图13A是根据本公开的实施例的在于隔离空腔中形成介电柱结构之后的示范性结构的竖直横截面图。
图13B是图13A的示范性结构的俯视图。竖直平面A-A′是图13A的横截面的平面。
图13C是图13A的示范性结构的区的竖直横截面图。
图13D是沿着图13C的平面D-D′的水平横截面图。
图14A是根据本公开的实施例的在形成背侧通孔空腔之后的示范性结构的竖直横截面图。
图14B是图14A的示范性结构的俯视图。竖直平面A-A′是图14A的横截面的平面。
图15是根据本公开的实施例的在形成背侧凹部之后的示范性结构的示意性竖直横截面图。
图16A是根据本公开的实施例的在于背侧凹部中形成导电带之后的示范性结构的示意性竖直横截面图。
图16B是根据本公开的实施例的在于背侧凹部中形成背侧阻挡介电层和导电带之后的示范性结构的区的示意性竖直横截面图。
图16C是根据本公开的实施例的在于背侧凹部中形成导电带之后的示范性结构的替代性配置的区的示意性竖直横截面图。
图17是根据本公开的实施例的在形成源极区、绝缘间隔件以及背侧接触通孔结构之后的示范性结构的示意性竖直横截面图。
图18A是根据本公开的实施例的在形成字线接触通孔结构之后的示范性结构的示意性竖直横截面图。
图18B是图18A的示范性结构的俯视图。竖直平面A-A′是图18A的横截面的平面。
图19A到图19D是形成根据本公开的第二实施例的第二示范性结构的方法的示意性竖直横截面图。
图20A和图20B是分别沿着图20C中的竖直平面A-A′和竖直平面B-B′形成根据本公开的第二实施例的第二示范性结构的方法中的后续步骤的示意性竖直横截面图。图20C是沿着图20A和图20B中的平面C-C′的第二示范性结构的侧交叉截面视图(side cross-crosssectional view)。
图21A和图21B是分别沿着图21C中的竖直平面A-A′和竖直平面B-B′形成根据本公开的第二实施例的第二示范性结构的方法中的后续步骤的示意性竖直横截面图。图21C是沿着图21A和图21B中的平面C-C′的第二示范性结构的侧交叉截面视图。
图22A和图22B是分别沿着图22C中的竖直平面A-A′和竖直平面B-B′形成根据本公开的第二实施例的第二示范性结构的方法中的后续步骤的示意性竖直横截面图。图22C是沿着图22A和图22B中的平面C-C′的第二示范性结构的侧交叉截面视图。
图23A和图23B是分别沿着图23C中的竖直平面A-A′和B-B′形成根据本公开的第二实施例的第二示范性结构的方法中的后续步骤的示意性竖直横截面图。图23C是沿着图23A和图23B中的平面C-C′的第二示范性结构的侧交叉截面视图。
图24是根据本公开的第二实施例的存储器单元的示意性竖直横截面图。
具体实施方式
本发明人意识到卢(Lue)等人的文章中描述的现有技术平面存储器单元因为控制栅极电极并不提供包围配置而具有相较于具有包围控制栅极电极的圆柱形存储器单元的缓慢编程和擦除速度。
鉴于以上内容，本公开的实施例提供具有定位于具有竖直波状侧壁的沟槽中的波状竖直沟道的存储器装置，所述竖直波状侧壁提供竖直沟道与控制栅极电极之间的曲度。实施例装置配置提供较高编程和擦除速度。因此，本公开的实施例是针对包含含有平面NAND存储器单元的装置的三维存储器装置和制造所述三维存储器装置的方法，下文描述本公开的各种方面。本公开的实施例可用以形成包含多层级存储器结构的各种结构，本公开的非限制性实例包含包括多个NAND存储器串的半导体装置，如三维单块存储器阵列装置。
图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个个例的情况下，可重复元件的多个个例。如“第一”、“第二”以及“第三”等序数仅用以识别类似元件，且不同序数可跨越本发明的说明书和权利要求书来采用。相同附图标号是指相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成。如本文中所使用，定位于第二元件“上”的第一元件可定位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”定位于第二元件“上”。
如本文中所使用，“层”是指包含具有厚度的区的材料部分。层可在整个下伏或上覆结构上方延伸，或可具有小于下伏或上覆结构的范围的范围。另外，层可以是具有比连续结构的厚度小的厚度的均质或非均质连续结构的区。举例来说，层可定位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，所述层可包含其中的一或多个层，或可具有其上、其上方和/或其下的一或多个层。
单块三维存储器阵列是其中在如半导体晶片的单个衬底上方形成多个存储器层级而不具有中间衬底的一种存储器阵列。术语“单块”意谓阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相反地，二维阵列可单独地形成且接着封装在一起以形成非单块存储器装置。举例来说，非单块堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级而建构，如标题为“三维结构存储器(Three-dimensionalStructure Memory)”的美国专利第5,915,167号中所描述。衬底可在接合之前薄化或从存储器层级去除，但由于存储器层级起初形成于单独衬底上方，因此此类存储器不是真正单块三维存储器阵列。本公开的各种三维存储器装置包含单块三维NAND串存储器装置，且可采用本文中所描述的各种实施例来制造。
一般来说，半导体裸片或半导体封装可包含存储器芯片。每一半导体封装含有一或多个裸片(例如，一个、两个或四个)。裸片是可独立实行命令或报告状态的最小单元。每一裸片含有一或多个平面(通常一个或两个)。尽管存在一些限制，但相同的并发操作可在每一平面上发生。每一平面含有数个块，所述块是可在单个擦除操作中擦除的最小单元。每一块含有数个页，所述页是可编程的最小单元，即，在其上可执行读取操作的最小单元。
参考图1，说明根据本公开的实施例的示范性结构，所述示范性结构可采用来例如制造含有竖直NAND存储器装置的装置结构。示范性结构包含可以是半导体衬底的衬底(9、10)。衬底可包含衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶片或半导体材料层，且可包含至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。衬底可具有主表面7，主表面7可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，如单晶半导体表面。
如本文中所使用，“半导性材料”是指具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，且能够在与电掺杂剂的适合掺杂后产生具有1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有高于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”是指在足够高原子浓度下掺杂有电掺杂剂以变为形成为结晶材料或如果通过退火工艺(例如，从初始非晶形状态)转换成结晶材料(即，以具有高于1.0×105S/cm的电导率)的导电材料的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包含提供1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可以是半导性或传导性的，且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而是半导性或传导性的。如本文中所使用，“金属材料”是指其中包含至少一种金属性元素的导电材料。针对电导率的所有测量均在标准条件下进行。
用于外围电路的至少一个半导体装置700可形成于衬底半导体层9的一部分上。所述至少一个半导体装置可包含例如场效应晶体管。举例来说，至少一个浅沟槽隔离结构720可通过蚀刻衬底半导体层9的部分且在其中沉积介电材料而形成。栅极介电层、至少一个栅极导体层以及栅极顶盖介电层可形成于衬底半导体层9上方，且可随后图案化以形成至少一个栅极结构(750、752、754、758)，所述至少一个栅极结构中的每一个可包含栅极介电质750、栅极电极(752、754)以及栅极顶盖介电质758。栅极电极(752，754)可包含第一栅极电极部分752与第二栅极电极部分754的堆叠。至少一个栅极间隔件756可通过沉积且各向异性地蚀刻介电衬里而围绕至少一个栅极结构(750、752、754、758)形成。有源区730可例如通过采用至少一个栅极结构(750、752、754、758)作为掩模结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。额外掩模可视需要而采用。有源区730可包含场效应晶体管的源极区和漏极区。第一介电衬里761和第二介电衬里762可任选地形成。第一介电衬里和第二介电衬里(761、762)中的每一个可包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每一硅原子具有大于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一介电衬里761可以是氧化硅层，且第二介电衬里762可以是氮化硅层。用于外围电路的至少一个半导体装置可含有用于待随后形成的存储器装置的驱动器电路，所述存储器装置可包含至少一个NAND装置。
如氧化硅的介电材料可沉积在至少一个半导体装置上方，且可随后平坦化以形成平坦化介电层770。在一个实施例中，平坦化介电层770的平坦化顶部表面可与介电衬里(761、762)的顶部表面共面。随后，平坦化介电层770和介电衬里(761、762)可从区域去除以物理上暴露衬底半导体层9的顶部表面。如本文中所使用，如果表面与真空或气相材料(如空气)物理接触，那么表面是“物理上暴露”的。
任选的半导体材料层10(如果存在)可在至少一个半导体装置700的形成之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)来形成于衬底半导体层9的顶部表面上。所沉积半导体材料可与衬底半导体层9的半导体材料相同，或可不同于衬底半导体层9的半导体材料。所沉积半导体材料可以是可用于如上文所描述的衬底半导体层9的任何材料。半导体材料层10的单晶半导体材料可与衬底半导体层9的单晶结构外延对准。定位于平坦化介电层770的顶部表面上方的所沉积半导体材料的部分可例如通过化学机械平坦化(chemical mechanical planarization；CMP)去除。在这种情况下，半导体材料层10可具有与平坦化介电层770的顶部表面共面的顶部表面。在一个实施例中，半导体材料层10可具有第一导电类型的掺杂。
至少一个半导体装置700的区(即，区域)在本文中称为外围装置区200。其中随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电带的阶梯阶台的接触区300可设置于存储器阵列区100与外围装置区200之间。
参考图2，第一材料层(如绝缘层32)与第二材料层(如间隔材料层)的竖直交替序列形成于衬底(9、10)上方。如本文中所使用，“竖直交替序列”是指竖直地交替使得第二元件的例子上覆于和/或下伏于第一元件的每一个例且第一元件的个例上覆于和/或下伏于第二元件的每一个例的第一元件的多个个例与第二元件的多个个例的交替序列。竖直交替序列可包含第一材料层(其可以是绝缘层32)与第二材料层(其可以是牺牲材料层42)的交替多重结构的堆叠。如本文中所使用，“材料层”是指在整个层中包含材料的层。如本文中所使用，第一元件和第二元件的交替多重结构是指其中第一元件的个例与第二元件的个例交替的结构。不为交替多重结构的末端元件的第一元件的每一个例在两侧上由第二元件的两个个例邻接，且不为交替多重结构的末端元件的第二元件的每一个例在两个末端上由第一元件的两个个例邻接。因此，第一元件与第二元件的竖直交替序列是其中第一元件与第二元件的交替沿着竖直方向发生的第一元件和第二元件的交替多重结构。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。第一材料层和第二材料层的交替多重结构可以第一材料层的个例或以第二材料层的个例开始，且可以第一材料层的个例或以第二材料层的个例结束。在一个实施例中，第一元件的个例和第二元件的个例可在交替多重结构内形成周期性重复的单元。
每一第一材料层包含第一材料，且每一第二材料层包含不同于第一材料的第二材料。在一个实施例中，每一第一材料层可以是绝缘层32，且每一第二材料层可以是牺牲材料层。在这种情况下，堆叠可包含绝缘层32与牺牲材料层42的交替多重结构，且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文中所使用，“原型(prototype)”结构或“工序内”结构是指随后其中至少一个组件的形状或组成经过修改的暂时结构。
在一个实施例中，竖直交替序列(32、42)可包含由第一材料构成的绝缘层32，和由不同于绝缘层32的第一材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。如此，每一绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(organosilicate glass；OSG)、旋涂式介电材料、通常称为高介电常数(高k)介电氧化物(例如，氧化铝、氧化铪等)的介电金属氧化物和其硅酸盐、介电金属氮氧化物和其硅酸盐以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可对绝缘层32的第一材料具有选择性地去除的牺牲材料。如本文中所使用，如果去除工艺以第二材料的去除速率的至少两倍的速率去除第一材料，那么第一材料的去除对第二材料“具有选择性”。去除第一材料的速率与去除第二材料的速率的比率在本文中称为第一材料的去除工艺相对于第二材料的“选择性”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可随后被可例如充当竖直NAND装置的控制栅极电极的导电电极替换。第二材料的非限制性实例包含氮化硅、非晶形半导体材料(如非晶硅)以及多晶半导体材料(如多晶硅)。在一个实施例中，牺牲材料层42可以是包括氮化硅的间隔材料层或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32的第一材料可例如通过化学气相沉积(chemical vapor deposition；CVD)而沉积。举例来说，如果氧化硅用于绝缘层32，那么原硅酸四乙酯(tetraethylorthosilicate；TEOS)可用作CVD工艺的前驱体材料。牺牲材料层42的第二材料可例如由CVD或原子层沉积(atomic layer deposition；ALD)而形成。
牺牲材料层42可适当地图案化以使得随后待通过替换牺牲材料层42形成的导电材料部分可充当导电电极，如随后待形成的单块三维NAND串存储器装置的控制栅极电极。牺牲材料层42可包括具有大体上平行于衬底的主表面7延伸的带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm到50nm的范围内，但更小和更大厚度可用于每一绝缘层32和每一牺牲材料层42。绝缘层32与牺牲材料层(例如，控制栅极电极或牺牲材料层)42的对的重复数目可在2到1,024且通常8到256的范围内，但也可采用更大重复数目。堆叠中的顶部栅极电极和底部栅极电极可充当选择栅极电极。在一个实施例中，竖直交替序列(32、42)中的每一牺牲材料层42可具有在每一相应牺牲材料层42内大体上不变的均一厚度。
虽然本发明采用其中间隔材料层是随后用导电带替换的牺牲材料层42的实施例加以描述，但本文中明确地涵盖其中牺牲材料层形成为导电带的实施例。在这种情况下，用于用导电带替换间隔材料层的步骤可省略。
任选地，绝缘顶盖层70可形成于竖直交替序列(32、42)上方。绝缘顶盖层70包含不同于牺牲材料层42的材料的介电材料。在一个实施例中，绝缘顶盖层70可包含可用于如上文所描述的绝缘层32的介电材料。绝缘顶盖层70可具有比绝缘层32中的每一个更大的厚度。绝缘顶盖层70可例如通过化学气相沉积而沉积。在一个实施例中，绝缘顶盖层70可以是氧化硅层。
参考图3，绝缘层32与间隔材料层(即，牺牲材料层42)的竖直交替序列可图案化以在接触区300中形成从竖直交替序列(32、42)的最底部层持续延伸到交替序列(32、42)的最顶部层的阶梯表面。阶梯空腔可形成于定位于存储器阵列区100与含有用于外围电路的至少一个半导体装置的外围装置区200之间的接触区300内。阶梯空腔可具有各种阶梯表面以使得阶梯空腔的水平横截面形状在步骤中根据与衬底(9、10)的顶部表面的竖直距离而改变。在一个实施例中，阶梯空腔可通过反复执行一组处理步骤而形成。所述组处理步骤可包含例如将空腔的深度竖直地增大一或多个层级的第一类型的蚀刻工艺和横向地扩展待在第一类型的后续蚀刻工艺中竖直地蚀刻的区域的第二类型的蚀刻工艺。如本文中所使用，包含交替多重结构的结构的“层级”定义为结构内的一对第一材料层与第二材料层的相对位置。
阶梯表面通过形成阶梯空腔来形成于竖直交替序列(32、42)的外围部分处。如本文中所使用，“阶梯表面”是指包含至少两个水平表面和至少两个竖直表面使得每一水平表面邻接于从水平表面的第一边缘朝上延伸的第一竖直表面且邻接于从水平表面的第二边缘朝下延伸的第二竖直表面的表面的集合。“阶梯空腔”是指具有阶梯表面的空腔。
阶台区通过使竖直交替序列(32、42)图案化而形成。除竖直交替序列(32、42)内的最顶部牺牲材料层42以外的每一牺牲材料层42比竖直交替序列(32、42)内的任何上覆牺牲材料层42横向地延伸更远。阶台区包含从竖直交替序列(32、42)内的最底部层持续延伸到竖直交替序列(32、42)内的最顶部层的竖直交替序列(32、42)的阶梯表面。
回向阶梯介电材料部分65(即，绝缘填充材料部分)可通过在其中沉积介电材料来形成于阶梯空腔中。举例来说，如氧化硅的介电材料可沉积于阶梯空腔中。所沉积介电材料的过量部分可例如通过化学机械平坦化(CMP)来从绝缘顶盖层70的顶部表面上方去除。填充阶梯空腔的所沉积介电材料的其余部分构成回向阶梯介电材料部分65。如本文中所使用，“回向阶梯”元件是指具有阶梯表面和根据与在其上存在元件的衬底的顶部表面的竖直距离而单调地增大的水平横截面积的元件。如果氧化硅用于回向阶梯介电材料部分65，那么回向阶梯介电材料部分65的氧化硅可或不可掺杂有掺杂剂，如B、P和/或F。
参考图4A、图4B、图5A以及图5B，包含至少光致抗蚀剂层的光刻材料堆叠(未展示)可形成于绝缘顶盖层70和回向阶梯介电材料部分65上方，且可光刻图案化以在其中形成线形开口。线形开口沿着第一水平方向hd1横向地延伸，且具有沿着垂直于第一水平方向hd1的第二水平方向hd2的均一宽度。光刻材料堆叠中的图案可通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻来转移穿过绝缘顶盖层70或回向阶梯介电材料部分65和穿过竖直交替序列(32、42)。下伏于图案化光刻材料堆叠中的线形开口的竖直交替序列(32、42)的部分经过蚀刻以形成线沟槽49。如本文中所使用，“线沟槽”是指沿着水平方向横向地笔直延伸的沟槽。
线沟槽49沿着第一水平方向hd1横向地延伸穿过竖直交替序列(32、42)。在一个实施例中，线沟槽49具有在沿着第一水平方向hd1的平移下不变的相应均一宽度。在一个实施例中，线沟槽49可始终具有相同宽度，且相邻对线沟槽49之间的间距可相同。在这种情况下，线沟槽49可构成具有沿着垂直于第一水平方向hd1的第二水平方向hd2的间距的线沟槽49的一维周期性阵列。沿着第二水平方向hd2的线沟槽49的宽度可在30nm到500nm的范围内，如在60nm到250nm的范围内，但也可采用更小和更大的宽度。
线沟槽49延伸穿过竖直交替序列(32、42)的每一层和回向阶梯介电材料部分65。用于蚀刻穿过竖直交替序列(32、42)的材料的各向异性蚀刻工艺的化学物质可交替以最佳化竖直交替序列(32、42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可例如是一系列反应性离子蚀刻。线沟槽49的侧壁可大体上竖直，或可逐渐变窄。图案化光刻材料堆叠可随后通过灰化而去除。
线沟槽49横向地延伸穿过整个存储器阵列区100，且横向地延伸到接触区300中。线沟槽49可沿着第一水平方向hd1横向地延伸穿过整个接触区300，或可横向地延伸仅穿过接触区300的宽度的部分，而非沿着第一水平方向hd1的整个宽度。在一个实施例中，过度蚀刻到半导体材料层10中可在半导体材料层10的顶部表面物理上暴露于每一线沟槽49的底部处之后视情况执行。过度蚀刻可在光刻材料堆叠的去除之前或之后执行。换句话说，半导体材料层10的凹进表面可从半导体材料层10的非凹进顶部表面竖直地偏移一凹部深度。凹部深度可例如在1nm到50nm的范围内，但也可采用更小和更大的凹部深度。过度蚀刻是任选的，且可省略。如果过度蚀刻不执行，那么线沟槽49的底部表面可与半导体材料层10的最顶部表面共面。
线沟槽49中的每一个可包含大体上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。衬底半导体层9和半导体材料层10共同地构成可以是半导体衬底的衬底(9、10)。替代地，半导体材料层10可省略，且线沟槽49可延伸到衬底半导体层9的顶部表面。
参考图6A和图6B，执行各向同性蚀刻工艺以对绝缘带32和半导体材料层10的材料具有选择性地蚀刻牺牲材料带42的材料。牺牲材料带42在各向同性蚀刻工艺期间对绝缘带具有选择性地横向地凹进以在牺牲材料带42上形成凹进凹形侧壁。
牺牲材料带42的凹进侧壁的凹度由橫向凹部的几何形状和各向同性蚀刻工艺中的刻蚀剂的限制供应引起。在牺牲材料带42的侧壁相对于绝缘带32的侧壁横向地凹进之后，上覆绝缘带32或下伏绝缘带32近侧的牺牲材料带42的侧壁的部分比上覆绝缘带32与下伏绝缘带32之间的中间位置的牺牲材料带的侧壁的中心部分通过流体(其可以是液体或气体)蚀刻剂中的蚀刻剂分子的更小流入来进行蚀刻。举例来说，垂直于线沟槽49的纵向方向的竖直横截面平面内的蚀刻剂分子的入射角对于邻接上覆或下伏绝缘带32的牺牲材料带42的侧壁的部分可以是约90度，但对于与上覆绝缘带32和与下伏绝缘带32大致等距离的牺牲材料层42的侧壁的部分可以是约180度。因此，牺牲材料带42的中间部分比牺牲材料带42的上部部分和下部部分横向地凹进更多以提供牺牲材料层42的凹进侧壁中的凹度。
在一个实施例中，绝缘带32可包含氧化硅，且牺牲材料带42可包含氮化硅。在这种情况下，牺牲材料带42可通过采用热磷酸的湿式蚀刻工艺横向地凹进。线沟槽49的侧壁产生竖直波状轮廓，即，在沿着竖直方向传播时具有橫向波浪的轮廓。因此，线沟槽49在牺牲材料带42的层级处横向地选择性扩展且在本文中称为竖直波状沟槽49′。竖直波状沟槽49′中的每一个具有垂直于第一水平方向(例如，字线方向)hd1的竖直平面内的竖直横截面轮廓，所述竖直横截面轮廓随沿着竖直交替序列(32、42)的纵向方向平移而不变。换句话说，线沟槽49变为在垂直于第一水平方向hd1的竖直平面内具有竖直波状宽度的竖直波状沟槽49′。
在一个实施例中，牺牲材料层42的凹进侧壁的最大橫向凹部距离mlrd可以是牺牲材料层42的竖直厚度的至少一半。在一个实施例中，牺牲材料层42的凹进侧壁的最大橫向凹部距离mlrd可与牺牲材料层42的竖直厚度相同，或比牺牲材料层42的竖直厚度更大。一般来说，牺牲材料层42的凹进侧壁的最大橫向凹部距离mlrd与牺牲材料层42的厚度的比率越大，牺牲材料层42的凹进侧壁的曲度(和凹度)越大。
参考图7A和图7B，连续阻挡介电材料层52L、连续电荷存储材料层54L以及连续穿隧介电材料层56L依序形成于竖直波状沟槽49′中和绝缘顶盖层70上方。
连续阻挡介电材料层52L通过保形沉积工艺直接形成于竖直波状沟槽49′的侧壁和底部表面上。连续阻挡介电材料层52L可包含单个介电材料层或多个介电材料层的堆叠。在一个实施例中，阻挡介电层可包含基本上由介电金属氧化物组成的介电金属氧化物层。如本文中所使用，介电金属氧化物是指包含至少一种金属性元素和至少氧的介电材料。介电金属氧化物可基本上由至少一种金属性元素和氧组成，或可基本上由至少一种金属性元素、氧以及至少一种非金属性元素(如氮)组成。在一个实施例中，连续阻挡介电材料层52L可包含具有高于7.9的介电常数，即，具有高于氮化硅的介电常数的介电常数的介电金属氧化物。
介电金属氧化物的非限制性实例包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠。介电金属氧化物层可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(pulsedlaser deposition；PLD)、液体源雾化化学沉积或其组合而沉积。介电金属氧化物层的厚度可在1nm到20nm的范围内，但也可采用更小和更大厚度。介电金属氧化物层可随后充当阻挡所存储电荷泄漏到半导体沟道的介电材料部分。在一个实施例中，连续阻挡介电材料层52L包含氧化铪或氧化铝。在一个实施例中，连续阻挡介电材料层52L可包含具有不同材料组成物的多个介电金属氧化层。
替代或另外地，连续阻挡介电材料层52L可包含介电半导体化合物，如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，连续阻挡介电材料层52L可包含氧化硅或氧化硅与氧化铪的组合。在这种情况下，连续阻挡介电材料层52L的介电半导体化合物可通过如低压化学气相沉积、原子层沉积或其组合的保形沉积方法而形成。介电半导体化合物的厚度可在1nm到20nm的范围内，但也可采用更小和更大厚度。
随后，可形成连续电荷存储材料层54L。在一个实施例中，连续电荷存储材料层54L可以是可例如是氮化硅的介电电荷捕获材料。连续电荷存储材料层54L可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(physical vapor deposition；PVD)或用于在其中存储电荷的任何适合的沉积技术而形成。连续电荷存储材料层54L的厚度可在2nm到20nm的范围内，但也可采用更小和更大厚度。
连续穿隧介电材料层56L包含介电材料，电荷穿隧可通过所述介电材料在适合的电偏压条件下执行。电荷穿隧可通过佛勒-诺德海姆(Fowler-Nordheim)穿隧执行。连续穿隧介电材料层56L可包含氧化硅、氮化硅、氮氧化硅、介电金属氧化物(如氧化铝或氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施例中，连续穿隧介电材料层56L可包含第一氧化硅层、氮氧化硅层以及第二氧化硅层的堆叠，所述堆叠通常称为ONO堆叠。在一个实施例中，连续穿隧介电材料层56L可包含大体上不含碳的氧化硅层或大体上不含碳的氮氧化硅层。连续穿隧介电材料层56L的厚度可在2nm到20nm的范围内，但也可采用更小和更大厚度。
连续阻挡介电层52L、连续电荷存储层54L以及连续穿隧介电层56L的堆叠构成在竖直波状沟槽49′和绝缘顶盖层70上方持续延伸的连续存储器膜层50L。在替代实施例中，阻挡介电层52L和连续穿隧介电层56L的位置可切换以形成具有邻接于沟道的阻挡介电质和邻接于字线/控制栅极电极的穿隧介电层的逆向装置。逆向平面单元存储器装置描述于2018年5月4日申请的美国专利申请第15/971,525号中，所述申请以全文引用的方式并入本文中。
随后，连续覆盖材料层601L可任选地形成于连续存储器膜层50L上。连续覆盖材料层601L可包含可随后并入到竖直半导体沟道中的半导体材料(如非晶硅或多晶硅)，或可包含随后去除的牺牲材料(如非晶碳)。连续覆盖材料层601L在后续各向异性蚀刻工艺期间覆盖且保护下伏连续存储器膜层50L以防止对连续存储器膜层50L的蚀刻损坏。连续覆盖材料层601L的厚度可在1nm到10nm的范围内，但也可采用更小和更大厚度。
参考图8A和图8B，连续覆盖材料层601L和连续存储器膜层50L的水平部分可通过至少一种各向异性蚀刻工艺从绝缘顶盖层70的顶部表面上方和从竖直波状空腔49′的底部部分去除。连续覆盖材料层601L的每一其余部分构成覆盖材料层601R。连续存储器膜层50L通过至少一种各向异性蚀刻工艺来划分成存储器膜层50R。连续穿隧介电材料层56L的每一其余部分构成穿隧介电材料层56R。连续电荷存储材料层54L的每一其余部分构成电荷存储材料层54R。连续阻挡介电材料层52L的每一其余部分构成阻挡介电材料层52R。
阻挡介电层52R、电荷存储材料层54R以及穿隧介电材料层56R中的每一个可包含沿着第一水平方向hd1横向地延伸的一对纵向侧壁和沿着第二水平方向hd2横向地延伸的一对横向侧壁。阻挡介电层52R、电荷存储材料层54R以及穿隧介电材料层56R的每一连续集合构成存储器膜层50R。半导体材料层10的顶部表面可物理上暴露于每一竖直波状沟槽49′的底部处。在连续覆盖材料层601L包含如非晶碳的牺牲材料的情况下，覆盖材料层601R的其余部分可例如通过灰化而去除。
参考图9A和图9B，连续半导体沟道材料层602L可直接沉积于半导体材料层10的半导体表面上，且直接沉积于覆盖材料层601R(如果存在)上或在覆盖材料层601R不存在的情况下直接沉积于穿隧介电材料层56R上。连续半导体沟道材料层602L可直接接触半导体材料层10的物理暴露顶部表面。连续半导体沟道材料层602L包含半导体材料，如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，连续半导体沟道材料层602L包含非晶硅或多晶硅。连续半导体沟道材料层602L可通过如低压化学气相沉积(low pressure chemical vapor deposition；LPCVD)的保形沉积方法而形成。连续半导体沟道材料层602L的厚度可在2nm到10nm的范围内，但也可采用更小和更大厚度。在一个实施例中，连续半导体沟道材料层602L可具有第一导电类型的掺杂，所述第一导电类型是与半导体材料层10的掺杂的导电类型相同的导电类型。在一个实施例中，连续半导体沟道材料层602L可包括包含在1.0×1014/cm3到1.0×1018/cm3的范围内的原子浓度下的电掺杂剂的半导性材料。
介电填充材料(如硅酸盐玻璃)可通过保形沉积工艺(如低压化学气相沉积)或自平坦化沉积工艺(如旋涂)来沉积于竖直波状空腔49′的其余体积中。介电填充材料填充竖直波状空腔49′的其余体积且沉积于上覆于绝缘顶盖层70的连续半导体沟道材料层602L的水平部分上方。
参考图10A和图10B，介电填充材料可例如通过凹部蚀刻而竖直地凹进。上覆于连续半导体沟道材料层602L的水平部分的介电填充材料的部分通过凹部蚀刻而去除，所述水平部分上覆于绝缘顶盖层70。介电填充材料对连续半导体沟道材料层602L的材料具有选择性地进一步竖直地凹进，使得介电填充材料的其余部分具有包含绝缘顶盖层70的顶部表面的水平面与包含绝缘顶盖层70的底部表面的水平面之间的顶部表面。介电填充材料的每一其余部分构成介电轨62R。如本文中所使用，“轨”或“轨结构”是指沿着水平方向(其是“纵向”方向)横向地延伸的细长结构。
随后，上覆于竖直交替序列(32、42)的连续半导体沟道材料层602L的水平部分(其是竖直交替序列的其余部分)可通过另一凹部蚀刻工艺而去除。连续半导体沟道材料层602L的其余部分包括半导体沟道材料轨602R。在覆盖材料层601R存在的情况下，一对覆盖材料层601R与半导体沟道材料轨602R的每一连续集合构成半导体沟道材料轨60R。
参考图11A和图11B，具有第二导电类型的掺杂的掺杂半导体材料形成于上覆于介电轨62R的空隙中。第二导电类型与第一导电类型相对。掺杂半导体材料可包含在5.0×1019/cm3到1.0×1021/cm3的范围内的原子浓度下的第二导电类型的电掺杂剂。上覆于包含绝缘顶盖层70的顶部表面的水平面的第二导电类型的所沉积掺杂半导体材料的部分可通过平坦化工艺而去除，所述平坦化工艺可以是对绝缘顶盖层70的介电材料具有选择性地蚀刻半导体材料的凹部蚀刻或化学机械平坦化(CMP)工艺。第二导电类型的掺杂半导体材料的每一其余部分构成随后划分成多个漏极区的漏极区轨63R。
填充竖直波状沟槽49′的所有材料部分的集合构成沟槽填充结构58R。每一沟槽填充结构58R可包含一对穿隧介电材料层56R、一对电荷存储材料层54R、一对阻挡介电材料层52R、半导体沟道材料轨60R、介电芯轨62R以及漏极区轨63R。
每一半导体沟道材料轨60R可形成有U形竖直横截面轮廓。在一个实施例中，每一半导体沟道材料轨60R可包含沿着第一水平方向hd1横向地延伸的一对竖直延伸翼形部分和邻接于所述对竖直延伸翼形部分的底部区的水平连接部分。介电芯轨62R与漏极区轨63R的堆叠可形成于每一半导体沟道材料轨60R内。每一漏极区轨63R接触相应沟槽填充结构58R内的半导体沟道材料轨60R的顶部部分。每一介电芯轨62R接触相应半导体沟道材料轨60R的内部侧壁且下伏于相应漏极区轨63R。
参考图12A到图12D，光致抗蚀剂层(未展示)可施加于示范性结构上方，且可光刻图案化以形成上覆于沟槽填充结构58R的开口的行。另外，细长开口可形成于定位于接触区300中的光致抗蚀剂层的部分中。细长开口上覆于接触区300中的沟槽填充结构58R的部分和/或在对应于沟槽填充结构58R的延伸部的区域中沿着第一水平方向hd1形成到接触区300中。
各向异性蚀刻采用图案化光刻胶层作为蚀刻掩模而执行。沟槽填充结构58R、竖直交替序列(32、42)以及回向阶梯介电材料部分65的未遮蔽部分通过各向异性蚀刻工艺而贯穿蚀刻。各向异性蚀刻工艺可以是无差别地蚀刻沟槽填充结构58R、竖直交替序列(32、42)以及回向阶梯介电材料部分65的材料的反应性离子蚀刻工艺。末端点检测可通过感测半导体材料层10的表面的实体暴露而实现。
离散隔离空腔69(亦称为“柱空腔”)形成于与沟槽填充结构58R的区域重叠的行中。离散隔离空腔69可具有大体上垂直侧壁，且将每一沟槽填充结构58R横向地划分成存储器堆叠组合件58。在一个实施例中，离散隔离空腔69可形成为延伸穿过沟槽填充结构58R的隔离空腔69的二维阵列。隔离空腔69中的每一个延伸到衬底(9、10)，且绝缘层32和间隔材料层(即，牺牲材料层42)的其余部分的侧壁物理上暴露于隔离空腔69周围。竖直波状沟槽49′可由隔离空腔69和细长隔离空腔169修改。隔离空腔69和细长隔离空腔169的宽度可大于竖直波状沟槽49′的最大宽度以确保沟槽填充结构58R内的每一组件由隔离空腔69和细长隔离空腔169横向地划分。沿着第一水平方向hd1大体上延伸的竖直交替序列(32、42)内的绝缘层32的侧壁可具有沿着第二水平方向hd2的橫向波浪。另外，竖直交替序列(32、42)内的牺牲材料层42的侧壁可具有沿着第二水平方向hd2比上覆绝缘层32或下伏绝缘层32的橫向波浪更小的橫向波浪。
每一存储器堆叠组合件58是沟槽填充结构58R的图案化部分。每一存储器堆叠组合件58包含作为一对穿隧介电材料层56R的图案化部分的一对穿隧介电质56、作为一对电荷存储材料层54R的图案化部分的一对电荷存储层54以及作为一对阻挡介电材料层52R的图案化部分的一对阻挡介电质52。穿隧介电质56、电荷存储层54以及阻挡介电质52的每一连续集合构成存储器膜50。
在一对覆盖材料层601R存在于每一半导体沟道材料轨60R内的情况下，覆盖材料层601R的每一其余部分构成外部半导体沟道部分601。半导体沟道材料轨602R的每一其余部分构成半导体沟道部分602。在外部半导体沟道部分601存在的情况下，半导体沟道部分602和一对外部半导体沟道部分601的每一连续集合构成竖直半导体沟道60。在外部半导体沟道部分不存在的情况下，每一半导体沟道部分602构成竖直半导体沟道60。每一存储器堆叠组合件58包含相应竖直半导体沟道60。
漏极区轨63R的每一图案化部分构成漏极区63。介电芯轨62R的每一图案化部分构成介电芯62。每一存储器堆叠组合件58包含相应介电芯62和漏极区63。
每一存储器堆叠组合件58包含相应竖直半导体沟道60和相应存储器膜50。在一个实施例中，每一存储器膜50可具有小于牺牲材料层42的最小厚度的一半的厚度，使得竖直半导体沟道60具有竖直波状侧壁。在这种情况下，每一竖直半导体沟道60可形成有牺牲材料层42的每一层级处的横向突出部分。漏极区63接触相应存储器堆叠组合件58内的竖直半导体沟道60的顶部部分。介电芯62接触相应竖直半导体沟道60的内部侧壁，下伏于相应漏极区63，且包含物理上暴露于一对隔离空腔69的一对侧壁。
细长隔离空腔69′可形成于接触区300中，使得细长隔离空腔69′、存储器堆叠组合件58以及离散隔离空腔69的组合将绝缘层32与牺牲材料层42的竖直交替序列(32、42)共同地划分成沿着第二水平方向hd2横向地划分的多个离散部分。绝缘层32的每一图案化部分具有带形状，所述带形状具有第一水平方向hd1作为纵向方向且具有第二水平方向hd2作为宽度方向。因此，绝缘层32的每一图案化部分在本文中称为绝缘带32。同样地，牺牲材料层42的每一图案化部分具有带形状，所述带形状具有第一水平方向hd1作为纵向方向且具有第二水平方向hd2作为宽度方向。因此，牺牲材料层42的每一图案化部分在本文中称为牺牲材料带32。
竖直相邻绝缘带32和牺牲材料带42的每一集合构成绝缘带32与牺牲材料带42的交替堆叠。因此，绝缘层32与牺牲材料层42的竖直交替序列(32、42)的每一划分部分构成绝缘带32与牺牲材料带42的交替堆叠(32、42)。
在图12C中展示的一个实施例中，竖直半导体沟道60包括一对竖直延伸部分60V、连接所述对竖直延伸部分60V的底部末端的底部部分60B以及定位于牺牲材料带42的每一层级处且延伸远离所述对竖直延伸部分60V的横向突出部分60P。在一个实施例中，横向突出部分60P中的每一个包含接触存储器膜50的水平底部表面的水平顶部表面、接触存储器膜50的水平顶部表面的水平底部表面以及邻接于存储器膜50的水平顶部表面和存储器膜50的水平底部表面的凸形侧壁。
参考图13A到图13D，如掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃的介电材料可通过保形沉积工艺或非保形沉积工艺来沉积于离散隔离空腔69和细长隔离空腔69′中。举例来说，低压化学气相沉积(LPCVD)、亚大气压化学气相沉积(sub-atmosphericchemical vapor deposition；SACVD)和/或等离子体增强式化学气相沉积(plasmaenhanced chemical vapor deposition；PECVD)可用以沉积介电材料，所述介电材料至少部分地填充离散隔离空腔69和细长隔离空腔69′，即，其中具有或不具有空隙。所沉积介电材料的过量部分可通过可包含化学机械平坦化(CMP)和/或凹部蚀刻的平坦化工艺而从绝缘顶盖层70和回向阶梯介电材料部分65的顶部表面上方去除。离散隔离空腔69中的所沉积介电材料的每一其余部分构成介电柱结构64。细长隔离空腔69′中的所沉积介电材料的每一其余部分构成介电壁结构64′。
介电柱结构64的二维阵列可形成于将沟槽填充结构58R划分成存储器堆叠组合件58的离散隔离空腔69中。一般来说，介电柱结构64的二维阵列可通过在隔离空腔69中沉积介电填充材料和通过从交替序列(32、42)的最顶部层上方(即，从竖直交替序列(32、42)的其余部分的最顶部层上方)平坦化介电填充材料而形成。如果采用绝缘顶盖层70，那么绝缘顶盖层70的顶部表面可用作平坦化表面。介电填充材料的其余部分构成介电柱结构64的二维阵列。
每一介电柱结构64可具有沿着第二水平方向hd2的最大尺寸，所述最大尺寸至少是介电柱结构64延伸穿过的竖直波状沟槽49′的最大宽度。在一个实施例中，每一介电柱结构64可具有一对第一侧壁，所述对第一侧壁接触绝缘带32与牺牲材料带42的一对交替堆叠(32、42)。在一个实施例中，介电柱结构64中的一或多个可包含一对第二侧壁，所述对第二侧壁接触一对存储器堆叠组合件58的侧壁。在一个实施例中，第一侧壁和第二侧壁可具有竖直平面部分(即，含于相应二维欧几里德(Euclidean)平面内的部分)，且可包含可作为凹形竖直部分的曲形竖直部分。
存储器堆叠组合件58与介电柱结构64的交错二维阵列可定位于竖直波状沟槽49′中。竖直波状沟槽49′中的每一个填充有存储器堆叠组合件58与介电柱结构64的相应横向交替序列。介电芯62接触相应竖直半导体沟道60的内部侧壁，下伏于相应漏极区63且横向地接触相应对介电柱结构64。在一个实施例中，每一存储器膜50具有小于牺牲材料层42的最小厚度的一半的厚度。在一个实施例中，每一竖直半导体沟道60形成有牺牲材料层42的每一层级处的横向突出部分。
参考图14A和图14B，背侧通孔空腔79可穿过介电柱结构64的子集和介电壁结构64′的部分形成。背侧通孔空腔79的位置可选择以使得每一牺牲材料带42接触背侧通孔空腔79中的至少一个。另外，背侧通孔空腔的位置可选择以使得牺牲材料带42内的每个点与牺牲材料带42中的最近侧一个横向地间隔开一侧向距离，所述侧向距离并不超过后续蚀刻工艺期间的橫向蚀刻距离，所述后续蚀刻工艺对绝缘带32与阻挡介电质52的材料具有选择性地蚀刻牺牲材料带42的材料。在一个实施例中，背侧通孔空腔79的子集可具有与介电柱结构64中的相应一个相同的区域。在这种情况下，背侧通孔空腔79可通过去除相应介电柱结构64而形成。在另一实施例中，背侧通孔空腔79可与介电柱结构64中的相应一个在区域中仅部分地重叠。在又一实施例中，背侧通孔空腔79可与介电柱结构64中的两个或更多个和与任何介入组合件58至少部分地在区域中重叠。在这种情况下，组合件58可在背侧通孔空腔79的形成期间被去除。穿过介电壁结构64′形成的背侧通孔空腔79的子集可将介电壁结构64′中的一或多个划分成多个离散部分。
参看图15，相对于绝缘带32的第一材料而选择性地蚀刻牺牲材料带42的第二材料的蚀刻剂可例如采用各向同性蚀刻工艺来引入到背侧通孔空腔79中。背侧凹部43形成于从其中去除牺牲材料带42的体积中。牺牲材料带42的第二材料的去除可对绝缘带32的第一材料、回向阶梯介电材料部分65的材料、介电柱结构64和介电壁结构64′的材料以及存储器膜50的最外层的材料(即，阻挡介电质52的材料)具有选择性。在一个实施例中，牺牲材料带42可包含氮化硅，且绝缘带32和回向阶梯介电材料部分65的材料可以是氧化硅材料，如未掺杂硅酸盐玻璃和/或掺杂硅酸盐玻璃。
对第一材料和存储器膜50的最外层具有选择性地去除第二材料的各向同性蚀刻工艺可以是采用湿式蚀刻方案的湿式蚀刻工艺，或可以是其中将呈气相的蚀刻剂引入到背侧通孔空腔79中的气相(干式)蚀刻工艺。举例来说，如果牺牲材料带42包含氮化硅，那么蚀刻工艺可以是其中示范性结构浸没在包含磷酸的湿式蚀刻槽内的湿式蚀刻工艺，磷酸对氧化硅具有选择性地蚀刻氮化硅。各向同性蚀刻工艺的持续时间可选择以使得从绝缘带32与牺牲材料带42的每一交替堆叠(32、42)完全地去除牺牲材料带42。每一背侧凹部43可以是具有高于空腔的竖直范围的横向尺寸的横向延伸空腔。换句话说，每一背侧凹部43的横向尺寸可高于背侧凹部43的高度。
在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的单块三维NAND串阵列。在这种情况下，每一背侧凹部43可界定用于容纳单块三维NAND串阵列的相应字线的空间。多个背侧凹部43中的每一个可大体上平行于衬底(9、10)的顶部表面延伸。背侧凹部43可由下伏绝缘带32的顶部表面和上覆绝缘带32的底部表面竖直地定界。在一个实施例中，每一背侧凹部43可始终具有均一高度。存储器堆叠组合件58、介电柱结构64以及介电壁结构64′在形成背侧凹部43期间提供对示范性结构的结构支撑。
参考图16A和图16B，背侧阻挡介电层44可通过保形沉积工艺任选地形成于背侧凹部43中。背侧阻挡介电层44为简单起见并不明确地说明于图16A中，且明确地说明于图16B中。举例来说，背侧阻挡介电层44可包含介电金属氧化物，如氧化铝。保形沉积工艺可包含例如原子层沉积(ALD)工艺。背侧阻挡介电层44的厚度可在1nm到6nm的范围内，但也可采用更小和更大厚度。
至少一种导电材料可沉积于背侧凹部43的其余体积中。举例来说，金属屏障层可在背侧凹部43中直接沉积于背侧阻挡介电层44的物理暴露表面上或在不采用背侧阻挡介电层的情况下沉积于阻挡介电质52和绝缘带32的物理暴露表面上。金属屏障层包含可充当扩散屏障层和/或用于待随后沉积的金属填充材料的促粘层的导电金属材料。金属屏障层可包含导电金属氮化物材料，如TiN、TaN、WN或其堆叠，或可包含导电金属碳化物材料，如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层可通过如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积工艺而沉积。金属屏障层的厚度可在2nm到8nm的范围内，如3nm到6nm的范围内，但也可采用更小和更大厚度。在一个实施例中，金属屏障层可基本上由如TiN的导电金属氮化物组成。
金属填充材料沉积于背侧凹部43的其余体积中、至少一个背侧通孔空腔79的侧壁上和绝缘顶盖层70的顶部表面上方以形成金属填充材料部分。金属填充材料可通过保形沉积方法而沉积，所述保形沉积方法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电极镀覆、电镀或其组合。在一个实施例中，金属填充材料部分可基本上由至少一种元素金属组成。金属填充材料部分的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料部分可基本上由单一元素金属组成。在一个实施例中，金属填充材料部分可采用如WF6的含氟前驱体气体而沉积。在一个实施例中，金属填充材料部分可以是包含残余水平的氟原子作为杂质的钨层。
多个导电带46(即，具有带形状的导电带)可形成于多个背侧凹部43中，且连续金属材料层可形成于每一背侧通孔空腔79的侧壁上和绝缘顶盖层70上方。每一导电带46包含金属屏障层的一部分和定位于竖直相邻对介电材料带(如一对绝缘带32)之间的金属填充材料部分。
连续导电材料层的所沉积金属材料例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合来从每一背侧通孔空腔79的侧壁和从绝缘顶盖层上方回蚀。背侧凹部43中的所沉积金属材料的每一其余部分构成导电带46。每一导电带46可以是导电线结构。因此，牺牲材料带42被导电带46替换。
每一导电带46可充当定位于相同层级处的多个控制栅极电极与将定位于相同层级处的多个控制栅极电极电互连(即，电短路)的字线的组合。每一导电带46内的多个控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每一导电带46可以是充当用于多个竖直存储器装置的公共控制栅极电极的字线。
虽然本发明采用其中间隔材料层形成为牺牲材料层42的实施例加以描述，但本文中明确地涵盖其中间隔材料层形成为导电层且划分成导电带46的实施例。在一个实施例中，将竖直交替序列划分成绝缘带32与导电带46的多个交替堆叠可在形成线沟槽49后(即，在线沟槽49沿着第一水平方向hd1延伸穿过接触区300的整个长度的情况下，在图4A和图4B的处理步骤处)发生。在另一实施例中，将竖直交替序列划分成绝缘带32与导电带46的多个交替堆叠可在形成离散通孔空腔69和细长通孔空腔69′后(即，在线沟槽49并不将绝缘层32与导电带的竖直交替序列完全地划分成绝缘带32与导电带46的多个交替堆叠(32、46)的情况下，在图12A到图12D的处理步骤处)发生。
在一个实施例中，竖直半导体沟道60包括一对竖直延伸部分60V、连接所述对竖直延伸部分60V的底部末端的底部部分60B以及定位于导电带46的每一层级处且延伸远离所述对竖直延伸部分60V的横向突出部分60P。在一个实施例中，横向突出部分60P中的每一个包含接触存储器膜50的水平底部表面的水平顶部表面、接触存储器膜50的水平顶部表面的水平底部表面以及邻接于存储器膜50的水平顶部表面和存储器膜50的水平底部表面的凸形侧壁。
参考图16C，说明其中背侧阻挡介电层不存在的实施例。在这种情况下，导电带46可直接形成于阻挡介电质52的外部表面上。
一般来说，每一存储器堆叠组合件58包括竖直半导体沟道60和包含相应对凸形外部侧壁的一对存储器膜50，所述相应对凸形外部侧壁接触导电带46的凹形侧壁或通过均一距离与导电带46的凹形侧壁隔开。在不采用背侧阻挡介电层44的情况下，存储器膜50的凸形外部侧壁接触导电带46。在采用背侧阻挡介电层44的情况下，存储器膜50的凸形外部侧壁通过背侧阻挡介电层44的厚度与导电带46间隔开。导电带46的凹形侧壁和竖直半导体沟道60的横向突出部分的凸形表面提供在将电偏压施加到导电带46中的最近侧一个后局部地增大每一横向突出部分的顶端处的电场线的密度的几何形状。导电带(例如，字线/控制栅极电极)46具有用于竖直半导体沟道60的给定横向突出部分的匹配凹形侧壁表面轮廓且通过背侧阻挡介电层44的厚度与横向突出部分横向地间隔开。
参看图17，绝缘材料层可通过保形沉积工艺来形成于至少一个背侧通孔空腔79中和绝缘顶盖层70上方。示范性保形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料层可包含氧化硅。绝缘材料层可例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)而形成。绝缘材料层的厚度可在1.5nm到60nm的范围内，但也可采用更小和更大厚度。
执行各向异性蚀刻以从绝缘顶盖层70上方和在每一背侧通孔空腔79的底部处去除绝缘材料层的水平部分。绝缘材料层的每一其余部分构成绝缘间隔件74。背侧空隙存在于由每一绝缘间隔件74包围的体积内。半导体材料层10的顶部表面可物理上暴露于每一背侧空隙的底部处。
源极区61可通过将电掺杂剂植入到半导体材料层10的物理暴露表面部分中来形成于每一背侧空隙下的半导体材料层10的表面部分处。每一源极区61形成于下伏于穿过绝缘间隔件74的相应开口的衬底(9、10)的表面部分中。由于植入工艺期间的所植入掺杂剂原子的蔓延(straggle)和后续激活退火工艺期间的所植入掺杂剂原子的橫向扩散，每一源极区61可具有高于穿过绝缘间隔件74的开口的横向范围的横向范围。
定位于源极区61与竖直半导体沟道60的相邻底部末端之间的半导体材料层10的每一表面部分构成水平半导体沟道59。每一水平半导体沟道59接触源极区61和多个竖直半导体沟道60。每一源极区61形成于半导体衬底(9、10)的上部部分中。半导体沟道(59、60)在每一源极区61与漏极区63的相应集合之间延伸。半导体沟道(59、60)包含存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可形成于每一背侧空隙内。每一接触通孔结构76可填充相应背侧空隙。接触通孔结构76可通过在背侧通孔空腔79的其余末填充体积中沉积至少一种导电材料而形成。举例来说，至少一种导电材料可包含导电衬里和导电填充材料部分。导电衬里可包含导电金属衬里，如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬里的厚度可在3nm到30nm的范围内，但也可采用更小和更大厚度。导电填充材料部分可包含金属或金属合金。举例来说，导电填充材料部分可包含W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
至少一种导电材料可采用上覆于交替堆叠(32、46)的绝缘顶盖层70作为停止层而平坦化。如果采用化学机械平坦化(CMP)工艺，那么绝缘顶盖层70可用作CMP停止层。背侧通孔空腔79中的至少一种导电材料的每一其余连续部分构成背侧接触通孔结构76。每一背侧接触通孔结构76延伸穿过交替堆叠(32、46)，且接触相应源极区61的顶部表面。替代地，水平源极线可定位于与竖直半导体沟道60的下部部分电接触的交替堆叠(32、46)下。
参考图18A和图18B，接触通孔结构86(其在本文中称为字线接触通孔结构)可穿过回向阶梯介电材料部分65形成于导电带46上。接触通孔结构86的二维阵列可形成于接触区300中的导电带46中的相应一个的顶部表面上。
额外接触通孔结构和额外介电材料层可形成于绝缘顶盖层70上方。举例来说，漏极接触通孔结构(未明确地说明)可形成于有源存储器堆叠组合件58(即，不用作虚设结构且电有源的存储器堆叠组合件58)内的每一漏极区63的顶部表面上。位线98可形成以电接触沿着第二水平方向hd2的每个其它漏极区63，即，位于沿着第二水平方向的每个其它线沟槽49内的漏极区63的相应集合。位线98的示范性布局说明于图16B中。在这种配置中，充当字线的每一导电带46仅激活每位线98的存储器单元的单个部分(例如，存储器膜50的单个部分)，且可编程或读取对应于存储器膜50中的一个的单个激活部分的唯一选择存储器单元。
图19A到图19D说明根据本公开的第二实施例的形成第二示范性结构的方法的示意性竖直横截面图。图19A的结构对应于第一实施例的图6A和图6B中展示的结构。
如图19B中所展示，氮化硅层51L形成于竖直波状沟槽49′的侧壁上。氮化硅层51L遵循竖直波状沟槽49′的轮廓。
如图19C中所展示，氮化硅层51L氧化以将氮化硅层51L转换成氧化硅或氮氧化硅连续阻挡介电层52L。可使用任何适合的氧化，如等离子体氧化或热氧化。连续阻挡介电层52L具有竖直方向上的非均一厚度，其中较厚区52T邻接于牺牲材料层42与绝缘层32之间的界面定位，且较薄区52N邻接于每一牺牲材料层42的中间定位。不希望受特定理论束缚，咸信从氮化硅层51L和氧化硅绝缘层32两者提供氧自由基以形成较厚区52T，而仅从氮化硅层51L提供氧自由基以形成较薄区52N。
如图19D中所展示，连续电荷存储层54L形成于连续阻挡介电层52L上。工艺随后如上文相对于图7A和图7B且任选地还相对于图8A和图8B所描述而进行。
图20A到图20C说明根据本公开的第二实施例的形成第二示范性结构的方法中的后续步骤。任选的源极选择栅极电极层47，如重掺杂硅层可形成于绝缘层与牺牲材料层(32、42)的竖直交替序列下。牺牲材料66沉积到竖直波状沟槽49′的其余末填充部分中。牺牲材料66填充沟槽49′的整个其余末填充部分。牺牲材料66可以是可对下伏半导体沟道材料具有选择性地去除的任何材料。举例来说，牺牲材料66可例如包括碳掺杂氧化硅或非晶碳。
如图21A到图21C中所展示，上文所描述的离散隔离空腔69(亦称为“柱空腔”)使用上文关于图12A到图12D所描述的方法来形成于与连续存储器膜层50L、连续沟道层60L(其可包含连续覆盖材料层601L)以及牺牲材料66的区域重叠的行中。在蚀刻掉柱空腔69的位置处的牺牲材料66之后从柱空腔69去除连续存储器膜层50L和连续沟道层60L的部分。
如图22A到图22C中所展示，从定位于柱空腔69之间的竖直波状沟槽49′的部分68去除牺牲材料66的其余部分。连续沟道层60L暴露于定位于柱空腔69之间的竖直波状沟槽49′的部分中。连续存储器膜层50L定位于在柱空腔69之间定位的竖直波状沟槽49′的部分中的连续沟道层60L下。
如图23A到图23C中所展示，如氧化硅的绝缘材料在相同沉积和平坦化步骤期间形成于柱空腔69中和定位于柱空腔69之间的竖直波状沟槽49′的部分68中。绝缘材料形成柱空腔69中的上文所描述的介电柱结构64和竖直波状沟槽49′的部分68中的上文所描述的介电芯62。漏极区63可随后如上文关于第一实施例所描述而形成。第二实施例的方法随后如上文相对于第一实施例的图14A到图18B所描述而进行。
图24说明第二实施例的存储器单元500。在第二实施例中，竖直波状沟槽49′的部分68的侧壁是不具有任何笔直竖直部分的连续波状，如图19D中所展示，这是由于氮化硅层51L的形成和氮化硅层51L的氧化以形成连续波状阻挡介电层52L。因此，在这一实施例中，竖直半导体沟道60不含有竖直延伸部分60V。替代地，在这一实施例中，竖直半导体沟道60含有定位于导电带(例如，字线/控制栅极电极)46的每一层级处的交替横向突出部分60P和定位于绝缘层32的每一层级处且延伸远离邻接横向突出部分60P的曲形横向凹进部分60X。在这一实施例中，横向突出部分60P中的每一个不包含任何水平表面。
参考所有图式且根据本公开的各种实施例，提供三维存储器装置，所述三维存储器装置包括：绝缘带32与导电带46的交替堆叠，定位于衬底(9、10)上方且通过竖直波状沟槽49′彼此横向间隔开，其中竖直波状沟槽49′沿着第一水平方向hd1横向地延伸且沿着第二水平方向hd2间隔开且在导电带46的层级处比在绝缘带32的层级处具有沿着第二水平方向hd2的更大横向范围；以及存储器堆叠组合件58与介电柱结构64的交错二维阵列，定位于竖直波状沟槽49′中，其中竖直波状沟槽49′中的每一个填充有存储器堆叠组合件58与介电柱结构64的相应横向交替序列，其中每一存储器堆叠组合件58包括竖直半导体沟道60和包含相应对凸形外部侧壁的一对存储器膜60，所述相应对凸形外部侧壁接触导电带46的凹形侧壁或通过均一距离与导电带46的凹形侧壁隔开。
在图24中说明的第二实施例中，竖直半导体沟道60含有定位于导电带46的每一层级处的交替横向突出部分60P和定位于绝缘层32的每一层级处的曲形横向凹进部分60X。每一存储器膜50含有阻挡介电质52，所述阻挡介电质52具有竖直方向上的非均一厚度，且包括邻接于导电带46与绝缘层32之间的界面定位的较厚区52T，和邻接于每一导电带46的中间定位的较薄区52N。
在一个实施例中，导电带46的每一凹形侧壁沿着第一水平方向hd1延伸以具有垂直于第一水平方向hd1的竖直平面中的竖直横截面轮廓，且竖直横截面轮廓可随沿着第一水平方向hd1的平移而不变。
在一个实施例中，存储器膜50的每一凸形外部侧壁直接接触导电带46的凹形侧壁中的相应一个。
在一个实施例中，存储器膜50的每一凸形外部侧壁通过相应背侧阻挡介电层44与导电带46的凹形侧壁中的相应一个间隔开，所述相应背侧阻挡介电层44具有均一厚度且包含上覆于导电带46的凹形侧壁中的相应一个的上部水平部分和下伏于导电带46的凹形侧壁中的相应一个的下部水平部分。
在一个实施例中，每一存储器堆叠组合件58包括接触竖直半导体沟道60中的相应一个的顶部部分的漏极区63和接触相应竖直半导体沟道60的内部侧壁、下伏于漏极区63且横向地接触相应对介电柱结构64的介电芯62。
在一个实施例中，存储器膜50中的每一个包含接触竖直半导体沟道60中的相应一个的穿隧介电质56、接触穿隧介电质56的电荷存储层54以及接触电荷存储层54的阻挡介电质52。
在一个实施例中，每一存储器堆叠组合件58包含相应竖直半导体沟道60、相应对穿隧介电质56、相应对电荷存储层54以及相应对阻挡介电质52。相应竖直半导体沟道60、相应对穿隧介电质56、相应对电荷存储层54以及相应对阻挡介电质52中的每一个接触沿着第二水平方向hd2横向地延伸的相应对介电柱结构64的侧壁。
在一个实施例中，三维存储器装置包括：接触区300，其中每一交替堆叠(32、46)具有从衬底(9、10)延伸到相应交替堆叠(32、46)内的最顶部带的相应阶梯表面；以及接触通孔结构86的二维阵列，接触接触区300中的交替堆叠(32、46)内的导电带46中的相应一个的顶部表面。
在一个实施例中，介电柱结构64具有比沿着第二水平方向hd2的存储器堆叠组合件58的最大横向尺寸更大的沿着第二水平方向hd2的宽度。
在一个实施例中，三维存储器装置包括：水平半导体沟道59，邻接于竖直半导体沟道60的底部部分且定位于衬底(9、10)的上部部分中；源极区61，横向地接触水平半导体沟道59且定位于衬底(9、10)的上部部分中；以及背侧接触通孔结构76，定位于相邻对交替堆叠(32、46)之间且接触源极区61。
本公开的实施例的三维存储器装置通过电场线密度的局部增强且因此增强的局部电场强度来提供更快的编程和擦除速度。导电带(即，字线/控制栅极电极)46的凹形侧壁与竖直半导体沟道60的横向突出部分的凸形侧壁的匹配对提供其中局部电场强度增大的几何形状。
虽然前述内容是指特定的优选实施例，但应了解，本公开限于此。所属领域的一般技术人员将想到可对所公开的实施例作各种修改且此类修改意图在本公开的范围内。假定不是彼此替代方案的所有实施例具有相容性。除非另外明确地陈述，否则字词“包括”或“包含”涵盖其中字词“基本上由…组成”或字词“由…组成”代替字词“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可在功能上等效的任何其它相容结构和/或配置的情况下实践本公开，限制条件是此类替代物并未被明确地禁用或以其它方式被所属领域的一般技术人员已知为不可能的。所有本文中列举的公开、专利申请和专利以全文引用的方式并入本文中。

Claims (20)

1.一种三维存储器装置，包括：
绝缘带与导电带的交替堆叠，定位于衬底上方且通过竖直波状沟槽彼此横向间隔开，其中所述竖直波状沟槽沿着第一水平方向横向地延伸且沿着第二水平方向间隔开且在所述导电带的层级处比在所述绝缘带的层级处具有沿着所述第二水平方向的更大横向范围；以及
存储器堆叠组合件与介电柱结构的交错二维阵列，定位于所述竖直波状沟槽中，其中所述竖直波状沟槽中的每一个填充有存储器堆叠组合件与介电柱结构的相应横向交替序列，
其中每一存储器堆叠组合件包括竖直半导体沟道和包含相应对凸形外部侧壁的一对存储器膜，所述相应对凸形外部侧壁接触所述导电带的凹形侧壁或通过均一距离与所述导电带的凹形侧壁隔开。
2.根据权利要求1所述的三维存储器装置，其中所述竖直半导体沟道包括：
一对竖直延伸部分；
底部部分，连接所述对竖直延伸部分的底部末端；以及
横向突出部分，定位于所述导电带的每一层级处且延伸远离所述对竖直延伸部分。
3.根据权利要求1所述的三维存储器装置，其中所述竖直半导体沟道含有定位于所述导电带的每一层级处的交替横向突出部分和定位于所述绝缘带的每一层级处的曲形横向凹入部分。
4.根据权利要求3所述的三维存储器装置，其中每一存储器膜含有阻挡介电质，所述阻挡介电质具有竖直方向上的非均一厚度，且包括邻接于所述导电带与所述绝缘带之间的界面定位的较厚区，和邻接于每一导电带的中间定位的较薄区。
5.根据权利要求1所述的三维存储器装置，其中所述存储器膜的每一凸形外部侧壁直接接触所述导电带的所述凹形侧壁中的相应一个。
6.根据权利要求1所述的三维存储器装置，其中所述存储器膜的每一凸形外部侧壁通过相应背侧阻挡介电层与所述导电带的所述凹形侧壁中的相应一个隔开，所述相应背侧阻挡介电层具有均一厚度且包含上覆于所述导电带的所述凹形侧壁中的所述相应一个的上部水平部分和下伏于所述导电带的所述凹形侧壁中的所述相应一个的下部水平部分。
7.根据权利要求1所述的三维存储器装置，其中每一存储器堆叠组合件包括：
漏极区，接触所述竖直半导体沟道中的相应一个的顶部部分；以及
介电芯，接触相应竖直半导体沟道的内部侧壁，下伏于所述漏极区，且横向地接触相应对介电柱结构。
8.根据权利要求1所述的三维存储器装置，其中所述存储器膜中的每一个包含与所述竖直半导体沟道中的相应一个接触的穿隧介电质、与所述穿隧介电质接触的电荷存储层以及与所述电荷存储层接触的阻挡介电质。
9.根据权利要求8所述的三维存储器装置，其中：
每一存储器堆叠组合件包含相应竖直半导体沟道、相应对穿隧介电质、相应对电荷存储层以及相应对阻挡介电质；且
所述相应竖直半导体沟道、所述相应对穿隧介电质、所述相应对电荷存储层以及所述相应对阻挡介电质中的每一个接触沿着所述第二水平方向横向地延伸的相应对介电柱结构的侧壁。
10.根据权利要求1所述的三维存储器装置，进一步包括：
接触区，其中每一交替堆叠具有从所述衬底延伸到相应交替堆叠内的最顶部带的相应阶梯表面；以及
接触通孔结构的二维阵列，接触所述接触区中的所述交替堆叠内的所述导电带中的相应一个的顶部表面。
11.根据权利要求1所述的三维存储器装置，其中所述介电柱结构具有比沿着所述第二水平方向的所述存储器堆叠组合件的最大横向尺寸更大的沿着所述第二水平方向的宽度。
12.根据权利要求1所述的三维存储器装置，进一步包括：
水平半导体沟道，邻接到所述竖直半导体沟道的底部部分且定位于所述衬底的上部部分中；
源极区，横向地接触所述水平半导体沟道且定位于所述衬底的所述上部部分中；以及
背侧接触通孔结构，定位于相邻对交替堆叠之间且接触所述源极区。
13.一种形成三维存储器装置的方法，包括：
在衬底上方形成绝缘层与牺牲材料层的竖直交替序列；
形成沿着第一水平方向横向地延伸穿过所述竖直交替序列的线沟槽，其中绝缘带与牺牲材料带的交替堆叠由所述竖直交替序列的其余部分形成；
通过对所述绝缘带具有选择性地横向地凹进所述牺牲材料带来在所述牺牲材料带上形成凹进的凹形侧壁，其中所述线沟槽变为具有在垂直于所述第一水平方向的竖直平面内的竖直波状宽度的竖直波状沟槽；
形成定位于所述竖直波状沟槽中的存储器堆叠组合件与介电柱结构的交错二维阵列，其中所述竖直波状沟槽中的每一个填充有存储器堆叠组合件与介电柱结构的相应横向交替序列；以及
用导电带替换所述牺牲材料带，
其中每一存储器堆叠组合件包括竖直半导体沟道和包含相应对凸形外部侧壁的一对存储器膜，所述相应对凸形外部侧壁接触所述导电带的凹形侧壁或通过均一距离与所述导电带的凹形侧壁隔开。
14.根据权利要求13所述的方法，进一步包括：
在所述竖直波状沟槽中形成沟槽填充结构，其中每一沟槽填充结构包括一对存储器膜层和半导体沟道材料轨；以及
形成穿过所述沟槽填充结构的隔离空腔的阵列，其中所述沟槽填充结构划分成存储器堆叠组合件，每一存储器堆叠组合件包含相应竖直半导体沟道和相应存储器膜。
15.根据权利要求14所述的方法，其中所述介电柱结构通过在所述隔离空腔中沉积介电材料且从所述存储器堆叠组合件的顶部表面上方去除所述介电材料的过量部分而形成。
16.根据权利要求14所述的方法，其中所述沟槽填充结构通过以下操作形成：
在所述竖直波状沟槽中形成连续存储器膜层；
通过各向异性蚀刻去除所述连续存储器膜层的水平部分，其中所述连续存储器膜层划分成存储器膜层；
沉积连续半导体沟道材料层；
去除上覆于所述竖直交替序列的所述其余部分的所述连续半导体沟道材料层的部分，其中所述连续半导体沟道材料层的其余部分包括半导体沟道材料轨。
17.根据权利要求13所述的方法，其中：
所述绝缘层包括氧化硅；
所述牺牲材料层包括氮化硅；且
所述牺牲材料带通过采用热磷酸的湿式蚀刻工艺横向地凹进。
18.根据权利要求13所述的方法，其中：
每一存储器膜具有小于所述牺牲材料层的最小厚度的一半的厚度；
每一竖直半导体沟道在所述牺牲材料层的每一层级处形成有横向突出部分；且
所述导电带和所述竖直半导体沟道的所述横向突出部分提供在将电偏压施加到所述导电带中的最近侧一个后局部地增大每一横向突出部分的顶端处的电场线的密度的几何形状。
19.根据权利要求13所述的方法，其中每一存储器堆叠组合件包括：
漏极区，接触相应存储器堆叠组合件内的竖直半导体沟道的顶部部分；以及
介电芯，接触相应竖直半导体沟道的内部侧壁，下伏于所述漏极区，且横向地接触相应对介电柱结构。
20.根据权利要求13所述的方法，进一步包括：
在所述竖直波状沟槽中形成包括连续存储器膜层、连续半导体沟道层以及牺牲材料的沟槽填充结构；
去除所述连续存储器膜层、所述连续半导体沟道层以及所述牺牲材料的部分以形成穿过所述沟槽填充结构的隔离空腔的阵列，使得所述沟槽填充结构划分成存储器堆叠组合件，每一存储器堆叠组合件包含相应竖直半导体沟道和相应存储器膜；
从所述竖直波状沟槽的其余部分去除所述牺牲材料；以及
在所述竖直波状沟槽的所述其余部分中和所述隔离空腔中形成绝缘材料以形成所述存储器堆叠组合件的相应介电芯和介电柱结构。
CN201980005963.1A 2018-06-07 2019-02-14 包含凹形字线的三维平面nand存储器装置及其制造方法 Active CN111406319B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/002,294 2018-06-07
US16/002,294 US10381376B1 (en) 2018-06-07 2018-06-07 Three-dimensional flat NAND memory device including concave word lines and method of making the same
PCT/US2019/018079 WO2019236158A1 (en) 2018-06-07 2019-02-14 Three-dimensional flat nand memory device including concave word lines and method of making the same

Publications (2)

Publication Number Publication Date
CN111406319A CN111406319A (zh) 2020-07-10
CN111406319B true CN111406319B (zh) 2023-12-22

Family

ID=67543792

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980005963.1A Active CN111406319B (zh) 2018-06-07 2019-02-14 包含凹形字线的三维平面nand存储器装置及其制造方法

Country Status (3)

Country Link
US (1) US10381376B1 (zh)
CN (1) CN111406319B (zh)
WO (1) WO2019236158A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10700086B2 (en) 2018-06-28 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
KR20200132493A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20210002137A (ko) * 2019-06-20 2021-01-07 삼성전자주식회사 수직형 메모리 장치
US10825831B1 (en) * 2019-06-28 2020-11-03 Intel Corporation Non-volatile memory with storage nodes having a radius of curvature
JP2021034650A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置
US10950627B1 (en) 2019-12-09 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device including split memory cells and methods of forming the same
US11251199B2 (en) 2019-12-09 2022-02-15 Sandisk Technologies Llc Three-dimensional NOR array including active region pillars and method of making the same
US11302716B2 (en) * 2020-05-18 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
US11177280B1 (en) * 2020-05-18 2021-11-16 Sandisk Technologies Llc Three-dimensional memory device including wrap around word lines and methods of forming the same
WO2021236166A1 (en) * 2020-05-18 2021-11-25 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
US11282848B2 (en) 2020-05-18 2022-03-22 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
KR20210152743A (ko) * 2020-06-09 2021-12-16 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11069410B1 (en) 2020-08-05 2021-07-20 Sandisk Technologies Llc Three-dimensional NOR-NAND combination memory device and method of making the same
US11545500B2 (en) * 2020-08-12 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
CN112236862B (zh) 2020-09-08 2024-04-09 长江存储科技有限责任公司 具有虚设沟道结构的三维存储器件及其形成方法
US11956954B2 (en) * 2020-11-09 2024-04-09 Micron Technology, Inc. Electronic devices comprising reduced charge confinement regions in storage nodes of pillars and related methods
US11626418B2 (en) 2020-12-11 2023-04-11 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11903190B2 (en) 2020-12-11 2024-02-13 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11937426B2 (en) 2021-01-08 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof
KR102556380B1 (ko) * 2021-02-02 2023-07-17 한양대학교 산학협력단 메모리 셀 영역을 넓힌 구조의 3차원 플래시 메모리
US11631686B2 (en) 2021-02-08 2023-04-18 Sandisk Technologies Llc Three-dimensional memory array including dual work function floating gates and method of making the same
US11737274B2 (en) * 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11482531B2 (en) 2021-02-08 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including multi-bit charge storage elements and methods for forming the same
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11839071B2 (en) * 2021-07-22 2023-12-05 Taiwan Semiconductor Manufacturing Company Limited Vertical access transistors and methods for forming the same
EP4369881A1 (en) * 2022-09-21 2024-05-15 Changxin Memory Technologies, Inc. Semiconductor structure, and manufacturing method for semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760739A (zh) * 2011-04-26 2012-10-31 爱思开海力士有限公司 半导体存储器件及其制造方法
CN102959693A (zh) * 2010-06-30 2013-03-06 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
CN103489868A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体装置及其制造方法和存储器系统
US9773882B1 (en) * 2017-01-12 2017-09-26 Micron Technology, Inc. Integrated structures

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380576B1 (en) 2000-08-31 2002-04-30 Micron Technology, Inc. Selective polysilicon stud growth
US7514739B2 (en) 2004-08-27 2009-04-07 Samsung Electronics Co., Ltd Nonvolatile semiconductor device and method of fabricating the same
US7906804B2 (en) 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
KR100850273B1 (ko) 2007-03-08 2008-08-04 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100936810B1 (ko) 2007-05-23 2010-01-14 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100876088B1 (ko) 2007-05-23 2008-12-26 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR101495803B1 (ko) * 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
US9553146B2 (en) 2014-06-05 2017-01-24 Sandisk Technologies Llc Three dimensional NAND device having a wavy charge storage layer
US10192753B2 (en) 2014-09-15 2019-01-29 Toshiba Memory Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
US20160118391A1 (en) 2014-10-22 2016-04-28 SanDisk Technologies, Inc. Deuterium anneal of semiconductor channels in a three-dimensional memory structure
US9343358B1 (en) * 2015-02-23 2016-05-17 Sandisk Technologies Inc. Three-dimensional memory device with stress compensation layer within a word line stack
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
KR102409748B1 (ko) * 2015-07-28 2022-06-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102959693A (zh) * 2010-06-30 2013-03-06 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
CN102760739A (zh) * 2011-04-26 2012-10-31 爱思开海力士有限公司 半导体存储器件及其制造方法
CN103489868A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体装置及其制造方法和存储器系统
US9773882B1 (en) * 2017-01-12 2017-09-26 Micron Technology, Inc. Integrated structures

Also Published As

Publication number Publication date
CN111406319A (zh) 2020-07-10
WO2019236158A1 (en) 2019-12-12
US10381376B1 (en) 2019-08-13

Similar Documents

Publication Publication Date Title
CN111406319B (zh) 包含凹形字线的三维平面nand存储器装置及其制造方法
CN111295758B (zh) 三维平坦反型nand存储器设备及其制造方法
CN111386607B (zh) 具有高迁移率通道的三维平坦nand存储器装置及其制造方法
CN111448662B (zh) 含有漏极选择层级气隙的三维存储器装置及其制造方法
CN111418064B (zh) 包含部分离散电荷存储元件的三维反向平面nand存储器装置和其制造方法
US11121149B2 (en) Three-dimensional memory device containing direct contact drain-select-level semiconductor channel portions and methods of making the same
US9935124B2 (en) Split memory cells with unsplit select gates in a three-dimensional memory device
CN109328397B (zh) 含有两种类型的支柱结构的多层存储器堆叠结构
US9859363B2 (en) Self-aligned isolation dielectric structures for a three-dimensional memory device
EP3286783B1 (en) Three-dimensional memory devices containing memory block bridges
US10381229B2 (en) Three-dimensional memory device with straddling drain select electrode lines and method of making thereof
US9905573B1 (en) Three-dimensional memory device with angled word lines and method of making thereof
US10515907B2 (en) Three-dimensional memory device containing hydrogen diffusion blocking structures and method of making the same
US9754820B2 (en) Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof
US11094715B2 (en) Three-dimensional memory device including different height memory stack structures and methods of making the same
CN111512442B (zh) 包括波状字线的三维平坦nand存储器器件及其制造方法
US20190355663A1 (en) Three-dimensional memory device containing hydrogen diffusion blocking structures and method of making the same
US9659866B1 (en) Three-dimensional memory structures with low source line resistance
CN111373533B (zh) 含有氢扩散阻挡结构的三维存储器装置及其制造方法
CN116889114A (zh) 包括自对准漏极选择层级隔离结构的三维存储器器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant