CN109328397B - 含有两种类型的支柱结构的多层存储器堆叠结构 - Google Patents

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Abstract

在衬底上方形成包括第一绝缘层和第一牺牲材料层的第一交替堆叠的第一层结构。穿过所述第一层结构形成第一支柱结构。在所述第一层结构上方形成包括第二绝缘层和第二牺牲材料层的第二交替堆叠的第二层结构。穿过所述第二层结构形成存储器堆叠结构和第二支柱结构。用第一导电层和第二导电层代替所述第一牺牲材料层和所述第二牺牲材料层，同时所述第一支柱结构、所述第二支柱结构和所述存储器堆叠结构为所述第一绝缘层和所述第二绝缘层提供结构支撑。通过限制所述第一支柱结构在所述第一层结构内的空间范围，可以减少到背侧接触通孔结构的电短路。

Description

含有两种类型的支柱结构的多层存储器堆叠结构
相关申请
本申请要求提交于2016年8月22日的美国非临时专利申请序列号15/243,260的优先权的权益，该申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及三维存储器器件领域，并且具体地讲涉及采用两种类型的支柱结构的多层三维存储器器件及其制造方法。
背景技术
每一单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”,IEDM Proc.(2001)33-36(具有堆叠环绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器，国际电子器件会议会报，2001年，第33-36页)的文章中公开。
发明内容
根据本公开的一个方面，提供了一种单体三维存储器器件，该三维存储器器件包括：第一层结构，该第一层结构包括第一绝缘层和第一导电层的第一交替堆叠并位于衬底上方；第二层结构，该第二层结构包括第二绝缘层和第二导电层的第二交替堆叠并位于第一层结构上方；多个存储器堆叠结构，该多个存储器堆叠结构延伸穿过第一层结构和第二层结构；第一支柱结构，该第一支柱结构延伸穿过第一层结构但不穿过第二层结构；以及第二支柱结构，该第二支柱结构延伸穿过第一层结构和第二层结构。
根据本公开的另一个方面，提供了一种形成三维存储器的方法，该方法包括：在衬底上方形成第一层结构，其中第一层结构包括第一绝缘层和第一牺牲材料层的第一交替堆叠；穿过第一层结构形成第一支撑开口和第一存储器开口；以及在第一支撑开口和第一存储器开口内沉积填充材料，其中形成在第一支撑开口的第一子组中的第一填充材料部分构成第一支柱结构。该方法还包括：在沉积填充材料之后在第一层结构上方形成第二层结构，第二层结构包括第二绝缘层和第二牺牲材料层的第二交替堆叠；穿过第二层结构形成第二支撑开口，其中第二支撑开口形成在第一支撑开口的第二子组中形成的第二填充材料部分上，但不形成在第一支撑开口的第一子组中形成的第一支柱结构上；移除第二填充材料部分以形成延伸穿过第一层结构和第二层结构的层间支撑开口；在层间支撑开口中形成第二支柱结构并穿过第一层结构和第二层结构形成存储器堆叠结构；以及用第一导电层和第二导电层代替第一牺牲材料层和第二牺牲材料层，同时第一支柱结构、第二支柱结构和存储器堆叠结构为第一绝缘层和第二绝缘层提供结构支撑。
附图说明
图1是根据本公开的实施方案的在形成第一绝缘层和第一牺牲材料层的第一交替堆叠之后的示例性结构的竖直剖面图。
图2A是根据本公开的实施方案的在形成第一阶梯表面和第一逆反阶梯介电材料部分之后的示例性结构的自顶向下视图。
图2B是图2A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图3A是根据本公开的实施方案的在形成存储器阵列区中的第一存储器开口和接触区中的第一支撑开口之后的示例性结构的自顶向下视图。
图3B是图3A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图4A是根据本公开的实施方案的在形成第一支撑开口中和第一存储器开口中的填充材料部分之后的示例性结构的自顶向下视图。
图4B是图4A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图5A是根据本公开的实施方案的在形成第二绝缘层和第二牺牲材料层的第二交替堆叠之后的示例性结构的自顶向下视图。
图5B是图5A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图6A是根据本公开的实施方案的在形成第二阶梯表面和第二逆反阶梯介电材料部分之后的示例性结构的自顶向下视图。
图6B是图6A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图7A是根据本公开的实施方案的在形成第二存储器开口和第二支撑开口之后的示例性结构的自顶向下视图。
图7B是图7A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图8A是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的自顶向下视图。
图8B是图8A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图9A是根据本公开的实施方案的在形成存储器堆叠结构、第二支柱结构、漏极区和虚拟漏极区之后的示例性结构的自顶向下视图。
图9B是图9A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图10是根据本公开的实施方案的存储器堆叠结构的放大视图的自顶向下视图。
图11A是根据本公开的实施方案的在形成接触层级介电层和背侧接触沟槽之后的示例性结构的自顶向下视图。
图11B是图11A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图12A是根据本公开的实施方案的在形成背侧凹陷之后的示例性结构的自顶向下视图。
图12B是图12A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图13A是根据本公开的实施方案的在形成第一导电层和第二导电层以及连续的导电材料层之后的示例性结构的自顶向下视图。
图13B是图13A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图14A是根据本公开的实施方案的在移除连续的导电材料层之后的示例性结构的自顶向下视图。
图14B是图14A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图15A是根据本公开的实施方案的在形成绝缘间隔物、源极区和背侧接触通孔结构之后的示例性结构的自顶向下视图。
图15B是图15A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
图16A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的自顶向下视图。
图16B是图16A的示例性结构的沿着竖直平面B-B'的竖直剖面图。
具体实施方式
如上讨论，本公开涉及包括多层级存储器阵列的竖直堆叠的三维存储器器件及其制造方法，在下面描述了其各个方面。可以采用本公开的实施方案来形成半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元素，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下面的或上覆的结构的整体之上延伸，或者可具有比下面的或上覆的结构的范围小的范围。另外，层可以是均匀或不均匀的连续结构的厚度比连续结构的厚度小的区域。层可水平地、竖直地和/或沿渐缩表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下面级的层上。相比之下，可以单独地形成二维阵列，并且然后将其封装在一起以形成非单体存储器器件。例如，通过在单独衬底上形成存储器层级并竖直地堆叠存储器层级来构造非单体堆叠存储器，如标题为“Three Dimensional Structure Memory”(三维结构存储器)的美国专利No.5,915,167中所述。可以在结合之前将衬底减薄或从存储器层级移除，但是由于存储器层级最初在单独衬底上方形成，因此这种存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括衬底，衬底可以是半导体衬底(9，10)。衬底可以包括衬底半导体层9。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有范围为从1.0S/cm至1.0×105S/cm的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的平衡带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不被掺杂以电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。任选地，衬底半导体层9的一部分可以竖直地凹陷以提供凹陷区，并且至少一个半导体器件700可以形成在凹陷区中。另选地，可以例如通过在形成至少一个半导体器件之后选择性外延，将附加的半导体材料添加到在至少一个半导体器件700的区外的衬底半导体层9。
至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构120。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极盖层介电层，并且可以随后将其图案化以形成至少一个栅极结构(150,152,154,158)，所述栅极结构中的每一个可以包括栅极电介质150、栅电极(152,154)和栅极盖层电介质158。栅电极(152,154)可以包括第一栅电极部分152和第二栅电极部分154的堆叠。可以通过沉积和各向异性蚀刻介电衬垫围绕至少一个栅极结构(150,152,154,158)形成至少一个栅极间隔物156。有源区130可以例如通过引入采用至少一个栅极结构(150,152,154,158)作为掩模结构的电掺杂剂来形成在衬底半导体层9的上部部分中。根据需要可以采用附加掩模。
活性区域130可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫161和第二介电衬垫162。第一介电衬垫161和第二介电衬垫162中的每一个可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在示例性示例中，第一介电衬垫161可以是氧化硅层，并且第二介电衬垫162可以是氮化硅层。外围电路的至少一个半导体器件可以含有随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层170。在一个实施方案中，平面化介电层170的平面化顶表面可以与介电衬垫(161,162)的顶表面共面。随后，可以从某个区域移除平面化介电层170和介电衬垫(161,162)以物理地暴露衬底半导体层9的顶表面。
通过电掺杂剂(诸如p型掺杂剂或n型掺杂剂)的离子注入和/或通过单晶半导体材料的沉积(例如，通过选择性外延)，可以在衬底半导体层9内或其顶部形成任选的半导体材料层10。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。沉积的半导体材料的位于平面化介电层170的顶表面上方的部分可以例如通过化学机械平面化(CMP)移除。在这种情况下，半导体材料层10可以具有与平面化介电层170的顶表面共面的顶表面。
至少一个半导体器件700的区(即，区域)在本文中称为外围器件区300。随后形成存储器阵列的区在本文中称为存储器阵列区100。可以在存储器阵列区100和外围器件区300之间提供用于随后形成导电层的阶梯台阶的接触区200。
参见图2A和图2B，栅极介电层12可以任选地形成在半导体材料层10和平面化介电层170上方。栅极介电层12可以包括例如氧化硅层和/或介电金属氧化物层(诸如氧化铝层和/或氧化铪层)。栅极介电层12的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。
随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。由第一绝缘层132和第一牺牲材料层142形成的交替堆叠在本文中称为第一交替堆叠(132,142)或下部交替堆叠(132,142)。在这种情况下，堆叠可以包括交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的末端元件的第一元件的每个实例在两侧毗连第二元件的两个实例，并且不是交替的多个元件的末端元件的第二元件的每个实例在两侧毗连第一元件的两个实例。第一元件可以具有相同的厚度，或者可以具有不同的厚度。第二元件可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一交替堆叠(132,142)可以包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、介电金属氧化物(通常称为高介电常数(高k)介电氧化物)(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐，以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择性”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅或含有硅和锗中的至少一种的半导体材料的材料层。
在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以采用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1024的范围内，并典型地在8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，第一交替堆叠(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
第一层结构(132,142)可以被图案化以形成第一阶梯表面。第一阶梯表面形成第一台阶区，第一台阶区位于接触区200的区域内。接触区200包括第一阶梯区域和第二阶梯区域，在第一阶梯区域中，形成第一阶梯表面，在第二阶梯区域中，随后在第二层结构(其随后形成在第一层结构上方)中形成附加阶梯表面。存储器阵列域100邻近接触区200设置。随后可以在存储器阵列区100中形成包括存储器堆叠结构的存储器器件。可以例如通过在其中形成具有开口的掩模层、在最顶第一牺牲材料层142和最顶第一绝缘层132的层级内蚀刻腔体并迭代地扩展蚀刻区域，并且通过蚀刻位于蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对使腔体竖直地凹陷，形成第一阶梯表面。第一交替堆叠(132,142)被图案化，使得每个下面的第一牺牲材料层142比蚀刻区中的任何覆盖在上面的第一牺牲材料层142横向地突出得更远，并且每个下面的第一绝缘层132比蚀刻区中的任何覆盖在上面的第一绝缘层132横向地突出得更远。接触区可以是第一交替堆叠(132,142)的接触区。腔体在本文中被称为第一阶梯腔体。
沉积介电材料以填充第一阶梯腔体。介电材料的覆盖在第一交替堆叠(132,142)的最顶表面上面的多余部分例如通过化学机械平面化被移除。沉积的介电材料的剩余部分形成第一介电材料部分，其在本文中被称为第一逆反阶梯介电材料部分165。第一逆反阶梯介电材料部分165形成在第一阶梯表面上。第一介电材料部分165是逆反阶梯的。如本文所用，“逆反阶梯”元件是指具有阶梯表面和随着距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增大的水平横截面积的元件。第一层结构，也被称为第一堆叠结构，包括第一交替堆叠(132,142)和第一逆反阶梯介电材料部分165。第一逆反阶梯介电材料部分165结合到第一层结构(132,142,165)中。
参见图3A和图3B，穿过第一层结构(132,142,165)形成延伸到衬底(9,10)的顶表面的第一开口(121,221,321)。为了形成第一开口(121,221,321)，可以在第一层结构(132,142,165)上方形成包括至少光刻胶层的光刻材料堆叠(未示出)，并且可以将其光刻地图案化以形成光刻材料堆叠内的开口。可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻将光刻材料堆叠中的图案转移通过整个第一层结构(132,142,165)。蚀刻在图案化光刻材料堆叠中的开口下面的第一层结构(132,142,165)的部分以形成第一开口(121,221,321)。换句话说，图案化光刻材料堆叠中的图案转移通过第一层结构(132,142,165)形成第一开口(121,221,321)。
第一开口(121,221,321)包括形成在存储器阵列区100中的第一存储器开口121和形成在接触区200中的第一支撑开口(221,321)。第一支撑开口(221,321)包括远侧第一支撑开口221的第一子组，其与近侧第一支撑开口321的第二子组相比更远离存储器器件区100。远侧第一支撑开口221穿过第一交替堆叠(132,142)的第一逆反阶梯介电材料部分165和第一阶梯表面形成。第一支撑开口(221,321)的第二子组是第一支撑开口(221,321)的第一子组的互补子组。近侧第二支撑开口321穿过第一交替堆叠(132,142)内的每个层形成。在一个实施方案中，并未穿过第一逆反阶梯介电材料部分165形成近侧第二支撑开口321。
在一个实施方案中，用于蚀刻穿过第一交替堆叠(132,142)的材料的各向异性蚀刻工艺的化学性质可以交替以优化第一交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时为第一介电材料部分165提供相当平均的蚀刻速率。各向异性蚀刻可以是例如一系列反应离子蚀刻。第一开口(121,221,321)的侧壁可以是基本上竖直的，或可以是锥形的。随后，可以例如通过灰化随后移除图案化光刻材料堆叠。第一存储器开口121和第一支撑开口(221,321)可以采用同一组各向异性蚀刻工艺同时形成。
任选地，介电掩模层(未示出)可以设置在交替堆叠(132,142)中的最顶绝缘层132的顶部上或代替最顶绝缘层132。介电掩模层可以具有与绝缘层132不同的组成，并且可以在后续步骤期间用作蚀刻停止介电层。
在一个实施方案中，衬底(9,10)可以用作各向异性蚀刻工艺的停止层。在一个实施方案中，第一开口(121,221,321)可以通过过蚀刻在衬底(9,10)的顶表面下方延伸。第一开口(121,221,321)的横向尺寸(例如，直径)在每个第一开口(121,221,321)的上部部分处可以为约20nm至200nm，并且在每个第一开口(121,221,321)的下部部分处可以为约10nm至150nm。第一开口(121,221,321)的侧壁可以具有鼓起的竖直剖面轮廓，使得每个第一开口(121,221,321)的中间部分比第一开口(121,221,321)的上部部分和下部部分横向地突出得更多。在第一逆反阶梯介电材料部分165的介电材料比第一牺牲材料层142更易于横向蚀刻的情况下，这种趋势对于穿过第一逆反阶梯介电材料部分165形成的远侧第一支撑开口221比第一存储器开口121或近侧支撑开口321更大。例如，如果第一牺牲材料层142包括氮化硅并且如果第一逆反阶梯介电材料部分165包括氧化硅，那么围绕每个远端第一支撑开口221的侧壁的连续的氧化硅区促成形成具有横向突出的凸形轮廓的侧壁。
在一个实施方案中，第一存储器开口121可以形成为开口阵列，其可以是周期性的二维开口阵列。第一支撑开口(221,321)可以形成为彼此相互分离的离散开口，并且可以形成或可以不形成周期性的二维阵列图案。在一个实施方案中，第一支撑开口(221,321)可以形成多个周期性的一维阵列图案。
参见图4A和图4B，填充材料可以同时沉积在第一支撑开口(221,321)和第一存储器开口121中。填充材料可以是绝缘材料或半导体材料。填充材料具有与绝缘层的材料不同的组成，并且可以具有大于10Ω-cm的电阻率。在一个实施方案中，填充材料的电阻率可以大于100Ω-cm。在一个实施方案中，填充材料的电阻率可以大于1,000Ω-cm，诸如10,000至1020Ω-cm，包括105至1017Ω-cm。填充材料的非限制性示例包括非晶硅、多晶硅、非晶硅锗合金和多晶硅锗合金。优选地，半导体材料诸如非晶硅是未掺杂的(即，本征的)。可以从包括第一交替堆叠(132,142)的最顶表面的水平面上方移除沉积的填充材料的多余部分。在第一开口(121,221,321)中沉积的填充材料的剩余部分在本文中被称为填充材料部分(123,223,323)。
填充材料部分(123,223,323)包括形成在远侧第一支撑开口221(其为第一支撑开口(221,321)的第一子组)中的第一填充材料部分223、形成在近侧第一支撑开口321(其为第一支撑开口(221,321)的第二子组)中的第二填充材料部分323和形成在第一存储器开口121中的第三填充材料部分123。形成在第一支撑开口的第一子组221中的第一填充材料部分223构成第一支柱结构223，其延伸穿过第一交替堆叠(132,142)上的第一逆反阶梯介电材料部分165和第一阶梯表面。第一支柱结构223的每个实例包括具有大于10Ω-cm的电阻率且具有与第一绝缘层132的材料不同的组成的材料。
参见图5A和图5B，随后在第一层结构(132,142,165)的顶表面上形成材料层的第二交替堆叠(232,242)。第二堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可是至少一种绝缘材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第二牺牲材料层242的第四材料，导电电极可以用作例如竖直NAND器件的控制栅电极。
在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二堆叠(232,242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。
第二绝缘层232的第三材料可是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。例如，第一牺牲材料层142和第二牺牲材料层242可以包括氮化硅，并且第一绝缘层132和第二绝缘层232可以包括氧化硅。
第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以采用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1024的范围内，并典型地在8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，第二堆叠(232,242)中的每个第二牺牲材料层242可具有均匀的厚度，该厚度在每个相应的第二牺牲材料层242内基本上不变。
随后可以在第二堆叠(232,242)上方形成介电盖层70。介电盖层70包括与第二牺牲材料层242的材料不同的介电材料。介电盖层70包括可与第二绝缘层232的材料相同或不同的介电材料。在一个实施方案中，介电盖层70可以包括氧化硅。
第二交替堆叠(232,242)和介电盖层70构成第二层结构(232,242,70)。第一支柱结构223延伸穿过第一层结构(132,142,165)，并且在第一层结构(132,142,165)与第二层结构(232,242,70)之间的界面处具有相应的最顶表面。
参见图6A和图6B，在接触区200中的第二堆叠(232,242)中形成附加的阶梯表面。附加的阶梯表面在本文中被称为第二阶梯表面。第二阶梯表面形成在第二阶梯区域中，该第二阶梯区域邻近第一层结构(132,142,165)内的第一阶梯表面的第一阶梯区域，并且不覆盖在其上面。第二阶梯表面可以邻近第一交替堆叠(132,146)和第一逆反阶梯介电材料部分165之间的阶梯界面，并且不覆盖在其上面。第二阶梯表面覆盖在第二填充材料部分323(其形成在近侧第一支撑开口321(即，第一支撑开口(221,321)的第二子组)中)上面，并且横向地偏离第一支柱结构223的区域(其形成在远侧第一支撑开口221(即，第一支撑开口(221,321)的第一子组)中)。
可以例如通过在其中形成具有开口的掩模层、在最顶第二牺牲材料层242和最顶第二绝缘层232的层级内蚀刻腔体并迭代地扩展蚀刻区域，并且通过蚀刻位于蚀刻区域内的蚀刻腔体的底表面正下方的第二绝缘层232和第二牺牲材料层242对使腔体竖直地凹陷，形成第二阶梯表面。第二堆叠(232,242)被图案化，使得每个下面的第二牺牲材料层242比蚀刻区中的任何覆盖在上面的第二牺牲材料层242横向地突出得更远，并且每个下面的第二绝缘层232比蚀刻区中的任何覆盖在上面的第二绝缘层232横向地突出得更远。蚀刻区域包括接触区200的区域，其包括第二堆叠(232,242)的接触区域和第一交替堆叠(132,142)的接触区域。
因此，第二堆叠(232,242)被图案化以在其上形成第二阶梯表面。通过移除第二堆叠(232,242)的部分而形成的腔体在本文中被称为第二阶梯腔体。第二阶梯腔体的区域包括第一逆反阶梯第一介电材料部分165的区域，第二堆叠(232,242)的所有层都从该区域移除。第二阶梯腔体的区域还包括第二堆叠(232,242)的第二阶梯表面的区域。
沉积介电材料以填充第二阶梯腔体。介电材料的覆盖在第二堆叠(232,242)的最顶表面上面的多余部分例如通过化学机械平面化被移除。沉积的介电材料的剩余部分是逆反阶梯的，并且因此形成第二介电材料部分，其在本文中被称为第二逆反阶梯介电材料部分265。第二逆反阶梯介电材料部分265位于第二堆叠(232,242)的第二阶梯表面上和上方。第二逆反阶梯介电材料部分265形成在第二阶梯表面上。接触区200包括第一阶梯表面的区和第二阶梯表面的区。在形成第二逆反阶梯介电材料部分265时，第二逆反阶梯介电材料部分265结合到第二层结构(232,242,70,265)中，即，变为第二层结构(232,242,70,265)的元件。
第一阶梯表面和第二阶梯表面统称为“阶梯表面”。阶梯表面的第一部分是位于第一层结构(132,142,165)中的第一阶梯表面。阶梯表面的第二部分是位于第二层结构(232,242,70,265)中的第二阶梯表面。第一阶梯表面和第二阶梯表面位于接触区200内。
阶梯表面的区在本文中被称为台阶区。第一牺牲材料层142和第二牺牲材料层242中不是最底第一牺牲材料层142的每个牺牲材料层(142,242)横向地延伸得比第一牺牲材料层142和第二牺牲材料层242中的任何下面的层少。台阶区包括第一交替堆叠(132,142)和第二交替堆叠(232,242)的阶梯表面，该阶梯表面从第一交替堆叠(132,142)内的最底层连续地延伸到第二交替堆叠(232,242)内的最顶层。
参见图7A和图7B，第二开口(181,421)穿过第二层结构(232,242,265,70)形成到第一层结构(132,142,165)的顶表面。第二开口(181,421)包括形成在存储器阵列区100中的第二存储器开口181和形成在接触区200中的第二支撑开口421。每个第二存储器开口181可以形成在相应的第三填充材料部分123(其存在于第一存储器开口121中)的顶部上。每个第二支撑开口421可以形成在相应的第二填充材料部分323(其存在于近侧第一支撑开口321内)的顶部上。然而，在相应的第一填充材料部分223的顶部上没有形成第二支撑开口。
例如，可以在第二层结构(232,242,265,70)上方形成包括至少光刻胶层的光刻材料堆叠(未示出)，并且可以将其光刻地图案化以在光刻材料堆叠内形成开口。可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻将光刻材料堆叠中的图案转移通过整个第二层结构(232,242,265,70)。蚀刻在图案化光刻材料堆叠中的开口下面的第二层结构(232,242,265,70)的部分以形成第二开口(181,421)。换句话说，图案化光刻材料堆叠中的图案转移通过第二层结构(232,242,265,70)形成第二开口(181,421)。
在一个实施方案中，用于蚀刻穿过第二堆叠(232,242)的材料的各向异性蚀刻工艺的化学性质可以交替以优化第二堆叠(232,242)中的第三材料和第四材料的蚀刻，同时为第二介电材料部分265提供相当平均的蚀刻速率。各向异性蚀刻可以是例如一系列反应离子蚀刻。第二开口(181,421)的侧壁可以是基本上竖直的，或可以是锥形的。
第二存储器开口181穿过第二层结构(232,242,265,70)形成在覆盖在第一存储器开口121上面的区域中，第一存储器开口填充有第三填充材料部分123。因此，第二存储器开口181形成在第三填充材料部分123(其形成在第一存储器开口121中)上。第二支撑开口421穿过第二层结构(232,242,265,70)形成在覆盖在近侧第一支撑开口321上面的区域中，近侧第一支撑开口填充有第二填充材料部分323。因此，第二支撑开口421可以形成在第二填充材料部分323上，第二填充材料部分形成在第一支撑开口的第二子组中。第二支撑开口421可以穿过位于第二交替堆叠(232,242)上的阶梯表面(即，第二阶梯表面)的第二部分形成。可以采用至少一种各向异性蚀刻工艺同时形成第二支撑开口421和第二存储器开口181。
第二开口(181,421)的横向尺寸(例如，直径)可以与第一开口(121,221,321)的横向尺寸相当。例如，第二开口(181,421)的横向尺寸在每个第二开口(181,421)的上部部分处可以为约20nm至200nm，并且在每个第二开口(181,421)的下部部分处可以为约10nm至150nm。在一个实施方案中，第二存储器开口181和第一存储器开口121可以形成为开口阵列，其可以是周期性的二维开口阵列。第二支撑开口421和第一支撑开口(221,321)可以形成为彼此相互分离的离散开口，并且可以形成或可以不形成周期性的二维阵列图案。
第二存储器开口181的每个底表面可以完全地在下面的第三填充材料部分123的顶表面的区域内。第二支撑开口421的每个底表面可以完全地在下面的第二填充材料部分323的顶表面的区域内。随后，可以例如通过灰化随后移除图案化光刻材料堆叠。
参见图8A和图8B，第二填充材料部分323和第三填充材料部分123的材料可以分别从第二支撑开口421和第二存储器开口181的下面移除，而不需要移除第一材料填充部分223。可以执行各向同性蚀刻或各向异性蚀刻以对于绝缘层(132,232)、牺牲材料层(142,242)和绝缘盖层70的材料选择性地移除第二填充材料部分323和第三填充材料部分123的材料。在一个实施方案中，可以采用采用KOH溶液的湿法蚀刻工艺来移除第二填充材料部分323和第三填充材料部分123的材料。KOH溶液通常在硅上提供依赖于结晶取向的蚀刻速率，并且可以对于单晶硅选择性地并尤其对于硅的物理暴露(111)表面选择性地蚀刻非晶含硅材料。在移除第二填充材料部分323和第三填充材料部分123的材料之后，可以物理地暴露半导体材料层10的单晶表面。另选地，如果第二填充材料部分323和第三填充材料部分123的材料包括硅-锗合金，那么可以采用包括氢氟酸和过氧化氢的溶液来移除第二填充材料部分323和第三填充材料部分123的材料。任选地，可以在半导体材料层10中执行过蚀刻。
从第二支撑开口421下面移除第二填充材料部分323形成延伸穿过第一层结构(132,142,165)和第二层结构(232,242,265,70)的层间支撑开口59。每个层间支撑开口59包括一定体积的近侧第一支撑开口321和第二支撑开口421。每个层间支撑开口59延伸穿过台阶区中的阶梯表面的第二部分并穿过第二逆反阶梯介电材料部分265。
从第二存储器开口181下面移除第三填充材料部分123形成延伸穿过第一层结构(132,142,165)和第二层结构(232,242,265,70)的层间存储器开口49。每个层间存储器开口49包括一定体积的第一存储器开口121和第二存储器开口181。每个层间存储器开口49延伸穿过整个第一交替堆叠(132,142)和第二交替堆叠(232,242)。
覆盖在第一支柱结构223上面的区可以没有延伸穿过第二层结构(232,242,265,70)的任何开口。具体地，第二逆反阶梯介电材料部分265的在其上不包括任何阶梯表面并覆盖在第一逆反阶梯介电材料部分165上面的区可以没有任何从其中穿过的开口。该区在本文中被称为第二层无开口区520。因此，在随后移除第一牺牲材料层142期间和之后，第一材料填充部分223未被移除并为绝缘层132提供支撑。
参见图9A、图9B和图10，外延沟道部分11可以任选地通过在层间存储器开口49和层间支撑开口59的底部处的选择性外延工艺形成。外延沟道部分11包括与半导体材料层10(或衬底半导体层9)的单晶衬底半导体材料外延对准的单晶半导体材料。任选地，外延沟道部分11可以掺杂有合适的导电类型的电掺杂剂。在一个实施方案中，半导体材料层10和外延沟道部分11可以具有第一导电类型(例如，p型)的掺杂。
随后，在每个层间存储器开口49内形成存储器堆叠结构55，并且在每个层间支撑开口59内形成第二支柱结构155。第二支柱结构155和存储器堆叠结构55可以通过沉积同一组材料部分同时形成。存储器堆叠结构55和第二支柱结构155穿过第一层结构(132,142,165)和第二层结构(232,242,265,70)形成。
具体地，包括任选的阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在层间存储器开口49和层间支撑开口59中的每一个中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻止所存储的电荷泄漏到控制栅电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或另外地，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后形成的存储器膜的表面上形成背侧凹陷之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如可以是氮化硅)的电荷捕获材料的连续层或图案化分立部分。另选地，电荷存储层54可以包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化离散部分，该导电材料被图案化成多个电隔离部分(例如，浮栅)，例如，通过形成凹陷到牺牲材料层42中的横向凹陷。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层32可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。
在另一个实施方案中，牺牲材料层(142,242)可以相对于绝缘层32的侧壁横向地凹陷，并且可以采用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕集材料部分或电隔离的导电材料部分)代替的实施方案。
电荷存储层54可以形成为均一组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该间隔开的浮栅材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适的电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
使用至少一种各向异性蚀刻工艺顺序地以各向异性的方式蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的位于绝缘盖层70的顶表面上方的部分。此外，可以移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者。
电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区域的竖直堆叠。在一个实施方案中，电荷存储层54可以是其中邻近牺牲材料层(142,242)的每个部分构成电荷存储区的电荷存储层。
外延沟道部分11的表面(或在不采用外延沟道部分11的情况下的半导体衬底层10的表面)可以穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52在开口下面物理地暴露。任选地，在每个腔体49'的底部处的物理地暴露的半导体表面可以竖直地凹陷，使得在腔体49'下面的凹陷的半导体表面竖直地偏离外延沟道部分11(或在没有采用外延沟道部分11的情况下的半导体衬底层10)的最顶表面达凹陷距离。隧穿介电层56位于电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如电荷存储层54体现的)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与周围材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
第二半导体沟道层602可以直接地沉积在外延沟道部分11的半导体表面上(或如果外延沟道部分11被省略的话，那么沉积在半导体衬底层10上)，并且直接地沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可部分地填充每个存储器开口中的腔体49'，或者可完全填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
在每个存储器开口中的腔体49'未被第二半导体沟道层602完全地填充的情况下，可以在腔体49'中沉积介电芯层以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。
例如，可以通过从绝缘盖层70的顶表面上方的凹陷蚀刻来移除介电芯层的水平部分。介电芯层的每个剩余部分构成介电芯62。此外，第二半导体沟道层602的位于绝缘盖层70的顶表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。
每个邻接的第一半导体沟道层601和第二半导体沟道层602对可以共同地形成半导体沟道60，当包括半导体沟道60的竖直NAND器件导通时，电流可以流过该半导体沟道。隧穿介电层56被电荷存储层54所围绕，并且横向地围绕半导体沟道60的一部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同地构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
在层间存储器开口49内形成的每组存储器膜50、半导体沟道60和任选的介电芯62构成存储器堆叠结构55。形成在层间支撑开口59内的每组存储器膜50、半导体沟道60和任选的介电芯62构成第二支柱结构155。
每个介电芯62的顶表面可以进一步凹陷在每个存储器开口内，例如通过达位于绝缘盖层70的顶表面与绝缘盖层70的底表面之间的深度的凹陷蚀刻进行凹陷。掺杂半导体材料可以沉积在介电芯62上方的每个凹陷区内。掺杂半导体材料可以是例如掺杂的多晶硅。可以例如通过化学机械平面化(CMP)或凹陷蚀刻，从绝缘盖层70的顶表面上方移除沉积的半导体材料的多余部分。覆盖在存储器堆叠结构55上面的掺杂半导体材料的每个剩余部分构成漏极区63，漏极区是包括相应的半导体沟道60的竖直场效应晶体管的顶部有源区。覆盖在第二支柱结构155上方的掺杂半导体材料的每个剩余部分构成虚拟漏极区163，该虚拟漏极区具有与漏极区63相同的组成。通过防止形成与虚拟漏极区163的任何电连接，虚拟漏极区163不是电活性的。在一个实施方案中，漏极区63和虚拟漏极区163可以是重掺杂的。在一个实施方案中，漏极区63和虚拟漏极区163可以包括原子浓度大于5.0×1019/cm3的电掺杂剂(p型掺杂剂或n型掺杂剂)。
多个存储器堆叠结构55和第二支柱结构155中的每一者包括层堆叠(52,54,56,60)的相应的实例，层堆叠包括第一介电材料层(诸如阻挡介电层52)、第二介电材料层(诸如隧穿介电层56)和半导体材料层(诸如半导体沟道60)。在一个实施方案中，层堆叠(52,54,56,60)中的每个层可以是整个具有均匀厚度的保形材料层。在一个实施方案中，第一介电材料层(诸如阻挡介电层52)的每个实例整个具有第一厚度，第二介电材料层(诸如隧穿介电层56)的每个实例整个具有第二厚度，并且半导体材料层(诸如半导体沟道60)的每个实例包括整个具有第三厚度的一部分(诸如包括第一半导体沟道层601和第二半导体沟道层602的层堆叠的一部分)。
半导体材料层(诸如半导体沟道60)的每个实例的顶端与包括原子浓度大于5.0×1019/cm3的电掺杂剂的相应的掺杂半导体材料部分(诸如漏极区63或虚拟漏极区163)的底表面接触。
第一支柱结构223穿过位于第一交替堆叠(132,142,165)上的阶梯表面的第一部分、即穿过第一阶梯表面形成。第二支柱结构155穿过位于第二交替堆叠(232,242,265,70)上的阶梯表面的第二部分、即穿过第二阶梯表面形成。与第一支柱结构223与多个存储器堆叠结构55的接近度相比，第二支柱结构155与多个存储器堆叠结构55更接近。
参见图11A和图11B，可以在第二层结构(232,242,265,70)上方形成接触层级介电层80。接触层级介电层80包括介电材料，诸如氧化硅、介电金属氧化物和/或有机硅酸盐玻璃。在一个实施方案中，接触层级介电层80可以主要由氧化硅材料组成。接触层级介电层80的厚度可以在50nm至1000nm的范围内，但是也可以采用更小和更大的厚度。
可以在接触层级介电层80上方施加光刻胶层(未示出)，并且将其光刻地图案化以在其中期望形成背侧接触通孔结构的每个区域中形成至少一个细长开口。光刻胶层中的图案可以采用各向异性蚀刻转移通过接触层级介电层80、第二层结构(232,242,265,70)和第一层结构(132,142,165)以形成至少一个背侧沟槽79，该背侧沟槽至少延伸到衬底(9,10)的顶表面。在一个实施方案中，至少一个背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。
参见图12A和图12B，可以例如采用蚀刻工艺将相对于绝缘层(132,232)的材料和衬底(9,10)的半导体材料选择性地蚀刻牺牲材料层(142,242)的第二材料的蚀刻剂引入至少一个背侧沟槽79中。背侧凹陷(143，243)形成在从中移除牺牲材料层(142，242)的体积中。具体地，第一背侧凹陷143形成在从中移除第一牺牲材料层142体积中，并且第二背侧凹陷243形成在从中移除第二牺牲材料层242体积中。
移除牺牲材料层(142,242)的第二材料可以对于绝缘(132,232)的材料、逆反阶梯介电材料部分(165,265)的材料、衬底(9,10)的半导体材料和存储器膜50的最外层的材料具有选择性。每个背侧凹陷(143,243)可以是横向地延伸的腔体，其具有的横向尺寸大于腔体的竖直范围。换句话说，每个背侧凹陷(143,243)的横向尺寸可以大于背侧凹陷(143,243)的高度。相比背侧凹陷(143,243)来说，层间存储器开口49和层间支撑开口59在本文中被称为前侧开口或前侧腔体。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷(143,243)可以限定用于接纳单体三维NAND串阵列的相应的字线的空间。
多个背侧凹陷(143,243)中的每一个可以基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷(143,243)可以由下面的绝缘层32的顶表面和覆盖在上面的绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷(143,243)可以整个具有均匀高度。
随后，任选的外延沟道部分11和半导体材料层10的物理地暴露的表面部分可以通过将半导体材料热转换和/或等离子体转换成介电材料而转换成介电材料部分(未明确地示出)。例如，可以采用热转换和/或等离子体转换将每个外延沟道部分11的表面部分转换成管状介电间隔物(未示出)，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分(未示出)。
参见图13A和图13B，可以任选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在的话)包括介电材料，该介电材料用作控制栅电介质，以用于随后在背侧凹陷(143,243)中形成控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。
背侧阻挡介电层可以形成在背侧凹陷(143,243)中和背侧沟槽79的侧壁上。背侧阻挡介电层可以直接地形成在绝缘层(132,232)的水平表面和在背侧凹陷(143,243)内的阻挡电介质52的物理地暴露的侧壁上。如果形成背侧阻挡介电层，那么在形成背侧阻挡介电层之前形成管状介电间隔物和平面介电部分是任选的。在一个实施方案中，背侧阻挡介电层可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层可以基本上由氧化铝组成。背侧阻挡介电层的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至10nm的范围内，但是也可以采用更小和更大的厚度。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层的部分内。
可以沉积至少一种导电材料以形成导电层(146,246)。至少一种导电材料可以包括金属衬垫和导电填充材料层。金属衬垫可以包括金属氮化物材料，诸如TiN、TaN、WN、其合金或其堆叠。金属衬垫用作扩散阻挡层和粘合促进层。金属衬垫可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积方法沉积，并且可以具有范围为从1nm至6nm的厚度，但是也可以采用更小和更大的厚度。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法将导电填充材料层直接地沉积在金属衬垫上。导电填充材料层包括导电材料。导电材料可以包括至少一种元素金属，诸如W、Cu、Co、Mo、Ru、Au和Ag。另外地或另选地，导电填充材料层(146,246)可以包括至少一种金属间金属合金材料。每种金属间金属合金材料可以包括选自W、Cu、Co、Mo、Ru、Au、Ag、Pt、Ni、Ti和Ta中的至少两种金属元素。在一个实施方案中，导电填充材料层可以基本上由W、Co、Mo或Ru组成。
填充背侧凹陷(142或243)的至少一种导电材料的每个部分构成导电层(146或246)。导电层(146,246)包括形成在第一层结构中的第一背侧凹陷143中的第一导电层146，以及形成在第二层结构中的第二背侧凹陷243中的第二导电层246。排除导电层(146,246)的至少一种导电材料的部分构成连续的金属材料层46L。多个导电层(146,246)可以形成在多个背侧凹陷(143,243)中，并且连续的金属材料层46L可以形成在每个背侧沟槽79的侧壁上和接触层级介电层80上方。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层和连续的金属材料层46L的部分中。
在背侧凹陷(143,243)保持为腔体时，即，在移除牺牲材料层(142,242)和在背侧凹陷(143,243)中形成导电层(146,246)之间，第一支柱结构223、第二支柱结构155和存储器堆叠结构55支撑第一绝缘层132和第二绝缘层142、绝缘盖层70和接触层级介电层80。因此，每个第一牺牲材料层142可以用相应的第一导电层146代替，并且每个第二牺牲材料层242可以用相应的第二导电层246代替，同时第一支柱结构223、第二支柱结构155和存储器堆叠结构55为第一绝缘层(132)和第二绝缘层(232)提供结构支撑。不需要在第一支柱结构223上方的第二层中形成支柱，因为在位于第一支柱结构223上方的第二逆反阶梯介电材料部分265中没有背侧凹陷。
参见图14A和图14B，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁和从接触层级介电层80上方回蚀刻。背侧凹陷中的导电层(146,246)不通过蚀刻工艺来移除。在一个实施方案中，在移除连续的导电材料层46L之后，每个导电层(146或246)的侧壁可以竖直重合。
每个导电层(146或246)可以用作位于相同层级的多个控制栅电极与位于相同层级的字线电互连(即，电短路)的组合。每个导电层(146或246)内的多个控制栅电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅电极。换句话说，每个导电层(146或246)可以是字线，其用作多个竖直存储器器件的公共控制栅电极。
参见图15A和图15B，可以通过保形沉积工艺在至少一个背侧沟槽79中和在接触层级介电层80上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。执行各向异性蚀刻以从接触层级介电层80上方和每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。各向异性蚀刻可以继续蚀刻穿过每个背侧沟槽79中的平面介电部分(如果存在的话)的物理地暴露的部分。因此，在每个背侧沟槽79中直接地在导电层(146,246)的物理地暴露的侧壁上形成绝缘间隔物74。
可以通过将电掺杂剂注入到半导体材料层10的物理地暴露的表面部分中，在每个背侧沟槽79下面形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分在穿过绝缘间隔物74的相应开口下面。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以接触绝缘间隔物74的底表面。
可以在每个腔体内形成背侧接触通孔结构76。每个接触通孔结构76可以填充相应的腔体。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成背侧接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫(未明确地示出)和导电填充材料部分(未明确地示出)。导电衬垫可以包括金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分可以包括金属或金属合金。例如，导电填充材料部分可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖在交替堆叠(132,146,232,246)上面的接触层级介电层80作为停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，那么接触层级介电层80可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76可以直接地形成在源极区61的顶表面上。每个背侧接触通孔结构76可以接触相应的源极区61，并且可以被相应的绝缘间隔物74横向地围绕。
参见图16A和图16B，可以穿过接触层级介电层80并穿过逆反阶梯介电材料部分(165,265)形成附加接触通孔结构(88,86)。例如，可以穿过在每个漏极区63上的接触层级介电层80形成漏极接触通孔结构88。可以穿过漏极区63中的每一个上的接触层级介电层80形成每个漏极接触通孔结构88，而不穿过接触层级介电层80在虚拟漏极区163的掺杂半导体材料部分上方形成任何导电结构。
控制栅接触通孔结构86可以穿过接触层级介电层80并穿过逆反阶梯介电材料部分(165,265)形成在导电层(146,246)上的台阶区中。控制栅接触通孔结构86竖直地延伸至少穿过第二层结构(232,246,265,70)内的介电材料部分(即，第二逆反阶梯介电材料部分265)，并且接触选自第一导电层146和第二导电层246的相应的导电层。外围栅极接触通孔结构(未示出)和外围有源区接触通孔结构(未示出)可以穿过逆反阶梯介电材料部分(165,265)直接地形成在外围器件700的相应节点上(参见图1)。
本公开的示例性结构可以包括单体三维存储器器件。三维存储器结构包括：第一层结构(132,146,165)，该第一层结构包括第一绝缘层132和第一导电层146的第一交替堆叠(132,146)并位于衬底(9,10)上方；第二层结构(232,246,265,70)，该第二层结构包括第二绝缘层232和第二导电层246的第二交替堆叠(232,246)并位于第一层结构(132,146,165)上方。多个存储器堆叠结构55延伸穿过第一层结构(132,146,165)和第二层结构(232,246,265,70)。第一支柱结构223延伸穿过第一层结构(132,146,165)但不穿过第二层结构。第一支柱结构223可以在第一层结构(132,146,165)与第二层结构(232,246,265,70)之间的界面处具有相应的最顶表面。第二支柱结构155延伸穿过第一层结构(132,146,165)和第二层结构(232,246,265,70)。因此，第一支柱结构223不延伸穿过第二层结构并具有与第二支柱结构155不同的组成(并且可以具有不同数量的层)。
在一个实施方案中，多个存储器堆叠结构55和第二支柱结构155中的每一个包括层堆叠(54,56,60)的相应的实例，层堆叠包括第一介电材料层(诸如阻挡介电层52)、第二介电材料层(诸如隧穿介电层56)和半导体材料层(诸如半导体沟道60)。在一个实施方案中，半导体材料层(诸如半导体沟道60)的每个实例的顶端与包括原子浓度大于5.0×1019/cm3的电掺杂剂的相应的掺杂半导体材料部分(诸如漏极区63或虚拟漏极区163)的底表面接触。
在一个实施方案中，掺杂半导体材料部分的位于存储器堆叠结构55上方的第一子组的每个实例是漏极区63，其接触嵌入在接触层级介电层80中的相应的漏极接触通孔结构88的底表面。掺杂半导体材料部分的位于支柱结构155上方的第二子组的每个实例(诸如每个虚拟漏极区163)的整个顶表面与接触层级介电层80的底表面接触而不是对虚拟漏极区163进行与位线的电接触。
在一个实施方案中，多个存储器堆叠结构55和第二支柱结构155中的每一个包括在相应的半导体材料层(即，半导体沟道60)内的介电芯62的相应的实例，存储器堆叠结构55内的第一介电材料层的每个实例包括阻挡介电层52，存储器堆叠结构55内的第二介电材料层的每个实例包括隧穿介电层56，并且存储器堆叠结构55内的半导体材料层的每个实例包括竖直半导体沟道60。相同的层存在于第二支柱结构内并包括相应的虚拟层。
在一个实施方案中，第一介电材料层(诸如阻挡介电层52)的每个实例整个具有第一厚度，第二介电材料层(诸如隧穿介电层56)的每个实例整个具有第二厚度，并且半导体材料层(诸如半导体沟道60)的每个实例包括整个具有第三厚度的部分(诸如包括第一半导体沟道层601和第二半导体沟道层602的部分)。
在一个实施方案中，第一支柱结构323的每个实例包括具有大于10Ω-cm的电阻率且具有与第一绝缘层132和第二支柱结构155的材料不同的组成的材料。在一个实施方案中，第一支柱结构223的材料可以选自非晶硅、多晶硅、非晶硅锗合金和多晶硅锗合金。
在一个实施方案中，与第一支柱结构323与多个存储器堆叠结构55的接近度相比，第二支柱结构155与多个存储器堆叠结构55更接近。
台阶区可以设置在接触区200中。在台阶区中，除了第二交替堆叠(232,246)内的最顶导电层之外的每个导电层(146,246)横向地延伸得比第一交替堆叠(132,146)和第二交替堆叠(232,246)内的任何覆盖在上面的导电层(146,246)更远。台阶区包括第一交替堆叠(132,146)和第二交替堆叠(232,246)的阶梯表面，该阶梯表面从第一交替堆叠(132,146)内的最底层连续地延伸到第二交替堆叠(232,246)内的最顶层；并且第一支柱结构323和第二支柱结构155位于台阶区中。
单体三维存储器器件还可以包括位于台阶区内的控制栅接触通孔结构86，该控制栅接触通孔结构竖直地延伸至少穿过第二层结构(232,246,265,70)内的介电材料部分(即，第二逆反阶梯介电材料部分265)，并且接触选自第一导电层146和第二导电层246的相应的导电层(146或246)。
在一个实施方案中，第一层结构(132,146,165)还包括位于第一交替堆叠(132,146)的第一阶梯表面上方的第一介电材料部分(即，第一逆反阶梯介电材料部分165)。第二层结构(232,246,265,70)还包括位于第二交替堆叠(232,246)的第二阶梯表面上方的第二介电材料部分(即，第二逆反阶梯介电材料部分265)。第一阶梯表面和第二阶梯表面位于接触区200内。控制栅接触通孔结构86的子组延伸穿过第一介电材料部分和第二介电材料部分(即，位于第一支柱结构323的区域内并延伸到第一阶梯表面上的控制栅接触通孔结构86的子组)。
在一个实施方案中，第一支柱结构323中的每一个接触第二介电材料部分(即，第二逆反阶梯介电材料部分265)的底表面。
在一个实施方案中，单体三维存储器结构包括单体三维NAND存储器器件。第一导电层146和第二导电层246可以包括、或可以电连接到单体三维NAND存储器器件的相应的字线。衬底(9，10)可以包括硅衬底。单体三维NAND存储器器件可以包括在硅衬底上方的单体三维NAND串阵列。在单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(如在导电层(146或246)的层级处体现为电荷存储层54的一部分)可以位于在单体三维NAND串阵列的第二器件层级中的另一个存储器单元(如在另一个导电层(146或246)的层级处体现为电荷存储层54的另一个部分)上方。硅衬底可以含有集成电路，该集成电路包括用于位于其上的存储器器件的驱动器电路。导电层(146,246)可以包括多个控制栅电极，该控制栅电极具有基本上平行于衬底(9,10)的顶表面延伸的条形形状。多个控制栅电极至少包括位于第一器件层级中的第一控制栅电极和位于第二器件层级中的第二控制栅电极。单体三维NAND串阵列可以包括：多个半导体沟道(59,11,60)，其中多个半导体沟道(59,11,60)中的每一个的至少一个端部部分60基本上垂直于衬底(9,10)的顶表面延伸；以及多个电荷存储元件(如电荷存储层54的位于导电层(146,246)的每个层级处的部分体现的)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一者定位。
第二开口(181,421)的侧壁可以具有鼓起的竖直剖面轮廓，使得每个第二开口(181,421)的中间部分比第二开口(181,421)的上部部分和下部部分横向地突出得更多。这种趋势对于穿过比第二牺牲材料层242更易于横向蚀刻的第二逆反阶梯介电材料部分265形成的第二支撑开口(181,421)来说更大。例如，如果第二牺牲材料层242包括氮化硅并且如果第二逆反阶梯介电材料部分265包括氧化硅，那么延伸穿过第二逆反阶梯介电材料部分265的整个厚度的开口易于形成具有显著横向突出的凸形轮廓的侧壁。在不形成穿过第二逆反阶梯介电材料部分265的整个厚度延伸到在第一支柱结构223上方的任何开口的情况下，即，通过在台阶区中的第一阶梯表面上方形成第二层无开口区520(参见图8A)，减少在支柱结构与背侧接触通孔结构76之间形成短路。换句话说，通过限制第一支柱结构223在第一层结构(132,146,165)内的竖直范围，可以避免穿过第二层结构(232,246,265,70)形成具有显著横向突出的凸形轮廓的开口。因此，在图11A和图11B的处理步骤处形成背侧接触沟槽79期间，可以减少背侧接触沟槽79与第二层结构(232,246,265,70)中的开口的无意合并。因此，图16A和图16B的示例性结构不太易于在背侧接触通孔结构76与延伸穿过第二层结构(232,246,265,70)和/或穿过第一层结构(132,146,165)的结构之间出现电短路，从而提高本公开的三维存储器器件的产量和/或可靠性。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出了采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类置换不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (22)

1.一种单体三维存储器器件，包括：
第一层结构，所述第一层结构包括第一绝缘层和第一导电层的第一交替堆叠并位于衬底上方；
第二层结构，所述第二层结构包括第二绝缘层和第二导电层的第二交替堆叠并位于所述第一层结构上方；
多个存储器堆叠结构，所述多个存储器堆叠结构延伸穿过所述第一层结构和所述第二层结构；
第一支柱结构，所述第一支柱结构延伸穿过所述第一层结构但不穿过所述第二层结构；和
第二支柱结构，所述第二支柱结构延伸穿过所述第一层结构和所述第二层结构，
其中：
每个所述第二支柱结构包括与所述第一支柱结构的材料不同的材料；
所述多个存储器堆叠结构和所述第二支柱结构中的每一者包括相应半导体材料层内的相应介电芯；
所述存储器堆叠结构内的每个第一介电材料层包括阻挡介电层；
所述存储器堆叠结构内的每个第二介电材料层包括隧穿介电层；并且
所述存储器堆叠结构内的每个半导体材料层包括竖直半导体沟道。
2.根据权利要求1所述的单体三维存储器器件，其中：
所述第一支柱结构在所述第一层结构与所述第二层结构之间的界面处具有相应的最顶表面；以及
所述多个存储器堆叠结构和所述第二支柱结构中的每一者包括相应层堆叠，所述层堆叠包括第一介电材料层、第二介电材料层和半导体材料层。
3.根据权利要求2所述的单体三维存储器器件，其中：
每个半导体材料层的顶端与相应的掺杂半导体材料部分的底表面接触，所述掺杂半导体材料部分包括原子浓度大于5.0×1019/cm3的电掺杂剂；
所述掺杂半导体材料部分的位于所述存储器堆叠结构上方的每个第一子组是漏极区，所述漏极区接触嵌入接触层级介电层中的相应的漏极接触通孔结构的底表面；并且
所述掺杂半导体材料部分的位于所述第二支柱结构上方的每个第二子组的整个顶表面与所述接触层级介电层的底表面接触。
4.根据权利要求1所述的单体三维存储器器件，其中：
每个第一介电材料层整个具有第一厚度；
每个第二介电材料层整个具有第二厚度；并且
每个半导体材料层包括整个具有第三厚度的一部分。
5.根据权利要求1所述的单体三维存储器器件，其中每个第一支柱结构包括具有大于10Ω-cm的电阻率且具有与所述第一绝缘层的材料不同的组成的材料。
6.根据权利要求5所述的单体三维存储器器件，其中所述第一支柱结构的所述材料选自非晶硅、多晶硅、非晶硅锗合金和多晶硅锗合金。
7.根据权利要求1所述的单体三维存储器器件，其中与所述第一支柱结构与所述多个存储器堆叠结构的接近度相比，所述第二支柱结构与所述多个存储器堆叠结构更接近。
8.根据权利要求1所述的单体三维存储器器件，还包括台阶区，其中除了所述第二交替堆叠内的最顶导电层之外的每个导电层比所述第一交替堆叠和所述第二交替堆叠内的任何覆盖在上面的导电层横向地延伸得更远，
其中：
所述台阶区包括所述第一交替堆叠和所述第二交替堆叠的阶梯表面，所述阶梯表面从所述第一交替堆叠内的最底层连续地延伸到所述第二交替堆叠内的最顶层；并且
所述第一支柱结构和所述第二支柱结构位于所述台阶区中。
9.根据权利要求8所述的单体三维存储器器件，还包括位于所述台阶区内的控制栅接触通孔结构，所述控制栅接触通孔结构至少竖直地延伸穿过所述第二层结构内的介电材料部分，并且接触选自所述第一导电层和所述第二导电层的相应的导电层。
10.根据权利要求9所述的单体三维存储器器件，其中：
所述第一层结构还包括位于所述第一交替堆叠的第一阶梯表面上方的第一介电材料部分；
所述第二层结构还包括位于所述第二交替堆叠的第二阶梯表面上方的第二介电材料部分；
所述第一阶梯表面和所述第二阶梯表面位于接触区内；并且
控制栅接触通孔结构的子组延伸穿过所述第一介电材料部分和所述第二介电材料部分。
11.根据权利要求10所述的单体三维存储器器件，其中所述第一支柱结构中的每个支柱结构接触所述第二介电材料部分的底表面。
12.根据权利要求1所述的单体三维存储器器件，其中：
所述单体三维存储器器件包括单体三维NAND存储器器件；
所述第一导电层和所述第二导电层包括或电连接到所述单体三维NAND存储器器件的相应的字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有平行于所述衬底的顶表面延伸的条形形状，所述多个控制栅电极至少包括位于所述第一器件层级中的第一控制栅电极和位于所述第二器件层级中的第二控制栅电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每个半导体沟道的至少一个端部部分垂直于所述衬底的顶表面延伸；和
多个电荷存储元件，每个电荷存储元件邻近所述多个半导体沟道中的相应的一个半导体沟道定位。
13.一种形成三维存储器器件的方法，包括：
在衬底上方形成第一层结构，其中所述第一层结构包括第一绝缘层和第一牺牲材料层的第一交替堆叠；
穿过所述第一层结构形成第一支撑开口和第一存储器开口；
在所述第一支撑开口和所述第一存储器开口内沉积填充材料，其中形成在所述第一支撑开口的第一子组中的第一填充材料部分构成第一支柱结构；
在沉积所述填充材料之后在所述第一层结构上方形成第二层结构，所述第二层结构包括第二绝缘层和第二牺牲材料层的第二交替堆叠；
穿过所述第二层结构形成第二支撑开口，其中所述第二支撑开口形成在所述第一支撑开口的第二子组中形成的第二填充材料部分上，但不形成在所述第一支撑开口的第一子组中形成的所述第一支柱结构上；
移除所述第二填充材料部分以形成延伸穿过所述第一层结构和所述第二层结构的层间支撑开口；
在所述层间支撑开口中形成第二支柱结构并穿过所述第一层结构和所述第二层结构形成存储器堆叠结构；并且
用第一导电层和第二导电层代替所述第一牺牲材料层和所述第二牺牲材料层，同时所述第一支柱结构、所述第二支柱结构和所述存储器堆叠结构为所述第一绝缘层和所述第二绝缘层提供结构支撑，
其中：
每个所述第二支柱结构包括与所述第一支柱结构的材料不同的材料；
多个存储器堆叠结构和所述第二支柱结构中的每一者包括相应半导体材料层内的相应介电芯；
所述存储器堆叠结构内的每个第一介电材料层包括阻挡介电层；
所述存储器堆叠结构内的每个第二介电材料层包括隧穿介电层；并且
所述存储器堆叠结构内的每个半导体材料层包括竖直半导体沟道。
14.根据权利要求13所述的方法，其中所述填充材料具有大于10Ω-cm的电阻率和不同于所述第一绝缘层的材料的组成。
15.根据权利要求13所述的方法，还包括：
穿过所述第二层结构形成第二存储器开口，其中所述第二存储器开口形成在所述第一存储器开口中形成的第三填充材料部分上；并且
移除所述第三填充材料部分以形成延伸穿过所述第一层结构和所述第二层结构的层间存储器开口，其中所述存储器堆叠结构在所述层间存储器开口中穿过所述第一层结构和所述第二层结构形成。
16.根据权利要求15所述的方法，其中：
采用至少一个各向异性蚀刻工艺同时形成所述第二支撑开口和所述第二存储器开口；并且
所述第二支柱结构和所述存储器堆叠结构通过沉积同一组材料部分同时形成。
17.根据权利要求16所述的方法，其中：
所述第一支柱结构延伸穿过所述第一层结构但不穿过所述第二层结构；并且
所述第二支柱结构延伸穿过所述第一层结构和所述第二层结构。
18.根据权利要求16所述的方法，还包括：
在所述存储器堆叠结构中的每个存储器堆叠结构上形成漏极区；
在所述第二支撑开口中的每个支撑开口上形成掺杂半导体材料部分；
在所述第二层结构上方形成接触层级介电层；并且
穿过所述接触层级介电层在所述漏极区中的每个漏极区上形成漏极接触通孔结构，而不穿过所述接触层级介电层在所述掺杂半导体材料部分上方形成任何导电结构。
19.根据权利要求13所述的方法，还包括在所述第一交替堆叠和所述第二交替堆叠上形成台阶区，
其中：
所述第一牺牲材料层和所述第二牺牲材料层中不是最底第一牺牲材料层的每个牺牲材料层横向地延伸得比所述第一牺牲材料层和所述第二牺牲材料层中的任何下面的层少；
所述台阶区包括所述第一交替堆叠和所述第二交替堆叠的阶梯表面，所述阶梯表面从所述第一交替堆叠内的最底层连续地延伸到所述第二交替堆叠内的最顶层；并且
所述第一支柱结构和所述第二支柱结构形成在所述台阶区中。
20.根据权利要求19所述的方法，其中：
所述第一支柱结构穿过所述阶梯表面的位于所述第一交替堆叠上的第一部分形成；并且
所述第二支柱结构穿过所述阶梯表面的位于所述第二交替堆叠上的第二部分形成。
21.根据权利要求19所述的方法，还包括在所述台阶区内形成控制栅接触通孔结构，其中所述控制栅接触通孔结构至少竖直地延伸穿过所述第二层结构内的介电材料部分，并且接触选自所述第一导电层和所述第二导电层的相应的导电层。
22.根据权利要求13所述的方法，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述第一导电层和所述第二导电层包括或电连接到所述单体三维NAND存储器器件的相应的字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有平行于所述衬底的顶表面延伸的条形形状，所述多个控制栅电极至少包括位于所述第一器件层级中的第一控制栅电极和位于所述第二器件层级中的第二控制栅电极；并且所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每个半导体沟道的至少一个端部部分垂直于所述衬底的顶表面延伸；和
多个电荷存储元件，每个电荷存储元件邻近所述多个半导体沟道中的相应的一个半导体沟道定位。
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