JP2021048353A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体基板の上方に、第１方向に沿って互いに間隔を有して複数の導電体層が積層される積層体と、積層体を貫通する複数のピラーＭＰと、第１方向に直交する第２方向に延伸し、第１方向及び第２方向に直交する第３方向で積層体を分断するスリットＳＬＴとを備える。積層体は、ピラーが設けられない第１領域ＨＡと、第２方向で第１領域に隣り合い、複数のピラーのうちのいくつかのピラーを、スリットに対して対称な第１パタンでレイアウトする第２領域ＣＥＡと、第２方向で第２領域に隣り合い、複数のピラーのうちのいくつかのピラーを、第１パタンと異なる第２パタンでレイアウトする第３領域ＣＳＡと、を備える。【選択図】図１４

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１７−１６３０５７号公報
高品質な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、半導体基板の上方に、第１方向に沿って互いに間隔を有して複数の第１導電体層が積層される第１積層体と、前記半導体基板の上方に、前記第１方向に沿って互いに間隔を有して複数の第２導電体層が積層される第２積層体と、前記第１方向に直交する第２方向に延伸し、前記第１積層体と第２積層体とを前記第１及び第２方向に直交する第３方向に離隔させる第１スリットと、前記第１積層体を前記第１方向に貫通し、それぞれ実質的に同一材料かつ同一断面積を有して形成された第１ピラーを複数備える第１ピラー群と、前記第２積層体を前記第１方向に貫通し、それぞれ前記第１ピラーと実質的に同一材料かつ同一断面積を有して形成された第２ピラーを複数備える第２ピラー群と、を備え、前記第１積層体は、前記第１ピラー群が設けられない第１領域と、前記第２方向で前記第１領域に隣り合い、前記第１ピラー群が設けられる第２領域と、前記第２方向で前記第２領域に隣り合い、前記第１ピラー群が設けられ、かつ前記第１ピラーと前記第１導電体層との交差部分がメモリセルトランジスタとして機能する第３領域と、を含み、前記第２積層体は、前記第２ピラー群が設けられない第４領域と、前記第２方向で前記第４領域に隣り合い、前記第２ピラー群が設けられる第５領域と、前記第２方向で前記第５領域に隣り合い、前記第２ピラー群が設けられ、かつ前記第２ピラーと前記第２導電体層との交差部分がメモリセルトランジスタとして機能する第６領域と、を含み、前記第２及び前記第５領域における前記第１及び前記第４領域と隣り合った位置に、前記第３方向で前記第１スリットに隣り合う前記第１ピラー及び前記第２ピラーが前記第３方向に沿って設けられ、かつ前記第１スリットに前記第３方向で隣り合う前記第１ピラーの、前記第１スリットまでの距離と、前記第１スリットに前記第３方向で隣り合う前記第２ピラーの、前記第１スリットまでの距離と、は実質的に同一であり、前記第３及び前記第６領域内には、前記第３方向で前記第１スリットに隣り合う前記第１ピラー及び前記第２ピラーが前記第３方向に沿って設けられ、前記第１スリットに前記第３方向で隣り合う前記第１ピラーの、前記第１スリットまでの距離と、前記第１スリットに前記第３方向で隣り合う前記第２ピラーの、前記第１スリットまでの距離と、は異なる。
図１は、第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。 図４は、第１実施形態に係る半導体記憶装置のセル領域におけるメモリセルアレイの詳細な平面レイアウトの一例であり、図３のＡを抽出して示している。 図５は、スリットを挟んでメモリピラーのレイアウトが変わらない場合における、セル領域におけるメモリセルアレイの平面レイアウトの一例である。 図６は、図４のＣ−Ｃ線に沿った断面図であり、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのセル領域における断面構造の一例を示している。 図７は、図６のＤ−Ｄ線に沿った断面図であり、第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示している。 図８は、第１実施形態に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの一例であり、図３のＢを抽出して示している。 図９は、メモリセルアレイの平面レイアウトの一例である。 図１０は、比較例に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの一例であり、図３のＢを抽出して示している。 図１１は、図１０に示すＩを拡大した図面である。 図１２は、図１０に示すＩを拡大した図面である。 図１３は、第１実施形態に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの一例である。 図１４は、第１実施形態に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの一例である。 図１５は、第１実施形態の変形例に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの一例である。 図１６は、第２実施形態に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの第１例であり、図３のＢを抽出して示している。 図１７は、第２実施形態に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの第２例であり、図３のＢを抽出して示している。 図１８は、第２実施形態に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの第３例であり、図３のＢを抽出して示している。 図１９は、第２実施形態に係る半導体記憶装置の引出領域及びセル領域の境界領域における、メモリセルアレイの平面レイアウトの第４例であり、図３のＢを抽出して示している。 図２０は、第２実施形態に係る半導体記憶装置の製造方法の第１例を示すフローチャートである。 図２１は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図２２は、図２１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図２３は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図２４は、図２３のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図２５は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図２６は、図２５のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図２７は、図２５のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図２８は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図２９は、図２８のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図３０は、図２８のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図３１は、図２８のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図３２は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図３３は、図３２のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図３４は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図３５は、図３４のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図３６は、図３４のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図３７は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図３８は、図３７のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図３９は、図３７のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図４０は、図３７のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図４１は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図４２は、図４１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図４３は、図４１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図４４は、図４１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図４５は、図４１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図４６は、図４１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図４７は、第２実施形態に係る半導体記憶装置の製造方法の第２例を示すフローチャートである。 図４８は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図４９は、図４８のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図５０は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図５１は、図５０のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図５２は、図５０のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図５３は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図５４は、図５３のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。 図５５は、第２実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例である。 図５６は、図５５のＪ−Ｊ線に沿った断面図であり、半導体記憶装置の製造途中の断面構造の一例である。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
＜１＞第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
＜１−１＞半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格に準拠する。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３，ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄｄ、ページアドレスＰＡｄｄ、及びカラムアドレスＣＡｄｄを含んでいる。例えば、ブロックアドレスＢＡｄｄ、ページアドレスＰＡｄｄ、及びカラムアドレスＣＡｄｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
＜１−２＞メモリセルアレイ１０の回路構成
図２は、本実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、本実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
＜１−３＞メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
＜１−３−１＞メモリセルアレイ１０の平面レイアウト
図３を用いて、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例を説明する。
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。
図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向においてセル領域ＣＡと引出領域ＨＡとに分割される。また、メモリセルアレイ１０は、複数のスリットＳＬＴ（図３では、ＳＬＴ０〜ＳＬＴ２）、並びに複数のスリットＳＨＥ（ＳＨＥ０、及びＳＨＥ１）を含んでいる。
セル領域ＣＡは、ＮＡＮＤストリングＮＳが形成される領域である。セル領域ＣＡは、引出領域ＨＡに隣り合うアレイ端領域ＣＥＡと、アレイ端領域ＣＥＡに隣り合う記憶領域ＣＳＡを含む。アレイ端領域ＣＥＡに含まれるＮＡＮＤストリングＮＳは、例えばダミーとして用いられる。記憶領域ＣＳＡに含まれるＮＡＮＤストリングＮＳは、データを記憶するための領域として用いられる。
引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられ、Ｙ方向に配列される。スリットＳＬＴは、Ｘ方向において引出領域ＨＡ及びセル領域ＣＡを横切っている。
隣り合うスリットＳＬＴ間のそれぞれには、例えば１本のスリットＳＨＥがレイアウトされる。スリットＳＨＥは、Ｘ方向に沿って延伸して設けられ、Ｘ方向においてセル領域ＣＡを横切っている。
具体的には、スリットＳＬＴは、例えばワード線ＷＬ０〜ＷＬ７、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳにそれぞれ対応する複数の配線層を分断している。換言すると、スリットＳＬＴは、Ｘ方向に延伸し、ワード線ＷＬ０〜ＷＬ７、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳにそれぞれ対応する複数の配線層を、Ｙ方向に離隔させる。スリットＳＨＥは、選択ゲート線ＳＧＤに対応する配線層を分断している。換言すると、スリットＳＨＥは、Ｘ方向に延伸し、選択ゲート線ＳＧＤに対応する配線層を、Ｙ方向に離隔させる。
スリットＳＬＴ、及びスリットＳＨＥのそれぞれは、溝の内部に絶縁部材が埋め込まれた構造を有している。スリットＳＬＴ内は、絶縁部材を介して導電体が埋め込まれ、この導電体をソース線ＳＬのコンタクトとして使用しても良い。
以上で説明したメモリセルアレイ１０の平面レイアウトでは、セル領域ＣＡにおいてスリットＳＬＴ、及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列されている。そして、メモリセルアレイ１０には、例えば図３に示されたレイアウトがＹ方向に繰り返し配置される。
具体的には、Ｙ方向においてスリットＳＬＴ０とスリットＳＨＥ０との間の領域に設けられた複数のＮＡＮＤストリングＮＳをストリングユニットＳＵ０とする。また、Ｙ方向においてスリットＳＨＥ０とスリットＳＬＴ１との間の領域に設けられた複数のＮＡＮＤストリングＮＳをストリングユニットＳＵ１とする。そして、スリットＳＬＴ０とスリットＳＬＴ１との間の領域に設けられたストリングユニットＳＵ０及びＳＵ１をストリングユニットセットＳＳ０とラベルする。同様に、Ｙ方向においてスリットＳＬＴ１とスリットＳＨＥ１との間の領域に設けられた複数のＮＡＮＤストリングＮＳをストリングユニットＳＵ２とする。また、Ｙ方向においてスリットＳＨＥ１とスリットＳＬＴ２との間の領域に設けられた複数のＮＡＮＤストリングＮＳをストリングユニットＳＵ３とする。そして、スリットＳＬＴ１とスリットＳＬＴ２との間の領域に設けられたストリングユニットＳＵ２及びＳＵ３をストリングユニットセットＳＳ１とラベルする。
尚、以上で説明したメモリセルアレイ１０の平面レイアウトにおいて、隣り合うスリットＳＬＴ間にレイアウトされるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合う２本のスリットＳＬＴ間におけるストリングユニットＳＵの個数は、隣り合う２本のスリットＳＬＴ間にレイアウトされるスリットＳＨＥの本数に基づいて変化する。
＜１−３−２＞セル領域ＣＡにおけるメモリセルアレイ１０の構造
続いて、第１実施形態に係る半導体記憶装置１のセル領域ＣＡにおけるメモリセルアレイ１０の詳細な平面レイアウトについて説明する。
図４は、第１実施形態に係る半導体記憶装置１のセル領域ＣＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する領域（図３のＡ）を抽出して示している。
図４に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＰ、及び複数のビット線ＢＬをさらに含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
複数のメモリピラーＭＰは、複数の「列」並びに「行」に沿って設けられる。
複数のメモリピラーＭＰが配列される「列」に関しては、Ｙ方向に延伸し、大まかには偶数列Ｃｅと奇数列Ｃｏがある。この偶数列Ｃｅと、奇数列Ｃｏは、Ｘ方向において、交互に設けられる。
例えば、図４に示すように、ストリングユニットＳＵ０、及びＳＵ１におけるスリットＳＬＴ間において、偶数列Ｃｅでは、４つのメモリピラーＭＰが設けられ、奇数列Ｃｏでは、５つのメモリピラーＭＰが設けられる。なお、このメモリピラーＭＰの数は、これに限らない。
また、例えば図４に示すように、ストリングユニットＳＵ２、及びＳＵ３におけるスリットＳＬＴ間において、偶数列Ｃｅでは、５つのメモリピラーＭＰが設けられ、奇数列Ｃｏでは、４つのメモリピラーＭＰが設けられる。なお、このメモリピラーＭＰの数は、これに限らない。
複数のメモリピラーＭＰが配列される「行」に関しては、Ｘ方向に延伸し、スリットＳＬＴ間において、Ｙ方向に複数行（本例では、例えば９行）設けられる。
ここで、スリットＳＬＴに近い４つの行の集合にＲＵＧまたはＲＤＧとラベルする。集合ＲＵＧは、上側のスリットＳＬＴの近くに位置し、集合ＲＤＧは下側のスリットＳＬＴの近くに位置する。
また、Ｙ方向において、集合ＲＵＧ及びＲＤＧの間に設けられた行にはＲＣとラベルする。
集合ＲＵＧに含まれる４つの行は、Ｙ方向においてスリットＳＬＴに近い行から順にＲＵ１、ＲＵ２、ＲＵ３、ＲＵ４とラベルされる。また、行ＲＵ１を「１行目」、行ＲＵ２を「２行目」、行ＲＵ３を「３行目」、そして行ＲＵ４を「４行目」、と記載しても良い。
同様に、集合ＲＤＧに含まれる４つの行は、Ｙ方向においてスリットＳＬＴに近い行から順にＲＤ１、ＲＤ２、ＲＤ３、ＲＤ４とラベルされる。また、行ＲＤ１を「１行目」、行ＲＤ２を「２行目」、行ＲＤ３を「３行目」、そして行ＲＤ４を「４行目」、と記載しても良い。
各行には、偶数列Ｃｅと奇数列Ｃｏの何れかに対応してメモリピラーＭＰが設けられる。
具体的には、図４に示すように、ストリングユニットＳＵ０、及びＳＵ１の場合、行ＲＵ１、ＲＵ３、ＲＤ１、及びＲＤ３に設けられるメモリピラーＭＰは、奇数列Ｃｏに設けられる。また、行ＲＵ２、ＲＵ４、ＲＤ２、及びＲＤ４に設けられるメモリピラーＭＰは、偶数列Ｃｅに設けられる。
また、図４に示すように、ストリングユニットＳＵ２、及びＳＵ３の場合、行ＲＵ１、ＲＵ３、ＲＤ１、及びＲＤ３に設けられるメモリピラーＭＰは、偶数列Ｃｅに設けられる。また、行ＲＵ２、ＲＵ４、ＲＤ２、及びＲＤ４に設けられるメモリピラーＭＰは、奇数列Ｃｏに設けられる。
なお、隣り合う偶数列Ｃｅ及び奇数列Ｃｏに設けられた複数のメモリピラーＭＰを、Ｙ方向において千鳥配置していると記載しても良い。
行ＲＣに配列したメモリピラーＭＰは、スリットＳＨＥと重なってレイアウトされる。行ＲＣに配列したメモリピラーＭＰは、ＮＡＮＤストリングＮＳとしては機能させず、ダミーのＮＡＮＤストリングＮＳとして取り扱う。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるようにレイアウトされる。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なってレイアウトされる。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＰが設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。
尚、上述したように、スリットＳＨＥと重なったメモリピラーＭＰはダミーとなる。そのため、スリットＳＨＥと重なったメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＰは省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及びレイアウトは、図４を用いて説明した構成に限定されず、適宜変更され得る。
次に、図４を用いてストリングユニットＳＵ０、及びＳＵ１のメモリピラーＭＰと、ストリングユニットＳＵ２、及びＳＵ３のメモリピラーＭＰの関係を説明する。
図４に示すように、ストリングユニットＳＵ０、及びＳＵ１のメモリピラーＭＰと、ストリングユニットＳＵ２、及びＳＵ３のメモリピラーＭＰは、スリットＳＬＴを挟んで、上下左右反転の関係となる。
または、行方向に隣接する二つのメモリピラーＭＰの距離を「１ピッチ」と定義する。この場合、ストリングユニットＳＵ０、及びＳＵ１のメモリピラーＭＰと、ストリングユニットＳＵ２、及びＳＵ３のメモリピラーＭＰは、スリットＳＬＴを挟んで、１／２ピッチ分、Ｘ方向にズレている、とも言える。つまり、図４に示すように、本実施形態では、スリットＳＬＴを挟んでメモリピラーＭＰのレイアウトが非対称になっている。
ここで、本実施形態のように、スリットＳＬＴを挟んでメモリピラーＭＰのレイアウトを非対称としている理由について説明する。その目的で、図４及び図５を用いて、スリットＳＬＴを挟んでメモリピラーＭＰのレイアウトが対称となる場合と、非対称となる場合の違いについて説明する。
図５は、スリットＳＬＴを挟んでメモリピラーＭＰのレイアウトが対称となる場合における、セル領域ＣＡにおけるメモリセルアレイ１０の平面レイアウトの一例である。
図５は、ビット線ＢＬと、ビット線ＢＬに接続されるメモリピラーＭＰの種類を説明するための図である。
ところで、メモリピラーＭＰは大きくわけて、インナーと、アウターという２種類に分類することができる。インナーは、周囲がメモリピラーＭＰに囲まれるメモリピラーＭＰである。アウターは、一部がメモリピラーＭＰに囲まれないメモリピラーである。
インナーに属するメモリピラーＭＰは、アウターに属するメモリピラーＭＰと比較して、容量が大きくなる可能性がある。
図４、及び図５の例では、行ＲＤ２、ＲＤ３、ＲＤ４、ＲＵ２、ＲＵ３、及びＲＵ４にレイアウトされるメモリピラーＭＰがインナーに属し、行ＲＤ１、ＲＵ１にレイアウトされるメモリピラーＭＰがアウターに属する。
図５に示すように、スリットＳＬＴを挟んでメモリピラーＭＰのレイアウトが対称となる場合、全てインナーに属するメモリピラーＭＰに接続されるビット線ＢＬが存在する。具体的には、図５に示すように、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７、ＢＬ１０、及びＢＬ１１のそれぞれは、アウターに属するメモリピラーＭＰ上を通過しない。そのため、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７、ＢＬ１０、及びＢＬ１１のそれぞれは、アウターに属するメモリピラーＭＰに接続されない。換言すると、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７、ＢＬ１０、及びＢＬ１１のそれぞれは、インナーに属するメモリピラーＭＰのみに接続される。
ビット線ＢＬの容量は、接続されるメモリピラーＭＰの容量に起因する。そのため、全てインナーに属するメモリピラーＭＰに接続されるビット線ＢＬの容量は、アウターに属するメモリピラーＭＰに接続されるビット線ＢＬの容量よりも大きくなる。このように、ビット線ＢＬによって容量のバラツキがあるのは好ましくない。また、このようなビット線ＢＬの容量のバラツキを適正化する場合、回路面積が大きくなる可能性がある。
そこで、本実施形態によれば、図４に示すように、スリットＳＬＴを挟んでメモリピラーＭＰのレイアウトが非対称となっている。そのため、インナーに属するメモリピラーＭＰのみに接続されるビット線ＢＬは存在しない。つまり各ビット線ＢＬは、インナーに属するメモリピラーＭＰ及びアウターに属するメモリピラーＭＰに接続する。その結果、各ビット線ＢＬの容量のバラツキは抑制され、回路面積も大きくする必要はない。
＜１−３−３＞メモリセルアレイ１０のセル領域ＣＡにおける断面構造
次に、図６を用いて、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を説明する。
図６は、図４のＣ−Ｃ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を示している。また、図６には、Ｘ方向においてスリットＳＨＥと重なる部分が破線で示されている。図６に示すように、メモリセルアレイ１０は、導電体層２１〜２５をさらに含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
具体的には、半導体基板２０の上方に、絶縁体層（不図示）を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられても良い。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコンを含んでいる。
導電体層２２の上方に、絶縁体層（不図示）と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７に対応する。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２３の上方に、絶縁体層（不図示）を介して導電体層２４が積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、導電体層２４は、選択ゲート線ＳＧＤに対応する。導電体層２４は、例えばタングステンを含んでいる。
最上層の導電体層２４の上方に、絶縁体層（不図示）を介して導電体層２５が設けられる。導電体層２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。導電体層２５は、例えば銅（Ｃｕ）を含んでいる。
なお、複数の導電体層２３を積層体と記載しても良い。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。メモリピラーＭＰの各々は、メモリホールＭＨの内部に形成される。
メモリホールＭＨは、導電体層２２〜２４を貫通し、底部は導電体層２１に接触している。
また、メモリピラーＭＰの各々は、例えばコア部材３０、半導体層３１、積層膜３２を含んでいる。
具体的には、コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、最上層の導電体層２４よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。半導体層３１は、例えばコア部材３０の側面及び底面を覆った部分と、コア部材３０の底部においてＺ方向に延伸した柱状部とを有している。例えば半導体層３１の柱状部の底部は、導電体層２１が設けられた層内に含まれる。積層膜３２は、半導体層３１の柱状部が設けられた部分を除いて、半導体層３１の側面及び底面を覆っている。例えば積層膜３２の底部は、導電体層２１が設けられた層内に含まれる。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。半導体層３１は、例えばシリコンを含んでいる。
メモリピラーＭＰ内の半導体層３１の上面には、柱状のコンタクトＣＰが設けられる。図示された領域には、５本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに対応するコンタクトＣＰが表示されている。当該領域においてスリットＳＨＥと重ならない且つコンタクトＣＰが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＰが接続される。
コンタクトＣＰの上面には、１つの導電体層２５、すなわち１本のビット線ＢＬが接触している。１つの導電体層２５には、スリットＳＬＴ及びＳＨＥ、並びにスリットＳＨＥと接触したメモリピラーＭＰによって区切られた空間（ストリングユニット）のそれぞれにおいて、１本のコンタクトＣＰが接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２２〜２４を分断している。スリットＳＬＴの上端は、最上層の導電体層２４と導電体層２５との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。
スリットＳＬＴは、導電体層２２〜２４となる犠牲部材と、導電体層２１〜２４間に設けられる図示しない絶縁層に対して異方性エッチングを行うことで溝を形成し、その溝の少なくとも内壁に絶縁部材を設けることで形成される。この異方性エッチングとは、例えばＲＩＥ（Reactive Ion Etching）である。このＲＩＥでは、化学反応性のあるイオンに、加速電圧を加えて、被加工物の表面に衝突させることで、方向性をもったイオン衝撃によるエッチングを行う方法である。
スリットＳＨＥは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２４を分断している。スリットＳＨＥの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体層２３と導電体層２４との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。例えば、スリットＳＨＥの上端と、メモリピラーＭＰの上端とは揃っている。これに限定されず、メモリピラーＭＰの上端と、スリットＳＨＥの上端とは、揃っていなくても良い。
＜１−３−４＞メモリセルアレイ１０のメモリピラーＭＰの断面構造
図７は、図６のＤ−Ｄ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図７は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、メモリピラーＭＰの断面構造を示している。
図７に示すように、導電体層２３を含む層では、コア部材３０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。トンネル絶縁膜３３及びブロック絶縁膜３５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。絶縁膜３４は、電荷をトラップすることが可能である。
このように、メモリピラーＭＰは、導電体層２２〜２４をＺ方向に貫通し、それぞれ実質的に同一材料かつ同一断面積を有して形成されている。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分（交差部分）が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体層３１は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。
＜１−３−５＞メモリセルアレイ１０の引出領域ＨＡ及びセル領域ＣＡの境界領域
続いて、図８及び図９を用いて、引出領域ＨＡ及びセル領域ＣＡの境界領域について説明する。図８は、第１実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する領域（図３のＢ）を抽出して示している。図８では、説明のため列にラベルする。具体的には、引出領域ＨＡ及びセル領域ＣＡの境界領域に属する列から、セル領域ＣＡの中心（図８の紙面の右方向）に向かって、順にＣ１、Ｃ２、Ｃ３、Ｃ４…とラベルする。また、Ｃ１、Ｃ２、Ｃ３、Ｃ４…はそれぞれ１列目、２列目、３列目、４列目…と記載しても良い。図９は、メモリセルアレイ１０の平面レイアウトの一例である。
図８に示すように、引出領域ＨＡでは、複数の支持柱ＨＲを含んでいる。図８では図示しないが、引出領域ＨＡでは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤの端部が階段状に設けられる。さらに引出領域ＨＡでは複数のコンタクトが設けられる。
複数の支持柱ＨＲは、例えば引出領域ＨＡ内において、スリットＳＬＴが形成される領域と、コンタクト（不図示）が形成される領域とを除いた領域に適宜配置される。支持柱ＨＲは、Ｚ方向に延伸したホール内に絶縁部材が埋め込まれた構造を有し、積層された配線層（例えば、ワード線ＷＬ及び選択ゲート線ＳＧＤ）を貫通している。例えば、支持柱ＨＲは、コンタクト（不図示）の周囲に複数配置される。
続いて、引出領域ＨＡに隣り合うセル領域ＣＡについて説明する。
セル領域ＣＡ（記憶領域ＣＳＡ）の基本的なレイアウトは、図４に示すレイアウトである。
図８に示すように、引出領域ＨＡと、記憶領域ＣＳＡとの間にはアレイ端領域ＣＥＡがレイアウトされる。例えば、記憶領域ＣＳＡは、データを記憶するためのメモリピラーＭＰが設けられる。他方で、アレイ端領域ＣＥＡは、データを記憶するために用いられないメモリピラーＭＰが設けられる。そして、アレイ端領域ＣＥＡにおいて、引出領域ＨＡに最も近い（隣り合う）列（以下、アレイ端）においてのみ、メモリピラーＭＰが、スリットＳＬＴを挟んで線対称になるようにレイアウトされる。つまり、アレイ端領域ＣＥＡにおける、ＸＹ平面のメモリピラーＭＰのパタンと、記憶領域ＣＳＡにおける、ＸＹ平面のメモリピラーＭＰのパタンと、は異なる。なお、アレイ端のみをアレイ端領域ＣＥＡとしても良いし、アレイ端と、その近傍の列をアレイ端領域ＣＥＡとしても良い。図８の例では、ストリングユニットＳＵ０、及びＳＵ１における列Ｃ１、及びＣ２、並びにストリングユニットＳＵ２、及びＳＵ３における列Ｃ１〜Ｃ３がアレイ端領域ＣＥＡとなる。
続いて、図９を用いて、アレイ端領域ＣＥＡ（アレイ端）におけるメモリピラーＭＰと、記憶領域ＣＳＡにおけるメモリピラーＭＰについて説明する。
図９では、ストリングユニットＳＵ１のメモリピラーＭＰのうち、スリットＳＬＴ１の近くに設けられているメモリピラーＭＰと、ストリングユニットＳＵ２のメモリピラーＭＰのうち、スリットＳＬＴ１の近くに設けられているメモリピラーＭＰと、に着眼する。
図９に示すように、行ＲＤ１、及び行ＲＵ１に属するメモリピラーＭＰから、スリットＳＬＴ１（例えばＳＬＴの中心）までの距離がｄＧ１であるとする。また、行ＲＤ２、及び行ＲＵ２に属するメモリピラーＭＰから、スリットＳＬＴ１（例えばＳＬＴの中心）までの距離がｄＧ２であるとする。距離ｄＧ２は、距離ｄＧ１よりも大きいという関係になる。
まず、記憶領域ＣＳＡにおけるストリングユニットＳＵ１のメモリピラーＭＰと、ストリングユニットＳＵ２のメモリピラーＭＰと、の関係について説明する。
ストリングユニットＳＵ１において、行ＲＤ１にメモリピラーＭＰが設けられる場合、同一の列、且つストリングユニットＳＵ２において、行ＲＤ２にメモリピラーＭＰが設けられる。
また、ストリングユニットＳＵ１において、行ＲＤ２にメモリピラーＭＰが設けられる場合、同一の列、且つストリングユニットＳＵ２において、行ＲＤ１にメモリピラーＭＰが設けられる。
このように、記憶領域ＣＳＡにおいて、スリットＳＬＴ１を挟んで互いに向かい合う二つのメモリピラーＭＰの、スリットＳＬＴ１までの距離は異なる。
続いて、アレイ端におけるストリングユニットＳＵ１のメモリピラーＭＰと、ストリングユニットＳＵ２のメモリピラーＭＰと、の関係について説明する。
ストリングユニットＳＵ１において、行ＲＤ１にメモリピラーＭＰが設けられる場合、同一の列、且つストリングユニットＳＵ２において、行ＲＵ１にメモリピラーＭＰが設けられる。行ＲＤ１に属するメモリピラーＭＰから、スリットＳＬＴ１までの距離と、行ＲＵ１に属するメモリピラーＭＰから、スリットＳＬＴ１までの距離と、は共にｄＧ１である。
このように、アレイ端において、スリットＳＬＴ１を挟んで互いに向かい合う二つのメモリピラーＭＰの、スリットＳＬＴ１までの距離は実質的に同一である。
本例の場合、例えば、ストリングユニットＳＵ２、ＳＵ３のメモリピラーＭＰのレイアウトはアレイ端近傍においても変えず、ストリングユニットＳＵ０、ＳＵ１のアレイ端となる列と、アレイ端に隣り合う列の位置（または、メモリピラーＭＰの密度）を変更する（図８中のＨを参照）。なお、これに限らず、アレイ端となる列の位置のみを変更しても良いし、３つ以上の列の位置を変えても良い。このような他の例については後述する。
具体的には、ストリングユニットＳＵ０、及びＳＵ１のアレイ端である列Ｃ１に設けられたメモリピラーＭＰと、Ｘ方向で隣接する列Ｃ３に設けられたメモリピラーＭＰとの距離はｄＦ１とラベルされる。また、アレイ端ではない、列Ｃ３に設けられたメモリピラーＭＰと、Ｘ方向で隣接する列Ｃ５に設けられたメモリピラーＭＰとの距離はｄＦ２とラベルされる。そして、距離ｄＦ１は、距離ｄＦ２よりも大きい。
ストリングユニットＳＵ０、及びＳＵ１のアレイ端の隣の列Ｃ２に設けられたメモリピラーＭＰと、Ｘ方向で隣接する列Ｃ４に設けられたメモリピラーＭＰとの距離はｄＥ１とラベルされる。また、アレイ端ではない、列Ｃ４に設けられたメモリピラーＭＰと、Ｘ方向で隣接する列Ｃ６に設けられたメモリピラーＭＰとの距離はｄＥ２とラベルされる。そして、距離ｄＥ１は、距離ｄＥ２よりも大きい。
他方で、ストリングユニットＳＵ２、及びＳＵ３のアレイ端である列Ｃ１に設けられたメモリピラーＭＰと、Ｘ方向で隣接する列Ｃ３に設けられたメモリピラーＭＰとの距離はｄＥ２である。また、アレイ端ではない、列Ｃ３に設けられたメモリピラーＭＰと、Ｘ方向で隣接する列Ｃ５に設けられたメモリピラーＭＰとの距離もｄＥ２である。
ストリングユニットＳＵ２、及びＳＵ３のアレイ端の隣の列Ｃ２に設けられたメモリピラーＭＰと、Ｘ方向で隣接する列Ｃ４に設けられたメモリピラーＭＰとの距離はｄＦ２である。また、アレイ端ではない、列Ｃ４に設けられたメモリピラーＭＰと、Ｘ方向で隣接する列Ｃ６に設けられたメモリピラーＭＰとの距離もｄＦ２である。
このように、ストリングユニットＳＵ２、ＳＵ３に設けられたメモリピラーＭＰは、アレイ端近傍においてもピッチの大きさが変えられておらず、ストリングユニットＳＵ０、ＳＵ１に設けられたメモリピラーＭＰについてのみ、アレイ端に向かってピッチが大きくなるレイアウトとされている。換言すると、アレイ端領域ＣＥＡにおけるメモリピラーＭＰの密度は、ストリングユニットＳＵ０、ＳＵ１においてストリングユニットＳＵ２、ＳＵ３よりも低くなっている。
＜１−４＞ 効果
上述した実施形態によれば、メモリセルアレイ１０のセル領域ＣＡでは、スリットＳＬＴを挟んだストリングユニットセットＳＳ０（第１のストリングユニットセット）のメモリピラーＭＰと、ストリングユニットセットＳＳ１（第２のストリングユニットセット）のメモリピラーＭＰと、のレイアウトは、互いに１／２ピッチズレて設けられている。しかし、引出領域ＨＡとの境界におけるアレイ端では、スリットＳＬＴを挟んだ第１のストリングユニットセットのメモリピラーＭＰと、第２のストリングユニットセットのメモリピラーＭＰと、のレイアウトは、スリットＳＬＴに対して対称となる。
ここで、実施形態の効果を説明するために、図１０〜図１２を用いて、比較例について説明する。図１０は、比較例に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する領域（図３のＢ）を抽出して示している。図１１及び図１２は、図１０に示すＩを拡大した図面である。
図１０に示すように、比較例ではアレイ端において、スリットＳＬＴを挟んだ複数のメモリピラーＭＰのレイアウトは、線対称となっていない。
ところで、メモリセルアレイ１０の製造過程において、電荷を用いることがある。そして、その電荷がメモリピラーＭＰの絶縁膜３４、または半導体層３１等にたまることがある。
そのため、メモリピラーＭＰに蓄積された電荷によって、電界分布が形成されることがある。電界分布は、メモリピラーＭＰからの距離に応じて定まる。比較例において、スリットＳＬＴが形成される予定の領域（ＳＬＴ形成予定領域）に着目した場合、Ｙ方向において、隣り合うメモリピラーＭＰとの距離が異なる。図１１に示すように、アレイ端では、ストリングユニットＳＵ１且つ２行目のメモリピラーＭＰと、ＳＬＴ形成予定領域との距離はｄＧ２であり、ストリングユニットＳＵ２且つ１行目のメモリピラーＭＰと、ＳＬＴ形成予定領域との距離はｄＧ１（ｄＧ１＜ｄＧ２）である。また、それに隣りあう列において、ストリングユニットＳＵ１且つ１行目のメモリピラーＭＰと、ＳＬＴ形成予定領域との距離はｄＧ１であり、ストリングユニットＳＵ２且つ２行目のメモリピラーＭＰと、ＳＬＴ形成予定領域との距離はｄＧ２である。図１１の例では、このようにアレイ端近傍においても、ＳＬＴ形成予定領域を挟むメモリピラーＭＰの距離は、それぞれ異なる。そのため、図１１に示すように比較例では、電界はジグザグになり、特にアレイ端では、ＳＬＴ形成予定領域の中心から離れてしまうことがある。
また、スリットＳＬＴは、ＲＩＥにより溝を形成し、その中に絶縁部材を設けることで形成される。
このような電界分布が存在する場所に、ＲＩＥを行うと、イオンが電界分布の影響を受けて曲げられ、図１２に示すようなスリットＳＬＴが形成されてしまうことがある。その結果、アレイ端において、スリットＳＬＴがメモリピラーＭＰに接触してしまうことがあり、このような場合、スリットＳＬＴを介して導電体層２２〜２４が短絡してしまうことがある。そのため、メモリセルアレイ１０が不良となってしまう可能性がある。
続いて、図８、図１３、及び図１４を用いて、実施形態の効果を説明する。図１３及び図１４は、図８に示すＧを拡大した図面である。
上述した本実施形態では、図１３に示すように、電界分布が乱れやすいアレイ端において、スリットＳＬＴの形成予定領域を挟んで略同じ距離になるようにメモリピラーＭＰが設けられている。これにより、アレイ端における電界分布がひずまず、Ｘ方向に延伸する。
その結果、図１４に示すように、電荷を用いた異方性エッチングにより、スリットＳＬＴを形成しても、スリットＳＬＴとメモリピラーＭＰとの接触を抑制することができる。
以上のように、本実施形態によれば、アレイ端領域ＣＥＡにおけるメモリピラーＭＰのレイアウトを記憶領域ＣＳＡにおけるメモリピラーＭＰのレイアウトから変更することで、アレイ端のメモリピラーＭＰとスリットＳＬＴとの接触を抑制することができる。このため、不良が抑制された高品質な半導体記憶装置を提供することができる。
＜１−５＞ 変形例
続いて、第１実施形態の変形例について説明する。
第１実施形態では、引出領域ＨＡに隣り合うセル領域ＣＡのアレイ端（列）のメモリピラーＭＰのレイアウトと、アレイ端に隣り合う列の位置を変更している。しかし、これに限らず、３つ以上の列の位置を変えることが考えられる。本変形例では、そのような場合について説明する。
上述したように、記憶領域ＣＳＡにおいて、スリットＳＬＴを挟んだ第１のストリングユニットセットのメモリピラーＭＰと、第２のストリングユニットセットのメモリピラーＭＰと、のレイアウトは、互いに１／２ピッチだけズレて設けられている。しかし、アレイ端では、スリットＳＬＴを挟んでメモリピラーＭＰが線対称となるように、メモリピラーＭＰの位置を調整している。また、アレイ端領域ＣＥＡにおいて、スリットＳＬＴを挟んだ第１のストリングユニットセットのメモリピラーＭＰと、第２のストリングユニットセットのメモリピラーＭＰと、の一方のメモリピラー密度は、他方のメモリピラー密度よりも低くなっている。
ここで、第１実施形態では、スリットＳＬＴを挟んだ第１のストリングユニットセットのメモリピラーＭＰと第２のストリングユニットセットのメモリピラーＭＰのうち、一方側ではメモリピラーＭＰのレイアウトをアレイ端に向かって変えず、他方の側のアレイ端近傍におけるメモリピラーＭＰの位置を調整していた。しかし、本変形例では、第１のストリングユニットセットのメモリピラーＭＰと第２のストリングユニットセットのメモリピラーＭＰの両方について、アレイ端領域ＣＥＡを記憶領域ＣＳＡよりも低いメモリピラー密度のレイアウトとしてアレイ端近傍におけるメモリピラーＭＰの位置を調整している。
以下に、図１５を用いて具体例について説明する。図１５は、第１実施形態の変形例に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する領域を抽出して示している。
まずは、ストリングユニットＳＵ０、及びＳＵ１に着目する。図１５に示すように、アレイ端領域ＣＥＡにおいて、各列のピッチは、アレイ端に向かうにつれて大きくなっている。具体的には、アレイ端に属するメモリピラーＭＰと、Ｘ方向においてそれに隣り合うメモリピラーＭＰとの間のピッチはｄＦＵ１とラベルする。アレイ端に隣り合う列に属するメモリピラーＭＰと、Ｘ方向においてそれに隣り合う列に属するメモリピラーＭＰとの間のピッチはｄＥＵ１とラベルする。このように、アレイ端に属するメモリピラーＭＰを始点として、アレイ端から記憶領域ＣＳＡに向かって、隣り合うメモリピラーＭＰ間のピッチをｄＦＵ２、ｄＦＵ３、及びｄＦＵ４とラベルする。また、アレイ端に隣り合う列に属するメモリピラーＭＰを始点として、アレイ端から記憶領域ＣＳＡに向かって、隣り合うメモリピラーＭＰ間のピッチをｄＥＵ２、ｄＥＵ３、及びｄＥＵ４とラベルする。本例では、ｄＦＵ１＞ｄＦＵ２＞ｄＦＵ３＞ｄＦＵ４という関係になる。同様に、本例では、ｄＥＵ１＞ｄＥＵ２＞ｄＥＵ３＞ｄＥＵ４という関係になる。なお、アレイ端領域ＣＥＡにおける列の数や、Ｘ方向に沿ったメモリピラーＭＰ間のピッチは適宜変更可能である。
続いて、ストリングユニットＳＵ２、及びＳＵ３に着目する。図１５に示すように、アレイ端領域ＣＥＡにおいて、各列のピッチは、アレイ端に向かうにつれて大きくなっている。具体的には、アレイ端に属するメモリピラーＭＰと、Ｘ方向においてそれに隣り合うメモリピラーＭＰとの間のピッチはｄＥＤ１とラベルする。アレイ端に隣り合う列に属するメモリピラーＭＰと、Ｘ方向においてそれに隣り合う列に属するメモリピラーＭＰとの間のピッチはｄＦＤ１とラベルする。このように、アレイ端に属するメモリピラーＭＰを始点として、アレイ端から記憶領域ＣＳＡに向かって、隣り合うメモリピラーＭＰ間のピッチをｄＥＤ２、ｄＥＤ３、及びｄＥＤ４とラベルする。また、アレイ端に隣り合う列に属するメモリピラーＭＰを始点として、アレイ端から記憶領域ＣＳＡに向かって、隣り合うメモリピラーＭＰ間のピッチをｄＦＤ２、ｄＦＤ３、及びｄＦＤ４とラベルする。本例では、ｄＥＤ１＞ｄＥＤ２＞ｄＥＤ３＞ｄＥＤ４という関係になる。同様に、本例では、ｄＦＤ１＞ｄＦＤ２＞ｄＦＤ３＞ｄＦＤ４という関係になる。なお、アレイ端領域ＣＥＡにおける列の数や、Ｘ方向に沿ったメモリピラーＭＰ間のピッチは適宜変更可能である。
なお、本例では、ｄＦＵ１＞ｄＦＤ１という関係になる。同様に、ｄＦＵ２＞ｄＦＤ２、ｄＦＵ３＞ｄＦＤ３、及びｄＦＵ４＞ｄＦＤ４という関係になる。また、本例では、ｄＥＵ１＞ｄＥＤ１、ｄＥＵ２＞ｄＥＤ２、ｄＥＵ３＞ｄＥＤ３、及びｄＥＵ４＞ｄＥＤ４という関係になる。
これらアレイ端領域ＣＥＡにおける、メモリピラーＭＰ間のピッチは、記憶領域ＣＳＡにおけるメモリピラーＭＰ間のピッチｄＦＳ１よりも大きい。同様に、アレイ端領域ＣＥＡにおける、メモリピラーＭＰ間のピッチは、記憶領域ＣＳＡにおけるメモリピラーＭＰ間のピッチｄＥＳ１よりも大きい。なお、記憶領域ＣＳＡにおけるメモリピラーＭＰ間のピッチｄＦＳ１は、第１実施形態におけるピッチｄＦ２と同じであり、ピッチｄＥＳ１は、第１実施形態におけるピッチｄＥ２と同じである。本変形例においても、第１実施形態と同様の効果を得ることができる。
＜２＞ 第２実施形態
続いて、第２実施形態について説明する。第１実施形態では、セル領域ＣＡにおいて、スリットを挟んだ二つのストリングユニットセットは、１／２ピッチだけずれてレイアウトされ、引出領域ＨＡとの境界におけるセル領域ＣＡのアレイ端のみ、線対称である。しかし、第２実施形態では、引出領域ＨＡとの境界におけるセル領域ＣＡのアレイ端の近傍におけるメモリピラーＭＰの数を変更する場合について説明する。第１実施形態と同様の部分については説明を省略する。
＜２−１＞ レイアウト
以下に、第２実施形態における、引出領域ＨＡ及びセル領域ＣＡの境界領域について説明する。
＜２−１−１＞ 第１例
図１６を用いて、第２実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの第１例について説明する。
図１６は、第２実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの第１例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する領域（図３のＢ）を抽出して示している。
図１６では、説明のため列にラベルする。具体的には、アレイ端に属する列から、セル領域ＣＡの中心（図１６の紙面の右方向）に向かって、順にＣ１、Ｃ２、Ｃ３、Ｃ４…とラベルする。また、Ｃ１、Ｃ２、Ｃ３、Ｃ４…はそれぞれ１列目、２列目、３列目、４列目…と記載しても良い。
第２実施形態では、セル領域ＣＡのアレイ端の近傍におけるアレイ端領域ＣＥＡにおいて、スリットＳＬＴの近傍にメモリピラーを配置しない。
第１例としては、図１６に示すように、列Ｃ１、且つ行ＲＵ２（ＳＵ０）、ＲＤ２（ＳＵ１）、ＲＵ１（ＳＵ２）、ＲＤ１（ＳＵ３）に、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられる。この保護ピラーＤＰは、例えばメモリホール内に絶縁部材が埋め込まれることで形成されても良い。保護ピラーＤＰ内に埋め込まれる材料としては、メモリピラーＭＰに用いられる、絶縁膜３４、または半導体層３１と異なる材料（絶縁膜３４より固定電荷の量が少ない絶縁材料や、半導体記憶装置の製造時において、絶縁膜３４よりも電荷量が多くならない絶縁材料）である。また、第１例において、列Ｃ２、且つ行ＲＵ１（ＳＵ０）、ＲＤ１（ＳＵ１）、ＲＵ２（ＳＵ２）、ＲＤ２（ＳＵ３）に、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられる。更に、第１例において、列Ｃ３、且つ行ＲＵ２（ＳＵ０）、ＲＤ２（ＳＵ１）、ＲＵ１（ＳＵ２）、ＲＤ１（ＳＵ３）に、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられる。また、第１例において、列Ｃ４、且つ行ＲＵ１（ＳＵ０）、ＲＤ１（ＳＵ１）、ＲＵ２（ＳＵ２）、ＲＤ２（ＳＵ３）に、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられる。また、第１例において、列Ｃ５、且つ行ＲＵ１（ＳＵ２）、ＲＤ１（ＳＵ３）に、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられる。また、第１例において、列Ｃ６、且つ行ＲＵ１（ＳＵ０）、ＲＤ１（ＳＵ１）に、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられる。
図１６の例においては、アレイ端領域ＣＥＡは列Ｃ１〜列Ｃ６になる。また、記憶領域ＣＳＡは、列Ｃ７〜になる。
図１６に示すように、行ＲＤ４、及び行ＲＵ４に属するメモリピラーＭＰから、スリットＳＬＴ（例えばＳＬＴの中心）までの距離がｄＧ４であるとする。また、行ＲＤ３、及びＲＵ３に属するメモリピラーＭＰから、スリットＳＬＴ（例えばＳＬＴの中心）までの距離がｄＧ３であるとする。なお、距離ｄＧ４は、距離ｄＧ３よりも大きいという関係になる。
つまり、アレイ端領域ＣＥＡにおいて、Ｙ方向に沿ってスリットＳＬＴに隣り合うメモリピラーＭＰ（列Ｃ１且つ行ＲＤ４）及びメモリピラーＭＰ（列Ｃ１且つ行ＲＵ３）がＹ方向に沿って設けられ、ここでスリットＳＬＴにＹ方向で隣り合うメモリピラーＭＰ（列Ｃ１且つ行ＲＤ４）の、スリットＳＬＴまでの距離がｄＧ４、スリットＳＬＴにＹ方向で隣り合うメモリピラーＭＰ（列Ｃ１且つ行ＲＵ３）の、スリットＳＬＴまでの距離がｄＧ３である。
また、アレイ端領域ＣＥＡに隣り合う記憶領域ＣＳＡにおいて、Ｙ方向でスリットＳＬＴに隣り合うメモリピラーＭＰ（列Ｃ７且つ行ＲＤ２）及びメモリピラーＭＰ（列Ｃ７且つ行ＲＵ１）がＹ方向に沿って設けられ、ここでスリットＳＬＴにＹ方向で隣り合うメモリピラーＭＰ（列Ｃ７且つ行ＲＤ２）の、スリットＳＬＴまでの距離をｄＧ２、スリットＳＬＴにＹ方向で隣り合うメモリピラーＭＰ（列Ｃ７且つ行ＲＵ１）の、スリットＳＬＴまでの距離をｄＧ１とする。記憶領域ＣＳＡにおいては、スリットＳＬＴを挟んだ二つのストリングユニットセットの間で、メモリピラーＭＰが１／２ピッチだけずれてレイアウトされていることから、第１実施形態と同様にスリットＳＬＴを挟んで互いに向かい合う二つのメモリピラーＭＰのスリットＳＬＴまでの距離が異なり、ｄＧ１＜ｄＧ２である。なお、スリットＳＬＴにＹ方向で隣り合う各メモリピラーＭＰにおいて、スリットＳＬＴまでのそれぞれの距離ｄＧ１、ｄＧ２、ｄＧ３、ｄＧ４は、ｄＧ１＜ｄＧ２＜ｄＧ３＜ｄＧ４という関係になる。
そして、ストリングユニットＳＵ１に着眼すると、記憶領域ＣＳＡでスリットＳＬＴにＹ方向で隣り合うメモリピラーＭＰ（列Ｃ７且つ行ＲＤ２）の、スリットＳＬＴまでの距離ｄＧ２と、アレイ端領域ＣＥＡでスリットＳＬＴにＹ方向で隣り合うメモリピラーＭＰ（列Ｃ１且つ行ＲＤ４）の、スリットＳＬＴまでの距離ｄＧ４とは、ｄＧ２＜ｄＧ４という関係になる。また、ストリングユニットＳＵ２に着眼すると、記憶領域ＣＳＡでスリットＳＬＴにＹ方向で隣り合うメモリピラーＭＰ（列Ｃ７且つ行ＲＵ１）の、スリットＳＬＴまでの距離ｄＧ１と、アレイ端領域ＣＥＡでスリットＳＬＴにＹ方向で隣り合うメモリピラーＭＰ（列Ｃ１且つ行ＲＵ３）の、スリットＳＬＴまでの距離ｄＧ３とは、ｄＧ１＜ｄＧ３という関係になる。換言すると、第２実施形態では、Ｙ方向に沿ってスリットＳＬＴに隣り合うメモリピラーＭＰからスリットＳＬＴまでの距離が、アレイ端領域ＣＥＡよりも記憶領域ＣＳＡで小さくなるように、セル領域ＣＡのアレイ端の近傍におけるアレイ端領域ＣＥＡにおいて、メモリピラーＭＰの数を減らしている。
＜２−１−２＞ 第２例
図１７を用いて、第２実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの第２例について説明する。
図１７は、第２実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの第２例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する領域（図３のＢ）を抽出して示している。
図１７でも図１６と同様に列にラベルする。
ここでは第２例と第１例との違いのみ説明する。
第１例では、列Ｃ３、且つ行ＲＵ２（ＳＵ０）、ＲＤ２（ＳＵ１）に、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられていたが、第２例ではメモリピラーＭＰが設けられる。
図１７の例においては、アレイ端領域ＣＥＡは列Ｃ１〜列Ｃ６になる。
＜２−１−３＞ 第３例
図１８を用いて、第２実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの第３例について説明する。
図１８は、第２実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの第３例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する領域（図３のＢ）を抽出して示している。
図１８でも図１６と同様に列にラベルする。
ここでは第３例と第１例との違いのみ説明する。
第３例では、第１例の場合に加え、更に列Ｃ７、且つ行ＲＵ１（ＳＵ２）、ＲＤ１（ＳＵ３）に、メモリピラーＭＰの代わりに保護ピラーＤＰを設ける。
図１８の例においては、アレイ端領域ＣＥＡは列Ｃ１〜列Ｃ７になる。
＜２−１−４＞ 第４例
図１９を用いて、第２実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの第４例について説明する。
図１９は、第２実施形態に係る半導体記憶装置１の引出領域ＨＡ及びセル領域ＣＡの境界領域における、メモリセルアレイ１０の平面レイアウトの第４例であり、ストリングユニットＳＵ０〜ＳＵ３に対応する領域（図３のＢ）を抽出して示している。
図１９でも図１６と同様に列にラベルする。
ここでは第４例と第１例との違いのみ説明する。
第１例では、列Ｃ６、且つ行ＲＵ１（ＳＵ０）、ＲＤ１（ＳＵ１）に、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられていたが、第４例ではメモリピラーＭＰが設けられる。
図１９の例においては、アレイ端領域ＣＥＡは列Ｃ１〜列Ｃ５になる。
なお、上記では、保護ピラーＤＰを、メモリピラーＭＰと同じ形状（断面積）で図示しているが、それに限らない。例えば、保護ピラーＤＰは、複数のメモリピラーＭＰを包含する形状であっても良い。また、保護ピラーＤＰは、支持柱ＨＲであっても良い。つまり、セル領域ＣＡのアレイ端において、スリットＳＬＴの近傍にメモリピラーＭＰが設けられなければよく、保護ピラーＤＰの個数や、形状はどのようなものであっても構わない。
また、セル領域ＣＡのアレイ端、且つスリットＳＬＴの近傍においては、メモリピラーＭＰが段階的に間引かれれば良い。具体的には、セル領域ＣＡのアレイ端近傍、且つスリットＳＬＴにＹ方向で隣接する１行目において間引かれるメモリピラーＭＰの数は、スリットＳＬＴにＹ方向で隣接する２行目において間引かれるメモリピラーＭＰの数よりも多い。また、セル領域ＣＡのアレイ端近傍、且つスリットＳＬＴにＹ方向で隣接する２行目において間引かれるメモリピラーＭＰの数は、セル領域ＣＡのアレイ端近傍、且つスリットＳＬＴにＹ方向で隣接する１行目において間引かれるメモリピラーＭＰの数に基づいて決定しても良い。具体的には、図１６に示すように、ストリングユニットＳＵ１のＲＤ１と、ストリングユニットＳＵ２のＲＵ１と、に着目した場合、ＲＵ１の方が、ＲＤ１よりもアレイ端側にメモリピラーＭＰが設けられている。このままであると、スリットＳＬＴにおける電界がストリングユニットＳＵ２側に偏る可能性がある。続いて、ストリングユニットＳＵ１のＲＤ２と、ストリングユニットＳＵ２のＲＵ２と、に着目する。この場合、上述したような電界のストリングユニットＳＵ２側への偏りを補償するように、ＲＤ２の方が、ＲＵ２よりもアレイ端側にメモリピラーＭＰが設けられている。このように、スリットＳＬＴにＹ方向で隣接する２行目にて間引かれるメモリピラーＭＰの数は、１行目にて間引かれるメモリピラーＭＰの数に基づいて決定されることが望ましい。
＜２−２＞ 製造方法
次に、第２実施形態に係る半導体記憶装置の製造方法について簡単に説明する。
＜２−２−１＞ 第１例
以下に、図２０〜図４３を適宜参照して、第２実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図２０は、第２実施形態に係る半導体記憶装置１の製造方法の第１例を示すフローチャートである。図２１〜図４３のそれぞれは、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウト又は断面構造の一例を示している。以下の製造方法の説明において、参照される平面図は図１６に示された領域に対応している。
［Ｓ１００１］
図２１、及び図２２を用いて、ステップＳ１００１について説明する。図２１は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図２２は、図２１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。
まず、ステップＳ１００１の処理によって、図２１、及び図２２に示すように配線部の犠牲部材４３を積層する。配線部の犠牲部材４３は、その後の工程で形成されるメモリホールＭＨが貫通する積層配線に対応している。本工程では、まず半導体基板２０上に、絶縁体層４０と、導電体層２１と、絶縁体層４１と、導電体層２２とが順に積層される。図示が省略されているが、絶縁体層４０内には、ロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が形成されても良い。その後、導電体層２２上に絶縁体層４２及び犠牲部材４３が交互に積層され、最上層の犠牲部材４３上に絶縁体層４４が形成される。各層の積層は、例えばＣＶＤ（Chemical Vapor Deposition）等で行われる。
導電体層２１は、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコンを含んでいる。絶縁体層４１、４２及び４４のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。例えば、犠牲部材４３が形成される層数は、ワード線ＷＬ及び選択ゲート線ＳＧＤの本数に対応している。犠牲部材４３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
［Ｓ１００２］
次に、ステップＳ１００２の処理によって、引出領域ＨＡ内の階段構造を形成する。具体的には、まずフォトグラフィ等によって、例えば引出領域ＨＡ内の階段領域の一部を覆うマスクが形成される。それから、形成されたマスクを用いた異方性エッチングと、当該マスクのスリミング処理との組み合わせによって、引出領域ＨＡに設けられた犠牲部材４３にＹ方向またはＸ方向の段差が形成される。その後、引出領域ＨＡ内の階段構造上に形成された空間が埋まるように絶縁体層（不図示）が形成され、絶縁体層の上面がＣＭＰ等によって平坦化される。
［Ｓ１００３］
図２３、及び図２４を用いて、ステップＳ１００３について説明する。図２３は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図２４は、図２３のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。
次に、ステップＳ１００３の処理によって、図２３、及び図２４に示すようにスリットＳＨＥを形成する。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、Ｘ方向に延伸する溝が形成される。それから、溝内が、ＣＶＤ等により絶縁体で埋め込まれてスリットＳＨＥが形成される。
本工程で形成されるスリットＳＨＥは、セル領域ＣＡにおいて積層された最上層の犠牲部材４３を分断し、スリットＳＨＥの底部は、例えばその直下の絶縁体層４２が形成された層内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
［Ｓ１００４］
図２５〜図２７を用いて、ステップＳ１００４について説明する。図２５は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図２６、及び図２７は、図２５のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。
次に、ステップＳ１００４の処理によって、図２６、及び図２７に示すように、メモリピラーＭＰの形状に開口したメモリホールＭＨ、保護ピラーＤＰの形状に開口した保護ホールＤＨ、及び支持柱ＨＲの形状に開口した支持柱ホールＨＨを形成する。具体的には、まずフォトリソグラフィ等によって、メモリホールＭＨ、保護ホールＤＨ、及び支持柱ホールＨＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨ、保護ホールＤＨ、及び支持柱ホールＨＨが形成される。平面視において、本工程で形成された複数のメモリホールＭＨ、保護ホールＤＨ、及び支持柱ホールＨＨは、例えば図１６に示されるメモリピラーＭＰ、保護ピラーＤＰ、及び支持柱ＨＲに対応する。
本工程で形成されるメモリホールＭＨ、保護ホールＤＨ、及び支持柱ホールＨＨは、絶縁体層４１、４２及び４４、並びに犠牲部材４３のそれぞれを貫通し、メモリホールＭＨ、保護ホールＤＨ、及び支持柱ホールＨＨの底部は、例えば導電体層２１内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
そして、図２７に示すように、メモリホールＭＨ、保護ホールＤＨ、及び支持柱ホールＨＨの内部が、ＣＶＤ等によって犠牲部材４５で埋め込まれる。その後、ＣＶＤ等によって、絶縁体層４４及び犠牲部材４５上を絶縁体層４６で全体を覆う。
例えば、犠牲部材４５は、ポリシリコンを含んでいる。また、絶縁体層４６は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
［Ｓ１００５］
図２８〜図３５を用いて、ステップＳ１００５について説明する。図２８、図３２、及び図３４は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図２９〜図３１は、図２８のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。図３３は、図３２のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。図３５は、図３４のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。なお、図２８では、図面を見やすくするため、絶縁体層４６を図示していない。なお、図３２では、図面を見やすくするため、絶縁体層４４及びマスク４７上に設けられた絶縁体層４８を図示していない。
次に、ステップＳ１００５の処理によって、保護ピラーＤＰ、及び支持柱ＨＲを形成する。具体的には、図２８、及び図２９に示すように、まずフォトリソグラフィ等によって、保護ホールＤＨ、及び支持柱ホールＨＨが形成されている領域（換言すると、メモリホールＭＨが形成されていない領域）が開口したマスク４７が形成される。
そして、図３０に示すように、形成されたマスク４７を用いた異方性エッチングによって、絶縁体層４６を除去する。
そして、図３１に示すように、例えばウェットエッチングによって、保護ホールＤＨ及び支持柱ホールＨＨ内に設けられた犠牲部材４５を除去する。
そして、図３２、及び図３３に示すように、ＣＶＤ等によって、保護ホールＤＨ及び支持柱ホールＨＨ内と、絶縁体層４４上と、マスク４７上と、に絶縁体層４８を形成する。
そして、図３４、及び図３５に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）などで、絶縁体層４４上に形成された、絶縁体層４６、マスク４７及び絶縁体層４８を除去することにより、保護ホールＤＨ及び支持柱ホールＨＨ内が絶縁体層４８で埋め込まれた、保護ピラーＤＰ及び支持柱ＨＲを形成する。保護ホールＤＨ及び支持柱ホールＨＨ内に埋め込まれる絶縁部材は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。保護ホールＤＨ及び支持柱ホールＨＨ内に埋め込まれる材料としては、メモリピラーＭＰに用いられる、絶縁膜３４、または半導体層３１と異なる材料が用いられる。
［Ｓ１００６］
図３４、図３６〜図４０を用いて、ステップＳ１００６について説明する。図３６は、図３４のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。図３７は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図３８〜図４０は、図３７のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。なお、図３７では、図面を見やすくするため、絶縁体層４４上に設けられたブロック絶縁膜３５、絶縁膜３４、トンネル絶縁膜３３、半導体層３１及びコア部材３０を図示していない。
次に、ステップＳ１００６の処理によって、メモリホールＭＨ内にメモリピラーＭＰを形成する。具体的には、図３４、及び図３６に示すように、例えばウェットエッチングによって、メモリホールＭＨ内の犠牲部材４５を除去する。すると、メモリピラーＭＰの形状に開口したメモリホールＭＨが形成される。
続いて、図３７、及び図３８に示すように、ＣＶＤ等によって、メモリホールＭＨの側面及び底面と、絶縁体層４４の上面とに、ブロック絶縁膜３５、絶縁膜３４、及びトンネル絶縁膜３３が順に形成される。続けて、ＣＶＤ等によって、半導体層３１及びコア部材３０が順に形成され、メモリホールＭＨ内がコア部材３０によって埋め込まれる
図３９に示すように、本工程において絶縁体層４４よりも上層に残存するブロック絶縁膜３５、絶縁膜３４、トンネル絶縁膜３３、半導体層３１、及びコア部材３０は、例えばＣＭＰによって除去される。これにより、メモリホールＭＨ内にメモリピラーＭＰに対応する構造体が形成される。
図４０に示すように、メモリピラーＭＰが形成された後、ＣＶＤ等によって、メモリピラーＭＰの上面及び絶縁体層４４上に、例えば絶縁体層４９を形成する。絶縁体層４９は、例えば酸化シリコンを含んでいる。
［Ｓ１００７］
図４１、及び図４２を用いて、ステップＳ１００７について説明する。図４１は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図４２は、図４１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。なお、図４１では、図面を見やすくするため、絶縁体層４４上に設けられた絶縁体層４９を図示していない。
次に、ステップＳ１００７の処理によって、スリットＳＬＴを形成する。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、図４１、及び図４２に示すスリットＳＬＴが形成される。
本工程で形成されるスリットＳＬＴは、絶縁体層４１、４２、４４、及び４９、並びに犠牲部材４３を分断する。スリットＳＬＴの底部は、例えば導電体層２１が設けられた層内で停止する。尚、本例においてスリットＳＬＴの底部は、少なくとも絶縁体層４１が形成された層に達していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
［Ｓ１００８］
図４１、図４３〜図４６を用いて、ステップＳ１００８について説明する。図４３〜図４６は、図４１のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。
次に、ステップＳ１００８の処理によって、積層配線の置換処理が実行される。具体的には、まず、例えば熱リン酸によるウェットエッチングによって、図４１、及び図４３に示すように犠牲部材４３が選択的に除去される。犠牲部材４３が除去された構造体は、複数のメモリピラーＭＰ、複数の保護ピラーＤＰ、複数の支持柱ＨＲ等によってその立体構造が維持される。
続いて、スリットＳＬＴを介して、図４４に示すように犠牲部材４３が除去された空間に導電体が埋め込まれる。本工程における導電体の形成は、例えばＣＶＤが使用される。
その後、図４５に示すように、エッチバック処理によって、スリットＳＬＴ内部と絶縁体層４９の上面に形成された導電体が除去される。本工程では、少なくともスリットＳＬＴ内において、隣り合う配線層に形成された導電体が分離されていれば良い。
これにより、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＤに対応する導電体層２４とがそれぞれ形成される。本工程において形成される導電体層２３、及び２４は、バリアメタルを含んでいても良い。この場合、犠牲部材４３の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
図４６に示すように、本工程において使用されたスリットＳＬＴは、積層配線が形成された後に絶縁体によって埋め込まれる。
以上で説明した第２実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良い。
＜２−２−２＞ 第２例
以下に、図４７〜図５６を適宜参照して、第２実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図４７は、第２実施形態に係る半導体記憶装置１の製造方法の第２例を示すフローチャートである。図４８〜図５６のそれぞれは、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウト又は断面構造の一例を示している。以下の製造方法の説明において、参照される平面図は図１６に示された領域に対応している。
［Ｓ２００１］〜［Ｓ２００３］
ステップＳ２００１〜Ｓ２００３は、上述したステップＳ１００１〜Ｓ１００３と同様なので、説明を省略する。
［Ｓ２００４］
図４８、及び図４９を用いて、ステップＳ２００４について説明する。図４８は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図４９は、図４８のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。
ステップＳ２００４の処理によって、図４８、及び図４９に示すように、メモリピラーＭＰの形状に開口したメモリホールＭＨを形成する。具体的には、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨが形成される。
［Ｓ２００５］
図５０〜図５２を用いて、ステップＳ２００５について説明する。図５０は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図５１、及び図５２は、図５０のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。なお、図５０では、図面を見やすくするため、絶縁体層４４上に設けられたブロック絶縁膜３５、絶縁膜３４、トンネル絶縁膜３３、半導体層３１及びコア部材３０を図示していない。
次に、ステップＳ２００５の処理によって、メモリホールＭＨ内にメモリピラーＭＰを形成する。具体的には、図５０、及び図５１に示すように、メモリホールＭＨの側面及び底面と、絶縁体層４４の上面とに、ブロック絶縁膜３５、絶縁膜３４、及びトンネル絶縁膜３３が順に形成される。
続けて、半導体層３１及びコア部材３０が順に形成され、メモリホールＭＨ内がコア部材３０によって埋め込まれる
図５２に示すように、本工程において絶縁体層４４よりも上層に残存するブロック絶縁膜３５、絶縁膜３４、トンネル絶縁膜３３、半導体層３１、及びコア部材３０は、例えばＣＭＰによって除去される。これにより、メモリホールＭＨ内にメモリピラーＭＰに対応する構造体が形成される。
［Ｓ２００６］
図５３、及び図５４を用いて、ステップＳ２００６について説明する。図５３は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図５４は、図５３のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。
ステップＳ２００６の処理によって、図５３、及び図５４に示すように、保護ピラーＤＰの形状に開口した保護ホールＤＨ、及び支持柱ＨＲの形状に開口した支持柱ホールＨＨを形成する。具体的には、まずフォトリソグラフィ等によって、保護ホールＤＨ、及び支持柱ホールＨＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、保護ホールＤＨ、及び支持柱ホールＨＨが形成される。
［Ｓ２００７］
図５５、及び図５６を用いて、ステップＳ２００７について説明する。図５５は、第２実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例である。図５６は、図５５のＪ−Ｊ線に沿った断面図であり、半導体記憶装置１の製造途中の断面構造の一例である。なお、図５５では、図面を見やすくするため、絶縁体層４４上に設けられた絶縁体層４８を図示していない。
ステップＳ２００７の処理によって、保護ピラーＤＰ、及び支持柱ＨＲを形成する。具体的には、図５５、及び図５６に示すように、保護ホールＤＨ及び支持柱ホールＨＨ内と、絶縁体層４４上と、に絶縁体層４８を形成する。
そして、図３４、及び図３５に示すように、例えばＣＭＰなどで、絶縁体層４４上に形成された、絶縁体層４８を除去することにより、保護ホールＤＨ及び支持柱ホールＨＨ内が絶縁体層４８で埋め込まれた、保護ピラーＤＰ及び支持柱ＨＲを形成する。
［Ｓ２００８］、［Ｓ２００９］
ステップＳ２００８、Ｓ２００９は、上述したステップＳ１００７、Ｓ１００８と同様なので、説明を省略する。
＜２−３＞ 効果
上述した第２実施形態によれば、セル領域ＣＡのアレイ端の近傍におけるメモリピラーＭＰの数を減らしている。メモリピラーＭＰの絶縁膜３４、または半導体層３１等に、メモリセルアレイ１０の製造過程に用いられる電荷がたまることがある。他方で、メモリピラーＭＰの代わりに設けられた保護ピラーＤＰは、絶縁膜３４、または半導体層３１と異なる材料（絶縁膜３４より固定電荷の量が少ない絶縁材料や、半導体記憶装置の製造時において、絶縁膜３４よりも電荷量が多くならない絶縁材料）を含む。そのため、半導体記憶装置１の製造工程において、メモリピラーＭＰの代わりに設けられた保護ピラーＤＰ中に、電荷が蓄積され難い。これにより、メモリピラーＭＰの代わりに保護ピラーＤＰが設けられたとしても、メモリセルアレイ１０の製造過程において保護ピラーＤＰには電荷が溜まらない。そのため、アレイ端、且つスリットＳＬＴの形成領域における電界分布の歪みを抑制することができる。その結果、第１実施形態の比較例で説明したような問題を抑制することができる。その結果、第１実施形態と同様の効果を得ることが可能となる。
＜３＞その他の変形例等
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
上記実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、複数のピラーが連結された構造である場合には、連結部分近傍の導電体層がダミーワード線として使用されても良い。
上記実施形態で説明に使用した図面では、メモリホールＭＨ、保護ホールＤＨ等の外径、断面積が積層位置に依らず一定である場合を例示したが、これに限定されない。例えば、メモリホールＭＨ、保護ホールＤＨ、または支持柱ホールＨＨは、テーパー形状を有していても良いし、Ｚ方向における中間部分が膨らんだ形状を有していても良い。
上述した第２実施形態において、メモリピラーＭＰを間引いた領域に、保護ピラーＤＰを設けている。しかながら、必ずしも保護ピラーＤＰは必要ではない。例えば、第２実施形態で説明したステップＳ１００８の処理によって、犠牲部材４３が選択的に除去される場合において、複数のメモリピラーＭＰ、複数の支持柱ＨＲ等によってその立体構造が維持される場合は、保護ピラーＤＰは不要である。また、第２実施形態で説明したステップＳ１００１の処理によって、ステップＳ１００８の処理にて置換される犠牲部材４３が設けられているが、ステップＳ１００１において犠牲部材４３ではなく、導電体層２３及び２４を積層する場合、導電体層２３及び２４は除去されないため、立体構造を維持するための構造は不要となる。その結果、保護ピラーＤＰ及び支持柱ＨＲは不要となる。上述した第２実施形態では、保護ピラーＤＰが設けられない構成であっても良い。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”とは、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“連続的に設けられる”とは、同じ製造工程によって形成されることを示している。ある構成要素において連続的に設けられた部分には、境界が形成されない。“連続的に設けられる”は、ある膜又は層における第１部分から第２部分まで連続膜であることと同義である。“膜厚”は、例えばメモリホール内に形成された構成要素の内径及び外径間の差のことを示している。“内径”及び“外径”、“断面積”は、それぞれ半導体基板２０と平行な断面における内径及び外径、面積のことを示している。ピラーの材料、断面積、距離等が同じであるときの“実質的に同一”とは、形成位置等に起因した製造工程上のばらつきを含んでいる場合を許容することを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置
２…メモリコントローラ
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
２０…半導体基板
２１〜２４…導電体層
３０…コア部材
３１…半導体層
３２…積層膜
３３…トンネル絶縁膜
３４…絶縁膜、
３５…ブロック絶縁膜

Claims (5)

  1. 半導体基板の上方に、第１方向に沿って互いに間隔を有して複数の第１導電体層が積層される第１積層体と、
    前記半導体基板の上方に、前記第１方向に沿って互いに間隔を有して複数の第２導電体層が積層される第２積層体と、
    前記第１方向に直交する第２方向に延伸し、前記第１積層体と第２積層体とを前記第１及び第２方向に直交する第３方向に離隔させる第１スリットと、
    前記第１積層体を前記第１方向に貫通し、それぞれ実質的に同一材料かつ同一断面積を有して形成された第１ピラーを複数備える第１ピラー群と、
    前記第２積層体を前記第１方向に貫通し、それぞれ前記第１ピラーと実質的に同一材料かつ同一断面積を有して形成された第２ピラーを複数備える第２ピラー群と、
    を備え、
    前記第１積層体は、
    前記第１ピラー群が設けられない第１領域と、
    前記第２方向で前記第１領域に隣り合い、前記第１ピラー群が設けられる第２領域と、
    前記第２方向で前記第２領域に隣り合い、前記第１ピラー群が設けられ、かつ前記第１ピラーと前記第１導電体層との交差部分がメモリセルトランジスタとして機能する第３領域と、を含み、
    前記第２積層体は、
    前記第２ピラー群が設けられない第４領域と、
    前記第２方向で前記第４領域に隣り合い、前記第２ピラー群が設けられる第５領域と、
    前記第２方向で前記第５領域に隣り合い、前記第２ピラー群が設けられ、かつ前記第２ピラーと前記第２導電体層との交差部分がメモリセルトランジスタとして機能する第６領域と、を含み、
    前記第２及び前記第５領域における前記第１及び前記第４領域と隣り合った位置に、前記第３方向で前記第１スリットに隣り合う前記第１ピラー及び前記第２ピラーが前記第３方向に沿って設けられ、かつ前記第１スリットに前記第３方向で隣り合う前記第１ピラーの、前記第１スリットまでの距離と、前記第１スリットに前記第３方向で隣り合う前記第２ピラーの、前記第１スリットまでの距離と、は実質的に同一であり、
    前記第３及び前記第６領域内には、前記第３方向で前記第１スリットに隣り合う前記第１ピラー及び前記第２ピラーが前記第３方向に沿って設けられ、前記第１スリットに前記第３方向で隣り合う前記第１ピラーの、前記第１スリットまでの距離と、前記第１スリットに前記第３方向で隣り合う前記第２ピラーの、前記第１スリットまでの距離と、は異なる、
    半導体記憶装置。
  2. 前記第２領域、且つ前記第２方向に沿った第１行に沿って設けられる前記第１ピラー間の距離は、前記第３領域からの距離に応じて変化する
    請求項１に記載の半導体記憶装置。
  3. 前記第２領域の前記第１ピラー群の密度と、前記第３領域の前記第１ピラー群の密度と、は異なり、
    前記第５領域の前記第２ピラー群の密度と、前記第６領域の前記第２ピラー群の密度と、は異なる
    請求項１または２に記載の半導体記憶装置。
  4. 半導体基板の上方に、第１方向に沿って互いに間隔を有して複数の第１導電体層が積層される第１積層体と、
    前記半導体基板の上方に、前記第１方向に沿って互いに間隔を有して複数の第２導電体層が積層される第２積層体と、
    前記第１方向に直交する第２方向に延伸し、前記第１積層体と第２積層体とを前記第１及び第２方向に直交する第３方向に離隔させる第１スリットと、
    前記第１積層体を前記第１方向に貫通し、それぞれ実質的に同一材料かつ同一断面積を有して形成された第１ピラーを複数備える第１ピラー群と、
    前記第２積層体を貫通前記第１方向に貫通し、それぞれ前記第１ピラーと実質的に同一材料かつ同一断面積を有して形成された第２ピラーを複数備える第２ピラー群と、
    を備え、
    前記第１積層体は、
    前記第１ピラー群が設けられない第１領域と、
    前記第２方向で前記第１領域に隣り合い、前記第１ピラー群が設けられる第２領域と、
    前記第２方向で前記第２領域に隣り合い、前記第１ピラー群が設けられ、かつ前記第１ピラーと前記第１導電体層との交差部分がメモリセルトランジスタとして機能する第３領域と、を含み、
    前記第２積層体は、
    前記第２ピラー群が設けられない第４領域と、
    前記第２方向で前記第４領域に隣り合い、前記第２ピラー群が設けられる第５領域と、
    前記第２方向で前記第５領域に隣り合い、前記第２ピラー群が設けられ、かつ前記第２ピラーと前記第２導電体層との交差部分がメモリセルトランジスタとして機能する第６領域と、を含み、
    前記第２及び前記第５領域内に、前記第３方向で前記第１スリットに隣り合う前記第１ピラー及び前記第２ピラーが前記第３方向に沿って設けられ、ここで前記第１スリットに前記第３方向で隣り合う前記第１ピラーの、前記第１スリットまでの距離を第１距離、前記第１スリットに前記第３方向で隣り合う前記第２ピラーの、前記第１スリットまでの距離を第２距離とし、
    前記第３及び前記第６領域内に、前記第３方向で前記第１スリットに隣り合う前記第１ピラー及び前記第２ピラーが前記第３方向に沿って設けられ、ここで前記第１スリットに前記第３方向で隣り合う前記第１ピラーの、前記第１スリットまでの距離を第３距離、前記第１スリットに前記第３方向で隣り合う前記第２ピラーの、前記第１スリットまでの距離を第４距離としたとき、
    前記第３距離と前記第４距離とは異なり、前記第３距離は前記第１距離よりも小さく、前記第４距離は前記第２距離よりも小さい
    半導体記憶装置。
  5. 前記第２領域における前記第１スリットの近傍、且つ前記第１ピラーが設けられない領域に、前記第１積層体を前記第１方向に貫通し、前記第１ピラーとは異なる材料を有して形成された第３ピラーをを更に備え、
    前記第５領域における前記第１スリットの近傍、且つ前記第２ピラーが設けられない領域に、前記第２積層体を前記第１方向に貫通し、前記第１ピラーとは異なる材料を有して形成された第４ピラーをを更に備える
    請求項４に記載の半導体記憶装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022118607A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 メモリデバイス

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666451B2 (en) * 2013-09-27 2017-05-30 Intel Corporation Self-aligned via and plug patterning for back end of line (BEOL) interconnects
JP6139370B2 (ja) 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
US9831261B2 (en) * 2015-03-18 2017-11-28 Toshiba Memory Corporation Semiconductor memory device with first and second semiconductor films in first and second columnar bodies
US20190148286A1 (en) * 2015-09-21 2019-05-16 Monolithic 3D Inc. Multi-level semiconductor device and structure with memory
US9780105B2 (en) * 2015-12-30 2017-10-03 Toshiba Memory Corporation Semiconductor memory device including a plurality of columnar structures and a plurality of electrode films
EP3404697A4 (en) 2016-01-13 2019-12-25 Toshiba Memory Corporation SEMICONDUCTOR STORAGE DEVICE
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US9831180B2 (en) * 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9754963B1 (en) * 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
KR102385566B1 (ko) * 2017-08-30 2022-04-12 삼성전자주식회사 수직형 메모리 장치
US10373969B2 (en) * 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
JP2020035926A (ja) 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020155543A (ja) * 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20220002397A (ko) * 2019-07-08 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 깊은 격리 구조들을 갖는 3차원 메모리 디바이스들

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