JP2022032210A

JP2022032210A - 半導体記憶装置

Info

Publication number: JP2022032210A
Application number: JP2020135770A
Authority: JP
Inventors: 元気川口; Genki Kawaguchi
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-08-11
Filing date: 2020-08-11
Publication date: 2022-02-25
Also published as: US11895844B2; US20220052068A1

Abstract

【課題】半導体記憶装置の歩留まりを向上させる。【解決手段】実施形態の半導体記憶装置は、基板と、複数の部材ＳＬＴと、複数の導電体層と、複数のピラーＭＰとを含む。基板は、複数のブロック領域ＢＬＫを含む。複数のブロック領域は、各々が第１方向に延伸して設けられ、且つ第２方向に並んで配置される。複数の導電体層は、第３方向に並び且つ互いに離れて設けられ、複数の部材によって分断されている。複数のピラーは、複数のブロック領域毎に複数の導電体層を貫通して設けられる。複数の部材うち少なくとも１つの部材が、第１方向に並んだ第１部分ＮＰと第２部分ＷＰとを含む。部材の第２方向の幅が、第１部分ＮＰよりも第２部分ＷＰの方が大きい。部材の第１部分ＮＰと第２部分ＷＰとが、同じ層構造を含む。【選択図】図９

Description

実施形態は、半導体記憶装置に関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

米国特許第９７９３２９３号明細書米国特許第１００９０３１９号明細書特開２０１９－１４９４４５号公報特開２０１６－９２０４４号公報

半導体記憶装置の歩留まりを向上させる。

実施形態の半導体記憶装置は、基板と、複数の部材と、複数の導電体層と、複数のピラーとを含む。基板は、複数のブロック領域を含む。複数のブロック領域は、各々が第１方向に延伸して設けられ、且つ第１方向と交差する第２方向に並んで配置される。複数の部材の各々は、第１方向に延伸して設けられ、複数のブロック領域のそれぞれの境界部分に配置される。複数の導電体層は、第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、複数の部材によって分断されている。複数のピラーは、複数のブロック領域毎に複数の導電体層を貫通して設けられ、導電体層と交差した部分のそれぞれがメモリセルとして機能する。複数の部材のうち少なくとも１つの部材が、第１方向に並んで配置された複数の第１部分と複数の第１部分の間に各第１部分と隣り合って配置された第２部分とを含む。部材の第２方向の幅が、第１部分及び第２部分の一方部分が第１部分及び第２部分の他方部分よりも大きく、一方部分の第１方向の長さが他方部分の第２方向の幅よりも大きい。部材の第１部分と第２部分とが、同じ層構造を含む。

実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図。実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。実施形態に係る半導体記憶装置におけるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。実施形態に係る半導体記憶装置が備えるメモリセルアレイのシャント領域における詳細な平面レイアウトの一例を示す平面図。実施形態に係る半導体記憶装置におけるメモリセルアレイのシャント領域における断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。実施形態に係る半導体記憶装置におけるメモリセルアレイのシャント領域における断面構造の一例を示す、図９のＸＩ－ＸＩ線に沿った断面図。実施形態に係る半導体記憶装置におけるリプレース処理の流れの一例を示す断面図。実施形態に係る半導体記憶装置におけるスリットの埋め込み処理の流れの一例を示す断面図。実施形態の比較例におけるスリットの構造の一例を示す平面図。実施形態におけるスリットの構造の一例を示す平面図。実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイのシャント領域における詳細な平面レイアウトの一例を示す平面図。実施形態の第１変形例に係る半導体記憶装置におけるメモリセルアレイのシャント領域における断面構造の一例を示す、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図。実施形態の第１変形例に係る半導体記憶装置におけるメモリセルアレイのシャント領域における断面構造の一例を示す、図１６のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った断面図。実施形態の第１変形例に係る半導体記憶装置におけるスリットの埋め込み処理の流れの一例を示す断面図。実施形態の第１変形例におけるスリットの構造の一例を示す平面図。実施形態の第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。実施形態の第３変形例に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す断面図。実施形態の第４変形例に係る半導体記憶装置が備えるメモリセルアレイの貫通コンタクト領域における詳細な平面レイアウトの一例を示す平面図。実施形態の第４変形例に係る半導体記憶装置が備えるメモリセルアレイの貫通コンタクト領域における断面構造の一例を示す断面図。実施形態の第５変形例に係る半導体記憶装置が備えるメモリセルアレイの貫通コンタクト領域における断面構造の一例を示す断面図。実施形態の第６変形例に係る半導体記憶装置が備えるメモリセルアレイのシャント領域における断面構造の一例を示す断面図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［実施形態］
以下に、実施形態に係る半導体記憶装置１について説明する。

［１］半導体記憶装置１の構成
［１－１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。

メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。

以上で説明された半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

［１－２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ４に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。

ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。

［１－３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために、構成の図示が適宜省略されている。各図面に示された構成は、適宜簡略化されて示されている。

［１－３－１］メモリセルアレイ１０の平面レイアウト
図３は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示し、４つのブロックＢＬＫ０～ＢＬＫ３に対応する領域を表示している。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ、並びに引出領域ＨＡ１及びＨＡ２に分割される。また、メモリセルアレイ１０は、複数のスリットＳＬＴ及びＳＨＥを含んでいる。

メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含んでいる。また、メモリ領域ＭＡは、複数のシャント領域ＳＡを含んでいる。シャント領域ＳＡの各々は、Ｙ方向に延伸した領域であり、例えばソース線ＳＬに対応するシャント配線を含んでいる。引出領域ＨＡ１及びＨＡ２は、メモリ領域ＭＡを挟んでいる。引出領域ＨＡ１及びＨＡ２のそれぞれは、積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１５との間の接続に使用される領域である。

複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられた部分を有し、Ｙ方向に並んでいる。各スリットＳＬＴは、Ｘ方向においてメモリ領域ＭＡ並びに引出領域ＨＡ１及びＨＡ２を横切っている。また、各スリットＳＬＴは、例えば、絶縁体や板状のコンタクトが埋め込まれた構造を有している。そして、各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。

複数のスリットＳＨＥは、それぞれがＸ方向に沿って延伸して設けられた部分を有し、Ｙ方向に並んでいる。本例では、４つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置されている。各スリットＳＨＥは、Ｘ方向においてメモリ領域ＭＡを横切り、各スリットＳＨＥの一端が引出領域ＨＡ１に含まれ、他端が引出領域ＨＡ２に含まれている。また、各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有している。そして、各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。

以上で説明されたメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。また、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。そして、メモリセルアレイ１０には、例えば図３に示されたレイアウトが、Ｙ方向に繰り返し配置される。

尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。

［１－３－２］メモリセルアレイ１０のメモリ領域ＭＡにおける構造
（メモリセルアレイ１０のメモリ領域ＭＡにおける平面レイアウト）
図４は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示し、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を表示している。図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。また、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。

メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。

複数のビット線ＢＬは、それぞれがＹ方向に延伸して設けられた部分を有し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置されている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置されている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。

例えば、スリットＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。

コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。言い換えると、コンタクトＬＩは、スペーサＳＰによって挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔及び絶縁される。

（メモリセルアレイ１０のメモリ領域ＭＡにおける断面構造）
図５は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示し、図４のＶ－Ｖ線に沿った断面を表示している。図５に示すように、メモリセルアレイ１０は、Ｐ型ウェル領域２０、絶縁体層２２～２８、及び導電体層３０～３３をさらに含んでいる。

Ｐ型ウェル領域２０は、半導体基板の表面近傍に設けられ、Ｐ型不純物（例えばボロン）を含んでいる。また、Ｐ型ウェル領域２０は、Ｎ型半導体領域２１を含んでいる。Ｎ型半導体領域２１は、Ｐ型ウェル領域２０の表面近傍に設けられたＮ型不純物の拡散領域である。Ｎ型半導体領域２１には、例えばリンがドープされている。

Ｐ型ウェル領域２０の上には、絶縁体層２２が設けられる。絶縁体層２２の上には、導電体層３０と絶縁体層２３とが交互に積層される。導電体層３０は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３０は、選択ゲート線ＳＧＳとして使用される。導電体層３０は、例えばタングステンを含んでいる。

最上層の導電体層３０の上には、絶縁体層２４が設けられる。絶縁体層２４の上には、導電体層３１と絶縁体層２５とが交互に積層される。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３１は、Ｐ型ウェル領域２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３１は、例えばタングステンを含んでいる。

最上層の導電体層３１の上には、絶縁体層２６が設けられる。絶縁体層２６の上には、導電体層３２と絶縁体層２７とが交互に積層される。導電体層３２は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３２は、選択ゲート線ＳＧＤとして使用される。導電体層３２は、例えばタングステンを含んでいる。

最上層の導電体層３２の上には、絶縁体層２８が設けられる。絶縁体層２８の上には、導電体層３３が設けられる。導電体層３３は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層３３が、Ｘ方向に沿って配列している。導電体層３３は、例えば銅を含んでいる。

メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層２２～２７、及び導電体層３０～３２を貫通している。メモリピラーＭＰの底部は、Ｐ型ウェル領域２０に接している。メモリピラーＭＰと複数の導電体層３０とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１つの導電体層３１とが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと複数の導電体層３２とが交差した部分が、選択トランジスタＳＴ１として機能する。

また、メモリピラーＭＰの各々は、例えばコア部材４０、半導体層４１、積層膜４２を含んでいる。コア部材４０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材４０の上端は、最上層の導電体層３２よりも上層に含まれ、コア部材４０の下端は、Ｐ型ウェル領域２０よりも上方の層内に含まれる。半導体層４１は、コア部材４０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層４１の一部が、Ｐ型ウェル領域２０に接触している。積層膜４２は、半導体層４１とＰ型ウェル領域２０とが接触した部分を除いて、半導体層４１の側面及び底面を覆っている。コア部材４０は、例えば酸化シリコン等の絶縁体を含んでいる。半導体層４１は、例えばシリコンを含んでいる。

メモリピラーＭＰ内の半導体層４１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、４つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが表示されている。メモリ領域ＭＡにおいて、スリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。

コンタクトＣＶの上面には、１つの導電体層３３、すなわち１つのビット線ＢＬが接触している。１つの導電体層３３には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電体層３３の各々には、隣り合うスリットＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つのスリットＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。

スリットＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層３０～３２を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられている。コンタクトＬＩの上端の一部は、絶縁体層２８と接触している。コンタクトＬＩの下端は、Ｎ型半導体領域２１と接触している。スペーサＳＰは、コンタクトＬＩと導電体層３０～３２との間に少なくとも設けられる。コンタクトＬＩと、導電体層３０～３２との間は、スペーサＳＰによって離隔及び絶縁されている。

スリットＳＨＥは、例えばＸＺ平面に沿って設けられた部分を有し、少なくとも複数の導電体層３２を分断している。スリットＳＨＥの上端は、絶縁体層２８と接触している。スリットＳＨＥの下端は、絶縁体層２６と接触している。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。スリットＳＨＥの上端とスリットＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。

図６は、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示し、図５のＶＩ－ＶＩ線に沿った断面を表示している。より具体的には、図６は、Ｐ型ウェル領域２０の表面に平行且つ導電体層３１を含む層におけるメモリピラーＭＰの断面構造を表示している。図６に示すように、積層膜４２は、例えばトンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含んでいる。

導電体層３１を含む断面において、コア部材４０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層３１は、ブロック絶縁膜４５の側面を囲っている。

半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば窒化シリコンを含んでいる。これにより、各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能し得る。

実施形態に係る半導体記憶装置１は、最下層の導電体層３０に電圧を印加することによって、Ｐ型ウェル領域２０及びＮ型半導体領域２１の表面近傍に、メモリピラーＭＰ内の半導体層４１とコンタクトＬＩとの間の電流経路を形成することが出来る。これにより、半導体記憶装置１は、ビット線ＢＬとコンタクトＬＩとの間でメモリピラーＭＰを介した電流を流すことが出来る。つまり、スリットＳＬＴ内に設けられたコンタクトＬＩは、ソース線ＳＬの一部として使用され得る。

［１－３－３］メモリセルアレイ１０の引出領域ＨＡにおける構造
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図７は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡ１における詳細な平面レイアウトの一例を示し、隣り合うブロックＢＬＫｅ及びＢＬＫｏに対応する領域を表示している。“ＢＬＫｅ”は、偶数番号のブロックＢＬＫに対応し、“ＢＬＫｏ”は、奇数番号のブロックＢＬＫに対応している。また、図７は、引出領域ＨＡ１の近傍におけるメモリ領域ＭＡの一部も表示している。

尚、実施形態に係る半導体記憶装置１では、メモリセルアレイ１０の引出領域ＨＡ１における構造と、メモリセルアレイ１０の引出領域ＨＡ２における構造とが類似している。このため、以下では、メモリセルアレイ１０の引出領域ＨＡ１における構造に基づいて、メモリセルアレイ１０の引出領域ＨＡ１及びＨＡ２における構造について説明する。

図７に示すように、引出領域ＨＡ１において、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。本例では、選択ゲート線ＳＧＳのテラス部分と、選択ゲート線ＳＧＤのテラス部分とのそれぞれが、複数設けられている。また、引出領域ＨＡ１においてメモリセルアレイ１０は、複数のコンタクトＣＣを含んでいる。

引出領域ＨＡ１において、上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。本例では、Ｘ方向に段差を有する階段構造が、選択ゲート線ＳＧＳの端部と、ワード線ＷＬ０～ＷＬ７の端部と、選択ゲート線ＳＧＤの端部とによって形成されている。

引出領域ＨＡ１とブロックＢＬＫｅとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上に、それぞれ設けられる。本例では、選択ゲート線ＳＧＳの複数のテラス部分の上と、選択ゲート線ＳＧＤの複数のテラス部分の上とのそれぞれに、複数のコンタクトＣＣが設けられている。そして、引出領域ＨＡ１とブロックＢＬＫｏとが重なる領域では、積層配線に対するコンタクトＣＣが省略される。

一方で、図示が省略されているが、引出領域ＨＡ２とブロックＢＬＫｏとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上に、それぞれ設けられる。そして、引出領域ＨＡ２とブロックＢＬＫｅとが重なる領域では、積層配線に対するコンタクトＣＣが省略される。このように、引出領域ＨＡ２におけるブロックＢＬＫｏの平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫｅの構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様であり、引出領域ＨＡ２におけるブロックＢＬＫｅの平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫｏの構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。

選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれは、対応するコンタクトＣＣを介してロウデコーダモジュール１５に電気的に接続される。つまり、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれには、例えば引出領域ＨＡ１及びＨＡ２の少なくとも一方に配置されたコンタクトＣＣから電圧が印加される。尚、各配線層には、引出領域ＨＡ１と、引出領域ＨＡ２とのそれぞれにコンタクトＣＣが接続されても良い。この場合、例えばワード線ＷＬは、引出領域ＨＡ１内のコンタクトＣＣと引出領域ＨＡ２内のコンタクトＣＣとの両方から電圧が印加される。

（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図８は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡ１における断面構造の一例を示し、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面を表示している。図８に示すように、引出領域ＨＡ１においてメモリセルアレイ１０は、複数の導電体層３４をさらに含んでいる。そして、選択ゲート線ＳＧＳに対応する複数の導電体層３０の端部と、ワード線ＷＬに対応する複数の導電体層３１の端部と、選択ゲート線ＳＧＤに対応する複数の導電体層３３の端部とが、階段状に設けられている。

複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれのテラス部分の上に、それぞれ設けられる。各コンタクトＣＣの上には、１つの導電体層３４が設けられる。各導電体層３４は、ロウデコーダモジュール１５と電気的に接続され、例えば導電体層３３と同じ層に含まれている。これにより、導電体層３０、３１及び３２のそれぞれと、ロウデコーダモジュール１５との間が、コンタクトＣＣ及び導電体層３４を介して電気的に接続される。

尚、メモリセルアレイ１０の引出領域ＨＡにおける構造は、以上で説明された構造に限定されない。例えば、選択ゲート線ＳＧＤに対応する複数の導電体層３２は、少なくとも１つのテラス部分を有していれば良い。複数の導電体層３２の端部が重なっている場合、例えば当該複数の導電体層３２の端部を貫通するコンタクトが設けられる。これにより、複数の導電体層３２が短絡され、共通の選択ゲート線ＳＧＤとして使用され得る。

［１－３－４］メモリセルアレイ１０のシャント領域ＳＡにおける構造
（メモリセルアレイ１０のシャント領域ＳＡにおける平面レイアウト）
図９は、実施形態に係る半導体記憶装置１のメモリセルアレイ１０のシャント領域ＳＡにおける詳細な平面レイアウトの一例であり、１つのブロックＢＬＫを含む領域を表示している。また、図９は、シャント領域ＳＡの近傍におけるメモリ領域ＭＡの一部も表示している。図９に示すように、シャント領域ＳＡにおいてメモリセルアレイ１０は、シャント線ＳＨ、複数のコンタクトＶ０、及び複数のメモリピラーＭＰをさらに含んでいる。

シャント線ＳＨは、Ｙ方向に延伸して設けられた部分を有している。シャント線ＳＨの線幅は、ビット線ＢＬの線幅よりも太い。シャント線ＳＨは、複数のスリットＳＬＴと交差している。各スリットＳＬＴ内のコンタクトＬＩとシャント線ＳＨとの間には、例えば３つのコンタクトＶ０が設けられる。そして、各スリットＳＬＴ内のコンタクトＬＩとシャント線ＳＨとの間は、３つのコンタクトＶ０を介して電気的に接続される。これにより、シャント線ＳＨは、各スリットＳＬＴに含まれたコンタクトＬＩを短絡している。つまり、シャント線ＳＨは、ソース線ＳＬの一部として使用される。

複数のメモリピラーＭＰは、メモリ領域ＭＡ内と同様に、例えば２４列の千鳥状に配置される。シャント領域ＳＡにおいて、メモリピラーＭＰに対するコンタクトＣＶは、例えば省略される。尚、シャント領域ＳＡ内のメモリピラーＭＰは、少なくともシャント線ＳＨに接続されていなければ良い。また、シャント領域ＳＡにおけるメモリピラーＭＰの配置は、データの記憶に使用されるメモリピラーＭＰの形状を保障することが可能であれば、その他の配置であっても良い。

シャント領域ＳＡにおいて、各スリットＳＬＴは、少なくとも１つの幅広部ＷＰを有している。本例では、各スリットＳＬＴが、シャント領域ＳＡ内で互いに離れた３つの幅広部ＷＰを有している。これに対して、シャント領域ＳＡにおける互いに離れた幅広部ＷＰの間、及びシャント領域ＳＡ外に設けられたスリットＳＬＴの部分のことを、通常部ＮＰと呼ぶ。シャント領域ＳＡ及びシャント領域ＳＡ外において、複数の通常部ＮＰがそれぞれ幅広部ＷＰと隣り合うように、Ｘ方向に沿って複数配列される。スリットＳＬＴの幅広部ＷＰのＹ方向の幅は、スリットＳＬＴの通常部ＮＰのＹ方向の幅よりも広い。スリットＳＬＴの通常部ＮＰのＸ方向の長さは、スリットＳＬＴの幅広部ＷＰのＸ方向の長さよりも長い。スリットＳＬＴの幅広部ＷＰのＸ方向の長さは、スリットＳＬＴの通常部ＮＰのＹ方向の幅より大きい。

尚、データの記憶に使用されるメモリピラーＭＰが配置された領域にスリットＳＬＴの幅広部ＷＰが配置された場合、スリットＳＬＴとメモリピラーＭＰとが接触するおそれがある。このため、データの記憶に使用されるメモリピラーＭＰが配置された領域と隣り合うスリットＳＬＴは、通常部ＮＰであることが好ましい。また、スリットＳＬＴの幅広部ＷＰは、少なくとも１つのシャント領域ＳＡに設けられていれば良い。幅広部ＷＰの配置は、スリットＳＬＴ毎に異なっていても良い。

（メモリセルアレイ１０のシャント領域ＳＡにおける断面構造）
図１０及び図１１のそれぞれは、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のシャント領域ＳＡにおける断面構造の一例を示している。以下に、図１０及び図１１を用いて、メモリセルアレイ１０のシャント領域ＳＡにおける断面構造と、スリットＳＬＴの通常部ＮＰ及び幅広部ＷＰの差異について説明する。

図１０は、メモリピラーＭＰの断面とスリットＳＬＴの通常部ＮＰの断面とを含み、図９のＸ－Ｘ線に沿った断面を表示している。図１０に示すように、シャント領域ＳＡにおいてメモリセルアレイ１０は、導電体層３５をさらに含んでいる。

導電体層３５は、例えば絶縁体層２８の上に設けられる。導電体層３５は、例えばＹ方向に延伸したライン状に形成され、シャント線ＳＨとして使用される。導電体層３５は、例えば銅を含んでいる。スリットＳＬＴ内のコンタクトＬＩの上面には、柱状のコンタクトＶ０が設けられる。コンタクトＶ０の上面には、１つの導電体層３５、すなわち１つのシャント線ＳＨが接触している。１つの導電体層３５には、Ｙ方向に並んだ複数のスリットＳＬＴ内のそれぞれのコンタクトＬＩが接続される。つまり、導電体層３５は、複数のコンタクトＬＩの間を短絡している。

スリットＳＬＴの通常部ＮＰは、例えばボーイング形状を有している。言い換えると、スリットＳＬＴの通常部ＮＰは、Ｚ方向の中間部が膨らんだ形状を有している。以下では、スリットＳＬＴの通常部ＮＰの底部における幅を、“ＷＢｎ”と呼ぶ。スリットＳＬＴの通常部ＮＰの中間部で最も太い部分における幅を、“ＷＭｎ”と呼ぶ。スリットＳＬＴの通常部ＮＰの上部における幅を、“ＷＵｎ”と呼ぶ。つまり、スリットＳＬＴの通常部ＮＰでは、少なくともＷＭｎが、ＷＢｎ及びＷＵｎのそれぞれよりも大きい。

また、スリットＳＬＴの通常部ＮＰでは、コンタクトＬＩにシーム（Ｓｅａｍ）が形成されている。スリットＳＬＴの通常部ＮＰに形成されたシームは、少なくともスリットＳＬＴのＷＭｎに対応する部分と交差している。尚、本明細書において“シーム”は、ＣＶＤ（Chemical Vapor Deposition）等によってスリット内に部材が形成された場合に、対向する２つの面から成長した部材が接触した部分のことを示している。当該部分では、部材が連続的に形成されず、境界が残り得る。このため、シームは、スリットＳＬＴの延伸方向と直交する断面によって確認され得る。

図１１は、メモリピラーＭＰの断面とスリットＳＬＴの幅広部ＷＰの断面とを含み、図９のＸＩ－ＸＩ線に沿った断面を表示している。図１１に示すように、スリットＳＬＴの幅広部ＷＰを含む断面構造は、図１０に示されたスリットＳＬＴの通常部ＮＰを含む断面構造に対して、スリットＳＬＴの形状のみが異なっている。

スリットＳＬＴの幅広部ＷＰは、通常部ＮＰと同様に、ボーイング形状を有している。以下では、スリットＳＬＴの幅広部ＷＰの底部における幅を、“ＷＢｂ”と呼ぶ。スリットＳＬＴの幅広部ＷＰの中間部で最も太い部分における幅を、“ＷＭｂ”と呼ぶ。スリットＳＬＴの幅広部ＷＰの上部における幅を、“ＷＵｂ”と呼ぶ。つまり、スリットＳＬＴの幅広部ＷＰでは、少なくともＷＭｂが、ＷＢｂ及びＷＵｂのそれぞれよりも大きい。また、スリットＳＬＴの幅広部ＷＰと通常部ＮＰとを比較すると、ＷＢｂ、ＷＭｂ及びＷＵｂは、それぞれＷＢｎ、ＷＭｎ及びＷＵｎよりも大きい。

また、スリットＳＬＴの幅広部ＷＰでは、コンタクトＬＩにボイド（Ｖｏｉｄ）が形成されている。スリットＳＬＴの幅広部ＷＰに形成されたボイドは、少なくともスリットＳＬＴのＷＭｂに対応する部分と交差している。尚、本明細書において“ボイド”は、ＣＶＤ（Chemical Vapor Deposition）等によってスリット内に部材が形成された場合に、スリット内で成長した部材によって囲まれた空間部分のことを示している。このため、ボイドは、スリットＳＬＴの延伸方向と直交する断面によって確認され得る。

尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のシャント領域ＳＡにおける構造は、以上で説明された構造に限定されない。例えば、シャント線ＳＨとコンタクトＬＩとの間を接続するコンタクトＶ０の数は、任意に設計され得る。複数のコンタクトＬＩの短絡には、導電体層３５の上方に設けられた導電体層がさらに利用されても良い。コンタクトＶ０は、スリットＳＬＴの通常部ＮＰと幅広部ＷＰとのどちらに配置されても良い。コンタクトＶ０がスリットＳＬＴの幅広部ＷＰに配置される場合には、コンタクトＶ０の形成時におけるオーバーレイのマージンが広がり得る。

［２］半導体記憶装置１の製造方法
メモリセルが三次元に積層された半導体記憶装置１では、ワード線ＷＬ等の配線が積層されている。このような積層配線を形成する方法としては、犠牲部材を用いたリプレース処理が知られている。図１２は、実施形態に係る半導体記憶装置１におけるリプレース処理の流れの一例を示し、メモリ領域ＭＡの一部の断面を簡略化して表示している。図１２（１）～（３）は、リプレース処理の代表的な工程に対応している。

まず、図１２（１）に示すように、犠牲部材ＳＭが積層される。簡潔に述べると、絶縁体層２５と犠牲部材ＳＭとが交互に積層され、積層された絶縁体層２５と犠牲部材ＳＭとを貫通するメモリピラーＭＰが形成される。犠牲部材ＳＭは、例えば窒化シリコンを含んでいる。そして、図示されない領域において、犠牲部材ＳＭの端部が加工され、引出領域ＨＡ内に犠牲部材ＳＭの階段構造が形成される。それから、当該階段構造の段差部分に絶縁体層２８が埋め込まれ、ウエハ上の構造体の上面が、ＣＭＰ（Chemical Mechanical Polishing）等によって平坦化される。

次に、図１２（２）に示すように、犠牲部材ＳＭが除去される。簡潔に述べると、まず積層された犠牲部材ＳＭを分断するスリットＳＬＴが形成される。そして、スリットＳＬＴを介したエッチングによって、積層された犠牲部材ＳＭが選択的に除去される。このとき、犠牲部材ＳＭが除去された構造体における立体構造は、メモリピラーＭＰ等によって維持される。その後、ＣＶＤ（Chemical Vapor Deposition）等によって、犠牲部材ＳＭが除去された空間に導電体層が形成される。その後、スリットＳＬＴ内に設けられた導電体が除去され、異なる層に設けられた導電体層３０～３２が分離される。

最後に、図１２の（３）に示すように、スリットＳＬＴ内にスペーサＳＰ及びコンタクトＬＩが形成されることによって、スリットＳＬＴが埋め込まれる。ここで、図１３を参照して、実施形態に係る半導体記憶装置１におけるスリットＳＬＴの埋め込み処理の具体的な流れの一例について説明する。

図１３は、スリットＳＬＴの通常部ＮＰ及び幅広部ＷＰを含む平面図と、通常部ＮＰの断面構造を含む当該平面図のＡ－Ａ’断面と、幅広部ＷＰの断面構造を含む当該平面図のＢ－Ｂ’断面とを示している。図１３に示すように、スリットＳＬＴの埋め込み処理は、ステップＳ１１～Ｓ１３にそれぞれ対応して複数の状態を形成し得る。

ステップＳ１１の処理では、スペーサＳＰの形成と、エッチバック処理とが実行される。具体的には、まずスペーサＳＰに対応する絶縁膜が、例えばＣＶＤ等によって形成される。当該絶縁膜は、スリットＳＬＴの側面だけでなく、スリットＳＬＴの底部にも形成される。このため、エッチバック処理が実行され、スリットＳＬＴの底部に形成された絶縁膜が除去される。これにより、スリットＳＬＴの底部において、半導体基板の表面（Ｎ型半導体領域２１）が露出した状態になる。

ステップＳ１２及びＳ１３の処理では、スリットＳＬＴに対する導電体５０の埋め込みが実行される。ステップＳ１２及びＳ１３の間は、当該埋め込み処理の経過時間が異なっている。また、スリットＳＬＴに埋め込まれる導電体５０の形成には、例えばＣＶＤが使用される。つまり、導電体５０の形成には、ガスを用いた化学反応が利用される。以下に、ステップＳ１２及びＳ１３のそれぞれの詳細について説明する。

まずステップＳ１２に示すように、導電体５０の形成の進行に伴って、スリットＳＬＴの通常部ＮＰの上部が、形成された導電体５０によって閉塞する。そして、スリットＳＬＴの通常部ＮＰの中間部には、ボイドが形成される。一方で、スリットＳＬＴの幅広部ＷＰは、上部における幅が通常部ＮＰよりも幅広部ＷＰの方が広く、且つ長さが通常部ＮＰの幅より大きいことによって、開口した状態を維持している。このとき、スリットＳＬＴの幅広部ＷＰと通常部ＮＰとが連続的に設けられていることから、通常部ＮＰに形成されたボイドに、幅広部ＷＰの開口部分を介したガスが供給され得る状態が形成される。

ステップＳ１２から導電体５０の形成がさらに進行すると、スリットＳＬＴの幅広部ＷＰを介したガスの供給によって、通常部ＮＰのボイド部分に導電体５０が形成される。その結果、ステップＳ１３に示すように、スリットＳＬＴの通常部ＮＰにシームが形成される。それから、スリットＳＬＴの幅広部ＷＰの上部が、形成された導電体５０によって閉塞して、スリットＳＬＴの幅広部ＷＰの中間部に、ボイドが形成される。その後、スリットＳＬＴの外部に形成された導電体５０が、例えばＣＭＰ等によって除去される。これにより、スペーサＳＰ及びコンタクトＬＩを含むスリットＳＬＴの構造が形成される。

［３］実施形態の効果
以上で説明された実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の歩留まりを向上させることが出来る。以下に、実施形態に係る半導体記憶装置１における効果の詳細について、比較例を用いて説明する。

図１４は、実施形態の比較例におけるスリットＳＬＴの構造の一例を示し、メモリ領域ＭＡ内で隣り合う２本のスリットＳＬＴを含む領域を表示している。図１４に示すように、実施形態の比較例における各スリットＳＬＴは、通常部ＮＰのみを有し、幅広部ＷＰを有さない。このようにスリットＳＬＴの幅が均一に形成された場合、スリットＳＬＴの埋め込み処理におけるスリットＳＬＴの上部の閉塞が、ほぼ同時に発生し得る。その結果、スリットＳＬＴ内のコンタクトＬＩに、連続的なボイドが形成される。

コンタクトＬＩに形成された連続的なボイドは、半導体プロセスの後工程における不良の発生の原因となり得る。具体的には、半導体記憶装置１をパッケージする際には、半導体基板すなわち半導体チップの薄膜化が実行される。そして、半導体チップの薄膜化による半導体チップの反り等によって、コンタクトＬＩに形成されたボイドを起点としたチップ割れが発生する場合がある。チップ割れの発生は、歩留まりの低下の原因となり、抑制されることが好ましい。

このようなチップ割れの発生を抑制するためには、例えばコンタクトＬＩの抗折強度を向上させることが望まれる。コンタクトＬＩの抗折強度は、例えば、ボイドの長さとの相関を有する。このため、コンタクトＬＩ内のボイドを短くすることが、チップ割れの抑制に有効であると考えられる。そこで、実施形態に係る半導体記憶装置１は、スリットＳＬＴ内のボイドが不連続に形成された構造を有している。

図１５は、実施形態におけるスリットＳＬＴの構造の一例を示し、図１４と同様の領域を表示している。図１５に示すように、各スリットＳＬＴは、スリット幅が意図的に変更された構造を有している。具体的には、各スリットＳＬＴは、通常部ＮＰと、幅広部ＷＰとを有している。幅広部ＷＰは、例えばシャント領域ＳＡに配置され、メモリセルアレイ１０の全体で略一定の間隔で設けられる。

スリットＳＬＴの幅広部ＷＰは、図１３を用いて説明されたように、スリットＳＬＴの埋め込み処理時に、通常部ＮＰに形成されたボイドを埋め込むための経路として使用される。これにより、実施形態に係る半導体記憶装置１では、スリットＳＬＴの通常部ＮＰにおいてシームが形成され、幅広部ＷＰにおいてボイドが残った構造が形成される。言い換えると、各スリットＳＬＴ内のボイドが、通常部ＮＰにシームが形成されることによって、不連続に設けられる。

以上のように、実施形態に係る半導体記憶装置１は、スリットＳＬＴの幅を周期的に太くすることによって、コンタクトＬＩにシームを形成することが出来る。そして、当該シームは、コンタクトＬＩ内のボイドを短く且つ不連続にすることが出来、コンタクトＬＩの抗折強度を向上させることが出来る。従って、実施形態に係る半導体記憶装置１は、コンタクトＬＩのボイドを起点としたチップ割れの発生を抑制することが出来、歩留まりを向上させることが出来る。

［４］実施形態の変形例
実施形態に係る半導体記憶装置１は、種々の変形が可能である。以下に、実施形態の第１変形例、第２変形例、第３変形例、第４変形例、第５変形例、及び第６変形例について、実施形態と異なる点を説明する。

（実施形態の第１変形例）
実施形態に係る半導体記憶装置１において、各スリットＳＬＴは、幅広部ＷＰの代わりに幅狭部ＴＰを有していても良い。本例を実施形態の第１変形例として、以下に具体例を説明する。

図１６は、実施形態の第１変形例に係る半導体記憶装置１のメモリセルアレイ１０のシャント領域ＳＡにおける詳細な平面レイアウトの一例であり、図９と同様の領域を表示している。図１６に示すように、実施形態の第１変形例におけるメモリセルアレイ１０の平面レイアウトは、図９に示された実施形態におけるメモリセルアレイ１０の平面レイアウトに対して、スリットＳＬＴの形状のみが異なっている。

具体的には、実施形態の第１変形例のシャント領域ＳＡでは、各スリットＳＬＴが、少なくとも１つの幅狭部ＴＰを有している。本例では、各スリットＳＬＴが、シャント領域ＳＡ内で互いに離れた３つの幅狭部ＴＰを有している。シャント領域ＳＡ及びシャント領域ＳＡ外において、複数の通常部ＮＰがそれぞれ幅狭部ＴＰと隣り合うように、Ｘ方向に沿って複数配列される。スリットＳＬＴの幅狭部ＴＰにおけるＹ方向の幅は、スリットＳＬＴの通常部ＮＰにおけるＹ方向の幅よりも狭い。スリットＳＬＴの通常部ＮＰのＸ方向の長さは、スリットＳＬＴの幅狭部ＴＰのＸ方向の長さ及びＹ方向の幅よりも長い。幅狭部ＴＰのＸ方向の長さは、任意に設計され得る。幅狭部ＴＰの配置は、スリットＳＬＴ毎に異なっていても良い。

図１７及び図１８のそれぞれは、実施形態の第１変形例に係る半導体記憶装置１の備えるメモリセルアレイ１０のシャント領域ＳＡにおける断面構造の一例を示している。以下に、図１７及び図１８を用いて、スリットＳＬＴの通常部ＮＰ及び幅狭部ＴＰの差異について説明する。尚、実施形態の第１変形例のメモリセルアレイ１０は、スリットＳＬＴの形状以外は、実施形態と同様の断面構造を有する。

図１７は、メモリピラーＭＰの断面とスリットＳＬＴの通常部ＮＰの断面とを含み、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面を表示している。図１７に示すように、実施形態の第１変形例におけるスリットＳＬＴの通常部ＮＰでは、コンタクトＬＩにボイド（Ｖｏｉｄ）が形成されている。スリットＳＬＴの通常部ＮＰに形成されたボイドは、少なくともスリットＳＬＴのＷＭｎに対応する部分と交差している。

図１８は、メモリピラーＭＰの断面とスリットＳＬＴの幅狭部ＴＰの断面とを含み、図１６のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った断面を表示している。図１８に示すように、スリットＳＬＴの幅狭部ＴＰを含む断面構造は、図１７に示されたスリットＳＬＴの通常部ＮＰを含む断面構造に対して、スリットＳＬＴの形状のみが異なっている。

スリットＳＬＴの幅狭部ＴＰは、通常部ＮＰと同様に、ボーイング形状を有している。以下では、スリットＳＬＴの幅狭部ＴＰの底部における幅を、“ＷＢｔ”と呼ぶ。スリットＳＬＴの幅狭部ＴＰの中間部で最も太い部分における幅を、“ＷＭｔ”と呼ぶ。スリットＳＬＴの幅狭部ＴＰの上部における幅を、“ＷＵｔ”と呼ぶ。つまり、スリットＳＬＴの幅狭部ＴＰでは、少なくともＷＭｔが、ＷＢｔ及びＷＵｔのそれぞれよりも大きい。また、スリットＳＬＴの幅狭部ＴＰと通常部ＮＰとを比較すると、ＷＢｔ、ＷＭｔ及びＷＵｔは、それぞれＷＢｎ、ＷＭｎ及びＷＵｎよりも小さい。

また、実施形態の第１変形例におけるスリットＳＬＴの幅狭部ＴＰでは、コンタクトＬＩにシーム（Ｓｅａｍ）が形成されている。スリットＳＬＴの幅狭部ＴＰに形成されたシームは、少なくともスリットＳＬＴのＷＭｔに対応する部分と交差している。実施形態の第１変形例に係る半導体記憶装置１のその他の構造は、実施形態と同様である。

ここで、図１９を参照して、実施形態の第１変形例に係る半導体記憶装置１におけるスリットＳＬＴの埋め込み処理の具体的な流れの一例について説明する。図１９は、スリットＳＬＴの通常部ＮＰ及び幅狭部ＴＰを含む平面図と、通常部ＮＰの断面構造を含む当該平面図のＡ－Ａ’断面と、幅狭部ＴＰの断面構造を含む当該平面図のＢ－Ｂ’断面とを示している。図１９に示すように、スリットＳＬＴの埋め込み処理は、ステップＳ２１～Ｓ２３にそれぞれ対応して複数の状態を形成し得る。

ステップＳ２１の処理では、実施形態のステップＳ１１と同様に、スペーサＳＰの形成と、エッチバック処理とが実行される。これにより、スリットＳＬＴの側面にスペーサＳＰが形成され、スリットＳＬＴの底部において、半導体基板の表面が露出した状態になる。続くステップＳ２２及びＳ２３の処理では、実施形態のステップＳ１２及びＳ１３の処理と同様に、スリットＳＬＴに対する導電体５０の埋め込みが実行される。ステップＳ２２及びＳ２３の間は、当該埋め込み処理の経過時間が異なっている。

具体的には、まずステップＳ２２に示すように、導電体５０の形成の進行に伴って、スリットＳＬＴの幅狭部ＴＰの上部が、形成された導電体５０によって閉塞する。そして、スリットＳＬＴの幅狭部ＴＰの中間部には、ボイドが形成される。一方で、スリットＳＬＴの通常部ＮＰは、上部における幅が幅狭部ＴＰよりも通常部ＮＰの方が広いことによって、開口した状態を維持している。このとき、スリットＳＬＴの幅狭部ＴＰと通常部ＮＰとが連続的に設けられていることから、幅狭部ＴＰに形成されたボイドに、通常部ＮＰの開口部分を介したガスが供給され得る状態が形成される。

ステップＳ２２から導電体５０の形成がさらに進行すると、スリットＳＬＴの通常部Ｎ
Ｐを介したガスの供給によって、幅狭部ＴＰのボイド部分に導電体５０が形成される。その結果、ステップＳ２３に示すように、スリットＳＬＴの幅狭部ＴＰにシームが形成される。それから、スリットＳＬＴの通常部ＮＰの上部が、形成された導電体５０によって閉塞して、スリットＳＬＴの通常部ＮＰの中間部に、ボイドが形成される。その後、スリットＳＬＴの外部に形成された導電体５０が、例えばＣＭＰ等によって除去される。これにより、スペーサＳＰ及びコンタクトＬＩを含むスリットＳＬＴの構造が形成される。

以下に、実施形態の第１変形例の効果の詳細について説明する。図２０は、実施形態の第１変形例におけるスリットＳＬＴの構造の一例を示し、図１５と同様の領域を表示している。図２０に示すように、各スリットＳＬＴは、スリット幅が意図的に変更された構造を有している。具体的には、各スリットＳＬＴは、通常部ＮＰと、幅狭部ＴＰとを有している。幅狭部ＴＰは、例えばシャント領域ＳＡに配置され、メモリセルアレイ１０の全体で略一定の間隔で設けられる。

スリットＳＬＴの通常部ＮＰは、図１９を用いて説明されたように、スリットＳＬＴの埋め込み処理時に、幅狭部ＴＰに形成されたボイドを埋め込むための経路として使用される。これにより、実施形態の第１変形例に係る半導体記憶装置１では、スリットＳＬＴの幅狭部ＴＰにおいてシームが形成され、通常部ＮＰにおいてボイドが残った構造が形成される。言い換えると、各スリットＳＬＴ内のボイドが、幅狭部ＴＰにシームが形成されることによって、不連続に設けられる。

以上のように、実施形態の第１変形例に係る半導体記憶装置１は、スリットＳＬＴの幅を周期的に細くすることによってコンタクトＬＩにシームを形成することが出来、コンタクトＬＩの抗折強度を向上させることが出来る。従って、実施形態の第１変形例に係る半導体記憶装置１は、実施形態と同様に、コンタクトＬＩのボイドを起点としたチップ割れの発生を抑制することが出来、歩留まりを向上させることが出来る。

（実施形態の第２変形例）
実施形態に係る半導体記憶装置１において、各スリットＳＬＴの幅広部ＷＰは、引出領域ＨＡに配置されても良い。本例を実施形態の第２変形例として、以下に図面を用いて具体例を説明する。

図２１は、実施形態の第２変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、図７と同様の領域を表示している。図２１に示すように、実施形態の第２変形例では、メモリセルアレイ１０の引出領域ＨＡ１内の各スリットＳＬＴが、少なくとも１つの幅広部ＷＰを有している。

引出領域ＨＡ内の各スリットＳＬＴの幅広部ＷＰは、少なくともコンタクトＣＣと接触しないように配置されていれば良い。また、引出領域ＨＡ内において、幅広部ＷＰの配置及び個数は、スリットＳＬＴ毎に異なっていても良いし、同じであっても良い。実施形態の第２変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。

このような場合においても、実施形態の第２変形例に係る半導体記憶装置１は、引出領域ＨＡ内でコンタクトＬＩにシームを形成することが出来、引出領域ＨＡ内のコンタクトＬＩの抗折強度を向上させることが出来る。従って、実施形態の第２変形例に係る半導体記憶装置１は、実施形態と同様に、コンタクトＬＩのボイドを起点としたチップ割れの発生を抑制することが出来、歩留まりを向上させることが出来る。

（実施形態の第３変形例）
実施形態に係る半導体記憶装置１において、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造を有していても良い。また、スリットＳＬＴを形成するエッチング工程は、複数工程に分けられても良い。本例を実施形態の第３変形例として、以下に図面を用いて具体例を説明する。

図２２は、実施形態の第３変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示し、図１０と同様の領域を表示している。図２２に示すように、メモリピラーＭＰは、下部ピラーＬＭＰと上部ピラーＵＭＰとを有し、スリットＳＬＴは、下部スリットＬＳＴと上部スリットＵＳＴとを有している。また、複数の導電体層３１は、複数の導電体層３１Ｌと、複数の導電体層３１Ｌの上方に設けられた複数の導電体層３１Ｕを含んでいる。

具体的には、メモリピラーＭＰは、下部ピラーＬＭＰの上に、上部ピラーＵＭＰが設けられた構造を有している。下部ピラーＬＭＰと上部ピラーＵＭＰとのそれぞれは、例えば実施形態で説明されたメモリピラーＭＰと類似した構造を有している。下部ピラーＬＭＰ内の半導体層４１は、Ｐ型ウェル領域２０に接触している。下部ピラーＬＭＰ内の半導体層４１の上部に、上部ピラーＵＭＰ内の半導体層４１の底部が接続されている。尚、メモリ領域ＭＡでは、上部ピラーＵＭＰ内の半導体層４１の上部に、コンタクトＣＶが接続される。また、下部ピラーＬＭＰ内の積層膜４２と、上部ピラーＵＭＰ内の積層膜４２とは、連続的に設けられても良いし、分かれて設けられても良い。

スリットＳＬＴは、下部スリットＬＳＴの上に、上部スリットＵＳＴが設けられた構造を有している。下部スリットＬＳＴと上部スリットＵＳＴとは、異なるエッチング工程によって形成される。このため、スリットＳＬＴは、下部スリットＬＳＴと上部スリットＵＳＴとの接合部分で括れた構造を有している。一方で、スリットＳＬＴ内のスペーサＳＰ及びコンタクトＬＩは、例えば一括で形成される。この場合、スリットＳＬＴ内で、スペーサＳＰとコンタクトＬＩとのそれぞれは、連続的に設けられている。コンタクトＬＩの上部には、実施形態と同様に、コンタクトＶ０が接続され得る。

複数の導電体層３０と複数の導電体層３１Ｌとは、下部ピラーＬＭＰによって貫通され、下部スリットＬＳＴによって分断されている。複数の導電体層３１Ｕと複数の導電体層３２とは、上部ピラーＵＭＰによって貫通され、上部スリットＵＳＴによって分断されている。例えば、下部スリットＬＳＴの上端の高さは、下部ピラーＬＭＰの上端の高さと略等しい。一方で、上部スリットＵＳＴの高さは、上部ピラーＵＭＰの上端の高さよりも高い。最上層の導電体層３１Ｌと最下層の導電体層３１Ｕとの間の絶縁体層２９の厚さは、隣り合う導電体層３１Ｌの間の絶縁体層よりも厚く、且つ隣り合う導電体層３１Ｕの間の絶縁体層よりも厚い。実施形態の第３変形例に係る半導体記憶装置１のその他の構造は、実施形態と同様である。

このような場合においても、実施形態の第３変形例に係る半導体記憶装置１は、上部スリットＵＳＴに幅広部ＷＰが設けられることによって、コンタクトＬＩにシームを形成することが出来、コンタクトＬＩの抗折強度を向上させることが出来る。従って、実施形態の第３変形例に係る半導体記憶装置１は、実施形態と同様に、コンタクトＬＩのボイドを起点としたチップ割れの発生を抑制することが出来、歩留まりを向上させることが出来る。

尚、下部ピラーＬＭＰの上部は、絶縁体層２９とメモリピラーＭＰとが交差した部分、すなわち下部ピラーＬＭＰと上部ピラーＵＭＰとの接合部分において、広がった構造を有していても良い。同様に、下部スリットＬＳＴは、絶縁体層２９と下部スリットＬＳＴとが交差した部分、すなわち下部スリットＬＳＴと上部スリットＵＳＴとの接合部分において、広がった構造を有していても良い。これにより、下部ピラーＬＭＰと上部ピラーＵＭＰとの間と、下部スリットＬＳＴと上部スリットＵＳＴとの間とのそれぞれのオーバーレイの難易度が緩和され、歩留まりが改善され得る。

また、実施形態の第３変形例では、メモリピラーＭＰが２本のピラーが連結された構造を有し、スリットＳＬＴが２本のスリットが連結された構造を有する場合について例示したが、これに限定されない。メモリピラーＭＰは、３本以上のピラーが連結された構造を有していても良いし、スリットＳＬＴは、３本以上のスリットが連結された構造を有していても良い。また、各メモリピラーＭＰにおいて、連結された複数のピラーの各々が貫通する導電体層の種類は、任意に割り当てられ得る。

さらに、実施形態の第３変形例では、スリットＳＬＴが下部スリットＬＳＴと上部スリットＵＳＴとに分割される場合について例示したが、これに限定されない。例えば、スリットＳＬＴは、メモリピラーＭＰが複数のピラーが連結された構造を有する場合においても、１回のエッチング工程によって形成されても良い。この場合、下部スリットＬＳＴの形成に関する工程が省略されるため、半導体記憶装置の製造コストが抑制され得る。

（実施形態の第４変形例）
実施形態に係る半導体記憶装置１において、各スリットＳＬＴの幅広部ＷＰは、シャント領域ＳＡ及び引出領域ＨＡ以外の領域に配置されても良い。本例を実施形態の第４変形例として、以下に図面を用いて具体例を説明する。

実施形態の第４変形例に係る半導体記憶装置１では、ロウデコーダモジュール１５等の周辺回路が、メモリセルアレイ１０の下に配置される。そして、実施形態の第４変形例では、例えば実施形態におけるメモリセルアレイ１０のメモリ領域ＭＡが、少なくとも１つの貫通コンタクト領域Ｃ４Ｔを含んでいる。貫通コンタクト領域Ｃ４Ｔは、例えば実施形態のシャント領域ＳＡと同様に、Ｙ方向に延伸した形状を有している。

図２３は、実施形態の第４変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の貫通コンタクト領域Ｃ４Ｔにおける詳細な平面レイアウトの一例を示している。図２３に示すように、貫通コンタクト領域Ｃ４Ｔにおいてメモリセルアレイ１０は、複数のスリットＯＳＴと、複数のコンタクトＣ４とを含んでいる。

各スリットＯＳＴは、絶縁体が埋め込まれた構造を有し、Ｘ方向に延伸して設けられた部分を有する。本例では、２つのスリットＯＳＴが、隣り合うスリットＳＬＴの間に配置されている。隣り合うスリットＳＬＴの間において２つのスリットＯＳＴは、互いに離れて配置され、Ｙ方向に並んでいる。隣り合うスリットＳＬＴの間の２つのスリットＯＳＴによって挟まれた領域は、貫通領域ＯＸを含んでいる。貫通領域ＯＸでは、リプレース処理で使用される犠牲部材ＳＭが残存している。

コンタクトＣ４は、貫通領域ＯＸに含まれている。言い換えると、コンタクトＣ４は、隣り合うスリットＳＬＴ間に配置された２つのスリットＯＳＴの間に設けられる。コンタクトＣ４は、メモリセルアレイ１０の積層構造を貫通している。そして、コンタクトＣ４は、メモリセルアレイ１０の下方に設けられた配線と、メモリセルアレイ１０の上方に設けられた配線とを電気的に接続する。尚、貫通領域ＯＸには、１つ以上のコンタクトＣ４が設けられていれば良い。

尚、図示が省略されているが、貫通コンタクト領域Ｃ４Ｔにおいて、選択ゲート線ＳＧＤは分断され得る。この場合、貫通コンタクト領域Ｃ４Ｔで分断された選択ゲート線ＳＧＤは、例えばメモリセルアレイ１０の積層構造の上方に設けられた配線を介して電気的に接続される。また、同一のブロックＢＬＫに含まれた全ての選択ゲート線ＳＧＤがスリットＯＳＴ及び貫通領域ＯＸを迂回することが可能であれば、選択ゲート線ＳＧＤは、貫通コンタクト領域Ｃ４Ｔにおいて分断されなくても良い。

図２４は、実施形態の第４変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の断面構造の一例を示し、図５と同様の領域と貫通コンタクト領域Ｃ４Ｔとを含む断面を表示している。図２４に示すように、実施形態の第４変形例におけるメモリセルアレイ１０は、導電体層６０～６２をさらに含んでいる。

具体的には、Ｐ型ウェル領域２０の上方に、絶縁体層を介して導電体層６０が設けられる。図示が省略されているが、Ｐ型ウェル領域２０と導電体層６０との間の絶縁体層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられる。導電体層６０は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層６０は、例えばリンがドープされたシリコンを含んでいる。また、導電体層６０は、例えば貫通領域ＯＸに含まれた部分が絶縁体ＩＮＳに置き換えられた構造を有している。

スリットＯＳＴは、Ｚ方向に延伸した部分を有している。スリットＯＳＴの上端は、最上層の導電体層３２と導電体層３３との間の層に含まれている。スリットＯＳＴの下端は、例えば導電体層６０が設けられた層に含まれている。導電体層３０と同じ層且つ２つのスリットＯＳＴによって挟まれた部分には、犠牲部材ＳＭが設けられる。同様に、導電体層３１と同じ層且つ２つのスリットＯＳＴによって挟まれた部分には、犠牲部材ＳＭが設けられる。貫通コンタクト領域Ｃ４Ｔにおいて、導電体層３２と同じ層には、例えば絶縁体が埋め込まれている。

導電体層６１は、Ｐ型ウェル領域２０と導電体層６０との間の層に設けられ、メモリセルアレイ１０の下方の回路と接続される。導電体層６０の上には、コンタクトＣ４が設けられる。コンタクトＣ４は、Ｚ方向に延伸して設けられ、貫通コンタクト領域Ｃ４Ｔ内の絶縁体層及び複数の犠牲部材ＳＭを貫通している。コンタクトＣ４の上には、導電体層６２が設けられる。導電体層６２は、例えば導電体層３３と同じ層に設けられ、メモリセルアレイ１０の上方の回路と接続される。コンタクトＣ４と導電体層６２との間は、その他のコンタクトや配線を介して接続されても良い。実施形態の第４変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。

実施形態の第４変形例に係る半導体記憶装置１において各スリットＳＬＴは、貫通コンタクト領域Ｃ４Ｔ内で実施形態と同様の幅広部ＷＰを有している。このような場合においても、実施形態の第４変形例に係る半導体記憶装置１は、少なくとも貫通コンタクト領域Ｃ４Ｔ内でコンタクトＬＩにシームを形成することが出来、コンタクトＬＩの抗折強度を向上させることが出来る。従って、実施形態の第４変形例に係る半導体記憶装置１は、実施形態と同様に、コンタクトＬＩのボイドを起点としたチップ割れの発生を抑制することが出来、歩留まりを向上させることが出来る。

また、実施形態の第４変形例に係る半導体記憶装置１は、貫通コンタクト領域Ｃ４Ｔ内にスリットＳＬＴの幅広部ＷＰが設けられることによって、データの記憶に使用されるメモリピラーＭＰと、スリットＳＬＴの幅広部ＷＰとが接触する不良の発生を無くすことも出来る。尚、貫通コンタクト領域Ｃ４Ｔは、引出領域ＨＡ内に設けられても良い。引出領域ＨＡ内に貫通コンタクト領域Ｃ４Ｔが形成される場合、上述した選択ゲート線ＳＧＤに関する構造については適宜省略され得る。

（実施形態の第５変形例）
実施形態の第４変形例に係る半導体記憶装置１において、各スリットＳＬＴは、絶縁体により構成されても良い。本例を実施形態の第５変形例として、以下に図面を用いて具体例を説明する。

図２５は、実施形態の第５変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の断面構造の一例を示し、図２４と同様の領域を表示している。図２５に示すように、実施形態の第５変形例におけるメモリセルアレイ１０の構造は、図２４に示された実施形態の第４変形例におけるメモリセルアレイ１０の構造に対して、スリットＳＬＴの構成のみが異なっている。

具体的には、実施形態の第５変形例におけるスリットＳＬＴは、絶縁体７０によって埋め込まれている。そして、スリットＳＬＴに幅広部ＷＰが設けられ、図１３で説明された埋め込み処理と類似した埋め込み処理が実行されることによって、絶縁体７０にシームが形成され得る。また、図示が省略されているが、ソース線ＳＬ（導電体層６０）に対するコンタクトが、例えば貫通コンタクト領域Ｃ４Ｔに設けられる。実施形態の第５変形例に係る半導体記憶装置１のその他の構成は、実施形態の第４変形例と同様である。

以上のように、実施形態の第５変形例に係る半導体記憶装置１は、絶縁体７０にシームを形成することが出来る。絶縁体７０に形成されたシームは、実施形態で説明されたコンタクトＬＩに形成されたシームと同様に、絶縁体７０の抗折強度を向上させることが出来る。従って、実施形態の第５変形例に係る半導体記憶装置１は、絶縁体７０のボイドを起点としたチップ割れの発生を抑制することが出来、歩留まりを向上させることが出来る。

（実施形態の第６変形例）
実施形態に係る半導体記憶装置１において、各スリットＳＬＴは、一部が括れた構造を有していても良い。本例を実施形態の第６変形例として、以下に図面を用いて具体例を説明する。

図２６は、実施形態の第６変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の断面構造の一例を示し、図１０と同様の領域を表示している。図２６に示すように、実施形態の第６変形例におけるメモリセルアレイ１０の構造は、図１０に示された実施形態におけるメモリセルアレイ１０の構造に対して、スリットＳＬＴの形状のみが異なっている。

具体的には、実施形態の第６変形例におけるスリットＳＬＴは、ＷＢｎに対応する底部と、ＷＭｎに対応する中間部と、ＷＵｎに対応する上部と、ＷＴｎに対応する最上部とを有している。そして、実施形態の第６変形例におけるスリットＳＬＴは、実施形態のスリットＳＬＴに対して、最上部の径が広がった形状を有している。つまり、ＷＴｎは、ＷＵｎよりも大きい。このため、スリットＳＬＴは、最上部から中間部にかけて、括れた形状を有している。

このような場合に、図１３で説明された埋め込み処理と同様の埋め込み処理が実行されると、例えばステップＳ１２において、スリットＳＬＴの上部で導電体５０の閉塞が発生する。そして、実施形態と同様に、スリットＳＬＴの中間部に対応する部分で、導電体５０のシームが形成される。尚、図示が省略されたスリットＳＬＴの幅広部ＷＰでは、中間部にボイドが形成される。実施形態の第６変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。

以上のように、実施形態の第６変形例に係る半導体記憶装置１は、スリットＳＬＴが単純なボーイング形状でない場合においても、コンタクトＬＩにシームを形成することが出来、コンタクトＬＩの抗折強度を向上させることが出来る。従って、実施形態の第６変形例に係る半導体記憶装置１は、実施形態と同様に、コンタクトＬＩのボイドを起点としたチップ割れの発生を抑制することが出来、歩留まりを向上させることが出来る。

尚、スリットＳＬＴの形状は、ボーイング形状や図２６に示された形状に限定されない。例えば、スリットＳＬＴは、逆テーパー形状を有していても良い。このような構造であっても、一般にガスを用いた化学反応を利用してスリットＳＬＴへの埋め込み処理が実行される場合、スリットＳＬＴの最上部の開口部分では優先的に反応が進行して開口部分の閉塞が生じやすい。これに対して、スリットＳＬＴの上部の閉塞をほぼ同時に発生させることなく局所的に開口した状態を維持させ、ボイドを埋め込むための経路として使用することにより、スリットＳＬＴ内のコンタクトＬＩにシームが形成され、コンタクトＬＩの抗折強度が向上し得る。つまり、半導体記憶装置１は、スリットＳＬＴが幅広部ＷＰ又は幅狭部ＴＰと通常部ＮＰとを有することによって、コンタクトＬＩ内にシームを形成することが出来る。

［５］その他
実施形態及び第１～第６変形例は、互いに組み合わせることも可能である。例えば、実施形態と実施形態の第１変形例とが組み合わされても良い。この場合、スリットＳＬＴは、幅広部ＷＰと幅狭部ＴＰとの両方を有している。実施形態と実施形態の第１変形例との組み合わせは、設計の自由度を向上させることが出来る。その他の実施形態及び変形例の組み合わせにおいても、半導体記憶装置１は、組み合わされた実施形態及び変形例のそれぞれの効果を得ることが出来る。

実施形態では、コンタクトＬＩが単一の導電体で構成される場合を例に説明したが、これに限定されない。例えば、コンタクトＬＩは、複数種類の導電体によって形成されても良い。例えば、コンタクトＬＩは、金属と半導体とが組み合わされた構造を有していても良いし、複数種類の金属が組み合わされた構造を有していても良い。このように、スリットＳＬＴ内に複数種類の導電体が形成される場合においても、実施形態と同様に、シームを有するコンタクトＬＩがスリットＳＬＴ内に形成され得る。

実施形態において、コンタクトＣＶと導電体層３３との間と、コンタクトＣＣと導電体層３４との間と、コンタクトＶ０と導電体層３５との間のそれぞれには、その他のコンタクトが設けられても良い。言い換えると、例えば導電体層３１と導電体層３４との間が、Ｚ方向に連結された複数のコンタクトによって接続されても良い。Ｚ方向に複数のコンタクトが連結される場合には、連結部分に導電体層が挿入されても良い。このような構造は、あらゆるコンタクトに対して適用され得る。

実施形態で説明に使用した図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状（ボーイング形状）を有していても良い。また、実施形態では、メモリピラーＭＰ、並びにコンタクトＣＣ、ＣＶ、Ｖ０及びＣ４のそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。

実施形態では、メモリセルアレイ１０が２つの引出領域ＨＡ１及びＨＡ２を有する場合について例示したが、これに限定されない。メモリセルアレイ１０には、少なくとも１つの引出領域ＨＡが設けられていれば良い。また、引出領域ＨＡは、メモリ領域ＭＡを分断するように配置されても良い。１つの引出領域ＨＡのみが設けられる場合には、引出領域ＨＡは、メモリ領域ＭＡの中間部分に挿入されることが好ましい。これにより、半導体記憶装置１は、ワード線ＷＬの配線抵抗に基づいて発生し得る、ワード線ＷＬの端部における電圧変化の遅延を抑制することが出来る。

実施形態では、引出領域ＨＡ１及びＨＡ２においてワード線ＷＬ０～ＷＬ７が１列の階段状に設けられる場合について例示したが、これに限定されない。引出領域ＨＡ１及びＨＡ２には、Ｙ方向に２列以上の階段が形成されても良い。積層されたワード線ＷＬにおいてＸ方向及びＹ方向に形成される段差の数は、任意の数に設計され得る。

本明細書において、各スリットＳＬＴの位置は、例えばコンタクトＬＩの位置に基づいて特定される。また、スリットＳＬＴが絶縁体で構成される場合には、スリットＳＬＴの位置は、スリットＳＬＴ内のシーム及びボイドや、リプレース処理時にスリットＳＬＴに残存した材料によって特定されても良い。

本明細書において“領域”は、半導体基板によって含まれる構成と見なされても良い。例えば、半導体基板がメモリ領域ＭＡ、引出領域ＨＡ１及びＨＡ２を含むと規定された場合、メモリ領域ＭＡ並びに引出領域ＨＡ１及びＨＡ２は、半導体基板（例えばＰ型ウェル領域２０）の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と半導体基板とのＺ方向の間隔に対応している。尚、“高さ”の基準としては、半導体基板以外の構成が使用されても良い。

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“同じ層構造”は、少なくとも層が形成された順番が同じであれば良い。“同じ層構造を含む”は、共通の製造工程によって、例えばスリットＳＬＴ内の層構造が形成されていることを示している。このため、スリットＳＬＴ内でシームが形成された部分と、ボイドが形成された部分とも、同じ層構造であるものと見なされる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…Ｐ型ウェル領域、２１…Ｎ型半導体領域、２２～２９…絶縁体層、３０～３５，６０～６２…導電体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、ＭＰ…メモリピラー、ＣＣ，ＣＶ，ＬＩ，Ｖ０，Ｃ４…コンタクト、ＳＬＴ，ＳＨＥ，ＯＳＴ…スリット、ＨＡ…引出領域、ＳＡ…シャント領域、Ｃ４Ｔ…貫通コンタクト領域、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims

各々が第１方向に延伸して設けられ、且つ前記第１方向と交差する第２方向に並んで配置された複数のブロック領域を含む基板と、
各々が前記第１方向に延伸して設けられ、前記複数のブロック領域のそれぞれの境界部分に配置された複数の部材と、
前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、前記複数の部材によって分断された複数の導電体層と、
前記複数のブロック領域毎に、前記複数の導電体層を貫通して設けられ、前記導電体層と交差した部分のそれぞれがメモリセルとして機能する複数のピラーと、を備え、
前記複数の部材のうち少なくとも１つの部材が、前記第１方向に並んで配置された複数の第１部分と前記複数の第１部分の間に各第１部分と隣り合って配置された第２部分とを含み、
前記部材の前記第２方向の幅は、前記第１部分及び前記第２部分の一方部分が前記第１部分及び前記第２部分の他方部分よりも大きく、前記一方部分の前記第１方向の長さが前記他方部分の前記第２方向の幅よりも大きく、
前記部材の前記第１部分と前記第２部分とが、同じ層構造を含む、
半導体記憶装置。
前記部材が、前記第１方向に周期的に配置された複数の前記第２部分を含み、前記複数の第１部分が、隣り合う前記第２部分の間のそれぞれに配置される、
請求項１に記載の半導体記憶装置。
前記部材の前記他方部分が、シームを含み、
前記部材の前記一方部分が、ボイドを含む、
請求項１又は請求項２に記載の半導体記憶装置。
各々が第１方向に延伸して設けられ、且つ前記第１方向と交差する第２方向に並んで配置された複数のブロック領域を含む基板と、
各々が前記第１方向に延伸して設けられ、前記複数のブロック領域のそれぞれの境界部分に配置された複数の部材と、
前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、前記複数の部材によって分断された複数の導電体層と、
前記複数のブロック領域毎に、前記複数の導電体層を貫通して設けられ、前記導電体層と交差した部分のそれぞれがメモリセルとして機能する複数のピラーと、を備え、
前記複数の部材のうち少なくとも１つの部材が、前記第１方向に並んだ第１部分と第２部分とを含み、前記部材の前記第２方向の幅は、前記第１部分及び前記第２部分の一方部分が前記第１部分及び前記第２部分の他方部分よりも大きく、
前記部材の前記他方部分がシームを含み、前記部材の前記一方部分がボイドを含む、
半導体記憶装置。
前記部材が、前記第３方向に沿って前記基板側から並んだ底部、中間部、及び上部を含み、前記部材の前記第２方向の幅は、前記底部及び前記上部のそれぞれよりも前記中間部の方が大きい、
請求項４に記載の半導体記憶装置。