KR20150057148A - 반도체 장치 - Google Patents

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KR20150057148A
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한혁
김유민
윤기현
이명범
이창원
하주연
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 도전 영역을 포함하는 기판, 도전 영역을 노출하는 개구부를 포함하는 절연층, 및 개구부 내에 매립되며, 개구부의 내측벽 상에 배치된 제1 영역 및 제1 영역의 내측에 배치된 제2 영역을 포함하는 도전층을 포함하고, 제1 및 제2 영역의 경계에서 제1 및 제2 영역 각각을 이루는 결정립들이 서로 접하도록 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있고, 반도체 장치에 형성되는 패턴의 미세화가 요구된다. 이에 따라, 미세 패턴을 형성하기 위한 식각 공정 및 증착 공정 등에서, 정밀한 공정 기술이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 불량 발생이 방지되고 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 도전 영역을 포함하는 기판; 상기 도전 영역을 노출하는 개구부를 포함하는 절연층; 및 상기 개구부 내에 매립되며, 상기 개구부의 내측벽 상에 배치된 제1 영역 및 상기 제1 영역의 내측에 배치된 제2 영역을 포함하는 도전층을 포함하고, 상기 제1 및 제2 영역의 경계에서 상기 제1 및 제2 영역 각각을 이루는 결정립들이 서로 접하도록 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제2 영역은 상기 절연층의 상면으로부터 상기 개구부 내에 소정 깊이로 위치하며, 상기 제1 영역에 의해 측면 및 하면이 둘러싸일 수 있다.
본 발명의 일 실시예에서, 상기 제2 영역은 소정 깊이 이하에서 폭이 점진적으로 감소하여 최저점을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 영역은 상기 개구부의 중앙을 향하여 일 방향으로 성장된 복수의 제1 결정립들을 포함하고, 상기 제2 영역은 상기 제1 영역과의 경계로부터 상기 일 방향으로 성장된 복수의 제2 결정립들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제1 및 제2 결정립들은 상기 일 방향으로 성장된 주상(columnar) 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 영역에서 상기 복수의 제2 결정립들은 서로 접촉되어 2열로 배치될 수 있다.
본 발명의 일 실시예에서, 상기 도전층은 상면에서 제1 폭을 가지고, 하면에서 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 제1 폭보다 큰 제3 폭을 가지는 보잉(bowing) 영역이 그 사이에 위치할 수 있다.
본 발명의 일 실시예에서, 상기 제2 영역은 상기 도전층의 상면으로부터 적어도 상기 보잉 영역까지 연장될 수 있다.
본 발명의 일 실시예에서, 상기 제2 영역은 상기 도전층의 상면으로부터 상기 보잉 영역까지 폭이 증가하고, 상기 보잉 영역의 하부에서 폭이 감소될 수 있다.
본 발명의 일 실시예에서, 상기 보잉 영역은 상기 도전층의 중간 높이 이상의 높이에 위치할 수 있다.
본 발명의 일 실시예에서, 상기 개구부의 종횡비는 약 1:10 내지 약 1:30의 범위일 수 있다.
본 발명의 일 실시예에서, 상기 도전층은 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 도전 영역을 포함하는 기판; 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 영역들; 상기 채널 영역의 외측벽을 따라서 상기 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들; 상기 도전 영역을 노출하는 개구부를 포함하며, 인접하는 상기 복수의 채널 영역들 사이에 배치되는 절연층; 및 상기 개구부 내에 매립되며, 상기 절연층의 측면 상에 성장된 제1 영역 및 상기 제1 영역의 측면상에 상기 제1 영역과 단절되어 성장된 제2 영역을 포함하는 공통 소스층을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 도전 영역은 실리사이드를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 공통 소스층은 라인 형상 또는 필라 형상을 가질 수 있다.
종횡비가 높은 도전층에서, 서로 다른 미세 조직을 가지는 영역을 적층하여 배치함으로써 보이드의 형성을 방지하여 불량 발생이 감소되고, 도전층의 연결 저항이 감소하며 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타내는 도면들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치에 채용 가능한 도전층을 설명하기 위한 전자현미경 사진들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시하는 사시도이다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 반도체 장치는 기판(101), 기판(101) 상의 절연층(120) 및 절연층(120) 내에 배치되는 도전층(130)을 포함할 수 있다. 도전층(130)은 절연층(120) 내의 개구부(H1)를 매립하며, 제1 및 제2 영역(132, 134)을 포함할 수 있다.
특별히 다른 설명이 없는 한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 장치가 배치되는 방향에 따라 달라질 수 있을 것이다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼(bulk wafer) 또는 에피텍셜(epitaxial)층으로 제공될 수도 있다. 또한, 기판(101)은 SOI(Silicon On Insulator)층 또는 SeOI(Semiconductor On Insulator)층일 수 있다. 기판(101)은 반도체 기판 및 상기 반도체 기판 상에 형성된 반도체 장치의 일부 구성 요소들을 포함할 수 있다. 또한, 기판(101)은 하나 이상의 반도체 소자의 적어도 일부를 포함할 수 있다.
상기 반도체 소자는 DRAM(dynamic random access memory) 소자, SRAM(static random access memory) 소자, STT-MRAM(spin transfer torque magnetic random access memory) 소자, 및 플래시(flash) 메모리 소자와 같은 메모리 소자 또는 로직(logic) 소자와 같은 비메모리 소자일 수 있다. 예를 들어, 상기 반도체 소자는 트랜지스터, 저항 및 배선을 포함할 수 있다. 또한, 기판(101) 상에는 패시베이션(passivation) 층과 같은 상기 반도체 소자의 보호를 위한 절연 요소들이 형성되어 있을 수 있다.
기판(101)은 도전 영역(110)을 포함할 수 있으며, 도전 영역(110)은 기판(101)의 상면을 통해 노출되도록 배치될 수 있다. 도전 영역(110)의 형상은 예시적인 것이며, 도전 영역(110)은 예를 들어, 불순물 영역, 전극, 배선 중 어느 하나일 수 있다.
절연층(120)은 도전 영역(110)을 노출시키는 개구부(H1)를 포함할 수 있다. 개구부(H1)는 홀 형태 또는 라인 형태일 수 있다. 개구부(H1)가 라인 형태를 가지는 경우, 도 1에 도시된 단면에 수직한 방향으로 연장되도록 형성될 수 있다.
절연층(120)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 또한, 절연층(120)은 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP) 산화물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro-Phospho-Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 어느 하나일 수 있다.
도전층(130)은 절연층(120)의 개구부(H1) 내에 매립되며, 도전성 물질을 포함할 수 있다. 도전층(130)은 절연층(120)의 내측벽 상에 성장된 제1 영역(132) 및 제1 영역(132)의 내측면 상에 제1 영역(132)과 단절되어 성장된 제2 영역(134)을 포함할 수 있다. 제1 영역(132)은 개구부(H1) 내에서 절연층(120)의 측면 및 하면을 덮도록 배치되며, 제2 영역(134)은 개구부(H1)의 상부에서 제1 영역(132)에 의해 측면 및 하면이 둘러싸이도록 배치될 수 있다.
제1 및 제2 영역(132, 134)은 동일한 물질로 이루어질 수 있으며, 이 경우에도 서로 다른 성장 공정에 의해 형성되어 서로 단절된 미세 조직을 가질 수 있다. 상기 '단절된 미세 조직'은, 예를 들어 결정립(crystal grain)과 같은 결정학적 구조가 단절된 것을 의미할 수 있으며, 이에 대해서는 하기에 도 2를 참조하여 더욱 상세히 설명한다.
도전층(130)은 높은 종횡비(aspect ratio)를 가질 수 있으며, 예를 들어, 1:5 내지 1:30의 범위의 종횡비를 가질 수 있다. 도전층(130)은 상면에서 제1 폭(W1)을 가지고, 하면에서 상기 제1 폭(W1)과 동일하거나 작은 제2 폭(W2)을 가지며, 상면과 하면의 사이에서 상기 제1 및 제2 폭(W1, W2)보다 큰 제3 폭(W3)을 가질 수 있다. 이에 의해, 도전층(130)은 상면과 하면 사이에 형성된 보잉(bowing) 영역을 포함할 수 있으며, 본 명세서에서 '보잉 영역'은 도전층(130)이 최대폭인 상기 제3 폭(W3)을 가지는 영역 및 그 주변 영역을 지칭할 수 있다. 본 실시예에서, 보잉 영역은 도전층(130) 전체에서 상부 영역에 위치할 수 있으며, 예를 들어, 도전층(130)의 중간 높이 이상의 높이에 위치할 수 있다. 이러한 도전층(130)의 보잉 영역은 높은 종횡비의 개구부(H1) 내에서의 식각제의 이동에 의해 형성될 수 있다.
도전층(130)은 제1 깊이(D1)를 가질 수 있으며, 제2 영역(134)은 도전층(130)의 상면으로부터 폭이 증가하다가 제2 깊이(D2) 이상에서 폭이 감소되어 최저점(L)을 가질 수 있다. 상기 최저점(L)은 제2 영역(134)이 가장 낮은 레벨에 존재하는 지점으로, 상기 제3 폭(W3)을 가지는 영역보다 하부에 위치할 수 있다. 상기 제2 깊이(D2)는 상기 제1 깊이(D1)의 1/3 이하의 크기일 수 있으나, 실시예에 따라 변화될 수 있다. 도전층(130)의 측면은 상기 제2 깊이(D2)보다 상부에서 네거티브 경사(negative slope)을 가지고, 그 하부에서 포지티브 경사(positive slope)을 가질 수 있다. 다만, 상기 경사들의 각도는 도면에 도시된 것에 한정되지 않으며, 공정 조건이나 도전층(130)의 크기에 따라 변화될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 2에서는 도 1의 A 영역의 미세 조직을 확대하여 도시한다.
도 2를 참조하면, 제1 및 제2 영역(132, 134)은 각각 복수의 제1 및 제2 결정립들(G1, G2)으로 이루어질 수 있다. 제1 및 제2 영역(132, 134)은 서로 시간 상으로 단절되어 성장되어, 그 경계에는 제1 및 제2 영역(132, 134)을 이루는 복수의 제1 및 제2 결정립들(G1, G2)이 접하도록 배치되어 형성된 경계면(IF)이 형성될 수 있다. 결정립은 하나의 결정핵으로부터 성장한 결정격자의 집합체를 의미하며, 하나의 결정립 내에서는 결정 방향이 동일할 수 있다. 이에 의해, 상기 경계면(IF)에는 제1 및 제2 결정립들(G1, G2)의 결정립계(grain boundary)가 놓일 수 있다.
도 2에 도시된 것과 같이, 예를 들어, 도전층(130)을 이루는 물질의 결정립들이 주상(columnar) 구조를 가지는 경우, 절연층(120) 상에서부터 성장된 복수의 제1 결정립들(G1)은 제2 영역(134)과의 경계면에서 단절되고, 제2 결정립들(G2)이 상기 경계면(IF)으로부터 새롭게 성장된 구조를 가질 수 있다. 복수의 제1 및 제2 결정립들(G1, G2)은 개구부(H1)의 내측벽으로부터 중앙을 향하는 방향으로 형성되어, 기판(101)의 상면에 평행한 방향에서 예컨대, 4열로 배열될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타내는 도면들이다. 도 4a 내지 도 4f에서, 도 1과 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 3 및 도 4a를 참조하면, 기판(101) 상에 개구부(H1)를 포함하는 절연층(120)을 형성하는 단계(S110)가 수행될 수 있다.
먼저, 절연층(120)이 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 다음으로, 도시되지 않은 마스크층을 이용하여 절연층(120)의 일부를 식각하여 제거함으로써 개구부(H1)를 형성할 수 있다. 상기 마스크층은 포토리소그래피 공정에 의해 패터닝된 마스크층일 수 있다. 식각 공정은 이방성 식각일 수 있으며, 예를 들어 반응성 이온 식각법(Reactive Ion Etch, RIE)을 이용한 식각일 수 있다. 또한, 식각 공정은 플라즈마를 이용하여 수행될 수도 있다.
개구부(H1)는 홀 또는 라인 형태일 수 있으며, 개구부(H1)에 의해 기판(101)의 도전 영역(110)의 상면이 노출될 수 있다. 개구부(H1)는 도 1을 참조하여 상술한 것과 같이 폭이 증가하다가 다시 감소하는 보잉 영역을 포함할 수 있으며, 이는 개구부(H1) 형성 시의 식각제의 흐름에 의해 발생되는 형태일 수 있다. 또한, 실시예에 따라, 상기 보잉 영역은 개구부(H1)를 형성하기 위한 마스크층의 패터닝된 측벽의 각도에 의해 발생될 수도 있다.
도 3 및 도 4b를 참조하면, 개구부(H1)의 내측벽을 덮도록 제1 영역(132)(도 1 참조)의 제1 및 제2 층(132a, 132b)을 포함하는 전처리(pre-treatment) 영역을 순차적으로 형성하는 단계(S120)가 수행될 수 있다.
제1 층(132a)은 핵생성 촉진층일 수 있으며, 증착되는 표면의 깁스 프리 에너지(Gibbs free energy)를 낮추어 반응성을 높임으로써 후속의 물질 증착을 촉진할 수 있다. 제1 층(132a)은 예를 들어, 붕소가 포함된 가스를 이용하여 증착될 수 있다. 다음으로 제1 층(132a) 상에 제2 층(132b)이 연속적으로 형성될 수 있다. 제2 층(132b)은 제1 층(132a)과 다른 가스를 이용하여 증착될 수 있다. 도 4b에서, 제1 및 제2 층(132a, 132b)은 개구부(H1)의 내측벽 상에 균일한 두께를 가지고 형성되는 것으로 도시되었으나, 증착 물질의 이동 양상에 따라, 보잉 영역 및 그 주변에서 상대적으로 두꺼운 두께를 가지도록 형성될 수 있다.
실시예에 따라, 제1 층(132a)의 형성 전에 도전층(130) 내의 원소의 확산을 방지하기 위한 베리어층이 더 형성될 수도 있다.
도 3 및 도 4c를 참조하면, 제1 영역(132)의 표면 일부에 성장 억제층인 제3 층(132c)을 형성하는 단계(S130)가 수행될 수 있다.
제3 층(132c)은 개구부(H1)의 상부 표면에 증착된 제2 층(132b)의 표면에 형성될 수 있으며, 제2 층(132b) 중 표면 처리가 수행된 일부 영역을 의미할 수 있다. 제3 층(132c)은 표면의 반응기의 상태가 변화되거나 표면의 에너지가 변화되어 그 상부에 물질의 증착을 억제하는 성장 억제층으로 작용할 수 있다. 실시예에 따라, 제3 층(132c)은 제2 층(132) 상에 형성된 새로운 막을 의미할 수도 있다.
제3 층(132c)은 개구부(H1)가 최대폭을 가지는 영역의 상부에만 형성될 수 있으며, 실시예에 따라, 개구부(H1)가 최대폭을 가지는 영역의 하부로도 소정 길이로 연장될 수 있다. 따라서, 제3 층(132c)이 형성되는 제3 깊이(D3)는 도 1의 제2 깊이(D2)와 동일하거나 클 수 있다.
제3 층(132c)은 플라즈마 처리, 이온 주입 공정 및 광원 처리 중 적어도 하나의 공정을 이용하여 형성할 수 있다. 플라즈마 처리에 의하는 경우, 예를 들어, Ar, H2, N2, O2, N2, 및 NH3 중 적어도 하나의 가스를 이용할 수 있다. 또한, Cl, F, C, O, B, P 중 적어도 하나의 원소를 포함하는 가스를 이용할 수 있다. 플라즈마 처리는 제2 층(132b)의 형성 공정과 인시추(insitu)로 수행될 수 있다. 플라즈마 가스는 절연층(120)의 상부로부터 소정 각도를 가지고 비스듬하게 도달하여, 제2 층(132b)의 상부 영역에만 제3 층(132c)이 형성되도록 조절될 수 있다.
도 3 및 도 4d를 참조하면, 개구부(H1) 하부의 제2 층(132b) 상에 제4 층(132d)을 포함하는 후처리(post-treatment) 영역을 형성하는 단계(S140)가 수행될 수 있다.
도전성 물질의 증착이 수행되는 경우, 제3 층(132c) 상에서는 도전성 물질의 증착이 억제되므로, 개구부(H1) 하부의 제2 층(132b) 상에만 제4 층(132d)이 형성될 수 있다. 제1 내지 제4 층(132a, 132b, 132c, 132d)은 도전층(130)의 제1 영역(132)을 구성하며, 모두 동일한 물질로 이루어질 수 있으나, 제조 방법 설명의 편의를 위하여 나누어 지칭하였다. 제1 영역(132)은 예를 들어, 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다. 본 실시예에서, 제3 층(132c)의 형성 전과 형성 후의 도전성 물질의 증착 공정은 동일한 조건으로 수행될 수 있으나, 이에 한정되지는 않는다.
제4 층(132d)은 그 상부에 굴곡진 영역 또는 리세스된 영역을 포함할 수 있으며, 이는 제3 층(132c)의 성장 억제 효과에 의한 영향으로 인하여, 하부에서의 성장이 상대적으로 빠르기 때문에 형성되는 형태일 수 있다. 상기 굴곡진 영역의 깊이인 제4 깊이(D4)는 개구부(H1)의 깊이, 폭 및 공정 조건 등 실시예에 따라 변화될 수 있다. 특정 실시예에서, 제4 깊이(D4)는 0에 가까울 수 있으며, 이 경우, 제4 층(132d)은 실질적으로 평탄한 상부면을 가질 수도 있다.
도 3 및 도 4e를 참조하면, 개구부(H1) 내의 제1 영역(132) 상에 제2 영역(134)을 형성하는 단계(S150)가 수행될 수 있다.
소정 시간이 지난 후, 제3 층(132c)의 성장 억제 효과가 소멸되면 제1 영역(132) 상에 제2 영역(134)이 성장될 수 있다. 따라서, 제1 및 제2 영역(132, 134)은 그 사이에서 성장이 단절됨에 따라 단절된 미세 조직의 구조를 가질 수 있다.
본 실시예에서는 개구부(H1)가 최대폭을 가지는 영역을 포함하는 보잉 영역의 하부까지 매립된 제1 영역(132)을 먼저 형성한 후, 상부에 제2 영역(134)을 형성함으로써 상기 보잉 영역에서 보이드(void) 또는 심(seam)이 형성되는 것을 방지할 수 있다.
도 4f를 참조하면, 개구부(H1)의 상부에 제1 및 제2 층(136a, 136b)을 포함하는 상부 도전층(136)을 추가적으로 형성하는 단계가 더 수행될 수 있다.
상부 도전층(136)의 형성은 선택적인 공정으로, 예를 들어, 도전층(130)을 절연층(120)의 상면에 맞추어 평탄화하는 경우 필요에 따라 추가적으로 형성될 수 있다. 제1 층(136a)은 핵생성 촉진층일 수 있으며, 제2 층(136b)은 제1 층(136a) 상에 목적하는 두께로 형성될 수 있다.
상부 도전층(136)의 형성 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 수행하여, 도 1과 같은 도전층(130)을 형성할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치에 채용 가능한 도전층을 설명하기 위한 전자현미경 사진들이다. 구체적으로, 도 5a 및 도 5b는 주사 전자현미경(Scanning Electron Microscopy, SEM)에 의해 텅스텐으로 이루어진 도전층의 보잉 영역 주변의 단면을 분석한 결과를 도시한다.
도 5a 및 도 5b를 참조하면, 도 5a의 경우, 단일 증착 공정에 의해 형성된 도전층을 도시하고, 도 5b의 경우, 상술한 것과 같은 실시예에 따라 형성된 도전층(130)을 도시한다.
도 5a의 경우, 도전 물질이 보잉 영역 내에서도 거의 균일하게 증착됨에 따라, 보이드가 형성되었다. 하지만 본 실시예에 따라 형성된 도 5b의 도전층(130)은 제1 및 제2 영역(132, 134)으로 나누어 형성되어, 보이드 또는 심이 형성되는 것을 방지될 수 있다. 또한, 제1 및 제2 영역(132, 134)은 그 사이에서 단절되는 미세 조직을 가짐을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시하는 사시도이다.
도 6을 참조하면, 반도체 장치(200)는, 기판(201) 상면에 수직한 방향으로 배치된 채널 영역(270) 및 채널 영역(270)의 외측벽을 따라 적층된 복수의 층간 절연층(240) 및 복수의 게이트 전극(250)을 포함할 수 있다. 또한, 반도체 장치(200)는 게이트 전극(250)과 채널 영역(270)의 사이에 배치된 게이트 유전층(260)을 더 포함하며, 채널 영역(270)의 사이에 배치되는 공통 소스 라인(230) 및 채널 영역(270)의 상부에 배치되는 도시되지 않은 비트 라인을 포함할 수 있다.
본 실시예의 반도체 장치(200)는 비휘발성 메모리 장치일 수 있다. 반도체 장치(200)에서, 각각의 채널 영역(270)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(270)이 기판(201)의 상면에 수직한 방향 (z 방향)으로 연장되도록 배치될 수 있다. 채널 영역(270)은 내부의 매립 절연층(275)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 매립 절연층(275)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(270)은 종횡비에 따라 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 영역(270)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널 영역들(270)의 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(210)을 사이에 두고 인접하는 채널 영역들(270)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 본 발명은 이에 한정되지 않는다.
채널 영역(270)은 하면에서 기판(201)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(270)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(251-258: 250)이 채널 영역(270) 각각의 측면을 따라 기판(201)으로부터 z 방향으로 이격되어 배치될 수 있다. 게이트 전극들(250) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1-MC6) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(250)은 워드 라인들을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 본 실시예에서, 메모리 셀들(MC1-MC6)의 게이트 전극들(252-257)은 6개가 배열되는 것으로 도시되었으나, 이는 예시적인 것으로, 반도체 장치(200)의 용량에 따라서 메모리 셀들(MC1-MC6)을 이루는 게이트 전극들(252-257)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1-MC6)을 이루는 게이트 전극들(252-257)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(251)은 y 방향으로 연장되어 접지 선택 라인(Ground Select Line, GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극(258)은 y 방향으로 연장되어 스트링 선택 라인(String Select Line, SSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극(258)은 도시되지 않은 영역에서 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극(258) 및 접지 선택 트랜지스터(GST)의 게이트 전극(251)은 각각 2개 이상일 수 있으며, 메모리 셀들(MC1-MC6)의 게이트 전극들(252-257)과 상이한 구조를 가질 수도 있다.
게이트 전극들(250)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 게이트 전극들(250)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 게이트 전극들(250)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 층간 절연층들(241-249: 240)이 게이트 전극들(250)의 사이에 배열될 수 있다. 층간 절연층들(240)도 게이트 전극들(250)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(240)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(260)이 게이트 전극들(250)과 채널 영역(270)의 사이에 배치될 수 있다. 도 6에는 구체적으로 도시되지 않았으나, 게이트 유전층(260)은 채널 영역(270)으로부터 순차적으로 적층된 터널링층, 전하 저장층, 및 블록킹층을 포함할 수 있다.
상기 터널링층은 F-N 방식으로 전하를 상기 전하 저장층으로 터널링시킬 수 있다. 상기 터널링 절연층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 상기 전하 저장층은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
메모리 셀 스트링의 상단에서, 드레인 영역(280)이 매립 절연층(275)의 상면을 덮고 채널 영역(270)과 전기적으로 연결되도록 배치될 수 있다. 드레인 영역(280)은 예컨대, 도핑된 폴리 실리콘을 포함할 수 있다. 드레인 영역(280)은 스트링 선택 트랜지스터(SST)의 드레인 영역으로 작용할 수 있다.
드레인 영역(280)의 상부에는 비트 라인이 더 배치될 수 있으며, 상기 비트 라인은 x 방향으로 배열된 일 열의 드레인 영역들(280) 중 교번적으로 선택되는 드레인 영역들(280)과 연결되어 연장될 수 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 접지 선택 트랜지스터들(GST)의 소스 영역(210)이 배치될 수 있다. 소스 영역(210)은 기판(201)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(210)은 x 방향으로 채널 영역(270) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(210) 상에는 분리 절연층(220)이 형성될 수 있으며, 분리 절연층(220) 내의 개구부에는 공통 소스 라인(Common Source Line, CSL)(230)이 배치될 수 있다.
공통 소스 라인(230)은 소스 영역(210) 상에서 y 방향으로 연장되며, 소스 영역(210)과 오믹 콘택(ohmic contact)하도록 배열될 수 있다. 공통 소스 라인(230)은 높은 종횡비를 가지는 라인 형태를 가질 수 있으며, 예를 들어, 1:10 내지 1:30의 범위의 종횡비를 가질 수 있다. 다만, 실시예에 따라, 공통 소스 라인(230)은 필라(pillar) 형상을 가지는 적어도 하나의 콘택 형태로 배치될 수도 있다. 공통 소스 라인(230)은 상면과 하면 사이에 형성된 보잉 영역을 포함할 수 있다. 공통 소스 라인(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 공통 소스 라인(230)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 공통 소스 라인(230)의 측면에는 분리 절연층(220)이 형성되어 게이트 전극들(250)과 절연될 수 있으며, 도면에는 도시되지 않았으나, 공통 소스 라인(230)의 상면에도 제9 층간 절연층(249)과 같은 절연 물질이 배치될 수 있다.
공통 소스 라인(230)은 분리 절연층(220)의 개구부의 내측벽 상에 성장된 제1 영역(232) 및 제1 영역(232)의 내측면 상에 제1 영역(232)과 단절되어 성장된 제2 영역(234)을 포함할 수 있다. 제1 영역(232)은 분리 절연층(220)의 내측벽을 덮도록 배치되며, 제2 영역(234)은 제1 영역(232)에 의해 측면 및 하면이 둘러싸이도록 배치될 수 있다. 제1 및 제2 영역(232, 234)은 서로 다른 성장 공정에 의해 형성되어 서로 단절된 미세 조직을 가질 수 있다. 반도체 장치(200)의 메모리 셀들(MC1-MC6)의 개수가 증가하여, 공통 소스 라인(230)의 종횡비가 더 커지는 경우에도, 본 실시예의 공통 소스 라인(230)은 제1 및 제2 영역(232, 234)을 포함하도록 형성되므로, 보이드 없이 형성될 수 있다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 7a 내지 도 7f에서, 도 6과 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 7a을 참조하면, 먼저, 기판(201) 상에 복수의 층간 절연층(240) 및 복수의 게이트 전극(250)이 교대로 적층될 수 있다. 다음으로, 적층된 복수의 층간 절연층(240) 및 복수의 게이트 전극(250)을 관통하는 채널 영역(270)이 소정 간격으로 형성될 수 있다. 채널 영역(270)과 게이트 전극(250)의 사이에는 게이트 유전층(260)이 배치될 수 있으며, 채널 영역(270) 내측에는 매립 절연층(275)이 형성되고, 매립 절연층(275) 상에는 드레인 영역(280)이 형성될 수 있다.
다음으로, 게이트 전극(250)을 소정 간격으로 분리하여 채널 영역들(270)의 사이에서 기판(201)을 노출하는 분리 개구부(C)를 형성할 수 있다. 분리 개구부(C)는 y 방향으로 연장되는 라인 형태일 수 있으며, 채널 영역들(260) 사이에서 x 방향으로 적어도 하나의 채널 영역(270)마다 하나씩 형성될 수 있다. 분리 개구부(C)를 통해 노출되는 기판(201)의 상부에는 소정 깊이의 소스 영역(210)이 형성될 수 있다. 소스 영역(210)은 이온 주입에 의해 고농도 도핑 영역으로 형성되거나, 상부에 금속층을 형성한 후 열처리를 통해 실리사이드 영역으로 형성될 수 있다. 실시예에 따라, 복수의 게이트 전극(250)도 본 단계에서 소스 영역(210)과 함께 실리사이드화될 수 있다.
도 7b를 참조하면, 분리 개구부(C)를 절연 물질로 매립하여 분리 절연층(220)을 형성하고, 분리 절연층(220) 내에 개구부(H2)를 형성할 수 있다.
먼저, CVD를 이용하여 절연 물질을 증착함으로써 절연 물질층을 형성할 수 있다. 상기 절연 물질층은 분리 개구부(C)를 매립하고 복수의 층간 절연층(240) 및 복수의 게이트 전극(250)가 적층된 상부에도 형성될 수 있다.
개구부(H2)는 도시되지 않은 마스크층을 이용하여 상기 절연 물질층의 일부를 식각하여 제거함으로써 형성할 수 있다. 상기 마스크층은 포토리소그래피 공정에 의해 패터닝된 마스크층일 수 있다. 식각 공정은 이방성 식각일 수 있으며, 예를 들어 RIE를 이용한 식각일 수 있다. 또한, 식각 공정은 플라즈마를 이용하여 수행될 수도 있다.
개구부(H2)는 도시되지 않은 방향으로 연장되는 라인 형태일 수 있으며, 개구부(H2)에 의해 소스 영역(210)의 상면이 노출될 수 있다. 개구부(H2)는 상부로부터 폭이 넓어지다가 다시 좁아지는 보잉 영역을 포함할 수 있다. 도 7b에서, 보잉 영역이 형성된 높이는 도시된 것에 한정되지 않으며 실시예에 따라 변화될 수 있다.
도 7c를 참조하면, 개구부(H2)의 내측벽을 덮도록 제1 영역(232)(도 6 참조)의 전처리 영역(232a)을 형성할 수 있다.
도 7c에서 별도로 도시하지는 않았으나, 전처리 영역(232a)은 개구부(H2)의 내측벽에 접하는 핵생성 촉진층을 포함할 수 있다. 또한, 전처리 영역(232a)은 개구부(H2)의 내측벽 상에 균일한 두께로 증착될 수도 있으나, 보잉 영역 및 그 주변에서 상대적으로 두껍게 증착될 수도 있다.
도 7d를 참조하면, 전처리 영역(232a)의 표면 일부에 성장 억제층(232b)을 형성할 수 있다.
성장 억제층(232b)은 전처리 영역(232a) 중 표면 처리가 수행되어, 표면의 성질이 변화된 일부 영역을 지칭할 수 있다. 성장 억제층(232b)은 표면의 반응기의 상태가 변화되거나 표면의 에너지가 변화되어 그 상부에 물질의 증착을 억제하는 성장 억제층으로 작용할 수 있다. 실시예에 따라, 성장 억제층(232b)은 전처리 영역(232a) 상에 형성된 새로운 막을 의미할 수도 있다.
성장 억제층(232b)은 플라즈마 처리, 이온 주입 공정 및 광원 처리 중 적어도 하나의 공정을 이용하여 형성할 수 있다. 플라즈마 처리에 의할 경우, 플라즈마 가스는 분리 절연층(220)의 상부로부터 소정 각도를 가지고 비스듬하게 도달하며, 바이어스(bias) 등의 공정 조건에 의해 성장 억제층(232b)이 형성되는 깊이가 조절될 수 있다. 예를 들어, 성장 억제층(232b)은 개구부(H2)가 최대폭을 가지는 영역의 상부에만 형성될 수 있으며, 실시예에 따라, 상기 최대폭을 가지는 영역의 하부로도 소정 길이로 연장될 수 있다. 예를 들어, 성장 억제층(232b)은 보잉 영역의 일부 및 그 상부에 형성될 수 있다.
도 7e를 참조하면, 개구부(H2) 하부에 제1 영역(232)의 후처리 영역(232c)을 형성하여 최종적으로 제1 영역(232)을 형성할 수 있다.
도전성 물질의 증착이 수행되는 경우, 성장 억제층(232b) 상에서는 도전성 물질의 증착이 억제되거나 상대적으로 작은 속도로 증착되므로, 개구부(H2) 하부의 전처리 영역(232a) 상에만 후처리 영역(232c)이 형성될 수 있다. 이 경우, 후처리 영역(232c)은 성장 억제층(232b)의 형성과 인시츄로 형성될 수 있으며, 전처리 영역(232a)의 미세 조직과 단절되지 않고 연속적으로 성장될 수 있다. 이는 전처리 영역(232a)과 후처리 영역(232c)의 사이에는 공정 상의 시간적인 단절만 존재하기 때문일 수 있다.
전처리 영역(232a), 성장 억제층(232b) 및 후처리 영역(232c)은 도전층(230)의 제1 영역(232)을 구성하며, 모두 동일한 물질로 이루어질 수 있다. 제1 영역(232)은 예를 들어, 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다.
후처리 영역(232c)은 그 상부에 리세스된 영역을 포함할 수 있으며, 이는 성장 억제층(232b)의 성장 억제 효과에 의한 영향으로 인하여, 하부에서의 성장이 상대적으로 빠르기 때문에 형성되는 형태일 수 있다.
도 7f를 참조하면, 개구부(H2) 내의 제1 영역(232) 상에 제2 영역(234)을 형성하여 공통 소스 라인(230)을 형성할 수 있다.
소정 시간이 지난 후, 성장 억제층(232b)의 성장 억제 효과가 소멸되면 제1 영역(232) 상에 제2 영역(234)이 성장될 수 있다. 따라서, 제2 영역(234)은 제1 영역(232)의 성장 억제층(232b) 상에서는 연속적으로 성장되지 못할 수 있으며, 이는 성장 억제층(232b)에 의해 표면의 성질이 변화되었기 때문이다. 따라서, 제2 영역(234)은 제1 영역(232)에 연속적으로 성장되지 못하고 단절된 미세 조직의 구조를 가질 수 있다.
본 실시예에서 개구부(H2)가 최대폭을 가지는 영역을 포함하는 보잉 영역의 하부까지 매립된 제1 영역(232)을 먼저 형성한 후, 상부에 제2 영역(234)을 형성함으로써 상기 보잉 영역에서 보이드가 형성되는 것을 방지할 수 있다.
다음으로, 복수의 층간 절연층(240) 및 복수의 게이트 전극(250)의 적층구조물의 상부를 따라 평탄화 공정이 수행되어 상부에 잔존하는 분리 절연층(220) 및 공통 소스 라인(230)의 물질을 제거할 수 있다. 상기 평탄화 공정은, 도 4f를 참조하여 상술한 것과 같이, 상부 도전층(136)을 추가적으로 형성한 후 수행될 수도 있다.
다음으로, 드레인 영역(280)에 연결되는 비트 라인 플러그와 같은 연결 구조 및 비트 라인을 더 형성할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 8을 참조하면, 도 6과 같은 반도체 장치(200)에서, 메모리 셀이 배치된 셀 영역과 셀 영역을 구동하는 소자들이 배치된 주변 회로 영역을 연결하는 연결 영역의 일부가 도시될 수 있다.
상기 연결 영역에서, 게이트 전극들(251-256) 및 층간 절연층들(241-247)이 적층된 적층 구조물의 상부에 절연층(295)이 배치되고, 게이트 전극들(251-256) 각각에 콘택 플러그들(310-360: 300)이 연결될 수 있다. 콘택 플러그들(300)은 게이트 전극들(251-256)을 주변 회로 영역의 구동 회로들에 연결하기 위한 배선 구조의 일부일 수 있다.
콘택 플러그들(300)은 절연층(295)을 관통하여 게이트 전극들(251-256) 각각에 연결될 수 있다. 콘택 플러그들(300) 중 하부에 배치되는 제1 내지 제3 게이트 전극들(251, 252, 253)에 연결되는 제1 내지 제3 콘택 플러그들(310, 320, 330)은 상대적으로 상부에 배치되는 제4 내지 제6 게이트 전극들(254, 255, 256)에 연결되는 제4 내지 제6 콘택 플러그들(340, 350, 360)보다 높은 종횡비를 가질 수 있다. 따라서, 제1 내지 제3 콘택 플러그들(310, 320, 330)의 형성을 위한 콘택 홀을 형성할 때, 보잉 영역이 형성될 수 있다. 다만, 제1 내지 제3 콘택 플러그들(310, 320, 330)에 보잉 영역이 형성된다는 것은 예시적인 것으로, 보잉 영역이 형성되는 콘택 플러그(300)의 개수는 이에 한정되지 않는다. 또한, 제1 내지 제3 콘택 플러그들(310, 320, 330)에서 보잉 영역이 형성된 높이도 서로 다를 수 있다.
제1 내지 제3 콘택 플러그들(310, 320, 330) 각각은 제1 영역(312, 322, 332) 및 제2 영역(314, 324, 334)을 포함할 수 있다. 이러한 구조는 제1 내지 제3 콘택 플러그들(310, 320, 330)의 형성 시, 제1 내지 제3 콘택 플러그들(310, 320, 330)에 해당하는 영역만 오픈되도록 한 후, 도 3 및 도 4c를 참조하여 상술한 성장 억제층을 형성함으로써 제조될 수 있다.
제1 영역(312, 322, 332)은 절연층(295)의 개구부들 내에서 상기 개구부들의 측벽상에 배치되며, 제2 영역(314, 324, 334)은 제1 영역(312, 322, 332)의 내측면 상에 배치될 수 있다. 제2 영역(314, 324, 334)은 제1 영역(312, 322, 332)에 의해 측면 및 하면이 둘러싸이도록 배치될 수 있다. 제1 영역(312, 322, 332) 및 제2 영역(314, 324, 334)은 서로 다른 성장 공정에 의해 형성되어 서로 단절된 미세 조직을 가질 수 있다. 제1 영역(312, 322, 332) 및 제2 영역(314, 324, 334)의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며, 예를 들어 제2 영역(314, 324, 334)의 측면 상에서 제1 영역(312, 322, 332)은 도시된 것보다 두껍게 형성될 수도 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 9를 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 또는 도 6을 참조하여 상술한 것과 같은 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 9에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 10을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 또는 도 6을 참조하여 상술한 것과 같은 반도체 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 11을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 1 또는 도 6을 참조하여 상술한 것과 같은 반도체 장치를 하나 이상 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101, 201: 기판 110: 도전 영역
120: 절연층 130: 도전층
132: 제1 영역 134: 제2 영역
210: 소스 영역 220: 분리 절연층
230: 공통 소스 라인 232: 제1 영역
234: 제2 영역 240: 층간 절연층
250: 게이트 전극 260: 게이트 유전층
270: 채널 영역 275: 매립 절연층
280: 드레인 영역 295: 절연층
300: 콘택 플러그

Claims (10)

  1. 도전 영역을 포함하는 기판;
    상기 도전 영역을 노출하는 개구부를 포함하는 절연층; 및
    상기 개구부 내에 매립되며, 상기 개구부의 내측벽 상에 배치된 제1 영역 및 상기 제1 영역의 내측에 배치된 제2 영역을 포함하는 도전층을 포함하고,
    상기 제1 및 제2 영역의 경계에서 상기 제1 및 제2 영역 각각을 이루는 결정립들이 서로 접하도록 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 영역은 상기 절연층의 상면으로부터 상기 개구부 내에 소정 깊이로 위치하며, 상기 제1 영역에 의해 측면 및 하면이 둘러싸이는 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 영역은 소정 깊이 이하에서 폭이 점진적으로 감소하여 최저점을 가지는 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 영역은 상기 개구부의 중앙을 향하여 일 방향으로 성장된 복수의 제1 결정립들을 포함하고,
    상기 제2 영역은 상기 제1 영역과의 경계로부터 상기 일 방향으로 성장된 복수의 제2 결정립들을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 복수의 제1 및 제2 결정립들은 상기 일 방향으로 성장된 주상(columnar) 구조를 가지는 것을 특징으로 하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 도전층은 상면에서 제1 폭을 가지고, 하면에서 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 제1 폭보다 큰 제3 폭을 가지는 보잉(bowing) 영역이 그 사이에 위치하는 것을 특징으로 하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제2 영역은 상기 도전층의 상면으로부터 적어도 상기 보잉 영역까지 연장되는 것을 특징으로 하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제2 영역은 상기 도전층의 상면으로부터 상기 보잉 영역까지 폭이 증가하고, 상기 보잉 영역의 하부에서 폭이 감소되는 것을 특징으로 하는 반도체 장치.
  9. 제6 항에 있어서,
    상기 보잉 영역은 상기 도전층의 중간 높이 이상의 높이에 위치하는 것을 특징으로 하는 반도체 장치.
  10. 도전 영역을 포함하는 기판;
    상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 영역들;
    상기 채널 영역의 외측벽을 따라서 상기 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
    상기 도전 영역을 노출하는 개구부를 포함하며, 인접하는 상기 복수의 채널 영역들 사이에 배치되는 절연층; 및
    상기 개구부 내에 매립되며, 상기 절연층의 측면 상에 성장된 제1 영역 및 상기 제1 영역의 측면상에 상기 제1 영역과 단절되어 성장된 제2 영역을 포함하는 공통 소스층을 포함하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
KR102298605B1 (ko) * 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102365114B1 (ko) * 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10431464B2 (en) 2016-10-17 2019-10-01 International Business Machines Corporation Liner planarization-free process flow for fabricating metallic interconnect structures
US10068787B2 (en) * 2016-12-30 2018-09-04 Sunpower Corporation Bowing semiconductor wafers
JP2018157069A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体記憶装置
WO2019066813A1 (en) * 2017-09-27 2019-04-04 Intel Corporation METHOD, DEVICE AND SYSTEM FOR PROVIDING GRAZED METALLIZATION STRUCTURES
KR102380824B1 (ko) * 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
US10672653B2 (en) 2017-12-18 2020-06-02 International Business Machines Corporation Metallic interconnect structures with wrap around capping layers
JP2022032210A (ja) * 2020-08-11 2022-02-25 キオクシア株式会社 半導体記憶装置
CN113725149B (zh) * 2021-08-30 2023-10-10 长江存储科技有限责任公司 材料的填充方法、半导体结构和3d nand存储器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4088544A (en) * 1976-04-19 1978-05-09 Hutkin Irving J Composite and method for making thin copper foil
US5203957A (en) * 1991-06-12 1993-04-20 Taiwan Semiconductor Manufacturing Company Contact sidewall tapering with argon sputtering
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
KR950009934B1 (ko) * 1992-09-07 1995-09-01 삼성전자주식회사 반도체 장치의 배선층 형성방법
KR100208024B1 (ko) * 1996-10-04 1999-07-15 윤종용 힐락 억제를 위한 tft의 알루미늄 게이트 구조 및 그 제조방법
US9076843B2 (en) * 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
JP2010114320A (ja) * 2008-11-07 2010-05-20 Panasonic Corp 半導体装置
US20100206737A1 (en) * 2009-02-17 2010-08-19 Preisser Robert F Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
KR20120068392A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
KR101895421B1 (ko) * 2011-02-24 2018-09-07 삼성디스플레이 주식회사 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들

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