KR101895421B1 - 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들 - Google Patents

배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들 Download PDF

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Abstract

본 발명은 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들에 관한 것이다.
상기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 선형 반도체, 상기 선형 반도체 위에 서로 이격하여 형성된 드레인 전극 및 소스 전극, 상기 드레인 전극과 상기 소스 전극의 각각은 금속원자들의 확산을 방지하는 제1 금속확산방지층과 상기 제1 금속확산방지층 위에 형성된 제2 금속확산방지층을 포함한다. 상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중에서 적어도 하나는 하부막에 대체로 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 상기 제1 금속확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속확산 방지층을 형성하는 제2 결정입계(grin boundary)들이 상기 선형 반도체에 대해 수직방향에서 대체로 불연속적인 것을 특징으로 한다.

Description

배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들{WIRING, THIN FILM TRANSISTOR, THIN FILM TRANSISTOR PANEL AND METHODS FOR MANUFACTURING THE SAME}
본 발명은 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들에 관한 것이다.
일반적으로, 반도체 장치나 액정표시장치에서 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo) 또는 그들의 합금으로 이루어진 배선 또는 전극이 주로 사용된다. 그러나, 최근 반도체 장치에서 고집적도에 의한 미세화와 빠른 동작을 위해 알루미늄보다 전기저항이 낮고, 전자이동(electromigration)과 스트레스 마이그레이션(stress migration)에 대해 내성이 높은 특성을 갖는 구리(Cu)가 배선 또는 전극으로 사용되고 있다.
또한, 액정표시장치 등으로 대표되는 표시장치 분야에서도 해상도와표시면적의 증가와 상기 표시장치내에 집적될 수 있는 센서, 드라이버 회로등과 같은 소자의 집적에 의해 저저항 배선이 요구된다. 따라서, 구리로 형성된 게이트 또는 데이터 배선들 또는 박막 트랜지스터(Thin Film Transistor, TFT)의 게이트, 드레인 및 소스 전극들이 표시장치에 적용되고 있다.
그러나, 구리(Cu)를 배선들 또는 전극들로 사용함으로써, 인접한 회로 소자나 박막 트랜지스터의 반도체층으로 구리의 확산은 화소 소자나 박막 트랜지스터의 특성을 열화시킬 수 있다. 따라서 배선들 또는 전극들에 포함된 금속원자들, 예를 들면 구리 원자들이 주변으로 확산하는 것을 방지하는 것이 요망된다.
상기와 같은 종래의 문제점을 해결하기 위하여 본 발명의 목적은 구리의 확산을 방지하기 위한 박막 트랜지스터 및 이를 제조하는 방법들을 제공하는데 있다.
본 발명의 다른 목적은 대형 및 고해상도의 표시장치를 위해 구리 배선을 적용함으로써 우수한 신뢰성을 갖는 박막 트랜지스터 표시판 및 이를 제조하는 방법들을 제공하는 것이다.
전술한 본 발명의 기술적 과제를 해결하기 위하여, 본 발명의 한 실시예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 선형 반도체, 상기 선형 반도체 위에 서로 이격하여 형성된 드레인 전극 및 소스 전극, 상기 드레인 전극과 상기 소스 전극의 각각은 금속원자들의 확산을 방지하는 제1 금속확산방지층과 상기 제1 금속확산방지층 위에 형성된 제2 금속확산방지층을 포함하고, 및 상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중에서 적어도 하나는 하부막에 대체로 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 상기 제1 금속확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속확산 방지층을 형성하는 제2 결정입계(grin boundary)들이 상기 선형 반도체에 대해 수직방향에서 대체로 불연속적인 것을 포함 한다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판 위에 형성된 게이트 배선에 연결된 게이트 전극, 상기 게이트 전극 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 선형 반도체, 상기 선형 반도체 위에 서로 이격하여 형성된 드레인 전극 및 소스 전극, 및 상기 드레인 전극 또는 상기 소스 전극에 연결된 화소전극을 포함하고, 상기 드레인 전극 및 상기 소스 전극의 각각은 제1 금속확산방지층, 제2 금속확산방지층 및 상기 제2 금속확산방지층 위에 형성된 소스 드레인막을 포함하고, 및 상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중에서 적어도 하나는 하부막에 대체로 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 상기 제1 금속확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속확산 방지층을 형성하는 제2 결정입계(grin boundary)들이 상기 선형 반도체에 대해 수직방향에서 대체로 불연속적인 것을 포함한다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법은 절연 기판 위에 형성된 게이트 배선에 연결된 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 선형 반도체을 형성하는 단계, 상기 선형 반도체 위에 서로 이격하여 드레인 전극 및 소스 전극을 형성하는 단계, 및 상기 드레인 전극 또는 상기 소스 전극에 연결된 화소전극을 형성하는 단계을 포함하고, 상기 선형 반도체 위에 제1 금속확산방지층, 제2 금속확산방지층 및 상기 제2 금속확산방지층 위에 형성된 소스 드레인막을 포함하는 상기 드레인 및 소스 전극들을 형성하는 단계를 포함하고, 및 상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중에서 적어도 하나는 하부막에 대체로 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 상기 제1 금속확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속확산 방지층을 형성하는 제2 결정입계(grin boundary)들이 상기 선형 반도체에 대해 수직방향에서 대체로 불연속적으로 형성되는 것을 포함한다.
본 발명의 한 실시예에 따른 배선은 기판 위에 형성된 제1 금속배선 확산 방지층, 상기 제1 금속배선 확산 방지층 위에 형성된 제2 금속배선 확산 방지층, 및 상기 제2 금속배선 확산 방지층 위에 형성된 금속배선을 포함하고, 상기 제1 금속배선 확산 방지층 및 상기 제2 금속배선 확산 방지층 중에서 적어도 하나는 하부막에 대체로 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 및 상기 제1 금속배선 확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속배선 확산 방지층을 형성하는 제2 결정입계(grain boundary)들은 상기 주상구조들이 성장하는 방향에 대해 평행한 방향에서 대체로 불연속적인 것을을 포함한다.
본 발명에 따른 박막 트랜지스터 및 이의 제조방법에 의하면, 전극을구성하는 금속원자가 박막 트랜지스터의 반도체층으로 확산되기 않기 때문에 박막 트랜지스터의 특성은 뛰어난 신뢰성을 갖는다.
또한 본 발명의 박막 트랜지스터 표시판은 저 저항 재료로 형성된 배선을 갖기 때문에 배선 저항에 의해 발생하는 신호지연을 감소시킬 수 있다. 이하, 본 명세서에 기재된 여러 이점들이 있다는 것이 통상의 지식을 가진 자에게 이해될 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이고,
도 2a는 종래의 박막트랜지스터의 소스 전극의 일측 단면을 전자현미경(TEM, Transmission Electron Microscope)으로 찍은 사진이고,
도 2b는 TOF-SIMS (Time of Flight Secondary Ion Mass Spectrometry) 장비에 의해 도 2a에 도시된 소스 전극 일측의 깊이에 따라 성분을 분석한 그래프이고,
도 3 내지 도 13은 본 발명의 한 실시예에 따른 도 1에 도시된 박막 트랜지스터의 제조 방법을 도시한 단면도들이고,
도 14는 본 발명의 한 실시예에 따른 박막 트랜지스터의 표시판(100)의 배치도이고,
도 15은 도 14의 박막 트랜지스터 표시판(100)을 15-15'선을 따라 취해진 단면도이고,
도 16은 본 발명의 한 실시예에 따라 배선 또는 전극의 단면도이다.
이하, 첨부한 도면들과 바람직한 실시예들을 참조하여 본 발명을 제조하고 사용하는 방법이 상세히 설명된다.
본 발명의 명세서에서, 동일한 참조번호들은 동일한 부품들 또는 구성요소들을 나타낸다는 것을 유의하여야 한다. 또한 수치 한정들이 본 명세서에서 제시되고 있지만, 청구범위에 한정되지 않는 한 그러한 한정들은 예시적인 한정들이라는 것을 유의하여야 한다.
도 1 내지 도 13을 참조하여, 본 발명의 한 실시예에 따른 박막트랜지스터와 이의 제조방법이 상세히 설명된다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다. 도 2a는 기존 박막트랜지스터의 소스 전극의 일측 단면을 전자현미경(TEM, Transmission Electron Microscope)으로 찍은 사진이이고, 도 2b는 TOF-SIMS (Time of Flight Secondary Ion Mass Spectrometry) 장비에 의해 도 2a에 도시된 소스 전극 일측의 깊이에 따라 성분을 분석한 그래프이다. 도 3 내지 도 13는 도 1에 도시된 박막 트랜지스터를 제조하는 방법을 도시한 단면도이다. 이하, 도 1을 참조하여 박막 트랜지스터의 구조가 상세히 설명된다. 도 1에 도시된 박막 트랜지스터는 본 발명의 특징에 따라 소스 전극 또는 드레인 전극에 포함된 금속확산 방지막과 게이트 전극 사이에 선형 반도체막이 형성된 구조를 갖는다.
단결정, 다결정, 유리 또는 플라스틱 재질의 투명한 기판(110) 위에 게이트 전극(gate electrode) (124)이 형성되어 있다. 본 발명의 한 실시예에 따라 게이트 전극(124)은 티타늄(Ti) 또는 티타늄 합금(Ti)으로 형성된 제1 게이트 전극(124a)와 구리(Cu) 또는 구리(Cu) 합금으로 형성된 제2 게이트 전극(124b)으로 구성된 2중층 구조를 갖는다. 게이트 전극(124)은 거기에 인가되는 전압에 의해 소스 전극(173)과 드레인 전극(175) 사이에 형성된 채널을 통해 흐르는 전류를 제어한다. 게이트 전극(124)은 Cr, Mo, Ti, Ta, Al, Cu, Ag 및 이들의 혼합물에서 선택된 물질로 형성될 수 있다. 다른 실시예에 따른 게이트 전극(124)은 아래와 같은 2중층 또는 3중층 구조를 가질 수 있다. 예를 들면, 이중막 구조는 Al/Mo, Al/Ti, Al/Ta, Al/Ni, Al/TiNx, Al/Co, Cu/CuMn, Cu/Ti, Cu/TiN, 또는 Cu/TiOx가 될 수 있다. 삼중막 구조는 Mo/Al/Mo, Ti/Al/Ti, Co/Al/Co, Ti/Al/Ti, TiNx/Al/Ti, CuMn/Cu/CuMn, Ti/Cu/Ti, TiNx/Cu/TiNx, 또는 TiOx/Cu/TiOx가 될 수 있다.
게이트 전극(124) 위에 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 무기 절연물, 유기 절연물 또는 유무기 절연물로 이루어진 막일 수 있다. 무기 절연물은 질화규소(SiNx), 산화규소(SiOx), 산화티탄(TiO2), 알루미나(Al2O3) 또는 지르코니아(ZrO2)일 수 있다. 유기 절연물은 폴리실록산(Poly Siloxane), 페닐실록산(Phenyl Siloxane), 폴리이미드(Polyimide), 실세스퀴옥산(Silsesquioxane), 실란(Silane) 또는 이 분야에서 통상의 지식을 가진 자에게 용이하게 사용될 수 있는 유기 절연물질일 수 있다. 유무기 절연물은 전술한 무기 절연물들 중 적어도 하나와 유기절연물들 중 적어도 하나의 선택된 물질들의, 예를 들면 산화규소(SiOx)과 폴리실록산(Poly Siloxane)의 혼합물일 수 있다. 특히, 폴리실록산(Poly Siloxane) 유기 절연물 및 폴리실록산(Poly Siloxane)을 포함한 유무기 절연물은 섭씨 약 350도 이상에서 고내열성, 광의 높은 투과성 및 다른 층과 양호한 접착력의 특성들을 갖는다. 무기 절연물로 형성된 게이트 절연막(140)의 두께는 약 2,000Å~4,000Å일 수 있고, 보다 바람직하게는 약 3,000Å이다. 유기 절연물 또는 유무기 절연물로 형성된 게이트 절연막(140)의 두께는 약 3,000Å~50,000Å일 수 있고, 보다 바람직하게는 약 20,000Å이다. 게이트 절연막(140)은 게이트 전극과 선형 반도체막(154)을 절연하도록 2중층 이상, 예를 들면 게이트 전극과 접촉하는 질화규소(SiNx)층 및 선형 반도체막(154)과 접촉하는 산화규소(SiOx)층의 2중층을 가질 수 있다.
게이트 절연막(140) 위에 선형 반도체막(154)가 형성되어 있다. 선형 반도체(154)는 비정질 규소, 결정질 규소 또는 산화물 반도체 등으로 형성될 수 있다. 선형 반도체(154)는 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)과 중첩할 수 있고, 박막 트랜지스터의 채널을 형성한다. 박막 트랜지스터의 채널은 박막 트랜지스터가 동작시 전하가 이동하는 것으로, 소스 전극(173)과 드레인 전극(175) 사이의 선형 반도체(154)층 내에 형성된다. 선형 반도체(154)의 두께는 약 1,000Å~2,500Å일 수 있고, 보다 바람직하게는 약 1,700Å이다. 산화물 반도체는 AXBXOX 또는 AXBXCXOX로 표현되는 화학식을 갖는 화합물일 수 있다. A는 Zn 또는 Cd, B는 Ga, Sn 또는 In, C는 Zn, Cd, Ga, In, 또는 Hf 일 수 있다. X는 O이 아니며, A, B, 및 C는 서로 다르다. 또 다른 실시예에 따라 산화물 반도체는 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, HfZnSnO 및 ZnO로 이루어진 군으로부터 선택된 물질일 수 있다. 이러한 산화물 반도체는 수소화 비정질 규소 보다 약 2 ~ 100배 빠른 유효 이동도(effective mobility)를 갖고 있다.
선형 반도체(154) 위에 선형 저항성 접촉 부재(ohmic contact material)(165)가 형성될 수 있다. 선형 저항성 접촉 부재(165)는 선형 반도체막(154)과 소스전극 또는 드레인 전극 사이에 존재하여 이들 사이의 접촉 저항을 낮게 한다. 채널(channel) 위에는 선형 저항성 접촉 부재(165)가 형성되어 있지 않다. 선형 저항성 접촉 부재(165)의 두께는 약 200Å~500Å일 수 있다. 선형 저항성 접촉 부재(165)는 n형 불순물을 포함한 비정질 실리콘층 또는 GaZnO의 산화물일 수 있다. 선형 반도체(154)가 산화물 반도체 물질로 형성될 경우 선형 저항성 접촉 부재(165)가 형성되지 않고, 소스 전극(173) 및 드레인 전극(175)이 선형 반도체(154) 바로 위에 형성될 수 있다.
선형 저항성 접촉 부재(165) 또는 선형 반도체막(154) 위에 서로 이격되어 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173) 및 드레인 전극(175)의 각각은 주 전극막(174)과 금속 확산 방지막(177)으로 형성된다. 즉, 소스 전극(173)은 제1 소스 전극(174s)과 소스 금속 확산 방지막(177s)을 포함하고, 드레인 전극(175)은 제1 드레인 전극(174d)과 드레인 금속 확산 방지막(177d)을 포함한다. 주 전극막(174)은 제1 소스 전극(174s)과 제1 드레인 전극(174d)을 포함하고, 금속 확산 방지막(177)은 소스 금속 확산 방지막(177s)과 드레인 금속 확산 방지막(177d)을 포함한다. 소스 금속 확산 방지막(177s)은 제1 소스금속 확산 방지층(178s)와 제2 소스금속 확산 방지층(179s)을 포함하고, 드레인 금속 확산 방지막(177d)은 제1 드레인금속 확산 방지층(178d)와 제2 드레인금속 확산 방지층(179d)을 포함한다. 제1 소스금속 확산 방지층(178s)과 제1 드레인금속 확산 방지층(178d)은 동일한 재료로 형성되고 제1 금속 확산 방지층(178)에 포함된다. 제2 소스금속 확산 방지층(179s)와 제2 드레인금속 확산 방지층(179d)은 동일한 재료로 형성되고 제2 금속 확산 방지층(179)에 포함된다. 제1 금속확산 방지층(178)과 제2 금속확산 방지층(179)의 각각은 약 30Å 내지 약 1000Å, 보다 바람직하게는 약 50Å 내지 약 500Å 범위 내의 한 값의 두께를 가질 수 있다.
본 발명의 한 실시예에 따라 제1 소스 전극(174s) 및 제1 드레인 전극(174d)은 전술된 게이트 전극(124)의 물질로 형성될 수 있고, 보다 바람직하게는 구리(Cu)로 형성된다. 본 발명의 한 실시예에 따라 금속확산 방지막(177)은 결정입계(grain boundary)들이 불연속적인 2층 이상의 구조를 갖는다. 금속 확산 방지막(177)들은 선형 반도체막(154)과 제1 소스 전극(174s) 사이에, 그리고 선형 반도체막(154)과 제1 드레인 전극(174d) 사이에 형성된다. 소스 및 드레인 금속 확산 방지막들(177s, 177d)로 구성된 금속확산 방지막(177)은 제1 소스 또는 제1 드레인 전극(174s, 174d)을 형성하는 금속 원자가 선형 반도체막(154)으로 확산하는 것을 방지한다. 금속 원자가 선형 반도체막(154)으로 확산되면 박막 트랜지스터의 오프 전류(Ioff)가 증가하여 박막 트랜지스터의 특성은 저하되고 열화될 수 있다. 본 발명의 발명자들은 아래에 도 2a와 도 2b를 참고하여 후술되는 바와 같이 박막 트랜지스터가 열화되는 기구(mechanism)을 발견했다. 도 2a는 실험에 사용된 기존 박막트랜지스터의 소스 전극의 일측 단면을 전자현미경(TEM, Transmission Electron Microscope)으로 찍은 사진이다. 보다 구체적으로, 도 2a는 구리(Cu)로 형성된 소스 전극과 선형 저항성 접촉부재(n형 불순물을 포함한 비정질 실리콘층) 및 이들 사이에 티타늄(Ti)으로 형성된 금속막의 단면을 전자현미경으로 찍은 사진이다. 도 2a를 참조하면, 티타늄(Ti) 막의 일부분, 즉 구리(Cu) 원자가 티타늄(Ti) 막으로 확산하는 부분에서 티타늄(Ti) 막의 결정구조가 주변 티타늄(Ti) 막의 결정구조와 다르다. 도 2b는 TOF-SIMS 장비에 의해 도 2a에 도시된 금속막들의 단면의 깊이에 따른 성분들을 분석한 그래프이다. 가로축은 금속막들의 깊이(Depth, Å), 즉 구리(Cu)층으로부터 선형 저항성 접촉부재로의 거리를 나타낸다. 세로축은 이차 이온이 튀어나오는 세기(intensity)와 원자 농도(Atomic Concentration)를 나타낸다. 도 2b에 도시된 그래프에서, 티타늄(Ti) 원자와 규소(Si) 원자는 가로축에 해당하는 깊이에 따라 다른 세기(intensity) 값을 갖고, 구리(Cu) 원자는 가로축에 해당하는 깊이에 따라 다른 원자 농도(Atomic Concentration) 값을 갖는다. 가로축의 값, 즉 깊이(Depth, Å)가 약 0인 부분은 구리(Cu) 막과 티타늄(Ti) 막의 경계부분이다. 가로축의 값이 약 300 Å인 부분은 티타늄(Ti) 막과 선형 저항성 접촉부재의 경계부분이다. 도 2b를 참조하면, 구리막의 구리(Cu) 원자가 티타늄(Ti)으로 확산하는 것이 확인된다. 따라서, 도 2a와 도 2b을 통해서 소스 전극을 형성하는 구리 원자들이 티타늄(Ti) 막의 결정입계(grain boundary)들을 따라 이동 또는 확산하는 것이 확인된다. 따라서, 박막트랜지스터의 신뢰성을 개선하기 위해, 주 전극막(174)을 형성하는 금속원자가 주변에 형성된 막의 결정입계(grain boundary)들을 따라 이동하지 못하도록 하는 것이 필요하다.
본 발명의 한 실시예에 따라 제1 금속확산 방지층(178)을 구성하는 제1 결정입계(grain boundary)(178gb)들과 제2 금속확산 방지층(179)을 구성하는 제2 결정입계(grain boundary)(179gb)들은 실질적으로 불연속적이거나 어긋나게 형성되어 있다. 본 발명의 한 실시예에 따라 제1 금속확산 방지층(178)과 제2 금속확산 방지층(179)은 티타늄(Ti) 원자로 형성된 주상 구조(columnar structure)의 결정입계(grain boundary)들로 구성된 다결정(polycrystal) 구조일 수 있다. 이와 같이 제1 금속확산 방지층(178)을 형성하고, 대체로 주상구조를 갖는 결정(grain)들에 의해 형성된 제1 결정입계(grain boundary)(178gb)들과 제2 금속확산 방지층(179)을 형성하고, 대체로 주상구조를 갖는 결정(grain)들에 의해 형성된 제2 결정입계(grain boundary)(179gb)들은 하부막에 대해 수직방향에서 대체로 불연속적으로 어긋나게 형성되어 있기 때문에 주 전극막(174)을 형성하는 금속원자, 예를 들면 구리 원자들 또는 입자들의 이동이 차단된다.
본 발명의 다른 실시예에 따라 소스 전극(173)과 드레인 전극(175)의 각각을 형성하는 제1 금속확산 방지층(178)과 제2 금속확산 방지층(179) 중의 어느 한 금속확산 방지층은 비정질(amorphous) 구조이고, 타의 한 금속확산 방지층은 결정입계(grain boundary)들로 구성된 다결정(polycrystal) 구조일 수 있다. 비정질(amorphous) 구조를 갖는 금속확산 방지층은 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)로 형성될 수 있고, 다결정(polycrystal) 구조를 갖는 금속확산 방지층은 주상 구조(columnar structure)의 티타늄(Ti)으로 형성될 수 있다. 이와 같은 구조의 소스 전극(173)과 드레인 전극(175)에서 비정질(amorphous) 구조를 갖는 금속확산 방지층은 주 전극막의 금속 원자들, 예들 들면 구리 원자들 또는 입자들이 선형반도체막(154)으로 확산 또는 이동하는 것을 방지한다. 소스 전극(173) 및 드레인 전극(175)을 형성하는 방법은 박막 트랜지스터의 제조 방법을 설명하면서 상세히 설명된다.
소스 전극(173)및 드레인 전극(175) 위에 보호막(180)이 형성될 수 있다. 보호막(180)은 게이트 절연막(140)으로 구성될 수 있는 전술된 무기 절연물, 유기 절연물 또는 유무기 절연물로 형성될 수 있다. 무기 절연물로 이루어진 보호막(180)의 두께는 약 300Å~2,000Å일 수 있고, 보다 바람직하게는 약 500Å이다. 유기 절연물 또는 유무기 절연물로 이루어진 보호막(180)의 두께는 약 2,5000Å~35,000Å일 수 있다. 본 발명의 한 실시예에 따라 박막 트랜지스터의 채널을 보호하는 보호막(180)은 선형반도체막(154)과 직접 접촉하고 무기 절연물로 형성된 하부 보호막과 하부 보호막 위에 형성되고 유기 절연물로 형성된 상부 보호막을 포함할 수 있다.
이와 같이 소스 전극(173) 및 드레인 전극(175)에 포함된 금속 확산 방지막(177)은 소스 전극(173) 또는 드레인 전극(175)을 형성하는 금속 원자들 또는 입자들이 선형 반도체막으로 이동하는 것을 감소시켜서, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
이하, 도 1에 도시된 박막 트랜지스터의 제조 방법들이 도 3 내지 도 13를 참조하여 상세히 설명된다. 이하, 설명의 중복을 피하기 위해 도 1를 참조하여 설명된 박막 트랜지스터의 재료 또는 구조 등의 설명들이 생략된다. 또한, 이하 상세한 설명에서 도 1를 참조하여 개시된 모든 재료들 및 구조들을 이용한 박막 트랜지스터의 제조 방법이 설명되지 않았지만, 이 분야의 통상의 지식을 가진 자는 전술된 재료들 및 구조들을 이용하여 용이하게 박막 트랜지스터를 제조할 수 있다. 도 3 내지 도 13은 본 발명의 한 실시예에 따른 도 1에 도시된 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 3 참조 하면, 기판(110) 위에 게이트 전극(124)을 형성하는 금속성 재료가 적층되고, 패터닝(patterning)된 후 게이트 전극(124)이 형성된다. 이하, 본 발명의 한 실시예에 따라 티타늄(Ti) 또는 티타늄(Ti) 합금을 갖는 제1 게이트 전극(124a)과 구리(Cu) 또는 구리(Cu) 합금을 갖는 제2 게이트 전극(124b)으로 형성된 이중층 구조를 갖는 게이트 전극(124)의 형성방법이 상세히 설명된다.
기판(110) 위에 제1 게이트 전극(124a)을 형성하는 티타늄(Ti) 또는 티타늄 합금(Ti)의 제1 게이트 전극층이 적층되고, 그 위에 제2 게이트 전극(124b)을 형성하는 구리(Cu) 또는 구리(Cu) 합금의 제2 게이트 전극층이 적층된다. 제1 게이트 전극층은 약 10Å 내지 약 1,000Å의 두께를 가질 수 있고, 제2 게이트 전극층은 약 1,000Å내지 약 7,000Å의 두께를 가질 수 있다. 이의 2중층 막 위에 감광막(미도시)이 형성된다. 감광막은 게이트 전극 패턴을 갖는 투광 영역과 차광 영역의 마스크에 의해 노광, 현상된다. 패터닝된 감광막을 마스크로 하여 감광막으로 덮이지 않은 제1 게이트 전극층과 제2 게이트 전극층의 재료들은 건식 식각 및 습식 식각과 같은 식각공정에 의해 식각되고, 결국 게이트 전극(124)이 형성된다.
습식 식각 공정에서 제1 게이트 전극층과 제2 게이트 전극층의 재료들은 한 개의 식각액(etchant)에 의해 함께 식각되거나, 각각의 식각액(etchant)에 의해 순서대로 식각될 수 있다. 본 발명의 한 실시예에 따라 제2 게이트 전극층을 형성하는 구리(Cu) 막을 식각하는 식각액(etchant)은 퍼설페이트(persulfate), 아졸계 화합물(azole-containg compounds), 산화조절제 및 조성안정제을 포함할 수 있다. 퍼설페이트(persulfate)는 구리(Cu) 막을 식각하는 산화제의 주성분이다. 퍼설페이트(persulfate)는 암모늄퍼설페이트(Ammonium persulfate), 포타슘퍼설페이트(Potassium persulfate), 소듐퍼설페이트(Sodium persulfate), 옥손(Oxone) 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 아졸계 화합물(azole-containg compounds)은 구리(Cu) 막의 식각을 억제한다. 아졸계 화합물(azole-containg compounds)은 벤조트리아졸(Benzotriazole), 아미노테트라졸(Aminoterazole), 이미다졸(Imidazole), 피라졸(Pyrazole) 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 산화조절제는 구리(Cu)막의 산화와 식각을 조절한다. 산화조절제는 무기산인 질산(HNO3)과 유기산인 아세트산(Acetic Acid, AA)을 포함할 수 있다. 조성안정제는 퍼설페이트(persulfate)의 분해 속도를 감소한다. 조성안정제는 메탄구연산(Methane Sulfonic Acid), 질산(nitric acid), 인산(phosphoric acid), 황산(sulfuric acid), 염산(hydrochloric acid) 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 본 발명의 한 실시에에 따라 구리(Cu)막을 식각하는 식각액(etchant)은 용매를 제외하고 약 12중량%(wt%)인 암모늄퍼설페이트(Ammonium persulfate), 약 1중량%(wt%)인 아미노테트라졸(Aminoterazole), 약 3중량%(wt%)인 질산(HNO3)과 약 3.2중량%(wt%)인 아세트산(Acetic Acid, AA) 및 약 0.1중량%(wt%)인 메탄구연산(Methane Sulfonic Acid)을 포함한다. 용매는 초순수물(DeIonize water)일 수 있다.
본 발명의 한 실시예에 따라 제2 게이트 전극층을 형성하는 구리(Cu)막과 제1 게이트 전극층을 형성하는 티타늄(Ti)막을 함께 식각하는 식각액(etchant)은 퍼설페이트(persulfate), 아졸계 화합물(azole-containg compounds), 산화조절제, 조성안정제 및 산화보조제을 포함할 수 있다. 퍼설페이트(persulfate), 아졸계 화합물(azole-containg compounds), 산화조절제 및 조성안정제는 구리(Cu)막의 식각액(etchant)과 같으므로 상세한 설명은 생략된다. 산화보조제는 구리(Cu)막을 빠르게 식각하고, 티타늄(Ti)막 또는 티타늄(Ti) 합금막을 식각한다. 산화보조제는 불소(F)를 포함하는 불화물계 화합물, 예를 들면 무기산으로 불산(Hydrofluoric acid, HF), 암모늄플로라이드(Ammonium fluoride, NH4F), 암모늄바이플로라이드 (Ammonium Bifluoride, NH4hF2), 포타슘플로라이드(Potassium fluoride, KF), 소듐플로라이드(Sodium fluoride, NaF), 불화수소칼륨(CaHF), 불화수소나트륨(NaHF2), 불화암모늄(NH4F), 불화수소암모늄(NH4HF2), 붕불화암모늄(NH4BF4), 불화칼륨(KF), 불화수소칼륨(KHF2), 불화알루미늄 (AlF3), 불화붕소산(HBF4), 불화리튬(LiF), 붕불화칼륨(KBF4), 불화칼슘 (CaF2), 불화규산 및 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 본 발명의 한 실시에에 따라 구리(Cu)막과 티타늄(Ti)막을 함께 식각하는 식각액(etchant)은 용매를 제외하고 약 12중량%(wt%)인 암모늄퍼설페이트(Ammonium persulfate), 약 1중량%(wt%)인 아미노테트라졸(Aminoterazole), 약 3중량%(wt%)인 질산(HNO3)과 약 3.2중량%(wt%)인 아세트산(Acetic Acid, AA), 약 0.1중량%(wt%)인 메탄구연산(Methane Sulfonic Acid) 및 약 0.5중량%(wt%)인 불산(Hydrofluoric acid, HF)을 포함한다. 용매는 초순수물(DeIonize water)일 수 있다.
도 4을 참조 하면, 게이트 전극(124) 위에 도 1을 참조하여 전술된 질화규소(SiNx)와 같은 게이트 절연막(gate insulating layer)(140)이 형성된다.
이하, 도 5 내지 도 13을 참조 하여 선형반도체막(154), 선형저항성 접촉부재(165), 소스 전극(173) 및 드레인 전극(175)을 형성하는 방법들이 상세히 설명된다. 도 5a 내지 도 5c는 본 발명의 실시예들에 따른 선형 반도체막(154), 선형 저항성 접촉 부재(165), 제1 금속확산 방지층(178), 제2 금속확산 방지층(179) 및 주 전극막(174)이 적층된것을 나타낸다. 도 6은 주 전극막(174) 위에 형성된 감광막(photo resist)(50)의 패턴을 나타낸다. 도 7은 도 6에 도시된 감광막(50)으로 덮여있지 않은 주 전극막(174) 또는 금속확산 방지막들(177a, 177b, 177c)을 식각(etching)한 후에 형성된 박막트랜지스터의 구조를 나타낸다. 도 8은 에치 백(etch back) 공정에 의해 채널부와 중첩하는 감광막(50b)이 제거된 박막트랜지스터의 구조를 나타낸다. 도 9는 엑티브 에칭(active etching) 공정후에 형성된 박막트랜지스터의 단면도를 나타낸다. 도 10은 제2 소스드레인 식각공정에 의해 형성된 박막트랜지스터의 단면도를 나타낸다. 도 11은 제3 소스드레인 식각공정에 의해 형성된 박막트랜지스터의 단면도를 나타낸다. 도 12는 선형 저항성 접촉부재 식각공정에 의해 형성된 박막트랜지스터의 단면도를 나타낸다. 도 13은 소스 전극(173)과 드레인 전극(175) 위에 있는 감광막(50a)이 제거된 후의 박막트랜지스터의 단면도를 나타낸다.
이하, 도 5a 내지 도 5c를 참조하여 본 발명의 특징에 따라 제1 금속확산 방지층(178)과 제2 금속확산 방지층(179)을 적층하는 방법들이 상세히 설명된다.
본 발명의 실시예들에 따라 도 5a를 참조하여, 진공 브레이크(vacuum break) 공정과 프라즈마(plasma) 공정에 의해 형성된 금속확산 방지막(177a)이 상세히 설명된다. 먼저, 본 발명의 한 실시예에 따라 진공 브레이크(vacuum break) 공정에 의해 금속확산 방지막(177a)을 제조하는 방법이 상세히 설명된다. 게이트 절연막(140) 위에 선형 반도체(154)가 형성된다. 선형 반도체(154) 위에 선형저항성 접촉부재(165)가 형성될 수 있다. 선형저항성 접촉부재(165) 또는 선형 반도체(154) 위에 금속확산 방지막(177a)과 주 전극막(174)이 형성된다.
선형 반도체(154)와 선형저항성 접촉부재(165)는 화학기상증착(CVD) 또는 스퍼터링(Sputtering)에 의해 형성될 수 있다. 선형 반도체(154)는 도 1을 참조하여 설명된 수소화 비정질 규소, 결정질 규소 또는 산화물 반도체으로, 선형저항성 접촉부재(165)는 n형 또는 p형 불순물을 포함한 비정질 실리콘층 또는 옴컨택(ohmic contact)을 형성하는 산화물으로 형성될 수 있다. 예를 들면, 선형 반도체(154)가 GaInZnO일 경우, 선형저항성 접촉부재(165)는 GaZnO 산화물일 수 있다. 선형 반도체(154)가 산화물 반도체 물질로 형성될 경우, 선형 저항성 접촉 부재(165)가 생략될 수 있다.
이후, 선형 저항성 접촉부재(165) 또는 선형 반도체(154) 위에 금속확산 방지막(177a)이 형성된다. 금속확산 방지막(177a)은 제1 금속확산 방지층(178a)과 제2 금속확산 방지층(179a)을 포함하고, 순서대로 적층된다. 금속확산 방지막(177a) 위에 주 전극막(174)이 형성된다. 금속확산 방지막(177a)과 주 전극막(174)은 패턴된 후 소스 전극(173)과 드레인 전극(175)을 형성한다. 도 1 및 도 2a와 도 2b를 참조하여 전술한 바와 같이, 제1 금속확산 방지층(178a)과 제2 금속확산 방지층(179a)은 주 전극막(174)의 금속 원자들이 선형 반도체막으로 확산 또는 이동하는 것을 방지한다.
이하, 본 발명의 한 실시예에 따라 티타늄(Ti)을 포함한 금속확산 방지막(177a)과, 구리(Cu)를 포함한 주 전극막(174)의 제조 방법들이 설명되지만, 이 분야의 통상의 지식을 가진 자에게 다른 금속 재료들이 금속확산 방지막(177a)과 주 전극막(174)에 적용될 수 있음을 유의해야 한다.
티타늄(Ti)을 포함한 제1 금속확산 방지층(178a)은 스퍼터링(sputtering) 방법에 의해 형성된다. 제1 금속확산 방지층(178a)은 티타늄(Ti) 타겟(target)을 사용하여 아르곤(Ar) 기체 분위기의 스퍼터링(sputtering) 챔버에서 형성될 수 있다. 챔버의 온도는 약 상온 내지 약 300℃일 수 있다. 제1 금속확산 방지층(178a)은 티타늄(Ti) 결정(grain)들이 선형저항성 접촉부재(165) 또는 선형 반도체(154) 계면(interface)에서 표면(surface)까지 성장하여 형성된 주상 구조(columnar structure)의 결정입계(grain boundary)(178gb)들을 포함한다. 주상 구조(columnar structure)의 티타늄(Ti) 결정(grain)들은 하부막에 대체로 수직한 방향으로 성장한다. 본 발명의 다른 실시예에 따라 하부막과 혼합된 층의 두께, 예를 들면 약 50Å 이하를 제외하고, 티타늄(Ti) 막을 구성하는 결정(grain)들의 결정입계(grain boundary)들은 결정(grain)들이 성장하는 방향에서 실질적으로 서로 만나지 않을 수 있다. 제1 금속확산 방지층(178a)은 약 30Å내지 약 1000Å, 보다 바람직하게 약 50Å 내지 약 500Å 두께를 가질 수 있다.
이후, 제1 금속확산 방지층(178a)은 진공 브레이크(vacuum break) 공정에 의해 대기압 상태에 노출된다. 진공 브레이크(vacuum break) 공정은 진공상태의 스퍼터링(sputtering) 챔버에서 증착공정이 완료된 후 증착막이 대기압 상태에 있는 공정을 의미한다. 진공 브레이크(vacuum break) 공정 시간은 약 10초 이상, 보다 바람직하게는 약 30초 내지 약 24시간일 수 있다.
진공 브레이크(vacuum break) 공정이 완료된 후 스퍼터링(sputtering) 챔버에서 제1 금속확산 방지층(178a) 위에 제2 금속확산 방지층(179a)이 적층된다. 제1 금속확산 방지층(178a)과 제2 금속확산 방지층(179a)으로 이루어진 2중층은 금속확산 방지막(177a)을 구성한다. 제2 금속확산 방지층(179a)을 형성하는 방법은 제1 금속확산 방지층(178a)을 형성하는 방법과 동일하기 때문에 생략된다. 이와 같이 진공 브레이크(vacuum break) 공정이 진행된 후 형성된 제2 금속확산 방지층(179a)의 제2 결정입계(grain boundary)(179gb)들은 결정(grain)들이 성장하는 방향에 평행인 방향에서 제1 결정입계(grain boundary)(178gb)들과 실질적으로 불연속적으로 형성된다. 즉, 제1 금속확산 방지층(178a)과 제2 금속확산 방지층(179a) 사이에 계면(interface), 예를 들면 결정입계(grain boundary)들이 형성되어 제2 결정입계(grain boundary)(179gb)들과 제1 결정입계(grain boundary)(178gb)들은 불연속적으로 형성된다. 불연속적인 결정입계(grain boundary)들(178gb, 179gb)로 형성된 금속확산 방지막(177a)은 주 전극막(174)의 금속 원자가 선형반도체막(154)으로 이동 또는 확산하는 것을 방지한다.
제2 금속확산 방지층(179a) 위에 주 전극막(174)이 적층된다. 본 발명의 한 실시예에 따라 주 전극막(174)은 구리(Cu)를 포함한다. 구리(Cu)를 포함한 주 전극막(174)은 스퍼터링(sputtering) 기술에 의해 구리(Cu) 타겟과 아르곤(Ar) 기체 분위기를 갖는 진공 챔버(chamber)에서 형성될 수 있다. 주 전극막(174)은 약 1,000Å 내지 약 10,000Å, 보다 바람직하게 약 4,000Å 내지 약 6,000Å 두께를 가질 수 있다.
이하, 본 발명의 다른 실시예에 따라 프라즈마(plasma) 공정에 의해 금속확산 방지막(177a)을 형성하는 방법이 상세히 설명된다. 프라즈마(plasma) 공정에 의해 금속확산 방지막(177a)을 형성하는 방법은 제1 금속확산 방지층(178a)과 제2 금속확산 방지층(179a)의 계면(interface)를 기체에 의해 프라즈마(plasma) 처리한다는 것을 제외하고, 도 5a를 참조하여 설명한 진공 브레이크(vacuum break) 공정과 실질적으로 유사하다. 따라서 설명의 중복을 피하기 위해 상세한 설명은 생략된다. 도 5a를 참조하여 설명한 방법과 같이 티타늄(Ti)를 포함한 제1 금속확산 방지층(178a)은 선형저항성 접촉부재(165) 또는 선형 반도체(154) 위에 스퍼터링(sputtering)에 의해 적층된다. 이후, 본 발명의 한 실시예에 따라 제1 금속확산 방지층(178a)의 표면(surface)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법에 의해 질소(N2), 산소(O2) 또는 아르곤(Ar) 기체와 같은 비활성 기체에 의해 플라즈마(plasma) 처리된다. 플라즈마(plasma) 처리된 제1 금속확산 방지층(178a)의 표면(surface)은 비정질(amorphism) 특성을 갖는다. 플라즈마(plasma) 처리 시간은 약 5초 내지 약 60초일 수 있다. 플라즈마(plasma) 처리된 제1 금속확산 방지층(178a) 위에 제2 금속확산 방지층(179a)이 형성된다. 제2 금속확산 방지층(179a)은 도 5a를 참조하여 설명한 방법과 동일하기 때문에 상세한 설명은 생략된다. 이와 같이 형성된 금속확산 방지막(177a)은 제1 금속확산 방지층(178a)과 제2 금속확산 방지층(179a)의 계면이 불연속적이기 때문에 주상구조의 결정(grain)들을 갖는 제1 금속확산 방지층(178a)의 제1 결정입계(grain boundary)(178gb)들과 제2 금속확산 방지층(179a)의 제2 결정입계(grain boundary)(179gb)들이 하부막에 대해 수직방향에서 대체로 불연속적인 이중층 구조를 갖는다. 제2 금속확산 방지층(179a) 위에 주 전극막(174)이 적층된다. 주 전극막(174)을 형성하는 방법은 도 5a를 참조하여 설명한 방법과 같기 때문에 생략된다. 이와 같이 형성된 금속확산 방지막(177a)은 주 전극막(174)의 금속 원자가 선형반도체막(154)으로 이동 또는 확산하는 것을 방지한다.
이하, 도 5b 내지 도 5c를 참조하여, 금속확산 방지층들(178b, 178c, 179b, 179c) 중의 어느 하나가 비정질(amorphism) 구조인 것을 갖는 금속확산 방지막들(177b, 177c)의 제조 방법들이 상세히 설명된다. 먼저, 도 5b를 참조하여, 선형저항성 접촉부재(165) 또는 선형 반도체(154)와 접촉하는 금속확산 방지층(178b)이 비정질(amorphism) 구조인 것이 상세히 설명된다. 선형저항성 접촉부재(165) 또는 선형 반도체(154) 위에 비정질(amorphism) 구조를 갖는 제1 금속확산 방지층(178b)이 적층된다. 제1 금속확산 방지층(178b)은 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)으로 형성될 수 있다. 티타늄 질화물(TiNx)은 티타늄(Ti) 타겟(target)을 갖는 스퍼터링(sputtering)을 이용하여, 아르곤(Ar)과 질소(N2) 기체 분위기의 챔버에서형성될 수 있고, 티타늄 산화물(TiOx)은 아르곤(Ar)과 산소(O2) 기체 분위기의 챔버에서 형성될 수 있다. 챔버의 온도는 약 상온 내지 약 300℃일 수 있다. 이와 같이 형성된 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)은 비정질(amorphism) 구조를 가진다. 제1 금속확산 방지층(178b)은 약 30Å 내지 약 1000Å, 보다 바람직하게 약 50Å내지 약 500Å 두께를 가질 수 있다.
이후, 제1 금속확산 방지층(178b) 위에 제2 금속확산 방지층(179b)이 형성된다. 본 발명의 한 실시예에 따라 제2 금속확산 방지층(179b)은 다수의 티타늄(Ti) 결정(grain)들을 포함한다. 제2 금속확산 방지층(179b)은 도 5a를 참조하여 설명한 제2 금속확산 방지층(179a)의 형성방법과 동일하기 때문에 증착방법은 생략된다. 제2 금속확산 방지층(179b)을 구성하는 제2 결정입계(grain boundary)(179gb)들은 선형 저항성 접촉부재(165) 또는 선형 반도체(154) 계면(interface)에서 표면(surface)까지 성장한 주상 구조(columnar structure)을 갖는다. 이와 같이 형성된 제1 금속확산 방지층(178b)과 제2 금속확산 방지층(179b)의 2중층은 금속확산 방지막(177b)을 구성한다. 비정질(amorphism)의 제1 금속확산 방지층(178)b은 제2 금속확산 방지층(179b)을 구성하는 제2 결정입계(grain boundary)(179gb)들을 따라 이동 또는 확산하는 주 전극막(174)의 금속 원자들을 차단한다. 따라서 주 전극막(174)의 금속 원자들이 선형 반도체막(154)을 오염시키는 것을 차단하기 때문에 박막트랜지스터의 신뢰성이 향상된다. 본 발명의 한 실시예에 따라 제1 금속확산 방지층(178b)의 표면(surface)이 질소(N2), 산소(O2) 또는 아르곤(Ar) 기체와 같은 비활성 기체에 의해 플라즈마(plasma) 처리된 후 제2 금속확산 방지층(179b)이 형성될 수 있다. 제1 금속확산 방지층(178b)의 표면을 플라즈마(plasma) 처리함으로써 제1 금속확산 방지층(178b)의 표면은 거칠게 되어 제1 금속확산 방지층(178b)의 비정질구조와 제2 금속확산 방지층(179b)의 결정구조는 더욱 불연속적이게 된다. 제2 금속확산 방지층(179a) 위에 주 전극막(174)이 적층된다. 주 전극막(174)을 형성하는 방법은 도 5a를 참조하여 설명한 방법과 동일하기 때문에 생략된다.
다음으로 도 5c를 참조하여, 비정질(amorphism)의 금속확산 방지층(179c)이 2개의 금속층들(178c, 174) 사이에 형성되는 방법이 상세히 설명된다. 본 발명의 한 실시예에 따라 2개의 금속층들(178c, 174) 중 어느 하나(178c)는 티타늄(Ti)으로 형성되고, 타의 금속층(174)은 구리(Cu)로 형성된다. 비정질(amorphism)의 금속확산 방지층(179c)은 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)으로 형성된다.
선형저항성 접촉부재(165) 또는 선형 반도체(154) 위에 제1 금속확산 방지층(178c)이 적층된다. 제1 금속확산 방지층(178c)은 티타늄(Ti)을 포함하고, 도 5a를 참조하여 설명한 제1 금속확산 방지층(178a)과 같이 형성될 수 있다. 이후, 제1 금속확산 방지층(178c) 위에 제2 금속확산 방지층(179c)이 형성된다. 제2 금속확산 방지층(179c)은 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)을 포함하고, 도 5b를 참조하여 설명한 제1 금속확산 방지층(178b)과 동일한 제조방법으로 형성될 수 있다. 이와 같이 형성된 비정질(amorphism)의 제2 금속확산 방지층(179c)은 주 전극막(174)의 금속 원자들이 선형 반도체막(154)으로 이동 또는 확산하는 것을 방지한다. 따라서 박막트랜지스터의 신뢰성이 향상된다. 본 발명의 한 실시예에 따라 제1 금속확산 방지층(178c)의 표면(surface)이 도 5b를 참조하여 설명한 바와 같이 플라즈마(plasma) 처리될 수 있다. 제2 금속확산 방지층(179c) 위에 주 전극막(174)이 적층된다. 주 전극막(174)의 형성방법 및 특성은 도 5a를 참조하여 설명한 것과 동일하다. 이상과 같이 본 발명의 실시예들에 따라 선형 반도체막(154), 선형 저항성 접촉 부재(165), 제1 금속확산 방지층(178), 제2 금속확산 방지층(179) 및 주 전극막(174)이 순서대로 적층되는 방법들이 설명되었다.
도 6 내지 도 13은 소스전극(173)과 드레인전극(175)의 패턴들을 형성하는 방법을 나타낸다. 이하, 설명의 중복을 피하기 위해 도 5a에 도시된 금속확산 방지막과 주 전극막의 구조를 참조하여 소스전극(173)과 드레인 전극(175)의 패턴들을 형성하는 방법을 설명한다. 도 5b와 도 5c에 도시된 금속확산 방지막과 주 전극막의 구조들도 이하의 설명에 의해 소스전극(173)과 드레인 전극(175)의 패턴들이 형성됨을 유의하여야 한다. 먼저, 도 6를 참조하여, 주 전극막(174) 위에 형성된 감광막(photo resist)(50)의 패턴을 형성하는 방법이 상세히 설명된다. 패턴된 감광막(50)은 두꺼운 제1 부분(50a)와 상대적으로 얇은 제2 부분(50b)을 갖는다. 마스크(미도시)에 의해 투과되는 빛의 양 또 간섭현상에 의해 감광막(50)은 현상(developing)되고, 패턴되어, 제1 부분(50a)와 제2 부분(50b)의 패턴들을 갖는다. 투과되는 빛의 양은 슬릿 패턴들, 격자패턴들 또는 반투명층을 포함하는 마스크에 의해 형성될 수 있다. 또한 부분적으로 180도 위상 지연(phase delay) 패턴들을 갖는 슬릿 패턴들에 의해 투과되는 빛의 간섭현상을 이용하여 감광막(50)이 패턴될 수 있다. 제2 부분(50b)은 박막 트랜지스터의 채널 영역에 대응된다.
도 7은 감광막(50)으로 덮여있지 않은 주 전극막(174) 또는 금속확산 방지막(177a, 177b, 177c)을 식각(etching)한 후에 형성된 구조를 나타낸다. 도 5a 내지 도 5c에 도시된 실시예들의 각각에 따라 감광막(50)으로 덮여있지 않은 주 전극막(174) 및 금속확산 방지막(177a)을 식각하는 제1 식각방법이 설명된다. 먼저, 도 5a에 나타난 구조에서, 구리로 형성된 주 전극막(174)과 티타늄으로 형성된 금속확산 방지막(177a)은 도 3을 참조하여 설명된 구리와 티타늄 금속을 동시에 식각하는 식각액에 의해 식각될 수 있다. 5b에 나타난 구조에서는, 구리로 형성된 주 전극막(174)과 티타늄으로 형성된 제2 금속확산 방지층(179b)은 도 3을 참조하여 설명된 구리와 티타늄 금속을 동시에 식각하는 식각액에 의해 식각될 수 있다. 이후, 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)로 형성된 제1 금속확산 방지층(178b)은 SF6(sulfur hexafluoride gas) 및 Cl2(chlorine gas)을 포함한 혼합가스, 또는 Cl2(chlorine gas) 및 BCl3(boron trichloride gas)를 포함한 혼합 가스를 이용한 건식식각(dry etching) 방법에 의해 패터닝될 수 있다. 예를 들면, 은 SF6 가스와 Cl2 가스의 혼합 비율은 약 1:14일 수 있고, Cl2 가스와 BCl3 가스의 혼합 비율은 약 1:2일 수 있다. 도 5c에 나타난 구조에서는, 구리로 형성된 주 전극막(174)은 도 3을 참조하여 설명된 구리 금속을 식각하는 식각액에 의해 식각될 수 있다. 이후, 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)로 형성된 제2 금속확산 방지층(179c) 및 티타늄으로 형성된 제1 금속확산 방지층(178c)은 도 5b 구조의 제1 금속확산 방지층(179b)을 건식 식각하는 전술된 방법에 의해 식각될 수 있다. 이와 같이 감광막(50)을 마스크로하여 식각된 주 전극막(174) 및 금속확산 방지막(177)은 도 7에 도시된 구조를 갖는다.
도 8은 에치 백(etch back) 공정에 의해 채널부와 중첩하는 감광막(50b)이 제거된 단면도를 나타낸다. 즉, 에치 백(etch back) 공정에 의해 채널부와 중첩하는 주 전극막(174)은 노출된다. 에치 백 공정은 주지된 애싱(ashing)에 의해 감광막(50, 50a, 50b)을 미리결정된 두께만큼 균일하게 제거하는 것이다. 미리결정된 두께는 채널부와 중첩하는 감광막(50b)의 두께일 수 있다.
도 9는 엑티브 에칭(active etching) 공정후에 형성된 박막트랜지스터의 단면도를 나타낸다. 엑티브 에칭(active etching) 공정에 의해 소스 전극(173)과 드레인 전극(175)의 외측에 형성된 선형 반도체막(154) 및 선형 저항성 접촉부재(165)는 제거된다. 엑티브 에칭(active etching) 공정은 SF6 가스와 Cl2 가스를 약 1:4 혼합한 가스를 이용해 건식 식각(dry etching) 방법으로 진행될 수 있다. 엑티브 에칭(active etching) 공정에 의해 게이트 절연막(140)의 표면이 조금 제거될 수 있다.
도 10은 제2 소스드레인 식각공정에 의해 형성된 박막트랜지스터의 단면도를 나타낸다. 제2 소스드레인 식각공정에 의해 채널부분과 중첩하고 감광막(50)에 의해 덮혀있지 않은 주 전극막(174)은 식각된다. 본 발명의 한 실시예에 따라 구리 금속으로 형성된 주 전극막(174)은 도 3를 참조하여 전술된 바와 같은 구리 식각액에 의한 습식 식각 방법에 의해 식각될 수 있다.
도 11은 제3 소스드레인 식각공정에 의해 형성된 박막트랜지스터의 단면도를 나타낸다. 제3 소스드레인 식각공정에 의해 채널부분과 중첩한 금속확산 방지막들(177, 177a, 177b, 177c)은 식각된다. 제3 소스드레인 식각공정은 건식 식각(dry etching) 방법으로 진행될 수 있다. 본 발명의 한 실시예에 따라 티탄늄, 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)으로 형성된 제1 및 제2 금속확산 방지층들(178a, 179a, 178b, 179b, 178c, 179c)은 SF6 가스와 Cl2 가스를 약 1:14으로 혼합한 가스를 이용한 건식 식각(dry etching) 방법으로 동시에 식각되어 패턴될 수 있다. 제3 소스드레인 식각공정을 건식식각으로 진행함으로써 박막트랜지스터들의 채널은 균일한 길이로 형성될 수 있다.
도 12는 선형 저항성 접촉부재 식각공정에 의해 형성된 박막트랜지스터의 단면도를 나타낸다. 선형 저항성 접촉부재 식각공정에 의해 박막트랜지스터의 채널부 위에 형성된 선형 저항성 접촉부재는 제거되고, 이에 의해 박막트랜지스터의 채널부가 형성된다. 즉, 채널부에 의해 제1 금속확산 방지층(178)은 제1 소스금속확산 방지층(178s)와 제1 드레인금속확산 방지층(178d)으로 분리되고, 제2 금속확산 방지층(179)은 제2 소스금속확산 방지층(179s)와 제2 드레인금속확산 방지층(179d)으로 분리되고, 주 전극막(174)은 제1 소스전극층(174s)와 제1 드레인전극층(174d)으로 분리된다. 선형 저항성 접촉부재 식각공정은 SF6 가스와 Cl2 가스를 약 1:1로 혼합한 가스를 이용한 건식 식각(dry etching) 방법에 의해 진행될 수 있다. 선형 저항성 접촉부재 식각공정에 의해 박막트랜지스터의 채널부에 해당하는 선형 반도체막(154)의 표면이 일부 식각될 수 있다. 선형 반도체막(154)의 표면이 일부 식각됨으로써 박막트랜지스터의 온(on) 및 오프(off) 특성은 향상될 수 있다.
도 13은 제1 소스전극층(174s)와 제1 드레인전극층(174d) 위에 있는 감광막(50a)이 제거된 후의 박막트랜지스터의 단면도를 나타낸다. 소스 전극(173)과 드레인 전극(175)이 형성된 후 감광막(50a)은 제거된다.
이후, 도 1에서 도시한 바와 같이, 소스 전극(173)과 드레인 전극(175) 위에 보호막(180)이 형성된다. 보호막(180)은 전술된 게이트 절연막(140)의 재료들로 형성될 수 있다. 보호막(180)은 소스 전극(173), 드레인 전극(175) 및 선형 반도체막(154)의 채널을 보호하고 절연시킨다.
이와 같이, 소스 전극 및 드레인 전극에 포함된 금속 확산 방지막(177a, 177b, 177c)은 제1 소스전극층(174s)와 제1 드레인전극층(174d)의 금속 원자들이 선형 반도체막으로 이동하는 것을 감소시킨다. 본 발명에 의해 제조된 박막 트랜지스터는 장시간 구동후에도 좋은 온(on) 또는 오프(off) 특성을 갖는다.
이하, 도 14 내지 도 15을 참조하여 본 발명의 한 실시예에 따른 박막트랜지스터의 표시판(100)이 설명된다. 도 1 내지 도 13를 참조하여 전술된 박막 트랜지스터 및 이의 제조 방법들이 박막트랜지스터의 표시판을 제조하는데 적용될 수 있다. 따라서, 이하 박막트랜지스터의 표시판을 설명하는데 있어서 전술된 설명과 중복된 것은 생략된다. 도 14는 본 발명의 한 실시예에 따른 박막 트랜지스터의 표시판(100)의 배치도이다. 도 15은 도 14의 박막 트랜지스터 표시판(100)을 15-15'선을 따라 잘라 도시한 단면도이다.
유리 또는 플라스틱 재질의 기판(110) 위에 복수의 게이트선(gate line)(121), 복수의 게이트 전극(124) 및 복수의 유지 전극선(125)으로 구성된 게이트층 도전체가 형성된다. 기판(110)의 두께는 약 0.2mm~0.7mm이다. 복수의 게이트선(121)은 주로 가로 방향으로 뻗어 있으며 게이트 신호를 전달한다. 복수의 게이트선(121)의 각각은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다. 유지 전극선(125)은 공통 전압(Vcom), 예를 들면 직류(direct current) 또는 2가지 이상의 크기를 갖는 미리 결정된 스윙 전압들을 전달한다. 본 발명의 한 실시예에 따라 게이트층 도전체는 제1 게이트층(124a)와 제2 게이트층(124b)으로 형성된 2중층 구조를 갖는다. 제1 게이트층(124a)은 은 약 10 Å내지 약 500Å 두께을 가지며 티타늄(Ti)으로 형성될 수 있고, 제2 게이트층(124b)은 약 1000Å 내지 약 7000Å 두께를 가지며 구리(Cu)로 형성될 수 있다.
게이트층 도전체 위에 게이트 절연막(gate insulating layer)(140)이 형성된다. 게이트 절연막(140)은 도 1을 참조하여 전술된 바와 같이 형성된다.
게이트 절연막(140) 위에 도 1를 참조하여 전술된 바와 같이 선형 반도체(154)가 형성된다.
선형 반도체(154) 위에 도 1를 참조하여 전술된 바와 같이 선형 저항성 접촉 부재(ohmic contact)(165)가 형성된다. 본 발명의 다른 실시예에 따라 선형 저항성 접촉 부재(165)는 생략될 수 있다.
선형 저항성 접촉 부재(165) 또는 선형 반도체막(154) 위에 데이터선(data line)(171), 소스 전극(173), 드레인 전극(175)을 포함한 데이터층 도전체가 형성된다. 본 발명의 한 실시예에 따라 도 15에 도시된 바와 같이 데이터층 도전체는 3중층 구조를 갖는다. 즉, 데이터층 도전체는 2중층의 금속확산 방지막(177)과 단일층의 주 전극막(174)으로 형성된다. 데이터선(171)은 제1 데이터배선층(174t)과 데이터금속 확산 방지막(177t)을 갖는다. 소스 전극(173)은 제1 소스전극층(174s)과 소스금속 확산 방지막(177s)을 갖고, 드레인 전극(175)은 제1 드레인전극층(174d)와 드레인금속 확산 방지막(177d)을 갖는다. 데이터선(171)은 데이터 구동부(미도시)에 연결되어 영상신호에 해당하는 데이터 전압을 소스전극(173)에 전달한다.
주 전극막(174)은 제1 데이터배선층(174t), 제1 소스전극층(174s) 및 제1 드레인전극층(174d)을 형성한다. 제1 데이터배선층(174t), 제1 소스전극층(174s) 및 제1 드레인전극층(174d)은 동일한 재료일 수 있고, 또는 동시에 증착될 수 있다.
금속확산 방지막(177)은 데이터금속 확산 방지막(177t), 소스금속 확산 방지막(177s) 및 드레인금속 확산 방지막(177d)을 형성한다. 금속확산 방지막(177)은 전술된 바와 같이 주 전극막(174)을 형성하는 금속들이 선형반도체막으로 확산하는 것을 방지한다. 데이터금속 확산 방지막(177t)은 제1 데이터금속 확산 방지층(178t) 및 제1 데이터금속 확산 방지층(178t) 위에 형성된 제2 데이터금속 확산 방지층(179t)을 포함한다. 소스금속 확산 방지막(177s)은 제1 소스금속 확산 방지층(178s) 및 제1 소스금속 확산 방지층(178s) 위에 형성된 제2 소스금속 확산 방지층(179s)을 포함한다. 제1 소스금속 확산 방지층(178s)을 형성하는 제1 결정입계(grain boundary)들과 형성된 제2 소스금속 확산 방지층(179s)을 형성하는 제2 결정입계(grain boundary)들은 불연속적으로 형성된다. 드레인금속 확산 방지막(177d)은 제1 드레인금속 확산 방지층(178d) 및 제1 드레인금속 확산 방지층(178d) 위에 형성된 제2 드레인금속 확산 방지층(179d)을 포함한다. 제1 드레인금속 확산 방지층(178d)을 형성하는 제1 결정입계(grain boundary)들과 형성된 제2 드레인금속 확산 방지층(179d)을 형성하는 제2 결정입계(grain boundary)들은 불연속적으로 형성된다. 제1 확산 방지층(178)에 포함된 제1 데이터금속 확산 방지층(178t), 제1 소스금속 확산 방지층(178s) 및 제1 드레인금속 확산 방지층(178d)은 동일한 재료일 수 있고, 동일한 재료에 의해 동시에 증착될 수 있다. 제2 확산 방지층(179)에 포함된 제2 데이터금속 확산 방지층(179t), 제2 소스금속 확산 방지층(179s) 및 제2 드레인금속 확산 방지층(179d)은 동일한 재료일 수 있고, 또는 동시에 증착될 수 있다. 제1 확산 방지층(178)과 제2 확산 방지층(179)은 각각 약 30Å 내지 약 1000Å, 보다 바람직하게는 약 50Å 내지 약 500Å 범위 내의 한 값의 두께를 가질 수 있다.
본 발명의 한 실시예에 따라 도 1과 도 5a를 참조하여 전술된 바와 같이 주 전극막(174)은 구리(Cu)로 형성되고, 제1 확산 방지층(178)과 제2 확산 방지층(179)은 티타늄(Ti)으로 형성될 수 있다. 제1 확산 방지층(178)과 제2 확산 방지층(179)은 주상 구조(columnar structure)의 결정입계(grain boundary)들로 구성된 다결정(polycrystal)들로 형성될 수 있다. 제1 확산 방지층(178)을 형성하는 티타늄(Ti)의 제1 결정입계(grain boundary)들과 제2 확산 방지층(179)을 형성하는 티타늄(Ti)의 제2 결정입계(grain boundary)들은 불연속적으로 형성되어 있다. 전술된 바와 같이 제1 결정입계(grain boundary)들과 제2 결정입계(grain boundary)들이 불연속적으로 형성되어 있기 때문에 주 전극막(174)을 형성하는 구리(Cu) 원자가 선형 반도체막(154)으로 확산하는 것을 방지한다.
본 발명의 다른 실시예에 따라 도 1, 도 5b 또는 도 5c를 참조하여 전술된 바와 같이 주 전극막(174)은 구리(Cu)로 형성되고, 제1 확산 방지층(178)과 제2 확산 방지층(179) 중의 어느 한 확산 방지층은 비정질(amorphous) 구조의 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)으로 형성되고, 타의 한 확산 방지층은 다결정(polycrystal) 구조의 티타늄(Ti)으로 구성될 수 있다. 이와 같이 형성된 제1 확산 방지층(178)과 제2 확산 방지층(179)은 주 전극막(174)을 구성하는 구리(Cu)원자의 확산을 방지하기 때문에 박막트랜지스터의 표시판은 뛰어난 스위칭 기능을 한다.
데이터층 도전체 위에 보호막(180)이 형성된다. 보호막(180)은 도 1및 도 3을 참조하여 전술된 재료들로 형성될 수 있다. 보호막(180)은 드레인 전극(175)들의 일단을 드러내는 복수의 접촉 구멍(contact hole)(185)을 갖는다.
보호막(180) 위에 복수의 화소 전극(pixel electrode)(191)이 형성된다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 전기적으로 연결되어 있고, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 공통 전극(common electrode)(미도시)과 함께 전기장을 생성함으로써 두 전극 사이에 형성된 액정층(미도시)의 액정 분자들의 방향들을 결정한다. 화소 전극(191)과 공통 전극 사이에 형성된 액정층은 액정 축전기(liquid crystal capacitor)을 형성하여, 박막 트랜지스터가 턴 오프(turn-off)된 후에도 데이터 전압을 유지한다. 화소 전극(191)은 유지 전극선(125)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다. 화소 전극(191)은 ITO 또는 IZO와 같은 투명 도전체로 형성될 수 있다. 이와 같이 제조된 박막트랜지스터의 표시판은 저 저항의 배선을 갖고 뛰어난 특성의 박막 트랜지스터를 장시간 가질 수 있다.
이하, 도 16을 참조하여 본 발명의 한 실시예에 따른 배선 또는 전극의 구조가 설명된다. 도 16은 본 발명의 한 실시예에 따라 배선 또는 전극의 단면도를 나타낸다. 도 16에 도시된 배선 또는 전극 구조는 기판(110) 위에 직접적으로 형성된 예이다. 이와 달리 기판(110) 위에 미리 형성된 회로 소자 위에 또는 회로 소자의 일부에 본 발명의 배선 또는 전극 구조가 형성될 수 있다. 도 16에 도시된 배선 또는 전극은 도 1 내지 도 13를 참조하여 전술된 박막트랜지스터의 제조방법에 의해 제조될 수 있기 때문에 상세한 제조방법의 설명은 생략된다. 도 16에 도시된 바와 같이 유리 또는 플라스틱 재질의 기판(110) 위에 배선 절연막(140-1)이 형성되어 있다. 배선 절연막(140-1)은 화학기상증착(CVD) 기술에 의해 질화규소(SiNx)로 형성될 수 있다. 배선 절연막(140-1)의 두께는 약 200nm ~ 약 500nm일 수 있다.
배선 절연막(140-1) 위에 제1 금속배선 확산 방지층(178l)이 형성되어 있고, 제1 금속배선 확산 방지층(178l) 위에 제2 금속배선 확산 방지층(179l)이 형성된다. 제1 금속배선 확산 방지층(178l)과 제2 금속배선 확산 방지층(179l)은 도 5a 내지 도 5c를 참조하여 전술된 금속확산 방지막(177)의 제조 방법에 의해 형성될 수 있고, 도 6 내지 도 13을 참조하여 전술한 감광막, 마스크 및 에칭(etching) 법에 의해 패턴될 수 있다.
제1 금속배선 확산 방지층(178l) 또는 제2 금속배선 확산 방지층(179l) 위에 배선 또는 전극층(174-1)이 형성된다. 본 발명의 한 실시예에 따라 배선 또는 전극층(174-1)은 구리(Cu)로 형성된다. 배선 또는 전극층(174-1)은 제1 금속배선 확산 방지층(178l) 또는 제2 금속배선 확산 방지층(179l) 보다 좁게 또는 작게 형성되거나 패턴된다. 구리(Cu)로 형성된 배선 또는 전극층(174-1)은 도 5a 내지 도 5c를 참조하여 전술된 방법에 의해 형성될 수 있고, 도 6 내지 도 13을 참조하여 전술한 감광막, 마스크 및 에칭(etching) 법에 의해 패턴될 수 있다.
배선 또는 전극층(174-1)의 표면을 덮도록 제3 금속배선 확산 방지층(179u)이 형성되어 있고, 제3 금속배선 확산 방지층(179u)의 표면을 덮도록 제4 금속배선 확산 방지층(178u)이 형성된다. 배선 또는 전극층(174-1)은 제1 금속배선 확산 방지층(178l), 제2 금속배선 확산 방지층(179l), 제3 금속배선 확산 방지층(179u) 및 제4 금속배선 확산 방지층(178u)에 의해 주변이 포위되어 있다. 이와 같이 형성된 배선 또는 전극 구조에서 제1 금속배선 확산 방지층(178l), 제2 금속배선 확산 방지층(179l), 제3 금속배선 확산 방지층(179u) 및 제4 금속배선 확산 방지층(178u)은 배선 또는 전극층(174-1)을 구성하는 금속 원자들의 확산을 방지한다. 이와 같은 배선 또는 전극 구조가 회로에 적용될 경우, 배선 또는 전극을 구성하는 금속, 예들 들면 구리 원자가 인접 회로 소자로 확산하여 회로 소자의 특성이 열화되는 것이 방지된다. 이와 같은 배선 또는 전극 구조는 비정질 규소 또는 다결정 규소의 박막트랜지스터에 포함된 게이트 전극 또는 소스 및 드레인 전극에 적용될 수 있다.
본 발명의 한 실시예에 따라 배선 또는 전극층(174-1)은 구리로 형성되고, 제1 금속배선 확산 방지층(178l), 제2 금속배선 확산 방지층(179l), 제3 금속배선 확산 방지층(179u) 및 제4 금속배선 확산 방지층(178u)은 티타늄(Ti)으로 형성된다. 제1 금속배선 확산 방지층(178l)과 제4 금속배선 확산 방지층(178u)은 동일한 재료로 형성될 수 있고, 제2 금속배선 확산 방지층(179l)와 제3 금속배선 확산 방지층(179u)은 동일한 재료로 형성될 수 있다. 본 발명의 한 실시예에 따라 제1 금속배선 확산 방지층(178l), 제2 금속배선 확산 방지층(179l), 제3 금속배선 확산 방지층(179u) 및 제4 금속배선 확산 방지층(178u)은 주상 구조(columnar structure)의 결정입계(grain boundary)들로 구성된 다결정(polycrystal)들로 형성될 수 있다. 제1 금속배선 확산 방지층(178l)을 형성하는 다결정질의 제1 결정입계(grain boundary)들과 제2 금속배선 확산 방지층(179l)을 형성하는 다결정질의 제2 결정입계(grain boundary)들은 불연속적으로 형성된다. 제4 금속배선 확산 방지층(178u) 을 형성하는 다결정질의 제1 결정입계(grain boundary)들과 제3 금속배선 확산 방지층(179u)을 형성하는 다결정질의 제2 결정입계(grain boundary)들은 불연속적으로 형성된다. 제1 결정입계(grain boundary)들과 제2 결정입계(grain boundary)들이 불연속적으로 형성되어 있기 때문에 배선 또는 전극(174-1)을 형성하는 구리(Cu) 원자가 주위로 확산되지 않는다.
본 발명의 다른 실시예에 따라 제1 금속배선 확산 방지층(178l)과 제2 금속배선 확산 방지층(179l) 중의 어느 한 확산 방지층은 비정질(amorphous) 구조의 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)으로 형성되고, 타의 한 확산 방지층은 다결정(polycrystal) 구조의 티타늄(Ti)으로 구성될 수 있다. 또한, 제4 금속배선 확산 방지층(178u)과 제3 금속배선 확산 방지층(179u) 중의 어느 한 확산 방지층은 비정질(amorphous) 구조의 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)으로 형성되고, 타의 한 확산 방지층은 다결정(polycrystal) 구조의 티타늄(Ti)으로 구성될 수 있다. 제1 금속배선 확산 방지층(178l)과 제4 금속배선 확산 방지층(178u)은 동일한 재료로 형성될 수 있고, 제2 금속배선 확산 방지층(179l)와 제3 금속배선 확산 방지층(179u)은 동일한 재료로 형성될 수 있다. 이와 같이 형성된 확산 방지층들(178l, 179l, 178u, 179u)은 배선 또는 전극(174-1)을 형성하는 구리(Cu) 원자가 주변으로 확산하는 것을 방지하기 때문에 이 구조를 포함하는 회로소자는 뛰어난 신뢰성을 갖는다.
100: 박막트랜지스터 표시판
110: 기판 121: 게이트선
125: 유지 전극선 140: 게이트 절연막
154: 선형 반도체 165: 선형 저항성 접촉 부재
171: 데이터선 173: 소스 전극
174: 주 전극막 175: 드레인 전극
177: 금속확산 방지막 178: 제1 금속 확산 방지층
179: 제2 금속 확산 방지층 180: 보호막
185: 접촉 구멍 191: 화소전극

Claims (30)

  1. 게이트 전극;
    상기 게이트 전극 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 선형 반도체;
    상기 선형 반도체 위에 서로 이격하여 형성된 드레인 전극 및 소스 전극;
    상기 드레인 전극과 상기 소스 전극의 각각은 금속원자들의 확산을 방지하는 제1 금속확산방지층과 상기 제1 금속확산방지층 위에 형성된 제2 금속확산방지층을 포함하고; 및
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중에서 적어도 하나는 하부막에 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 상기 제1 금속 확산 방지층 및 상기 제2 금속 확산 방지층 중 어느 하나는 다결정 티타늄을 포함하고, 상기 다결정 티타늄은 플라즈마 처리된 티타늄 산화물(TiOx) 표면 층을 가지고,
    상기 제1 금속확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속확산 방지층을 형성하는 제2 결정입계(grin boundary)들이 상기 선형 반도체에 대해 수직방향에서 불연속적이고, 상기 제1 금속 확산 방지층 및 상기 제2 금속 확산 방지층 사이에 티타늄 산화물(TiOx) 비정질 구조의 플라즈마 처리된 표면층을 갖는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층은 동일한 금속재료인 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에서,
    상기 금속재료는 티타늄(Ti)인 것을 특징으로 하는 박막 트랜지스터.
  4. 제2항에서,
    상기 제2 금속확산방지층 위에 형성되고 상기 드레인 전극과 상기 소스 전극의 각각에 포함된 주 전극막을 더 포함하고, 및 상기 주 전극막은 구리(Cu)로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에서,
    상기 금속재료는 티타늄(Ti)인 것을 특징으로 하는 박막 트랜지스터.
  6. 제5항에서,
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층의 각각은 주상구조(columnar structure)의 결정(grain)들로 형성된 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에서,
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층은 50Å 내지 500Å 두께을 갖는 것을 특징으로 하는 박막 트랜지스터.
  8. 제6항에서,
    상기 제1 금속확산 방지층은 상기 선형 반도체와 직접 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  9. 제8항에서,
    상기 선형 반도체 위에 형성된 선형 저항성 접촉 부재를 더 포함하고, 상기 제1 금속확산 방지층은 상기 선형 저항성 접촉 부재와 직접 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항에서,
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중의 어느하나는 비정질구조(amorphous structure)인 것을 특징으로 하는 박막 트랜지스터.
  11. 제10항에서,
    상기 비정질구조(amorphous structure)는 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  12. 제11항에서,
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중의 어느하나는 티타늄(Ti)으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  13. 제12항에서,
    상기 제1 금속확산 방지층은 티타늄(Ti)으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  14. 제12항에서,
    상기 제2 금속확산 방지층은 티타늄(Ti)으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  15. 절연 기판 위에 형성된 게이트 배선에 연결된 게이트 전극;
    상기 게이트 전극 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 선형 반도체;
    상기 선형 반도체 위에 서로 이격하여 형성된 드레인 전극 및 소스 전극; 및
    상기 드레인 전극 또는 상기 소스 전극에 연결된 화소전극을 포함하고,
    상기 드레인 전극 및 상기 소스 전극의 각각은 제1 금속확산방지층, 제2 금속확산방지층 및 상기 제2 금속확산방지층 위에 형성된 소스 드레인막을 포함하고, 및
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중에서 적어도 하나는 하부막에 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 상기 제1 금속 확산 방지층 및 상기 제2 금속 확산 방지층 중 어느 하나는 다결정 티타늄을 포함하고, 상기 다결정 티타늄은 플라즈마 처리된 티타늄 산화물(TiOx) 표면 층을 가지고, 상기 제1 금속확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속확산 방지층을 형성하는 제2 결정입계(grin boundary)들이 상기 선형 반도체에 대해 수직방향에서 불연속적이고, 상기 제1 금속 확산 방지층 및 상기 제2 금속 확산 방지층 사이에 티타늄 산화물(TiOx) 비정질 구조의 플라즈마 처리된 표면층을 갖는 것을 특징으로 하는 박막 트랜지스터 표시판.
  16. 제15항에서,
    상기 제1 금속확산방지층은 상기 선형 반도체 위에 형성되고, 상기 제2 금속확산방지층은 상기 제1 금속확산방지층 위에 형성되는 것을 특징으로 하는 박막 트랜지스터 표시판.
  17. 제16항에서,
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층은 티타늄(Ti)으로 형성되고, 상기 소스 드레인막은 구리(Cu)로 형성되는 것을 특징으로 하는 박막 트랜지스터 표시판.
  18. 제17항에서,
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층의 각각은 주상구조(columnar structure)의 결정(grain)들로 형성된 것을 특징으로 하는 박막 트랜지스터 표시판.
  19. 제17항에서,
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중의 어느하나는 비정질구조(amorphous structure)인 것을 특징으로 하는 박막 트랜지스터 표시판.
  20. 제19항에서,
    상기 비정질구조(amorphous structure)는 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)로 형성되는 것을 특징으로 하는 박막 트랜지스터 표시판.
  21. 기판 위에 형성된 제1 금속배선 확산 방지층;
    상기 제1 금속배선 확산 방지층 위에 형성된 제2 금속배선 확산 방지층; 및
    상기 제2 금속배선 확산 방지층 위에 형성된 금속배선;
    상기 금속배선의 측면을 포함한 상기 금속배선의 노출 표면을 덮는 제3 금속배선 확산 방지층; 및
    상기 제3 금속배선 확산 방지층의 노출 표면을 덮는 제4 금속배선 확산 방지층을 포함하고,
    상기 제1 금속배선 확산 방지층 및 상기 제2 금속배선 확산 방지층 중에서 적어도 하나는 하부막에 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고,
    상기 제1 금속배선 확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속배선 확산 방지층을 형성하는 제2 결정입계(grain boundary)들은 상기 주상구조들이 성장하는 방향에 대해 평행한 방향에서 불연속적이며,
    상기 제3 금속배선 확산 방지층 및 상기 제4 금속배선 확산 방지층 중에서 선택된 최소한 한 개 이상은 하부막에 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 및
    상기 제3 금속배선 확산 방지층을 형성하는 제3 결정입계(grain boundary)들과 상기 제4 금속배선 확산 방지층을 형성하는 제4 결정입계(grain boundary)들이 상기 주상구조들이 성장하는 방향에 대해 평행한 방향에서 불연속적인 것을 특징으로 하는 배선.
  22. 삭제
  23. 삭제
  24. 제21항에서,
    상기 제1 금속배선 확산 방지층과 상기 제4 금속배선 확산 방지층은 제1의 재료로 형성되고, 및 상기 제2 금속배선 확산 방지층과 상기 제3 금속배선 확산 방지층은 제2의 재료로 형성되는 것을 특징으로 하는 배선.
  25. 제24항에서,
    상기 제1 및 제2의 재료는 티타늄(Ti)이고, 상기 금속배선은 구리(Cu)로 형성되는 것을 특징으로 하는 배선.
  26. 제21항에서,
    상기 제1 금속배선 확산 방지층 및 상기 제2 금속배선 확산 방지층 중의 어느하나는 비정질구조(amorphous structure)인 것을 특징으로 하는 배선.
  27. 제26항에서,
    비정질구조(amorphous structure)는 티타늄 질화물(TiNx) 또는 티타늄 산화물(TiOx)로 형성되는 것을 특징으로 하는 배선.
  28. 제26항에서,
    상기 금속배선의 측면을 포함한 상기 금속배선의 노출 표면을 덮는 제3 금속배선 확산 방지층; 및 상기 제3 금속배선 확산 방지층의 노출 표면을 덮는 제4 금속배선 확산 방지층을 더 포함하고,
    상기 제3 금속배선 확산 방지층 및 상기 제4 금속배선 확산 방지층 중의 어느하나는 비정질구조(amorphous structure)인 것을 특징으로 하는 배선.
  29. 제28항에서,
    상기 제1 금속배선 확산 방지층과 상기 제4 금속배선 확산 방지층은 제1의 재료로 형성되고, 및 상기 제2 금속배선 확산 방지층과 상기 제3 금속배선 확산 방지층은 제2의 재료로 형성되는 것을 특징으로 하는 배선.
  30. 절연 기판 위에 형성된 게이트 배선에 연결된 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 선형 반도체을 형성하는 단계;
    상기 선형 반도체 위에 서로 이격하여 드레인 전극 및 소스 전극을 형성하는 단계; 및
    상기 드레인 전극 또는 상기 소스 전극에 연결된 화소전극을 형성하는 단계을 포함하고,
    상기 선형 반도체 위에 제1 금속확산방지층, 제2 금속확산방지층 및 상기 제2 금속확산방지층 위에 형성된 소스 드레인막을 포함한 상기 드레인 및 소스 전극들을 형성하는 단계를 포함하고, 및
    상기 제1 금속확산 방지층 및 상기 제2 금속확산 방지층 중에서 적어도 하나는 하부막에 수직한 방향으로 성장한 주상구조(columnar structure)의 결정(grain)들로 형성되고, 상기 제1 금속 확산 방지층 및 상기 제2 금속 확산 방지층 중 어느 하나는 다결정 티타늄을 포함하고,상기 다결정 티타늄은 플라즈마 처리된 티타늄 산화물(TiOx) 표면 층을 가지고, 상기 제1 금속확산 방지층을 형성하는 제1 결정입계(grain boundary)들과 상기 제2 금속확산 방지층을 형성하는 제2 결정입계(grin boundary)들이 상기 선형 반도체에 대해 수직방향에서 불연속적이고, 상기 제1 금속 확산 방지층 및 상기 제2 금속 확산 방지층 사이에 티타늄 산화물(TiOx) 비정질 구조의 플라즈마 처리된 표면층을 갖는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594559B2 (en) 2020-04-20 2023-02-28 Samsung Display Co., Ltd. Display device and method of manufacturing the same

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431496B2 (en) * 2010-03-05 2013-04-30 Semiconductor Energy Labortory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101895421B1 (ko) * 2011-02-24 2018-09-07 삼성디스플레이 주식회사 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들
KR101934978B1 (ko) * 2011-08-04 2019-01-04 삼성디스플레이 주식회사 박막 트랜지스터 및 박막 트랜지스터 표시판
KR102108572B1 (ko) * 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20140061648A1 (en) * 2012-08-31 2014-03-06 David H. Levy Thin film transistor including dielectric stack
CN102881598B (zh) * 2012-09-17 2015-08-12 京东方科技集团股份有限公司 薄膜晶体管的制造方法、阵列基板的制造方法及显示装置
KR102148850B1 (ko) * 2013-01-21 2020-08-28 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 장치
JP2014164019A (ja) * 2013-02-22 2014-09-08 Seiko Epson Corp 波長可変干渉フィルター、光学フィルターデバイス、光学モジュール、及び電子機器
CN103227208B (zh) 2013-04-10 2016-12-28 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
KR102080065B1 (ko) 2013-04-30 2020-04-07 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR102130139B1 (ko) * 2013-07-30 2020-07-03 엘지디스플레이 주식회사 산화물 반도체를 이용한 박막 트랜지스터 기판을 포함하는 유기발광 다이오드 표시장치 및 그 제조 방법
CN103489900B (zh) * 2013-09-04 2016-05-04 京东方科技集团股份有限公司 一种阻挡层及其制备方法、薄膜晶体管、阵列基板
KR20150057148A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 반도체 장치
US9991392B2 (en) * 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103728827B (zh) * 2013-12-26 2016-07-06 深圳市华星光电技术有限公司 光掩膜、薄膜晶体管元件及制作薄膜晶体管元件的方法
TWI564433B (zh) * 2014-03-07 2017-01-01 史達克公司 用於電子裝置中金屬化作用之蝕刻化學
KR102197854B1 (ko) * 2014-05-13 2021-01-05 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시기판 및 이의 제조방법
JP6446204B2 (ja) * 2014-08-27 2018-12-26 株式会社ジャパンディスプレイ 表示装置
JP2016134469A (ja) * 2015-01-19 2016-07-25 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法
JP6457896B2 (ja) * 2015-07-09 2019-01-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
CN105304497B (zh) * 2015-09-30 2021-05-14 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及相关制作方法
CN105789320A (zh) * 2016-03-11 2016-07-20 深圳市华星光电技术有限公司 金属氧化物薄膜晶体管及其制作方法、阵列基板
CN106784013A (zh) * 2016-11-29 2017-05-31 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置
JP6361995B2 (ja) * 2017-01-20 2018-07-25 ウシオ電機株式会社 発光素子、蛍光光源装置
CN106876476B (zh) * 2017-02-16 2020-04-17 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板及电子设备
US20190140081A1 (en) * 2017-11-06 2019-05-09 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Tft substrate and manufacturing method thereof
CN107946235A (zh) * 2017-11-21 2018-04-20 上海华虹宏力半导体制造有限公司 改善超薄铝铜薄膜表面粗糙度的方法
CN107968097B (zh) * 2017-11-24 2020-11-06 深圳市华星光电半导体显示技术有限公司 一种显示设备、显示基板及其制作方法
CN108172611A (zh) * 2017-12-28 2018-06-15 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法、阵列基板、金属膜的制作方法
CN108878445B (zh) * 2018-06-11 2021-01-26 Tcl华星光电技术有限公司 Tft基板及其制作方法
US11329133B2 (en) 2018-11-20 2022-05-10 Micron Technology, Inc. Integrated assemblies having semiconductor oxide channel material, and methods of forming integrated assemblies
KR20210010771A (ko) 2019-07-19 2021-01-28 삼성디스플레이 주식회사 표시 장치
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
CN110993564A (zh) * 2019-12-23 2020-04-10 深圳市华星光电半导体显示技术有限公司 阵列基板的制作方法、阵列基板及显示装置
US11362117B2 (en) * 2019-12-23 2022-06-14 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of array substrate, array substrate, and display device
US11227940B2 (en) 2020-02-27 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
CA3074198A1 (en) * 2020-02-28 2021-08-28 Fluid Energy Group Ltd. Modified methanesulfonic acid and uses thereof
US11637175B2 (en) * 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors
CA3110364A1 (en) * 2021-02-25 2022-08-25 Sixring Inc. Modified sulfuric acid and uses thereof
CA3110357A1 (en) * 2021-02-25 2022-08-25 Sixring Inc. Modified sulfuric acid and uses thereof
CA3110389A1 (en) * 2021-02-25 2022-08-25 Sixring Inc. Modified sulfuric acid and uses thereof
CN114122083B (zh) * 2021-11-09 2023-05-05 深圳市华星光电半导体显示技术有限公司 显示面板及其制作方法
CN114185209B (zh) * 2022-02-17 2022-05-27 成都中电熊猫显示科技有限公司 阵列基板、显示面板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127649A1 (en) * 2001-12-27 2003-07-10 Chae Gee Sung Array substrate for a liquid crystal display device having an improved contact property and fabricating method thereof
US20040002188A1 (en) * 2002-06-28 2004-01-01 Chung Yi Sun Method for fabricating MIM capacitor
US20040178431A1 (en) * 2002-01-15 2004-09-16 Mr. Bum Ki Moon Barrier Stack with Improved Barrier Properties
US20070035886A1 (en) * 2005-08-09 2007-02-15 Tdk Corporation Magneto-resistive element, tunneling magneto-resistive element and method for manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687917B2 (en) * 2002-05-08 2010-03-30 Nec Electronics Corporation Single damascene structure semiconductor device having silicon-diffused metal wiring layer
US7485526B2 (en) * 2005-06-17 2009-02-03 Micron Technology, Inc. Floating-gate structure with dielectric component
US7737028B2 (en) * 2007-09-28 2010-06-15 Applied Materials, Inc. Selective ruthenium deposition on copper materials
KR20090096226A (ko) 2008-03-07 2009-09-10 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
US8237163B2 (en) * 2008-12-18 2012-08-07 Lg Display Co., Ltd. Array substrate for display device and method for fabricating the same
US8206569B2 (en) * 2009-02-04 2012-06-26 Applied Materials, Inc. Porous three dimensional copper, tin, copper-tin, copper-tin-cobalt, and copper-tin-cobalt-titanium electrodes for batteries and ultra capacitors
WO2011046664A2 (en) * 2009-10-15 2011-04-21 Applied Materials, Inc. A barrier layer disposed between a substrate and a transparent conductive oxide layer for thin film silicon solar cells
US9081237B2 (en) * 2010-04-02 2015-07-14 Samsung Display Co., Ltd. Pixel electrode panel, a liquid crystal display panel assembly and methods for manufacturing the same
KR101465192B1 (ko) * 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101895421B1 (ko) * 2011-02-24 2018-09-07 삼성디스플레이 주식회사 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들
KR101389911B1 (ko) * 2012-06-29 2014-04-29 삼성디스플레이 주식회사 박막트랜지스터 및 이를 위한 산화아연계 스퍼터링 타겟

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127649A1 (en) * 2001-12-27 2003-07-10 Chae Gee Sung Array substrate for a liquid crystal display device having an improved contact property and fabricating method thereof
US20040178431A1 (en) * 2002-01-15 2004-09-16 Mr. Bum Ki Moon Barrier Stack with Improved Barrier Properties
US20040002188A1 (en) * 2002-06-28 2004-01-01 Chung Yi Sun Method for fabricating MIM capacitor
US20070035886A1 (en) * 2005-08-09 2007-02-15 Tdk Corporation Magneto-resistive element, tunneling magneto-resistive element and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594559B2 (en) 2020-04-20 2023-02-28 Samsung Display Co., Ltd. Display device and method of manufacturing the same

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CN102651402B (zh) 2016-08-24
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US9245966B2 (en) 2016-01-26

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