KR102108572B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 수분으로 인한 전기 특성 열화가 억제된 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제로 한다.
트랜지스터를 덮는 층간 절연층에 접하여 금속 산화물층이 위치하는 구조로 하고, 금속 산화물층을 아몰퍼스 구조를 갖는 제 1 금속 산화물층과, 다결정 구조를 갖는 제 2 금속 산화물층을 포함하는 적층 구조로 한다. 아몰퍼스 구조를 갖는 제 1 금속 산화물층은 결정립계가 존재하지 않고 또한 결정 상태인 금속 산화물층과 비교해서 격자 간격이 넓기 때문에 격자간에 수분을 트랩하기 쉽다. 다결정 구조를 갖는 제 2 금속 산화물층은 결정립계 부분을 제거하는 결정 부분에 대해서는 치밀한 구조를 가지며, 수분의 투과성이 매우 낮다. 이로써, 제 1 금속 산화물층 및 제 2 금속 산화물층을 포함하는 금속 산화물층이 층간 절연층에 접하는 구조로 함으로써, 트랜지스터중으로 수분이 침입하는 것을 효과적으로 방지할 수 있다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
반도체 장치에 사용되는 박막 트랜지스터(이하, 단순히 "트랜지스터"라고 기재하는 경우도 있음)는, 외부로부터 수분이 침입함에 따라 발생하는 배선 부분의 부식이나 박막 트랜지스터의 전기 특성 변동을 방지하기 위해, 박막 트랜지스터 위에는 산화 실리콘막이나 질화 실리콘막 등의 절연층이 제공되어 있다(예를 들어, 특허 문헌 1 참조).
또한, 본 명세서중의 "수분"이란, 물, 수증기, 물 분자, 수소 분자 및 수소 원자를 포함하는 총칭으로서 사용한다. 예를 들어, "수분의 투과성이 낮다"란 표현이 사용되는 경우, 이 표현은 "물, 수증기, 물 분자, 수소 분자 및 수소 원자 중 하나 이상에 대해 투과성이 낮다"라고 해석된다.
(특허 문헌 1) 일본국 특개2003-59939호 공보
박막 트랜지스터로 수분이 침입하는 것을 방지하는 효과를 더욱 높이는 방법 중 하나로서, 수분의 투과성이 낮고 결정성을 갖는 금속 산화물층을 절연층에 접하여 위치하는 구조로 하는 방법이 있다.
하지만, 결정성을 갖는 금속 산화물층은 각 결정립의 계면(그레인 바운더리(grain boundary)라고도 함)에서는 결정 격자에서의 원자 배열이 흐트러져 있기 때문에 또는 연속성이 손상되어 있기 때문에 비교적으로 결정립 부분보다 넓은 격자 간격으로 구성되어 있다. 이로써, 결정립 부분은 수분의 투과성이 매우 낮은 한편, 결정립계 부분은 결정립 부분과 비교하여 수분이 비교적으로 투과하기 쉬운 상태에 있다.
이러한 문제를 감안하여, 본 명세서의 일 형태에서는 수분으로 인한 전기 특성 열화가 억제된 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또한 상기 반도체 장치의 제작 방법을 제공하는 것을 목적 중 하나로 한다.
박막 트랜지스터를 덮는 절연층에 접하여 금속 산화물층이 위치하는 구조로 하고, 상기 금속 산화물층을 아몰퍼스 구조(비정질 구조라고도 함)를 갖는 제 1 금속 산화물층 및 다결정(폴리크리스탈이라고도 함) 구조를 갖는 제 2 금속 산화물층을 포함하는 구조로 한다.
아몰퍼스 구조를 갖는 제 1 금속 산화물층은 결정 상태의 금속 산화물층과 비교하여 수분이 투과하기 쉽지만, 결정립계가 존재하지 않기 때문에 결정립계 부분으로부터 수분이 침입하지 않고, 또한 격자 간에 수분을 트랩하기 쉬운 특성을 갖는다.
또한 다결정 구조를 갖는 제 2 금속 산화물층은, 결정립계 부분은 결정 부분과 비교하여 어느 정도 수분이 침입하기 쉽지만, 결정 부분은 치밀한 구조를 가지므로 수분의 투과성이 매우 낮은 특성을 갖는다.
이로써 금속 산화물층을 아몰퍼스 구조를 갖는 제 1 금속 산화물층 및 다결정 구조를 갖는 제 2 금속 산화물층을 포함하는 구조로 함에 따라 제 2 금속 산화물층에서 수분이 침입하는 것을 방지하고, 또한 제 2 금속 산화물층의 결정립계 부분을 통해 침입한 수분도 제 1 금속 산화물층에 의해 침입하는 것을 방지(또는 막중에 수분을 취득)할 수 있다. 그리고 상기 금속 산화물층을 절연층에 접하도록 형성함으로써 수분이 침입하는 것을 더욱 방지할 수 있다. 따라서, 박막 트랜지스터로 수분이 침입하는 것을 효과적으로 방지할 수 있다.
즉, 본 발명의 일 형태는 반도체층, 게이트 절연층, 게이트 전극, 소스 전극 및 드레인 전극으로서 기능하는 일대(一對)의 전극을 갖는 트랜지스터와, 트랜지스터 위의 절연층과, 절연층과 접하는 금속 산화물층을 갖는 구조이며, 금속 산화물층은 아몰퍼스 구조를 갖는 제 1 금속 산화물층과 다결정 구조를 갖는 제 2 금속 산화물층을 적어도 포함하는 구조인 것을 특징으로 하는 반도체 장치이다.
본 발명의 일 형태에 기재된 구조로 함으로써, 절연층과 제 1 금속 산화물층 및 제 2 금속 산화물층을 포함하는 금속 산화물층에 의해 박막 트랜지스터로 수분이 침입하는 것을 효과적으로 방지할 수 있다.
또한, 트랜지스터 위의 절연층, 제 1 금속 산화물층 및 제 2 금속 산화물층의 구성에 대해서는 이하에 제시된 2가지의 구조로 하는 것이 바람직하다.
하나는 트랜지스터 위에 절연층이 위치하고, 절연층 위에 제 1 금속 산화물층이 위치하고, 제 1 금속 산화물층 위에 제 2 금속 산화물층이 위치하는 구조이다. 상기 구조에서는 외부로부터 침입하는 수분은 우선 제 2 금속 산화물층에 의해 블록된다. 다음에 제 2 금속 산화물층의 결정립계 부분 등 비교적으로 수분이 투과하기 쉬운 부분을 통해 침입하는 수분은, 제 1 금속 산화물층에 의해 블록되거나 또는 제 1 금속 산화물층중에 트랩된다. 그리고 제 1 금속 산화물층을 투과해서 침입하는 극미량의 수분도 절연층에 의해 블록된다. 따라서 제 2 금속 산화물층의 외부에 존재하는 수분이 트랜지스터에 도달하는 것을 효과적으로 방지할 수 있다.
두번째는 트랜지스터 위에 제 1 금속 산화물층이 위치하고, 제 1 금속 산화물층 위에 제 2 금속 산화물층이 위치하고, 제 2 금속 산화물층 위에 절연층이 위치하는 구조이다. 상기 구조에서는 외부로부터 침입하는 수분에 가해, 가령 절연층을 형성할 때 절연층중에 수분이 들어가는 경우 또는 제 2 금속 산화물층과 절연층의 계면에 수분이 흡착된 경우가 있더라도, 트랜지스터와 절연층 사이에는 제 1 금속 산화물층 및 제 2 금속 산화물층이 위치하는 구조이기 때문에 절연층중에 들어간 수분이나 제 2 금속 산화물층과 절연층의 계면에 흡착된 수분이 트랜지스터에 도달하는 것을 효과적으로 방지할 수 있다.
또한 반도체층을 산화물 반도체 재료를 함유하는 막으로 함으로써 높은 이동도를 갖는 트랜지스터로 할 수 있다.
또한 본 발명의 일 형태는 반도체층, 게이트 절연층, 게이트 전극, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극을 갖는 트랜지스터를 형성하고, 트랜지스터 위에 절연층을 형성하고, 절연층 위에 아몰퍼스 구조를 갖는 제 1 금속 산화물층을 형성하고, 제 1 금속 산화물층 위에 다결정 구조를 갖는 제 2 금속 산화물층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태에 기재된 제작 방법을 사용함으로써 트랜지스터로 수분이 침입하는 것을 방지하는 효과가 높은 반도체 장치를 제작할 수 있다.
또한, 본 발명의 일 형태는 반도체층, 게이트 절연층, 게이트 전극, 소스 전극 및 드레인 전극으로서 기능하는 일대의 전극을 갖는 트랜지스터를 형성하고, 트랜지스터 위에 아몰퍼스 구조를 갖는 제 1 금속 산화물층을 형성하고, 제 1 금속 산화물층 위에 다결정 구조를 갖는 제 2 금속 산화물층을 형성하고, 제 2 금속 산화물층 위에 절연층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태에 기재된 제작 방법을 사용함으로써 외부로부터 침입하는 수분에 가해, 절연층중에 들어간 수분 및 제 2 금속 산화물층과 절연층의 계면에 흡착된(또는 들어간) 수분이 침입하는 것을 방지하는 효과가 높은 반도체 장치를 제작할 수 있다.
또한, 제 1 금속 산화물층과 상기 제 2 금속 산화물층을 같은 장치 내에서 연속적으로 형성함으로써 제 1 금속 산화물층 및 제 2 금속 산화물층의 층중으로 수분이 혼입되는 것을 및 제 1 금속 산화물층과 제 2 금속 산화물층의 계면으로 수분이 부착되는 것을 억제할 수 있기 때문에 바람직하다.
또한, 제 1 금속 산화물층과 상기 제 2 금속 산화물층을 같은 타깃을 사용해서 형성함으로써， 기판을 다른 성막실로 이동시키는 것으로 인한 제조 택트의 증가를 억제할 수 있다. 또한, 금속 산화물층을 형성할 때 타깃은 한가지만 필요하기 때문에 제조 비용의 증가를 억제할 수 있다.
또한, 반도체층으로서 산화물 반도체 재료를 함유하는 막을 형성함으로써 높은 이동도를 갖는 트랜지스터를 제작할 수 있다.
금속 산화물층을 아몰퍼스 구조를 갖는 제 1 금속 산화물층 및 다결정 구조를 갖는 제 2 금속 산화물층을 포함하는 구조로 함으로써, 제 2 금속 산화물층에서 수분이 침입하는 것을 방지하고, 또 제 2 금속 산화물층의 결정립계 부분을 통해 침입한 수분도 제 1 금속 산화물층에 의해 침입을 방지(또는 막중에 수분을 취득)할 수 있다. 그리고 상기 금속 산화물층을 절연층에 접하도록 형성함으로써 수분이 침입하는 것을 더욱 방지할 수 있다. 따라서, 수분으로 인한 전기 특성 열화가 억제된 반도체 장치를 제공할 수 있다. 또는 상기 반도체 장치의 제작 방법을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 형태에 관한 반도체 장치의 구성을 설명한 도면.
도 2a 내지 도 2d는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명한 도면.
도 3a 내지 도 3d는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명한 도면.
도 4a 및 도 4b는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명한 도면.
도 5a 및 도 5b는 본 발명의 일 형태에 관한 반도체 장치의 구성을 설명한 도면.
도 6a 내지 도 6c는 본 발명의 일 형태에 관한 반도체 장치의 구성을 설명한 도면.
도 7a 내지 도 7c는 본 발명의 일 형태에 관한 반도체 장치를 사용한 전자 기기의 일례를 설명한 도면.
도 8은 본 발명의 일 형태에 관한 반도체 장치의 단면 상태를 설명한 도면.
이하에서는 본 발명의 실시형태에 대해 도면을 사용해서 자세하게 설명한다. 다만, 본 발명은 이하에 기재하는 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 제시된 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다.
이하에 설명하는 실시형태에 있어서, 같은 것을 가리키는 부호는 상이한 도면간에서 공통적으로 사용하는 경우가 있다. 또한, 도면에서 도시된 구성 요소, 즉 층이나 영역 등의 두께, 폭, 상대적인 위치 관계 등은 실시형태에서 설명할 때 명확성을 위해 과장해서 제시될 경우가 있다.
또한, 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위해 붙인 것이며, 수적으로 한정되는 것이 아님을 부기한다.
또한, 본 명세서 등에 있어서, "전극"이나 "배선"이라는 용어는 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 이 반대도 똑같은 것이다. 그리고 "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, "소스"나 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체될 때가 있다. 이로써, 본 명세서 등에 있어서 "소스"나 "드레인"이라는 용어는 교체되어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 평균면 거칠기(Ra)란, JIS B 0601: 2001(ISO4287: 1997)에서 정의되어 있는 산술 평균 거칠기(Ra)를 곡면에 대해 적용할 수 있도록 3차원으로 확장한 것이며, 기준면에서 지정면까지의 편사의 절대값을 평균한 값으로 표현할 수 있고 이하 수학식(1)에서 정의된다.
Figure 112012076243515-pat00001
여기에서 지정면이란, 거칠기 계측의 대상이 되는 면이고, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4지점으로 연결되는 사각형의 영역으로 하고, 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0으로 한다. Ra는 원자 힘 현미경(AFM: Atomic Force Microscope)으로 측정 가능하다.
(실시형태 1)
본 실시형태는, 본 발명의 일 형태인 트랜지스터를 갖는 반도체 장치 및 그 제작 방법에 대해 도 1a 내지 도 5b를 사용해서 설명한다.
<본 실시형태의 반도체 장치의 구성>
도 1a 및 도 1b는 코플래너형(coplanar)인 탑 게이트·탑 콘택트 구조의 트랜지스터를 갖는 반도체 장치의 상면도 및 단면도이다. 도 1a는 트랜지스터의 상면도이고, 도 1b는 도 1a의 일점 쇄선 A-B 부분에 대응하는 단면이다. 또한, 도 1a에서는 트랜지스터의 구조를 알기 쉽게 하기 위하여 일부의 구성 요소를 생략하였다.
도 1b에 도시한 바와 같이, 트랜지스터(150)는 기판(100)과, 기판(100) 위에 제공된 하지 절연층(102)과, 하지 절연층(102) 위에 제공된 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 반도체층(106)과, 반도체층(106) 위에 제공된 게이트 절연층(108)과, 게이트 절연층(108)을 개재(介在)하여 반도체층(106)과 중첩하도록 제공된 게이트 전극(110)과, 게이트 전극(110)의 측면과 접하도록 제공된 측벽 절연층(112)과, 반도체층(106)과 접하도록 제공된 일대의 전극(114)을 갖는다. 또한, 트랜지스터(150) 위에 게이트 전극(110), 측벽 절연층(112) 및 일대의 전극(114)을 덮도록 제공된 절연층(116)과, 절연층(116) 위에 제공된 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)을 갖는 금속 산화물층(118)과, 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 제공된 개구부를 개재하여 일대의 전극(114)과 전기적으로 접속된 배선(120)을 갖는다.
본 실시형태의 구조는 트랜지스터(150)의 채널 영역이 형성되는 반도체층(106) 위에 절연층(116) 및 금속 산화물층(118)이 위치하고, 금속 산화물층(118)이 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)의 적층 구조인 것이 구조적인 특징이다.
절연층(116)은, 절연층(116)보다 위쪽에 형성된 도전층(본 실시형태의 배선(120))과 절연층(116)보다 아래쪽에 형성된 도전층(본 실시형태의 게이트 전극(110) 및 일대의 전극(114)) 사이에서 기생 용량이 가능한 한 발생하지 않도록 비유전율이 낮은 절연 재료로 구성된다. 또한, 상기 절연층을 무기 재료로 형성함으로써 외부로부터 반도체층(106)으로 침입하는 수분에 대해 높은 배리어성을 구비한 층으로 할 수 있다.
제 1 금속 산화물층(118a)은 아몰퍼스 구조를 갖는 금속 산화물층을 사용한다. 아몰퍼스 구조를 갖는 금속 산화물층은 결정립계가 존재하지 않고, 또한 결정 상태인 금속 산화물층보다 격자 간격이 넓기 때문에 격자간에 수분을 트랩하기 쉽다는 특성을 갖는다.
제 2 금속 산화물층(118b)은 다결정 구조를 갖는 금속 산화물층을 사용한다. 다결정 구조를 갖는 금속 산화물층은 결정립계 부분을 제외하는 결정 부분에 대해서는 치밀한 구조를 갖고, 수분 투과성이 매우 낮다는 특성을 갖는다.
따라서, 반도체 장치를 상술한 구조로 함으로써, 외부로부터 트랜지스터(150)로 수분이 침입하는 것을 효과적으로 방지할 수 있기 때문에, 본 실시형태의 구조를 갖는 반도체 장치는 외부로부터 수분이 침입하는 것에 기인한 전기적 특성의 변동을 억제할 수 있다.
또한, 도 1a 및 도 1b에 도시한 트랜지스터는 게이트 전극(110)을 마스크로서 사용하고, 자기 정합적으로 반도체층(106)의 저저항 영역(106b)(반도체층(106) 중 소스 전극이나 드레인 전극으로서 기능하는 일대의 전극(114)과 접속되는 영역. 소스 영역이나 드레인 영역이라고 표현할 수도 있음) 및 고저항 영역(106a)(반도체층(106) 중의 채널부가 형성되는 영역을 일부에 포함하는 영역. 채널 형성 영역 등이라고 표현할 수도 있음)을 형성할 수 있다. 이로써, 미세한 트랜지스터를 얻을 수 있다. 더구나, 포토리소그래피 공정 등에 의해 고저항 영역(106a) 및 저저항 영역(106b)을 형성하는 경우와 비교하여 비용의 삭감 또는 수율이 향상하는 것이 가능하게 된다. 또한, 저저항 영역(106b)과 게이트 전극(110)의 중첩된 부분이 거의 없기 때문에, 중첩된 부분에서 기생 용량이 거의(또는 전혀) 발생하지 않아 트랜지스터의 고속 동작이 가능하게 된다.
또한, 도 1a 및 도 1b에 도시한 트랜지스터가 온 상태가 된 경우에는 저저항 영역(106b)을 개재하여 일대의 전극(114)의 한쪽으로부터 고저항 영역(106a)으로 전류가 흐르게 된다. 저저항 영역(106b)을 개재함으로써 채널 길이가 작고 미세한 트랜지스터에 있어서도 핫캐리어 열화 등의 열화를 억제할 수 있어 신뢰성을 높일 수 있다.
또한, 도 1a 및 도 1b에 도시한 트랜지스터에서는, 반도체층(106)의 측벽 절연층(112)과 중첩되는 영역을 저저항 영역(106b)에 포함하지만 이것으로 한정되지 않는다. 예를 들어, 반도체층(106)의 측벽 절연층(112)과 중첩되는 영역을 고저항 영역(106a)에 포함하여도 좋다. 이러한 구조로 함으로써, 상술한 핫캐리어 열화 등의 열화를 더욱 저감시킬 수 있다. 이러한 구조로 하는 경우, 게이트 전극(110) 및 측벽 절연층(112)을 마스크로 사용하여 자기 정합적으로 반도체층(106)에 저저항 영역(106b) 및 고저항 영역(106a)을 형성하면 좋다.
<본 실시형태의 반도체 장치의 제작 방법>
도 1a 및 도 1b에 도시한 트랜지스터의 제작 방법을 도 2a 내지 도 4b를 사용하여 설명한다.
우선, 기판(100) 위에 하지 절연층(102)을 형성한다(도 2a 참조).
기판(100)에는 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 재료를 사용한다. 양산할 때 기판(100)은 제 8세대(2160mm×2460mm), 제 9세대(2400mm×2800mm, 또는 2450mm×3050mm), 제 10세대(2950mm×3400mm) 등의 마더 유리를 사용하는 것이 바람직하다. 마더 유리는 처리 온도가 높고 처리 시간이 길어지면 크게 수축하기 때문에, 마더 유리를 사용하여 양산을 하는 경우 제작 공정의 가열 처리는 700℃ 이하, 바람직하게는 450℃ 이하, 더욱 바람직하게는 350℃ 이하로 하는 것이 좋다.
하지 절연층(102)은 PECVD법 또는 스퍼터링법을 사용해서， 50nm 이상 600nm 이하의 막 두께가 되고 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막 또는 질화 산화 실리콘막 중에서 선택된 한층 또는 이것들에 의한 적층막이 되는 구조로 형성한다. 하지 절연층(102)을 형성함에 따라, 나중의 공정에서 형성하는 반도체층(106)으로 기판(100)측으로부터 불순물이 침입하는 것을 억제할 수 있다. 또한, 하지 절연층(102)은 반드시 필요한 것이 아니라, 예를 들어 기판(100)중의 함유 불순물량이 충분히 적은 경우에는 하지 절연층(102)을 제공하지 않는 구성으로 하여도 좋다.
또한, 본 명세서중에 있어서, 산화 질화 실리콘 등의 "산화 질화"란, 이 조성으로서 질소보다 산소의 함유량이 많다는 것을 제시한다. 또한, 질화 산화 실리콘 등의 "질화 산화"란, 이 조성으로서 산소보다 질소의 함유량이 많다는 것을 제시한다.
또한, 나중의 공정에서 형성하는 반도체층(106)으로서 산화물 반도체 재료를 함유하는 층을 사용하는 경우, 반도체층(106)은 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로 산화물 반도체층의 산소 결손은 일부가 도너가 되어 캐리어인 전자를 방출한다. 이 결과, 트랜지스터의 임계값 전압이 음 방향으로 시프트하게 된다. 이로써, 하지 절연층(102)으로서 가열 처리에 의해 산소를 방출하는 절연막을 사용하는 것이 바람직하다. 따라서, 임계값 전압이 음 방향으로 시프트하는 요인인 반도체층(106)의 산소 결손을 저감시킬 수 있다. 또한, 나중의 공정으로 형성하는 반도체층(106)이 결정 성장하기 쉽게 하기 위하여 하지 절연층(102)은 충분히 평탄성을 갖는 것이 바람직하다.
상술한 "가열 처리에 의해 산소를 방출하는"이란， TDS(Thermal Desorption Spectroscopy: 승온(昇溫) 탈리 가스 분광법) 분석을 사용하여, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 제시한다.
여기에서 TDS 분석에 있어서, 산소 원자로 환산한 산소의 방출량을 측정하는 방법에 대해 이하에 설명한다.
TDS 분석을 했을 때의 기체의 방출량은 스펙트럼의 적분값에 비례한다. 이로써, 측정한 스펙트럼의 적분값과 표준 시료의 기준값에 대한 비율을 사용해서 기체의 방출량을 계산할 수 있다. 기준 시료의 기준값이란, 소정의 원자를 함유하는 시료의, 스펙트럼의 적분값에 대한 원자 밀도의 비율을 제시한다.
예를 들어, 절연막의 산소 분자의 방출량(NＯ2)은 표준 시료인 소정의 밀도의 수소를 함유하는 실리콘 웨이퍼의 TDS 분석을 한 결과, 및 절연막의 TDS 분석을 한 결과， 이하 수학식 2를 사용해서 계산할 수 있다. 여기에서 TDS 분석을 사용해서 얻을 수 있는 질량수 32로 검출되는 모든 스펙트럼이 산소 분자 유래인 것으로 가정한다. 질량수 32인 것은 이 외에 CH3OH가 있지만, 존재하는 가능성이 낮은 것으로 하여 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 또는 질량수 18의 산소 원자를 함유하는 산소 분자에 대해서도 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다．
Figure 112012076243515-pat00002
NH2는 표준 시료에서 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS분석했을 때의 스펙트럼의 적분값이다. 여기에서 표준 시료의 기준값을 NH2/ SH2로 한다. SO2는 절연막을 TDS분석 했을 때의 스펙트럼의 적분값이다. α는 TDS분석의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 2의 자세한 것은 일본국 특개평6-275697 공보를 참조한다. 또한, 상기 절연막의 산소 방출량은 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO Ltd., 제조)를 사용하고 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유하는 실리콘 웨이퍼를 사용해서 측정한다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율에서 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량에 대해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은 산소 분자 방출량의 2배가 된다.
상기 구성에 있어서, 가열 처리로 산소를 방출하는 층은 산소가 과잉으로 함유된 산화 실리콘(SiOX(X>2))이라도 좋다. 산소가 과잉으로 함유된 산화 실리콘(SiOX(X>2))이란 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적 당에 함유하는 것을 제시한다. 단위 체적 당 실리콘 원자수 및 산소 원자수는 러더퍼드 후방 산란법으로 측정한 값이다.
다음에 스퍼터링법, 증착법, PECVD법, PLD법, ALD(Atomic Layer Deposition)법, 또는 MBE(Molecular Beam Epitaxy)법 등을 사용해서 반도체층(106)을 형성한다(도 2b 참조). 반도체층(106)으로서는 비정질 실리콘막, 다결정 실리콘막, 미결정 실리콘막(마이크로크리스탈, 세미아몰퍼스라고도 함), 단결정 실리콘막 등 실리콘막을 사용할 수 있다. 또한, 갈륨 비소막이나 실리콘 게르마늄막 등의 화합물 반도체막을 사용할 수도 있다. 더구나 산화물 반도체 재료를 함유해서 이루어진 막(이하 산화물 반도체층이라고 약기함)을 사용하여도 좋다. 근년에 들어, 산화물 반도체 재료를 반도체층으로서 사용한 트랜지스터의 연구, 개발이 활발히 진행되고 있다. 이 현상을 감안하여, 이하에서는 반도체층(106)에 산화물 반도체층을 사용하는 구성에 대해 설명한다. 물론 반도체층(106)이 산화물 반도체층에 한정되는 것이 아니다.
반도체층(106)에 있어서, 반도체층(106)을 구성하는 주요 성분 이외에 캐리어 공여체가 되는 불순물이 가능한 한 함유되지 않도록 형성하는 것이 바람직하다. 이로써, 반도체층(106)을 형성하기 위한 재료(예를 들어, 스퍼터링 장치에 사용하는 타깃 등) 및 성막 분위기는 캐리어 공여체가 되는 불순물이 가능한 한 함유되지 않고 고순도화된 재료 및 분위기에서 형성되는 것이 바람직하다.
반도체층(106)에 알칼리 금속 또는 알칼리 토금속이 함유되면 산화물 반도체와 결합함에 따라 캐리어가 생성될 경우가 있고, 이 경우 트랜지스터의 오프 전류가 상승하는 원인이 된다. 이로써, 반도체층(106)에 있어서, 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 반도체층(106)에 수소가 다량 함유되면 산화물 반도체와 결합함에 따라 수소 일부가 도너가 되어 캐리어인 전자가 발생한다. 이 결과, 트랜지스터의 임계값 전압이 음 방향으로 시프트하게 된다. 이로써, 반도체층(106)에서 수소 농도는 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 또한, 상술한 반도체층(106)중의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다.
상술한 바와 같이, 수소 농도가 충분히 저감되고 충분히 산소가 공급됨으로써 산소 결손에 기인하는 에너지 갭중의 결함 준위가 저감된 산화물 반도체에서는 캐리어 밀도를 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만으로 할 수 있다. 예를 들어, 실온(25℃)에서의 오프 전류(여기에서는 단위 채널 폭(1μm) 당 값)는 100zA(1zA(젭토 암페어-)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이로써, 수소 등 불순물이 충분히 제거되어 충분히 산소가 공급된 산화물 반도체를 반도체층(106)으로서 사용함으로써 극히 우수한 오프 전류 특성의 트랜지스터를 얻을 수 있다.
또한 오프 전류란, 광의적으로 트랜지스터가 오프 상태가 된 경우에 흐르는 드레인 전류를 제시한다. 트랜지스터의 오프 상태란, n 채널형 트랜지스터에 있어서 게이트 전압이 임계값 전압보다 낮은 상태를 제시한다. 또는, p 채널형 트랜지스터에 있어서 게이트 전압이 임계값 전압보다 높은 상태를 제시한다. 드레인 전류란, 트랜지스터의 소스－드레인 간의 전류를 제시한다. 또한, 게이트 전압이란, 소스 전위를 기준으로 했을 때의 게이트 전위와의 전위차를 제시한다.
노멀리-오프형의 트랜지스터에 있어서 오프 전류는 게이트 전압이 0V인 경우에 흐르는 드레인 전류를 가리킬 때가 있다. 노멀리-오프형의 트랜지스터란, n 채널형의 트랜지스터에 있어서 임계값 전압이 0V보다 큰 것을 제시한다. 또는, p 채널형의 트랜지스터에 있어서 임계값 전압이 0V보다 작은 것을 제시한다.
반도체층(106)중의 수소 농도는 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 5×1019cm-3 미만, 바람직하게는 5×1018cm-3 이하, 보다 바람직하게는 1×1018cm-3 이하, 더욱 바람직하게는 5×1017cm-3 이하로 한다. 또한, 알칼리 금속 농도는 2차 이온 질량 분석에 있어서 나트륨 농도가 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 보다 바람직하게는 1×1015cm-3 이하로 한다. 마찬가지로, 리튬 농도는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 한다. 마찬가지로, 칼륨 농도는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 한다.
반도체층(106)은 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 갖는다.
바람직하게는, 반도체층(106)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 한변이 100㎚ 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 보는 관찰상에서는 CAAC-OS막에 함유되는 비정질부와 결정부의 경계가 명확하지 않다. 또한 TEM으로 CAAC-OS막에 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 이로써, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
또한, CAAC-OS막을 반도체층으로서 사용한 트랜지스터는 표면의 평탄성을 높임으로써 아몰퍼스 상태인 산화물 반도체막을 반도체층으로서 사용한 트랜지스터 이상의 이동도를 얻을 수 있다. 또한, 표면의 평탄성을 높이기 위해 평탄한 표면상에 반도체층을 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면상에 형성하면 좋다. 또한, 평균면 거칠기(Ra)가 0에 가까워질수록 바람직하다. 본 실시형태에 있어서, 하지 절연층(102)의 표면 또는 반도체층(106)의 표면을 상술한 평탄도로 하면 좋다.
CAAC-OS막에 함유되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된다. 또한, 다른 결정부 간에서 각각 a축 및 b축이 상이한 방향을 향하여도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한 CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체층의 표면측으로부터 결정 성장시키는 경우 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아질 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 함유되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 막을 형성함으로써 또는 막을 형성한 후에 가열 처리 등의 결정화 처리를 수행함으로써 형성된다.
반도체층(106)(적어도 고저항 영역(106a))으로서 CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
반도체층(106)은 스퍼터링법, MBE법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 상기 실시형태에서는, 스퍼터링 타깃 표면에 대하여 대강 수직 방향으로 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터 장치를 사용해서 반도체층(106)을 형성하면 좋다.
반도체층(106)의 막 두께는, 1nm 이상 100nm 이하, 바람직하게는 3nm 이상 40nm 이하, 보다 바람직하게는 5nm 이상 20nm 이하로 하면 좋다. 특히, 채널 길이가 30nm 이하인 트랜지스터에 있어서는 반도체층(106)의 두께를 5nm 정도로 함으로써 단(短)채널 효과를 억제할 수 있어 안정된 전기적 특성을 얻을 수 있다.
반도체층(106)을 CAAC-OS막으로 형성하는 경우, 예를 들어 스퍼터링법으로 다결정인 산화물 반도체 스퍼터링용 타깃을 사용해서 막을 형성한다. 상기 스퍼터링법용 타깃으로 이온이 충돌되면 스퍼터링용 타깃에 함유되는 결정 영역이 a-b면으로부터 벽개하고 a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상인 스퍼터링 입자로서 박리할 경우가 있다. 이 경우 상기 평판 형상인 스퍼터링 입자가 결정 상태를 유지하면서 기판까지 도달함으로써, CAAC-OS막이 형성될 수 있다.
또한, CAAC-OS막을 형성하기 위해서는 이하에 기재된 조건을 적용하는 것이 바람직하다.
막을 형성할 때 불순물 혼입을 저감시킴으로써 불순물로 인해 결정 상태가 깨지는 것을 억제할 수 있다. 예를 들어, 성막실내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스중의 불순물 농도를 저감시키면 좋다. 구체적으로는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때 기판 가열 온도를 높임으로써 기판까지 도달한 후에 스퍼터링 입자의 마이그레이션이 발생한다. 구체적으로는 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때 기판 가열 온도를 높임으로써 평판 형상인 스퍼터링 입자가 기판까지 도달한 경우 기판 위에서 마이그레이션이 발생하여 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스중의 산소 비율을 높이고 전력을 최적화함으로써 막을 형성할 때 플라즈마 손상을 경감하는 것이 바람직하다. 성막 가스중의 산소 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서 In-Ga-Zn-O 화합물 타깃에 대해 이하에서 설명한다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol 수로 혼합하고, 가압 처리를 한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기에서, 예를 들어 소정의 mol수비는 InOX 분말, GaOY 분말 및 ZnOZ 분말이 2: 2: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 4: 2: 3 또는 3: 1: 2이다. 또한, 분말의 종류 및 그 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또한, 반도체층(106)의 성막을 행하기 전에 성막실의 가열 및 배기를 하여 성막실중의 수분 등의 불순물을 제거해 놓는 것이 바람직하다. 특히 성막실 내벽에 흡착해서 존재하는 이들의 불순물을 제거하는 것이 중요하다. 여기에서, 예를 들어 가열 처리는 100℃ 이상 450℃ 이하로 행하면 좋다. 또한, 처리실의 배기는 드라이 펌프 등의 러핑 진공 펌프(rough vacuum pump), 스퍼터 이온 펌프, 터보 분자 펌프, 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 좋다. 터보 분자 펌프는 크기가 큰 분자의 배기에 우수한 한편 수분이나 수소의 배기 능력이 낮다. 또한 수분의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다. 또한, 이 때 불활성 가스를 도입하면서 불순물의 제거를 행하면 배기하는 것 만으로는 탈리시키기 어려운 수분 등의 탈리 속도를 더욱 크게 할 수 있다. 이러한 처리를 행하여 산화물 반도체의 막을 형성하기 전에 성막실의 불순물을 제거함으로써 반도체층(106)으로 수소, 수분, 수산기, 수소화물 등이 혼입하는 것을 억제할 수 있다.
반도체층(106)의 성막으로 사용하는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히, In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기적 특성의 편차를 저감하기 위한 스테빌라이저로서 이것들에 가해 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 티타늄(Ti)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 가져도 좋다.
또한, 반도체층(106)은 트랜지스터의 오프 전류를 저감시키기 위해 밴드 갭이 2.5eV 이상, 바람직하게는 2.8eV 이상, 보다 바람직하게는 3.0eV 이상의 재료를 사용하는 것이 바람직하다.
트랜지스터의 오프 저항(트랜지스터가 오프 상태인 경우의 소스와 드레인 간의 저항을 제시함)은 채널이 형성되는 반도체층에서 열적으로 여기하는 캐리어 농도에 반비례한다. 도너나 액셉터에 의한 캐리어가 전혀 존재하지 않는 상태(진성 반도체)라도 실리콘 경우에는 밴드갭이 1.1eV이기 때문에 실온(300K)에서의 열 여기 캐리어 농도는 1×1011cm-3 정도이다.
한편, 예를 들어 밴드갭이 3.2eV의 반도체(산화물 반도체를 상정함)의 경우에는 열 여기 캐리어 농도는 1×10-7cm-3 정도이다. 같은 전자 이동도인 경우, 저항률은 캐리어 농도에 반비례하기 때문에 밴드갭 3.2eV의 반도체의 저항률은 실리콘보다 18자릿수도 크다.
상술한 바와 같이, 밴드갭이 넓은 산화물 반도체를 반도체층(106)에 적용한 트랜지스터(OS 트랜지스터)는 극히 낮은 오프 전류를 실현하는 것을 가능하게 한다.
반도체층(106)으로서, 예를 들어 단원계 금속의 산화물인 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서 예를 들어 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로 갖는 산화물인 것을 의미하여, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga과 Zn 외 금속 원소가 들어가 있어도 좋다.
또한, 반도체층(106)으로서는 InMO3(ZnO)m(m＞0, 또한 m은 정수가 아님)으로 표기되는 산화물을 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 제시한다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n＞0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 반도체층(106)으로서 In: Ga: Zn=1: 1: 1(=1/3: 1/3: 1/3), 또한 In: Ga: Zn=2: 2: 1(=2/5: 2/5: 1/5)의 원자 비율의 In-Ga-Zn계 산화물이나 이 조성의 근방의 In-Ga-Zn계 산화물을 사용할 수 있다. 또한, In: Sn: Zn=1: 1: 1(=1/3: 1/3: 1/3), In: Sn: Zn=2: 1: 3(=1/3: 1/6: 1/2) 또는 In: Sn: Zn=2: 1: 5(=1/4: 1/8: 5/8)의 원자 비율의 In-Sn-Zn계 산화물이나 이 조성의 근방의 In-Sn-Zn계 산화물을 사용하여도 좋다.
하지만, 상술한 것에 한정되지 않고 필요한 반도체 특성(이동도, 임계값 전압, 편차 등)에 따라 적절한 조성의 재료를 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위해 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적으로 용이하게 높은 이동도를 얻을 수 있다. 하지만, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 낮춤으로써 이동도를 높일 수 있다.
또한, 예를 들어, In, Ga, 및 Zn의 원자수비가 In: Ga: Zn=a: b: c(a+b+c=1)인 산화물의 조성이 원자수비가 In: Ga: Zn=A: B: C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, 및 c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족시키는 것을 제시한다. 예를 들어, r은 0.05로 하면 좋다. 다른 산화물도 마찬가지이다.
반도체층(106)으로서 In-Ga-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In: Ga: Zn=1: 1: 1, 4: 2: 3, 3: 1: 2, 1: 1: 2, 1: 3: 2, 2: 1: 3 또는 3: 1: 4에 제시되는 In-Ga-Zn-O 타깃을 사용한다. 상술한 원자수비를 갖는 In-Ga-Zn-O 타깃을 사용해서 반도체층(106)을 형성함으로써 다결정막 또는 CAAC-OS막을 형성하기 쉬워진다.
또한, 반도체층(106)으로서 In-Sn-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In: Sn: Zn=1: 1: 1, 2: 1: 3, 1: 2: 2, 또는 20: 45: 35로 제시되는 In-Sn-Zn-O 타깃을 사용한다. 상술한 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용해서 반도체층(106)을 형성함으로써 다결정막 또는 CAAC-OS막을 형성하기 쉬워진다.
또한, 반도체층(106)으로서 In-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비로 In： Zn=50: 1 내지 1: 2(mol비로 환산하면 In2O3: ZnO=25: 1 내지 1: 4), 바람직하게는 In: Zn=20: 1 내지 1： 1(mol비로 환산하면 In2O3: ZnO=10: 1 내지 1: 2), 더욱 바람직하게는 In: Zn=15: 1 내지 1.5: 1(mol비로 환산하면 In2O3: ZnO=15: 2 내지 3: 4)로 제시되는 In-Zn-O 타깃을 사용한다. 상술한 원자수비를 갖는 In-Zn-O 타깃을 사용해서 반도체층(106)을 형성함으로써 다결정막 또는 CAAC-OS막을 형성하기 쉬워진다.
또한, 상술한 반도체층(106)의 성막에 사용하는 타깃중 금속 원소의 원자수비는 정수를 사용하여 기재되어 있지만, 반도체층(106)중에 함유되는 금속 원소의 원자수비를 정수로 하는 경우 타깃중 금속 원소의 원자수비는 상술한 값과는 약간 전후하여도 좋다. 예를 들어, 반도체층(106)으로서 In: Ga: Zn＝1: 1: 1의 반도체층(106)을 형성하는 경우, In2O3: Ga2O3: ZnO＝1＋α: 1＋β: 1＋γ[mol비]의 조성비를 갖는 타깃을 사용하면 좋다. α, β 및 γ의 값은 성막 조건에 따라 변동하지만 대개 -0.5 이상 0.5 이하의 값이 된다.
또한, 반도체층(106)은 형성할 때 산소가 많이 함유되는 조건(예를 들어, 산소 100% 분위기하에서 스퍼터링법에 의해 성막을 행한다 등)으로 하고 산소를 많이 함유하는(바람직하게는 반도체층의 화학량론적 조성에 대해 산소의 함유량이 과잉인 영역이 포함되어 있는) 층으로 하는 것이 바람직하다.
막을 형성할 때의 분위기는 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하 등으로 하면 좋다. 여기에서 막을 형성할 때 희가스보다 산소의 체적비를 크게 함으로써 반도체층(106)으로 산소가 많이 들어가기 때문에 반도체층(106)중의 산소 결손을 저감시킬 수 있다. 또한, 반도체층(106)으로 수분이 혼입되는 것을 방지하기 위해 수분이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
또한, 반도체층(106)으로서 CAAC-OS막을 사용하는 경우 CAAC-OS막을 복수의 산화물 반도체막이 적층된 구조로 하여도 좋다. 예를 들어, 반도체층(106)을 제 1 산화물 반도체막, 제 2 산화물 반도체막 및 제 3 산화물 반도체막의 적층으로 하고 각각을 다른 조성으로 하여도 좋다. 예를 들어, 제 1 산화물 반도체막 및 제 3 산화물 반도체막에 3원계 금속의 산화물을 사용하고 제 2 산화물 반도체막에 2원계 금속의 산화물을 사용하거나, 또는 제 1 산화물 반도체막 및 제 3 산화물 반도체막에 2원계 금속의 산화물을 사용하고 제 2 산화물 반도체막에 3원계 금속의 산화물을 사용한다.
또한, 제 1 산화물 반도체막, 제 2 산화물 반도체막 및 제 3 산화물 반도체막의 구성 원소를 동일한 것으로 하여 상이한 조성으로 하여도 좋다. 예를 들어, 제 1 산화물 반도체막 및 제 3 산화물 반도체막의 원자수비를 In: Ga: Zn＝1: 1: 1로 하여, 제 2 산화물 반도체막의 원자수비를 In: Ga: Zn＝3: 1: 2로 하여도 좋다. 또한, 제 1 산화물 반도체막 및 제 3 산화물 반도체막의 원자수비를 In: Ga: Zn＝1: 3: 2로 하고 제 2 산화물 반도체막의 원자수비를 In: Ga: Zn＝3: 1: 2로 하여도 좋다.
이 경우, 제 2 산화물 반도체막은 In과 Ga의 함유율을 In＞Ga으로 하면 좋다. 또한, 제 1 산화물 반도체막 및 제 3 산화물 반도체막의 In과 Ga의 함유율을 In≤Ga으로 하면 좋다.
산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 In의 함유율을 증대시킴으로써 s궤도의 오버 랩이 많아질 경향이 있기 때문에, In＞Ga의 조성이 되는 산화물은 In≤Ga의 조성이 되는 산화물과 비교하여 높은 이동도를 갖는다. 또한, Ga은 In과 비교하여 산소 결손의 형성 에너지가 크고 산소 결손이 발생하기 어렵기 때문에 In≤Ga의 조성이 되는 산화물은 In＞Ga의 조성이 되는 산화물과 비교하여 안정된 특성을 구비한다.
또한, 산화물 반도체막에 접하도록 산화물 반도체막과 다른 막(도면중에서는 하지 절연층(102)이나 절연층(107) 등)을 형성할 때, 산화물 반도체막에 접하도록 형성하는 막으로부터 산화물 반도체막중으로 불순물이 확산될 우려가 있다. 예를 들어, 하지 절연층(102)이나 절연층(107)중에 함유되는 실리콘이나 카본 등이 산화물 반도체막중에 확산되면 트랜지스터의 전기 특성에 나쁜 영향을 미칠 가능성이 있다.
하지만, 상술한 바와 같이 산화물 반도체막의 적층 구조로 하고 높은 이동도를 갖는 산화물 반도체막(즉, In＞Ga의 조성이 되는 산화물 반도체막. 본 실시형태에서는 제 2 산화물 반도체막에 상당함)에 접하고 상기 높은 이동도를 갖는 산화물 반도체막보다 산소 결손이 적고 안정된 특성을 갖는 산화물 반도체막(즉, In≤Ga의 조성이 되는 산화물 반도체막. 본 실시형태에서는 제 1 산화물 반도체막 및 제 3 산화물 반도체막에 상당함)을 형성하고 산화물 반도체막의 적층 구조에 접하는 막(도면중에서는 하지 절연층(102)이나 절연층(107) 등)과 높은 이동도를 갖는 산화물 반도체막을 떨어지도록 형성함으로써, 불순물 확산에 기인한 트랜지스터의 전기 특성(예를 들어, 이동도의 저하 등)의 나쁜 영향을 억제할 수 있다. 따라서, 트랜지스터의 이동도 및 신뢰성을 높이는 것이 가능하게 된다.
또한, 반도체층(106)을 형성한 후 반도체층(106)에 들어간 수분을 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리를 행함으로써 반도체층(106)중에 포함되는 수분을 더욱 제거할 수 있다. 가열 처리의 온도는 불활성 가스 분위기하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다. 불활성 가스 분위기로서는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며 수분, 수소 등이 함유되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하면 좋다.
상기 가열 처리는, 예를 들어 저항 발열체 등을 사용한 전기로에 기판을 도입하고 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다.
또한, 가열 처리 장치는 전기로에 한정되지 않고 매체(예를 들어, 가열된 가스 등)로부터 전달되는 열 또는 매체로부터 복사되는 열에 의해 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온 가스를 사용해서 열처리를 하는 장치이다. 가스로서는 아르곤 등의 희가스, 또는 질소 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. 가열 처리 장치로서 GRTA 장치를 사용하는 경우 이 열처리 시간이 짧기 때문에 650℃ 내지 700℃의 고온으로 가열한 불활성 가스중에서 기판을 가열하여도 좋다.
또한, 상술한 가열 처리에는 수분을 제거하는 효과가 있기 때문에 상기 가열 처리를 탈수화 처리나 탈수소화 처리 등이라고 부를 수도 있다. 상기 가열 처리를 하는 타이밍은 반도체층(106)을 형성한 직후에 한정되지 않고, 예를 들어 반도체층(106)을 섬 형상으로 가공한 후 등 다른 타이밍으로 행할 수도 있다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 한번으로 한정되지 않아 여러번 행하여도 좋다.
또한, 반도체층(106)을 상기 가열 처리로 가열을 한 후 같은 노(爐)에서 반도체층(106)으로 산소를 가하기 위해(가산소화라고도 함) 가열 처리를 행하여도 좋다. 상기 가열 처리는, 가열 처리 장치에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용해서 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기)를 도입하고 200℃ 이상 기판의 변형점 미만으로 행하면 좋다. 바람직하게는 250℃ 이상 450℃ 이하의 가열 처리를 행하면 좋다. 특히 이러한 가스에는 수분, 수소 등이 함유되지 않는 것이 바람직하다. 또한, 같은 노에 도입하는 산소 가스 또는 N2 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 이러한 공정에 의하여, 탈수화 또는 탈수소화 처리로 인해 발생한 반도체층(106)중의 산소 결손을 보전할 수 있다.
또한, 상술한 가열 처리에는 탈수화 처리 또는 탈수소화 처리로 인해 반도체층(106)중에 발생한 산소 결손을 보전하는 효과가 있기 때문에 상기 가열 처리를 가산소화 처리 등이라고 부를 수도 있다. 상기 가열 처리에 대해서도, 탈수화 처리 또는 탈수소화 처리와 같이 반도체층(106)을 섬 형상으로 가공한 후 등 다른 타이밍으로 행할 수도 있고 또한 한번으로 한정되지 않아 여러번 행하여도 좋다.
반도체층(106)에 상술한 가열 처리를 행함으로써 막중의 불순물 준위를 극히 작게 할 수 있다. 이 결과, 트랜지스터의 전계 효과 이동도를 이상적인 전계 효과 이동도 가까이까지 높일 수 있다.
다음에 반도체층(106)에 대해 포토리소그래피 공정 등을 행해서 가공하여 반도체층(106)을 섬 형상으로 가공한다(도 2c 참조).
다음에 반도체층(106) 위에 절연층(107)과 도전층을 스퍼터링법, 증착법, PECVD법, PLD법, ALD법 또는 MBE법 등을 사용해서 순서대로 막을 형성하고 포토리소그래피 공정 등을 도전층에 대해 행해서 가공하여 게이트 전극(110)을 형성한다(도 2d 참조).
절연층(107)은 하지 절연층(102)과 같은 재료 및 방법을 사용할 수 있다. 또한, 절연층(107)은 하지 절연층(102)과 같이 가열 처리에 의해 산소를 방출하는 절연층(바람직하게는 절연층의 화학량론적 조성에 대해 산소의 함유량이 과잉인 영역이 포함되어 있는 절연층)을 사용하면 바람직하다. 이로써, 반도체층(106)으로부터 절연층(107)으로 산소가 이동하는 것을 억제할 수 있고 또한 절연층(107)으로부터 반도체층(106)으로 산소를 공급할 수 있다.
게이트 전극(110)은 스퍼터링법 등을 사용해서 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 몰리브덴, 은, 탄탈 및 텅스텐, 이들의 질화물, 산화물 및 합금중에서 1종 이상 선택하고 단층 구조 또는 적층 구조로 형성하면 좋다. 또는, 적어도 In 및 Zn을 함유하는 산화물 또는 산화질화물을 사용하여도 좋다. 예를 들어, In-Ga-Zn-O-N계 재료 등을 사용하면 좋다.
다음에 이온 도핑법이나 이온 주입법을 사용해서 반도체층(106)의 저항값을 저감시키는 기능을 갖는 불순물 이온(130)을, 절연층(107)을 개재하여 반도체층(106)에 첨가한다. 이 경우, 게이트 전극(110)이 마스크로서 기능하기 때문에 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 반도체층(106)이 자기 정합적으로 형성된다(도 3a 참조). 또한, 이온 주입법은 필요한 이온(본 실시형태에서는 불순물 이온(130))만을 추출하는 질량 분리기를 사용하기 때문에 대상물(본 실시형태에서는 반도체층(106))에 대해 불순물 이온(130)만을 선택적으로 첨가할 수 있다. 이로써, 이온 도핑법을 사용해서 첨가했을 때와 비교하여 반도체층(106)중으로 불순물(예를 들어 수소 등)이 혼입되는 것이 적어지기 때문에 바람직하다. 다만, 이온 도핑법을 제외하는 것은 아니다.
또한, 절연층(107)을 개재하여 불순물 이온(130)을 첨가함으로써 반도체층(106)중에 불순물 이온(130)을 첨가할 때에 발생하는 손상(예를 들어, 반도체층(106)중에서 발생하는 격자 결함 등)을 저감시킬 수 있다.
다음에 하지 절연층(102)과 같은 재료 및 방법으로 절연층을 형성하고 상기 절연층을 에칭함으로써 측벽 절연층(112)을 형성한다(도 3b 참조). 측벽 절연층(112)은 절연층에 이방성이 높은 에칭 공정을 행함으로써 자기 정합적으로 형성할 수 있다. 예를 들어, 드라이 에칭법을 사용하는 것이 바람직하다. 드라이 에칭법에 사용하는 에칭 가스로서는, 예를 들어 트라이플루오로메탄, 옥타플루오로사이클로부탄, 테트라플루오로메탄 등의 불소를 함유하는 가스를 들 수 있다. 에칭 가스에는 희가스 또는 수소를 첨가하여도 좋다. 드라이 에칭법은 기판에 고주파 전압을 인가하는 반응성 이온 에칭법(RIE법)을 사용하면 바람직하다.
측벽 절연층(112)을 형성한 후 게이트 전극(110) 및 측벽 절연층(112)을 마스크로 사용해서 절연층(107)을 가공하여 게이트 절연층(108)을 형성한다(도 3c 참조).
또한, 본 실시형태에서는 게이트 전극(110)을 형성한 직후의 공정에 있어서, 게이트 전극(110)을 마스크로 사용해서 반도체층(106)으로 불순물 이온(130)의 첨가를 행하였으나, 측벽 절연층(112)을 형성한 후에 게이트 전극(110) 및 측벽 절연층(112)을 마스크로 사용해서 반도체층(106)에 불순물 이온(130)을 첨가하여도 좋다. 이렇게 함으로써 측벽 절연층(112)과 중첩되는 반도체층(106)의 영역을 고저항 영역(106a)에 포함할 수 있다.
다음에, 반도체층(106), 게이트 전극(110) 및 측벽 절연층(112) 위에 게이트 전극(110)과 같은 재료 및 방법으로 도전막을 형성하고 포토리소그래피 공정 등에 의해 상기 도전막을 가공하여 소스 전극 및 드레인 전극으로서 기능하는 일대의 전극(114)을 형성한다. 이로써 트랜지스터(150)가 형성된다(도 3d 참조).
다음에 게이트 전극(110), 측벽 절연층(112) 및 일대의 전극(114) 위에 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)을 이 순서대로 형성한다(도 4a 참조). 또한, 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)의 구체적인 제작 방법에 대해서는 실시예 1에 자세히 기재한다.
절연층(116)은 PECVD법 또는 스퍼터링법을 사용해서 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막 또는 질화산화 실리콘막 중에서 선택된 무기 재료막을 한층 또는 적층 구조로 형성하면 좋다.
절연층(116)으로서 상술한 무기 재료막을 한층 또는 적층 구조로 형성해서 사용하는 경우, 반도체층(106)의 성막과 같이 막을 형성하기 전에 성막실의 가열 및 배기를 행하고, 또한 수분 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기에서 막을 형성함으로써, 절연층(116)중으로 수분이 혼입되는 것을 가능한 한 억제하는 것이 바람직하다.
또한, 절연층(116)은 스핀 코팅법, 인쇄법, 디스펜서법, 또는 잉크젯법 등을 사용해서 절연성을 갖는 재료를 도포하고 도포한 재료에 대응한 경화 처리(예를 들어, 가열 처리나 광조사 처리 등)를 행해서 형성하여도 좋다. 또한, 절연성을 갖는 재료로서는, 예를 들어, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 에폭시 수지 등의 유기 수지, 유기 폴리실록산과 상술한 무기 재료 등의 유기 무기 혼합 재료를 사용할 수도 있다.
절연층(116)은, 절연층(116)보다 위에 형성된 도전층(본 실시형태의 배선(120))과, 절연층(116)보다 아래에 형성된 도전층(본 실시형태의 게이트 전극(110) 및 일대의 전극(114)) 간에서 기생 용량이 가능한 한 발생하지 않도록 비유전율이 낮은 절연 재료로 구성하는 것이 바람직하다. 또한, 절연층(116)은 외부로부터 트랜지스터(150)로 침입하는 수분에 대해 높은 배리어성을 갖는 것이 바람직하다. 이러한 관점에서, 절연층(116)은 상술한 구조 중에서 무기 재료막을 한층 또는 적층한 구조로 형성하는 것이 바람직하다고 고려할 수 있다. 다만, 상술한 유기 재료를 제외하는 것은 아니다. 절연층(116)으로서 상술한 유기 재료를 사용하는 경우에는 폴리이미드 수지 등의 흡습(吸濕)성이 낮은 재료를 사용하고 유기 재료중에 실리카 겔이나 다공질 알루미나 등의 건조제를 혼합하는 것이 바람직하다.
또한, 절연층(116)은 상술한 기생 용량이나 배리어성, 나중의 공정에서 형성하는 배선(120)의 콘택트성 및 생산성의 관점을 고려하면, 무기 재료막을 사용한 경우에는 200nm 이상 2000nm 이하의 막 두께, 유기 재료막을 사용한 경우에는 200nm 이상 5000nm 이하의 막 두께로 하는 것이 바람직하다.
제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)은, 스퍼터링법, MBE법, 펄스 레이저 퇴적법, ALD법 등을 사용해서 형성하면 좋다.
제 1 금속 산화물층(118a)은 산화 알루미늄, 산화 갈륨, 산화 티타늄, 산화 지르코늄, 산화 하프늄, 산화 바나듐, 산화 니오븀 또는 산화 몰리브덴 중의 어느 하나의 아몰퍼스 구조를 갖는 막을 사용하면 좋다. 또한, 상술한 "아몰퍼스 구조를 갖는"이란, 제 1 금속 산화물층(118a)의 단면을 투과형 전자 현미경(Transmission Electron Microscope: TEM)을 사용해서 관찰한 경우에 명확한 격자상이나 격자 모양이 확인되지 않는 영역을 갖는 것을 제시하고, 상기 영역이 전체의 60% 이상, 바람직하게는 80%인 막을 제 1 금속 산화물층(118a)으로서 사용하는 것이 바람직하다. 또한, 제 1 금속 산화물층(118a)의 임의의 수 개소(1 개소 이상, 바람직하게는 3 개소 이상, 보다 바람직하게는 5 개소 이상)를 관찰하고, 관찰한 개소에서 명확한 격자 상이나 격자 모양이 확인되지 않는 영역이 60% 이상인 경우에는 이로써 "전체의 60% 이상"으로 하여도 좋다.
또는, X선 반사율 측정(XRR: X-Ray Reflectometry)을 사용해서 제 1 금속 산화물층(118a) 단면의 임의의 수 개소(1 개소 이상, 바람직하게는 3 개소 이상, 보다 바람직하게는 5 개소 이상)의 막밀도를 측정하고, 모든 측정 개소에서 막 밀도가 2.9g/cm3 이상 3.3g/cm3 이하인 경우에는 이로써 "아몰퍼스 구조를 갖는"으로 하여도 좋다.
또는 투과형 전자 현미경을 사용해서 제 1 금속 산화물층(118a)의 단면의 임의의 수 개소(1 개소 이상, 바람직하게는 3 개소 이상, 보다 바람직하게는 5 개소 이상)의 전자선 회절상을 관찰하고, 모든 관찰 개소에서 폭넓고 어렴풋한 패턴(할로 패턴, 할로 링, 또는 할로라고도 함)이 관찰된 경우, 이로써 "아몰퍼스 구조를 갖는"으로 하여도 좋다.
"아몰퍼스 구조를 갖는"의 해석에 대해서는, 상술한 어느 하나 이상의 해석이 제 1 금속 산화물층(118a)에 적합하면 좋고, 반드시 상술한 모든 해석이 적합해야 할 필요는 없다.
제 2 금속 산화물층(118b)에는 산화 알루미늄, 산화 갈륨, 산화 티타늄, 산화 지르코늄, 산화 하프늄, 산화 바나듐, 산화 니오븀, 또는 산화 몰리브덴 중의 어느 하나의 다결정 구조를 갖는 막을 사용하면 좋다. 또한, 상술한 "다결정 구조를 갖는"이란, 제 2 금속 산화물층(118b)의 단면을 투과형 전자 현미경(Transmission Electron Microscope: TEM)으로 관찰했을 때 명확한 격자상이나 격자 모양이 확인되는 영역을 갖는 것을 제시하고, 상기 영역이 전체의 60% 이상, 바람직하게는 80%인 막을 제 2 금속 산화물층(118b)으로서 사용하는 것이 바람직하다. 또한, 제 2 금속 산화물층(118b)의 임의의 수 개소(1 개소 이상, 바람직하게는 3 개소 이상, 보다 바람직하게는 5 개소 이상)를 관찰하고, 관찰한 개소에서 명확한 격자상이나 격자 모양이 확인되는 영역이 60% 이상인 경우에는 이로써 "전체의 60% 이상"으로 하여도 좋다.
또는, X선 반사율 측정을 사용해서 제 2 금속 산화물층(118b)의 단면의 임의의 수 개소(1 개소 이상, 바람직하게는 3 개소 이상, 보다 바람직하게는 5 개소 이상)의 막 밀도를 측정하고, 모든 측정 개소에서 막 밀도가 3.7g/cm3 이상 4.1g/cm3 이하인 경우에는 이로써 "다결정 구조를 갖는"으로 하여도 좋다.
또는, 투과형 전자 현미경을 사용해서 제 2 금속 산화물층(118b)의 단면의 임의의 수 개소(1 개소 이상, 바람직하게는 3 개소 이상, 보다 바람직하게는 5 개소 이상)의 전자선 회절상을 관찰하고, 모든 관찰 개소에서 디바이셰러(Debye-Scherrer) 패턴(디바이셰러 링이라고도 함)이 관찰된 것을 고려하여 "다결정 구조를 갖는"으로 하여도 좋다.
"다결정 구조를 갖는"의 해석은, 상술한 어느 하나 이상의 해석이 제 2 금속 산화물층(118b)에 적합하면 좋고 반드시 상술한 모든 해석이 적합해야 할 필요는 없다.
또한, 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)은 같은 장치내에서 고진공 상태를 유지하면서 연속해서 형성하는 것이 바람직하다. 이로써, 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)을 형성할 때, 막중으로 수분이 혼입되는 것을, 및 계면으로 수분이 부착되는 것을 억제할 수 있기 때문에 수분이 침입해서 트랜지스터가 열화하는 것을 더욱 억제할 수 있다.
또한, 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 가해 절연층(116)도 같은 장치내에서 고진공 상태를 유지하면서 연속해서 형성함으로써, 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)을 형성할 때 막중으로 수분이 혼입되는 것을, 및 계면으로 수분이 부착되는 것을 억제할 수 있기 때문에 수분이 침입해서 트랜지스터가 열화하는 것을 더욱 억제할 수 있다.
또한, 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)을 같은 장치내에서 고진공 상태를 유지하면서 연속해서 형성하는 경우, 제 1 금속 산화물층(118a)과 제 2 금속 산화물층(118b)을 같은 타깃을 사용해서 형성함으로써 기판을 다른 성막실로 이동시키는 것으로 인한 제조 택트의 증가를 억제할 수 있다. 또한, 금속 산화물층을 형성할 때 타깃은 한 가지만 사용하므로 제조 비용이 증가하는 것을 억제할 수 있다.
또한, 상술한 바와 같이 절연층(116)보다 위에 형성된 도전층(본 실시형태의 배선(120))과 절연층(116)보다 아래에 형성된 도전층(본 실시형태의 게이트 전극(110) 및 일대의 전극(114)) 사이에서 기생 용량이 가능한 한 발생하지 않도록 절연층(116)은 비유전율이 낮은 절연 재료로 구성되어 있기 때문에, 예를 들어 다결정 구조를 갖는 제 2 금속 산화물층(118b)이 절연층(116)에 접하는 구조로 하면 제 2 금속 산화물층(118b)과 절연층(116) 사이에서는 비유전율에 큰 차이가 있기 때문에 유전율의 계면 부분(즉 절연층(116)과 제 2 금속 산화물층(118b)의 계면 부분)에서는 양측으로부터 오는 분극 전하가 상쇄되지 않아 유도 전하가 발생하고 상기 전하가 반도체층(106)중에 형성되는 채널 영역에 영향을 미치는 경우가 있다. 이로써, 트랜지스터의 전기적 특성에 나쁜 영향을 미치는(예를 들어, Vth(임계값 전압이라고도 함)에 편차가 발생한다 등) 문제가 생기는 경우가 있다.
하지만, 본 실시형태처럼 절연층(116)과 다결정 구조를 갖는 제 2 금속 산화물층(118b) 사이에 아몰퍼스 구조를 갖는 제 1 금속 산화물층(118a)이 위치하는 구조로 함으로써, 제 1 금속 산화물층(118a)이 절연층(116)과 다결정 구조를 갖는 제 2 금속 산화물층(118b)의 유전 비율의 차이를 채우는 역할을 하고, 유도 전하의 발생을 억제할 수 있기 때문에 임계값 전압의 편차 등의 전기적 특성 변동이 적고 신뢰성이 높은 트랜지스터가 될 수 있다.
다음에 포토리소그래피 공정 등에 의해 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 일대의 전극(114)에 도달하는 개구부를 형성한 후, 제 2 금속 산화물층(118b) 위에 도전층을 형성하고 상기 도전층을 포토리소그래피 공정 등에 의해 가공하여 배선(120)을 형성한다(도 4b 참조). 또한, 배선(120)이 되는 도전층은 게이트 전극(110)과 같은 재료 및 방법으로 형성하면 좋다.
또한, 도시하지 않았지만 제 2 금속 산화물층(118b) 및 배선(120)을 덮는 보호막을 갖는 구조로 하여도 좋다. 상기 구조로 함으로써, 제 2 금속 산화물층(118b)의 표면 전도에 기인해서 발생하는 미소한 누설 전류를 저감시킬 수 있어 트랜지스터의 오프 전류를 저감시킬 수 있다.
이상에 기술한 것이 본 실시형태의 반도체 장치의 제작 방법이다.
상술한 방법으로 반도체 장치를 제작함으로써, 상기 반도체 장치는 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 의해 수분이 트랜지스터(150)로 침입하는 것을 효과적으로 억제할 수 있기 때문에 전기적 특성의 변동이 억제된 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 기재된 반도체 장치와 상이한 구성의 반도체 장치에 대하여 이 구성 및 제작 방법의 일례를 도 5a 및 도 5b를 사용해서 설명한다. 또한, 상기 실시형태１과 동일한 부분 또는 상기 실시형태１과 같은 기능을 갖는 부분 및 공정은, 상기 실시형태１과 같이 행할 수 있기 때문에 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
<본 실시형태의 반도체 장치의 구성 및 제작 방법>
도 5a 및 도 5b는 코플래너형인 탑 게이트· 탑 콘택트 구조인 트랜지스터를 갖는 반도체 장치의 상면도 및 단면도이다. 도 5a는 트랜지스터의 상면도이며, 도 5b는 도 5a의 1점 쇄선 C-D부분에 대응하는 단면이다. 또한, 도 5a에서는 트랜지스터의 구조를 알기 쉽게 하기 위해 일부의 구성 요소를 생략하였다.
도 5a 및 도 5b에 도시한 트랜지스터(150)를 갖는 반도체 장치는, 금속 산화물층(118)의 형성 위치가 절연층(116) 아래에 있는 점에서 실시형태 1에 기재된 도 1a 및 도 1b에 도시한 반도체 장치의 구조와 다르다.
실시형태 1에 기재된 바와 같이, 절연층(116)은 막중에 수분 등의 불순물이 가능한 한 들어가지 않도록 형성하는 것이 바람직하다. 하지만, 막을 형성할 때 등 의도하지 않게 수분 등이 들어가는 경우가 있다. 실시형태 1에 기재된 구조의 반도체 장치는 외부로부터 침입하는 수분에 대해서는 높은 배리어성을 갖지만 상술한 바와 같이 절연층(116)중에 수분이 들어간 경우 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 의한 수분 침입 억제 효과는 거의 없기 때문에 전기적 특성 변동의 억제 효과가 저감한다.
하지만, 반도체 장치의 구조를 도 5b에 도시한 구조로 함으로써, 가령 절연층(116)에 수분 등의 불순물이 들어간 경우가 있어도 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 의해 트랜지스터(150)로 수분이 침입하는 것을 효과적으로 억제할 수 있다.
도 5a 및 도 5b에 도시한 반도체 장치의 제작 방법에 대해서는, 실시형태 1과 같이 하지 절연층(102), 반도체층(106), 게이트 절연층(108), 게이트 전극(110), 측벽 절연층(112) 및 일대의 전극(114)을 형성해서 트랜지스터(150)를 형성한 후, 제 1 금속 산화물층(118a), 제 2 금속 산화물층(118b) 및 절연층(116)을 이 순서대로 형성하고, 마지막으로 일대의 전극(114)에 접속된 배선(120)을 형성하면 좋다. 또한, 각 구성 요소의 사용 재료나 형성 방법에 대해서는 실시형태 1을 참작할 수 있다.
또한, 도 5b에서는 제 1 금속 산화물층(118a) 위에 제 2 금속 산화물층(118b)이 위치하고 제 2 금속 산화물층(118b) 위에 절연층(116)이 위치하는 구조이지만, 제 1 금속 산화물층(118a)과 제 2 금속 산화물층(118b)의 위치는 반대가 되어도 좋다.
이상이, 본 실시형태의 반도체 장치의 구성 및 제작 방법이다.
상술한 방법으로 제작된 반도체 장치는, 절연층(116)을 형성할 때 상기 층으로 수분이 들어간 경우에도 트랜지스터(150)로 수분이 침입하는 것을 효과적으로 억제할 수 있기 때문에 전기적 특성의 변동이 억제된 반도체 장치를 제공할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 기재된 반도체 장치와 싱이한 구성의 반도체 장치에 대해 이 구성 및 제작 방법의 일례를 도 6a 내지 도 6c를 사용해서 설명한다. 또한, 상기 실시형태와 동일한 부분 또는 상기 실시형태와 같은 기능을 갖는 부분 및 공정은, 상기 실시형태와 같이 행할 수 있기 때문에 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
본 실시형태에 있어서, 도 6a 내지 도 6c에 도시한 반도체 장치는 하부 게이트 구조인 트랜지스터를 갖는 반도체 장치의 일례이다. 도 6a 내지 도 6c는 트랜지스터(651), 트랜지스터(652), 트랜지스터(653)의 채널 길이 방향의 단면도이다.
반도체 장치의 일 형태로서 도 6a에 하부 게이트· 탑 콘택트 구조인 트랜지스터(651)를 갖는 반도체 장치를 도시하였다. 트랜지스터(651)는 역스태거형 트랜지스터라고 표현할 수도 있다.
도 6a에 도시한 바와 같이, 트랜지스터(651)는 기판(100)과, 기판(100) 위의 하지 절연층(102)과, 하지 절연층(102) 위의 게이트 전극(110)과, 게이트 전극(110) 및 하지 절연층(102) 위의 게이트 절연층(108)과, 게이트 절연층(108) 위의 반도체층(106)과, 반도체층(106) 위의 일대의 전극(114)을 갖는다. 또한, 트랜지스터(651) 위에 반도체층(106) 및 일대의 전극(114)을 덮도록 제공된 절연층(116)과, 절연층(116) 위에 제공된 제 1 금속 산화물층(118a)과, 제 1 금속 산화물층(118a) 위에 제공된 제 2 금속 산화물층(118b)과, 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 제공된 개구부를 개재하여 일대의 전극(114)과 전기적으로 접속해서 제공된 배선(120)을 갖는다.
상기 반도체 장치는, 상술한 실시형태와 비교해서 구성 요소의 형성 순서(예를 들어, 게이트 절연층(108)을 형성하기 전에 게이트 전극(110)을 형성한다 등)가 다르지만 각각 구성 요소의 사용 재료나 형성 방법은 기본적으로 실시형태 1과 같은 것이기 때문에, 상술한 실시형태에 기재된 제작 방법을 참작해서 제작할 수 있다.
또한, 반도체 장치의 다른 일 형태로서 도 6b에 채널 보호형(채널 스톱형이라고도 함) 하지 게이트· 탑 콘택트 구조인 트랜지스터(652)를 갖는 반도체 장치를 도시하였다. 트랜지스터(652)는 역스태거형 트랜지스터라고 표현할 수도 있다.
도 6b에 도시한 바와 같이, 트랜지스터(652)는 기판(100)과, 기판(100) 위의 하지 절연층(102)과, 하지 절연층(102) 위의 게이트 전극(110)과, 게이트 전극(110) 및 하지 절연층(102) 위의 게이트 절연층(108)과, 게이트 절연층(108) 위의 반도체층(106)과, 반도체층(106) 위의 절연층(602)과, 반도체층(106) 및 절연층(602) 위의 일대의 전극(114)을 갖는다. 또한, 트랜지스터(652) 위에 반도체층(106), 절연층(602) 및 일대의 전극(114)을 덮도록 제공된 절연층(116)과, 절연층(116) 위에 제공된 제 1 금속 산화물층(118a)과, 제 1 금속 산화물층(118a) 위에 제공된 제 2 금속 산화물층(118b)과, 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 제공된 개구부를 개재하여 일대의 전극(114)과 전기적으로 접속해서 제공된 배선(120)을 갖는다.
상기 반도체 장치는, 도 6a의 반도체 장치와 비교하여 반도체층(106) 위에 절연층(602)을 갖는 점이 상이하다. 절연층(602)은 에칭 처리(예를 들어, 드라이 에칭 처리나 웨트 에칭 처리 등)로 일대의 전극(114)을 형성할 때 일대의 전극(114)보다 아래 층까지 에칭이 도달하는 것(오버 에칭이라고도 함)을 방지하는 효과가 있다. 특히, 반도체층(106)이 매우 얇은(구체적으로는 100nm 이하, 보다 구체적으로는 40nm 이하, 더욱 구체적으로는 20nm 이하) 경우, 극히 약간의 두께라도 반도체층(106)이 에칭되면 트랜지스터(652)의 전기적 특성이 크게 변동하는 가능성이 있기 때문에, 반도체층(106)의 두께가 얇은 경우 상기 구조로 하는 것이 바람직하다. 또한, 각각 구성 요소의 사용 재료나 형성 방법은 기본적으로 실시형태 1과 같은 것이기 때문에 상술한 실시형태에 기재된 제작 방법을 참작해서 제작할 수 있다.
또한, 반도체 장치의 다른 일 형태로서, 도 6c에 하지 게이트· 하지 콘택트 구조인 트랜지스터(653)를 갖는 반도체 장치를 도시하였다. 트랜지스터(653)는 역스태거형 트랜지스터라고도 표현할 수 있다.
도 6c에 도시한 바와 같이, 트랜지스터(653)는 기판(100)과, 기판(100) 위의 하지 절연층(102)과, 하지 절연층(102) 위의 게이트 전극(110)과, 게이트 전극(110) 및 하지 절연층(102) 위의 게이트 절연층(108)과, 게이트 절연층(108) 위의 일대의 전극(114)과, 게이트 절연층(108) 및 일대의 전극(114) 위의 반도체층(106)을 갖는다. 또한, 트랜지스터(653) 위에, 반도체층(106) 및 일대의 전극(114)을 덮도록 제공된 절연층(116)과, 절연층(116) 위에 제공된 제 1 금속 산화물층(118a)과, 제 1 금속 산화물층(118a) 위에 제공된 제 2 금속 산화물층(118b)과, 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)에 제공된 개구부를 개재하여 일대의 전극(114)과 전기적으로 접속해서 제공된 배선(120)을 갖는다.
상기 반도체 장치는, 도 6a의 반도체 장치와 비교하여 반도체층(106)을 형성하기 전에 일대의 전극(114)을 형성하는 점에서 다르지만, 각각 구성 요소의 사용 재료나 형성 방법은 기본적으로 실시형태 1과 같은 것이기 때문에 상술한 실시형태에 기재된 제작 방법을 참작해서 제작할 수 있다.
또한, 도 6a 내지 도 6c에서는, 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)이 절연층(116) 위에 위치하는 구성이 되어 있지만, 실시형태 2에 기재된 것처럼 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)이 절연층(116) 아래에 위치하는 구조가 되어도 좋다. 이러한 경우의 구조 및 제작 방법에 대해서는 본 실시형태 및 실시형태 2를 참작하면 좋다.
이상이 본 실시형태의 반도체 장치의 구성 및 제작 방법이다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대하여 도 7a 내지 도 7c를 사용해서 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 정보단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등도 포함됨), 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 디지털 비디오 카메라 등의 전자 기기에 상술한 반도체 장치를 적용하는 경우에 대해 설명한다.
도 7a는, 휴대형 정보단말이며 하우징(701), 하우징(702), 제 1 표시부(703a), 제 2 표시부(703b) 등으로 구성되어 있다. 하우징(701)과 하우징(702)의 내부에는 다양한 전자 부품(예를 들어, CPU, MPU, 기억 소자 등)이 내장된다. 또한, 제 1 표시부(703a)와 제 2 표시부(703b)에는 화소를 표시하기 위해 필요한 전자 회로(예를 들어, 구동 회로나 선택 회로 등)가 탑재되어 있다. 이런 전자 부품이나 전자 회로 내에 상술한 실시형태에 제시된, 트랜지스터로 수분이 침입하는 것이 억제된 반도체 장치가 제공된다. 이로써, 오랜 기간에 걸쳐 성능의 열화(예를 들어, 기억 소자이면 기억 소자중의 반도체 장치의 임계값 전압이 변동하여 정확하지 않은 정보가 기억된다 등. 또한, 구동 장치이면 구동 장치중의 반도체 장치의 임계값 전압이 변동하여 정확하지 않은 구동 신호를 출력한다 등)가 억제된 휴대형 정보단말이 실현된다. 또한, 상술한 실시형태에 제시된 반도체 장치는 하우징(701), 하우징(702)의 적어도 하나에 제공되어 있으면 좋다.
또한, 적어도 제 1 표시부(703a) 및 제 2 표시부(703b) 중 하나는 터치 입력 기능을 갖는 표시부이며, 예를 들어 도 7a의 좌측 도면과 같이 제 1 표시부(703a)에 표시되는 선택 버튼(704)에 의해 "터치 입력"을 행하는지 "키보드 입력"을 행하는지를 선택할 수 있다. 선택 버튼은 다양한 크기로 표시되는 것이 가능하기 때문에 폭넓은 세대 사람들이 사용하기 쉬운 것을 실감할 수 있다. 여기에서, 예를 들어 "키보드 입력"을 선택한 경우 도 7a의 우측 도면과 같이 제 1 표시부(703a)에는 키보드(705)가 표시된다. 이로써, 원래 있었던 정보 단말과 같이 키보드 입력에 의한 빠른 문자 입력 등이 가능하게 된다.
도 7a에 도시한 휴대형 정보단말은 도 7a의 우측 도면과 같이, 하우징(701)과 하우징(702)을 분리할 수 있다. 이로써, 하우징(702)을 벽에 걸어 많은 사람들과 같이 화면 정보를 공유하면서 하우징(701)으로 화면 정보를 컨트롤한다는 조작이 가능하게 되어 매우 편리하다. 또한, 상기 장치를 사용하지 않는 경우, 제 1 표시부(703a) 및 제 2 표시부(703b)가 서로 마주 대하도록 하우징(701) 및 하우징(702)이 중첩된 상태로 하는 것이 바람직하다. 이로써, 외부에서 가해지는 충격 등으로부터 제 1 표시부(703a) 및 제 2 표시부(703b)를 보호할 수 있다.
도 7a에 도시한 휴대형 정보단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 갖는 것이 가능하다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다.
또한, 도 7a에 도시한 휴대형 정보단말은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선으로 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 하는 것도 가능하다.
또한, 도 7a에 도시한 하우징(701)이나 하우징(702)에 안테나, 마이크 기능 또는 무선 기능을 갖추어 휴대 전회로서 사용해도 좋다.
도 7b는 텔레비전 장치이며 하우징(721), 표시부(722), 스탠드(723), 리모트 컨트롤러(724) 등으로 구성된다. 텔레비전 장치에 대해서도 상술한 휴대형 정보단말과 같이 하우징(721) 및 표시부(722)에는 다양한 전자 부품이나 전자 회로 등이 내장되어 있고(또는 탑재되어 있고), 이들 전자 부품이나 전자 회로 내에 상술한 실시형태에 제시된 트랜지스터로 수분이 침입하는 것이 억제된 반도체 장치를 제공함으로써, 오랜 기간에 걸쳐 성능의 열화가 억제된 텔레비전 장치가 실현된다.
도 7c는 디지털카메라이며, 하우징(731), 조작 스위치(732), 배터리(733) 등을 구비하고 또 배면에는 표시부(본체의 이면에 있기 때문에 도시하지 않았음) 등을 구비한다. 디지털카메라에도 하우징(731) 내나 표시부 등에 상술한 실시형태에 제시된 반도체 장치가 제공된다. 이로써, 오랜 기간에 걸쳐 성능의 열화가 억제된 디지털카메라가 실현된다.
상술한 바와 같이, 본 실시형태에 제시된 전자 기기에는 상술한 실시형태에 관한 반도체 장치가 탑재되어 있다. 이로써, 소비 전력을 저감시킨 전자 기기가 실현된다.
(실시예 1)
본 실시예에서는, 실시형태 1에 기재된 절연층(116), 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)의 형성 방법에 대한 구체적인 예를 기재한다. 또한, 상기 층에 대한 각종 분석 결과를 기재한다.
절연층(116)은 스퍼터링 장치를 사용해서 산화 실리콘막을 형성하였다. 절연층(116)의 성막 조건은 사용 타깃: Si, 기판 온도: R. T., 성막 분위기: 100%Ｏ2, Ｏ2가스 유량: 300sccm, 챔버내 압력: 0.7Pa, 사용 전원: AC 전원, 인가 전력： 6kW로 하여, 400nm의 막 두께로 성막하였다.
다음에 절연층(116)과 동일한 장치를 사용해서, 대기 개방을 행하지 않아 연속해서 금속 산화물층(118)을 형성한다. 이로써, 절연층(116)과 금속 산화물층(118) 계면으로 수분이 흡착되는 것을 억제할 수 있다.
금속 산화물층(118)의 성막 방법은, 사용 타깃: Pure-Al, 기판 온도: 150℃, 성막 분위기: 100%O2, O2가스 유량: 300sccm, 챔버내 압력: 0.7Pa, 사용 전원: AC 전원, 인가 전력: 30kW로 하여, 50nm의 막 두께로 산화 알루미늄막을 형성하였다.
절연층(116) 위에 형성한 금속 산화물층(118)의 단면을 주사형 투과 전자 현미경(STEM: Scanning Transmission Electron Microscope)을 사용해서 관찰한 결과를 도 8에 도시하였다. 도 8에 있어서, 금속 산화물층(118)은 제 1 금속 산화물층(118a)과 제 2 금속 산화물층(118b)이 연속한 2층 구조이다. 이것은 금속 산화물층(118)은 높은 인가 전력으로 형성되지만 그 초기 단계에서 금속 산화물층(118)을 구성하는 주요 원소(여기에서는 알루미늄 및 산소)가 아래에 형성된 층(여기에서는 산화 실리콘막)의 원소를 튀겨 내고 금속 산화물층(118)중에 혼합(믹싱 효과라고도 함)하고 금속 산화물층(118)의 결정화를 저해함으로써 아몰퍼스 구조를 갖는 제 1 금속 산화물층(118a)이 형성된다. 그리고, 막을 형성하는 것이 진행됨에 따라 믹싱 효과가 감소되고 다결정 구조를 갖는 제 2 금속 산화물층(118b)이 형성된다.
또한, 산화 알루미늄막을 형성할 때는 챔버 분위기, 압력 및 인가 전력 등을 조정함으로써 상술한 2층 구조의 각 층(제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b))의 막 두께를 인위적으로 조정하는 것이 가능하다.
또한, 본 실시예에서는 산화 알루미늄을 사용해서 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)이 연속한 적층 성막에 대한 설명을 하였으나, 물론 다른 금속 산화물에 대해서도 상술한 바와 같이 성막에 의한 각종 파라미터를 조정함으로써 연속한 적층 구조를 형성하여도 좋다.
그리고, 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)의 막질 조사를 행하기 위해 각 층의 3 개소에 대해 XRR측정으로 막 밀도 조사를 행하였다. 이 결과, 제 1 금속 산화물층(118a)에서는 3.04g/cm3, 3.02g/cm3 및 3.02g/cm3의 막 밀도를 얻을 수 있으며, 제 2 금속 산화물층(118b)에서는 3.80g/cm3, 3.78g/cm3 및 3.76g/cm3의 막 밀도를 얻을 수 있었다. 상기 측정 결과에 의해, 제 1 금속 산화물층(118a)은 아몰퍼스 구조를 갖는 산화 알루미늄이며, 제 2 금속 산화물층(118b)은 다결정 구조를 갖는 산화 알루미늄인 것이 시사된다.
또한, 본 실시예에서는 제 1 금속 산화물층(118a) 및 제 2 금속 산화물층(118b)으로서 산화 알루미늄을 사용한 경우에 대해 기재하였으나, 다른 금속 산화물을 사용한 경우에도 XRR으로 막 밀도를 측정하고 상기 측정 결과를 문헌에 기재되어 있는 값 등과 비교함으로써, 층 상태(아몰퍼스 상태인지, 다결정 상태인지 등)를 조사하는 것이 가능하다.
본 실시예는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 기판 102: 하지 절연층
106: 반도체층 106a: 고저항 영역
106b: 저저항 영역 107: 절연층
108: 게이트 절연층 110: 게이트 전극
112: 측벽 절연층 114: 일대의 전극
116: 절연층 118: 금속 산화물층
118a: 제 1 금속 산화물층 118b: 제 2 금속 산화물층
120: 배선 130: 불순물 이온
150: 트랜지스터 602: 절연층
651: 트랜지스터 652: 트랜지스터
653: 트랜지스터 701: 하우징
702: 하우징 703a: 제 1 표시부
703b: 제 2 표시부 704: 선택 버튼
705: 키보드 721: 하우징
722: 표시부 723: 스탠드
724: 리모트 컨트롤러 731: 하우징
732: 조작 스위치 733: 배터리

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  10. 반도체 장치의 제작 방법에 있어서,
    반도체층을 형성하는 단계;
    상기 반도체층 위의 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위의 게이트 전극을 형성하는 단계;
    상기 반도체층과 전기적으로 접속하는 일대(一對)의 전극을 형성하는 단계;
    상기 게이트 전극 위의 절연층을 형성하는 단계;
    상기 절연층 위의 아몰퍼스 구조를 갖는 제 1 금속 산화물층을 형성하는 단계; 및
    상기 제 1 금속 산화물층 위에서 접하는 다결정 구조를 갖는 제 2 금속 산화물층을 형성하는 단계
    를 포함하고,
    상기 제 1 금속 산화물층과 상기 제 2 금속 산화물층은 상기 일대의 전극을 덮도록 형성되고,
    상기 제 1 금속 산화물층과 상기 제 2 금속 산화물층이 같은 타깃을 사용해서 형성되는,
    반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 제 1 금속 산화물층과 상기 제 2 금속 산화물층이 같은 장치 내에서 연속적으로 형성되는, 반도체 장치의 제작 방법.
  12. 삭제
  13. 제 10 항에 있어서
    산화물 반도체 재료를 함유하는 막이 상기 반도체층으로서 형성되는, 반도체 장치의 제작 방법.
  14. 제 10 항에 있어서,
    상기 제 1 금속 산화물층과 상기 제 2 금속 산화물층이 0.7Pa의 압력으로 형성되는, 반도체 장치의 제작 방법.
  15. 반도체 장치의 제작 방법에 있어서,
    반도체층을 형성하는 단계;
    상기 반도체층 위의 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위의 게이트 전극을 형성하는 단계;
    상기 반도체층과 전기적으로 접속하는 일대의 전극을 형성하는 단계;
    상기 게이트 전극 위의 아몰퍼스 구조를 갖는 제 1 금속 산화물층을 형성하는 단계;
    상기 제 1 금속 산화물층 위에서 접하는 다결정 구조를 갖는 제 2 금속 산화물층을 형성하는 단계; 및
    상기 제 2 금속 산화물층 위의 절연층을 형성하는 단계
    를 포함하고,
    상기 제 1 금속 산화물층과 상기 제 2 금속 산화물층은 상기 일대의 전극을 덮도록 형성되고,
    상기 제 1 금속 산화물층과 상기 제 2 금속 산화물층이 같은 타깃을 사용해서 형성되는,
    반도체 장치의 제작 방법.
  16. 제 15 항에 있어서,
    상기 제 1 금속 산화물층과 상기 제 2 금속 산화물층이 같은 장치 내에서 연속적으로 형성되는, 반도체 장치의 제작 방법.
  17. 삭제
  18. 제 15 항에 있어서,
    산화물 반도체 재료를 함유하는 막이 상기 반도체층으로서 형성되는, 반도체 장치의 제작 방법.
  19. 제 15 항에 있어서,
    상기 제 1 금속 산화물층과 상기 제 2 금속 산화물층이 0.7Pa의 압력으로 형성되는, 반도체 장치의 제작 방법.
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