KR102208590B1 - 반도체 장치 - Google Patents
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Abstract
반도체 장치는, 채널 폭 방향으로 배열되고 서로 평행한 복수의 채널 형성 영역들을 포함하고 각 채널 형성 영역의 측면 표면 및 상부 표면을 덮는 게이트 전극층을 게이트 전극층과 채널 형성 영역들 사이에 게이트 절연층을 개재하여 포함하는 산화물 반도체층을 포함한다. 이러한 구조에 의해, 전계는 측면 표면 방향 및 상부 표면 방향으로부터 각 채널 형성 영역에 인가된다. 이것은 양호하게 트랜지스터의 임계 전압을 제어하고 이의 S 값을 개선하는 것을 가능케 한다. 더욱이, 복수의 채널 형성 영역들에 의해, 트랜지스터는 증가된 유효 채널 폭을 가질 수 있고; 따라서 온-상태 전류의 감소가 방지될 수 있다.
Description
개시된 본 발명의 일 실시예는 반도체 장치에 관한 것이다.
본 명세서 등에서, 반도체 장치는 일반적으로 반도체 특성들을 사용함으로써 기능할 수 있는 장치를 의미한다. 예컨대, 트랜지스터와 같은 반도체 소자; 전력 장치; 집적 회로, 전원 회로, 또는 전력 장치를 포함하는 전력 컨버터 회로; 전기-광학 장치; 반도체 회로; 및 전자 기기가 반도체 장치에 포함될 수 있거나, 또는 반도체 장치를 포함할 수 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 능동층이 형성된 트랜지스터들이 집적 회로들(ICs) 및 이미지 디스플레이 장치들(또한 디스플레이 장치들로도 단순히 언급함)과 같은 전자 기기들에서 널리 사용된다.
일반적으로, 고도로 집적된 회로의 형성은 트랜지스터의 미세화를 필요로 한다. 종래의 박막 트랜지스터들은 대부분, 반도체막, 절연막, 및 전극이 평면 위에 적층되는 소위 말하는 평면 구조를 갖는다. 고도로 집적된 반도체 장치를 위한 트랜지스터로서, 다결정 실리콘막이 능동층으로서 사용되는 핀형 트랜지스터가 개선된다.
반도체 장치의 신속한 응답 및 고속 동작을 달성하기 위하여, 미세화된 트랜지스터의 온-상태 특성들(예, 온-상태의 전류 및 전계 효과 이동도)의 개선이 필요하다. 그러나, 트랜지스터의 미세화에 따른 채널폭의 감소로 인해, 온-상태의 전류는 감소될 가능성이 높다. 덧붙여, 트랜지스터의 미세화가 임계 전압의 음의 이동과 같은 전기 특성들의 열화 또는 변동, 또는 임계값 미만(S값)의 열화를 야기하는 것이 알려져 있다.
따라서 본 발명의 일 실시예의 목적은 트랜지스터의 미세화에 따라 더 중요해진 전기 특성들의 열화를 방지할 수 있는 구조를 갖는 반도체 장치를 제공하는 것이다. 본 발명의 일 실시예의 다른 목적은 낮은 전력 소비를 갖는 반도체 장치를 제공하는 것이다. 본 발명의 일 실시예의 다른 목적은 높은 신뢰도를 갖는 반도체 장치를 제공하는 것이다.
이들 목적들의 기술들이 다른 목적들의 존재를 방해하지 않음을 주목해야 한다. 본 발명의 일 실시예에서, 모든 목적들을 달성할 필요는 없다. 다른 목적들은 명세서의 설명 등으로부터 자명해질 것이고, 이로부터 유도될 수 있다.
본 발명의 일 실시예의 반도체 장치는 적어도 제 1 채널 형성 영역과 채널 폭 방향으로 서로에 대해 평행하게 배치된 제 2 채널 형성 영역을 포함하는 산화물 반도체층을 포함한다. 또한, 게이트 전극층이 게이트 절연층을 개재하여 각 채널 형성 영역의 측면 표면과 상부 표면을 덮도록 제공된다. 이러한 구조에 의해, 전계는 측면 표면 방향과 상부 표면 방향으로부터 각 채널 형성 영역에 인가된다. 이는 트랜지스터의 임계 전압을 유리하게 제어하고, 이의 S 값을 개선하는 것을 가능케 한다. 더욱이, 복수의 채널 형성 영역들에 의해, 트랜지스터는 증가된 유효 채널폭을 가질 수 있고; 따라서 온-상태 전류의 감소가 방지될 수 있다.
또한, 본 발명의 일 실시예의 반도체 장치는 산화물 반도체층과 산화물 반도체층과 중첩하는 절연층 사이의 산화물층을 포함한다. 산화물층은 산화물 반도체층 내에 함유된 금속 원소들 중 적어도 하나를 함유한다. 산화물 반도체층이 절연층과 접할 때, 산화물 반도체층과 절연층 사이의 계면에 트랩 준위가 형성될 수 있다. 산화물 반도체층과 절연층 사이의 산화물층을 포함하는 위의 구조는 트랩 준위의 형성을 억제할 수 있고, 따라서 트랜지스터의 전기 특성들의 열화를 방지할 수 있다.
더 상세하게, 예컨대 다음의 구조들이 채용될 수 있다.
본 발명의 일 실시예는 반도체 장치이고, 이러한 반도체 장치는, 적어도 제 1 채널 형성 영역과 제 2 채널 형성 영역을 포함하는 산화물 반도체층, 산화물 반도체층의 바닥 표면과 접하는 제 1 산화물층, 산화물 반도체층의 상부 표면과 접하는 제 2 산화물층, 산화물 반도체층과 전기적으로 접속된 소스 전극층 및 드레인 전극층, 산화물 반도체층 위에서 제 1 채널 형성 영역의 측면 표면 및 상부 표면 및 제 2 채널 형성 영역의 측면 표면 및 상부 표면을 덮는 게이트 전극층, 및 산화물 반도체층과 게이트 전극층 사이의 게이트 절연층을 포함한다.
본 발명의 다른 실시예는 반도체 장치이고, 이러한 반도체 장치는, 적어도 제 1 채널 형성 영역 및 제 2 채널 형성 영역을 포함하는 산화물 반도체층, 산화물 반도체층의 바닥 표면과 접하는 제 1 산화물층, 산화물 반도체층의 상부 표면과 접하는 제 2 산화물층, 산화물 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층, 산화물 반도체층 위에서 제 1 채널 형성 영역의 측면 표면 및 상부 표면 및 제 2 채널 형성 영역의 측면 표면 및 상부 표면을 덮는 제 1 게이트 전극층, 산화물 반도체층 아래에서 제 1 채널 형성 영역 및 제 2 채널 형성 영역과 중첩하는 제 2 게이트 전극층, 제 2 산화물층과 제 1 게이트 전극층 사이의 제 1 게이트 절연층, 및 제 1 산화물층과 제 2 게이트 전극층 사이의 제 2 게이트 절연층을 포함한다.
위의 반도체 장치에서, 제 1 산화물층 및 제 2 산화물층의 각각은 산화물 반도체층 내에 함유된 금속 원소들 중 적어도 하나를 함유한다.
위의 반도체 장치에서, 제 2 산화물층은 제 1 채널 형성 영역의 측면 표면 및 상부 표면, 및 제 2 채널 형성 영역의 측면 표면 및 상부 표면을 덮도록 산화물 반도체층 위에 제공될 수 있고, 제 1 채널 형성 영역과 제 2 채널 형성 영역 사이의 영역 내의 제 1 산화물층과 접할 수 있다.
위의 반도체 장치에서, 제 1 산화물층의 단부 부분, 산화물 반도체층의 단부 부분, 및 제 2 산화물층의 단부 부분은 단면에서 서로 정렬될 수 있다.
위의 반도체 장치에서, 소스 전극층과 드레인 전극층은 제 1 산화물층의 측면 표면 및 산화물 반도체층의 측면 표면 및 상부 표면과 접할 수 있다.
본 발명의 일 실시예에 의해, 트랜지스터의 미세화에 따라 더 중요해지는 전기 특성들의 열화를 방지할 수 있는 구조를 갖는 반도체 장치를 제공하는 것이 가능하다. 본 발명의 일 실시예에 의해, 낮은 전력 소비를 갖는 반도체 장치를 제공하는 것이 가능하다. 본 발명의 일 실시예에 의해, 높은 신뢰도를 갖는 반도체 장치를 제공하는 것이 가능하다.
도 1의 (A) 내지 (C)는 반도체 장치의 일 실시예를 도시하는 평면도 및 단면도들.
도 2는 반도체 장치 내의 적층들의 밴드 도면.
도 3의 (A1) 내지 (C2)는 반도체 장치를 제작하는 방법의 일 예를 도시하는 평면도들 및 단면도들.
도 4의 (A1) 내지 (C2)는 반도체 장치를 제작하는 방법의 일 예를 도시하는 평면도들 및 단면도들.
도 5의 (A) 내지 (C)는 반도체 장치의 일 실시예를 도시하는 평면도 및 단면도들.
도 6의 (A) 내지 (C)는 반도체 장치의 일 실시예를 도시하는 평면도 및 단면도들.
도 7의 (A) 내지 (C)는 반도체 장치의 일 실시예를 도시하는 평면도 및 단면도들.
도 8의 (A) 및 (B)는 각각 산화물 반도체의 나노빔 전자 회절 패턴을 도시하는 도면.
도 9의 (A) 및 (B)는 각각 본 발명의 일 실시예의 반도체 장치의 회로도.
도 10의 (A) 내지 (C)는 본 발명의 일 실시예의 반도체 장치의 회로도 및 개념도.
도 11은 본 발명의 일 실시예의 반도체 장치의 블록도.
도 12는 본 발명의 일 실시예의 반도체 장치의 블록도.
도 13은 본 발명의 일 실시예의 반도체 장치의 블록도.
도 14의 (A) 및 (B)는 본 발명의 일 실시예의 반도체 장치가 사용될 수 있는 전자 기기를 도시하는 도면.
도 2는 반도체 장치 내의 적층들의 밴드 도면.
도 3의 (A1) 내지 (C2)는 반도체 장치를 제작하는 방법의 일 예를 도시하는 평면도들 및 단면도들.
도 4의 (A1) 내지 (C2)는 반도체 장치를 제작하는 방법의 일 예를 도시하는 평면도들 및 단면도들.
도 5의 (A) 내지 (C)는 반도체 장치의 일 실시예를 도시하는 평면도 및 단면도들.
도 6의 (A) 내지 (C)는 반도체 장치의 일 실시예를 도시하는 평면도 및 단면도들.
도 7의 (A) 내지 (C)는 반도체 장치의 일 실시예를 도시하는 평면도 및 단면도들.
도 8의 (A) 및 (B)는 각각 산화물 반도체의 나노빔 전자 회절 패턴을 도시하는 도면.
도 9의 (A) 및 (B)는 각각 본 발명의 일 실시예의 반도체 장치의 회로도.
도 10의 (A) 내지 (C)는 본 발명의 일 실시예의 반도체 장치의 회로도 및 개념도.
도 11은 본 발명의 일 실시예의 반도체 장치의 블록도.
도 12는 본 발명의 일 실시예의 반도체 장치의 블록도.
도 13은 본 발명의 일 실시예의 반도체 장치의 블록도.
도 14의 (A) 및 (B)는 본 발명의 일 실시예의 반도체 장치가 사용될 수 있는 전자 기기를 도시하는 도면.
이후, 개시된 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 기술될 것이다. 본 명세서에서 개시된 본 발명이 다음의 설명에 국한되는 것은 아니고, 본 발명의 모드들 및 세부사항들이 다양한 방식들로 수정될 수 있음이 당업자들에 의해 쉽게 인식될 수 있음을 주목해야 한다. 그러므로, 본 명세서에 개시된 본 발명은 다음의 실시예들의 설명에 국한되는 것으로 해석되지 않아야 한다.
아래에 기술된 본 발명의 일 실시예의 구조에서, 동일한 부분들 또는 유사한 기능들을 갖는 부분들은 상이한 도면들에서 동일한 참조 번호들로 표시되고, 이들의 설명은 반복되지 않는다. 또한, 동일한 빗금 패턴은 유사한 기능들을 갖는 부분들에 적용될 수 있고, 이들 부분들은 일부 경우들에서 참조 번호들로 특별히 표시되지 않는다.
본 명세서 등에서, "제 1" 및 "제 2"와 같은 서수들은 구성요소들 간의 혼란을 피하기 위하여 사용되고, 수를 제한하지는 않는다.
트랜지스터의 "소스" 및 "드레인"의 기능들은, 예컨대 반대 극성의 트랜지스터가 사용될 때, 또는 전류 흐름의 방향이 회로 동작시 변경될 때, 간혹 서로 교체될 수 있다. 그러므로, "소스" 및 "드레인"의 용어들은 본 명세서에서 드레인 및 소스를 각각 나타내기 위하여 사용될 수 있다.
(실시예 1)
본 실시예에서, 본 발명의 일 실시예의 반도체 장치 및 반도체 장치의 제작 방법이 도 1의 (A) 내지 (C), 도 2, 도 3의 (A1) 내지 (C2), 도 4의 (A1) 내지 (C2), 도 5의 (A) 내지 (C), 도 6의 (A) 내지 (C), 및 도 7의 (A) 내지 (C)를 참조하여 기술될 것이다. 본 실시예에서, 산화물 반도체층을 포함하는 핀형 트랜지스터가 반도체 장치의 일 예로서 설명될 것이다.
< 반도체 장치의 구조 예 >
도 1의 (A) 내지 (C)는 반도체 장치의 일 예로서 트랜지스터(200)의 구조를 도시한다. 도 1의 (A)는 트랜지스터(200)의 평면도이고, 도 1의 (B)는 도 1의 (A)에서 라인(V1-W1)을 따라 취해진 단면도이고, 도 1의 (C)는 도 1의 (A)에서 라인(X1-Y1)을 따라 취해진 단면도이다. 트랜지스터(200)의 일부 구성요소들(예, 제 2 산화물층(108))이 복잡성을 회피하기 위하여 도 1의 (A)에서 생략되었음을 주목해야 한다. 다른 평면도들에 대해서도 동일하다.
도 1의 (A) 내지 (C)에 도시된 트랜지스터(200)는, 절연 표면을 갖는 기판(100) 위에 제공된 하지 절연층(102) 위에, 제 1 산화물층(104), 제 1 산화물층(104) 위에서 이와 접하는 섬-형 산화물 반도체층(106) 및 산화물 반도체층(106) 위에서 이와 접하는 제 2 산화물층(108)을 포함하는 산화물 적층(110); 산화물 반도체층(106)과 전기적으로 접속된 소스 전극층(112a) 및 드레인 전극층(112b); 제 2 산화물층(108) 위의 게이트 절연층(114); 및 게이트 절연층(114)을 개재하여 산화물 반도체층(106)과 중첩하는 게이트 전극층(116)을 포함한다.
도 1의 (A)의 평면도에 도시된 바와 같이, 트랜지스터(200)에 포함된 산화물 반도체층(106)은, 소스 전극층(112a)과 드레인 전극층(112b) 사이에 위치하고, 게이트 전극층(116)과 중첩하는 개구부들을 갖는다. 각 개구부가 실질적으로 직사각형 평면 형태를 갖고, 이의 긴 측 방향이 채널 길이 방향과 평행한 것이 바람직하다. 채널은 산화물 반도체층(106)이 제공되지 않는 개구부들 내에 형성되지 않고; 따라서 산화물 반도체층(106)은, 채널 폭 방향에서, 서로 평행하게 배치된 복수의 채널 형성 영역들을 포함한다. 즉, 채널 형성 영역은 산화물 반도체층(106) 내의 개구부들에 의해 채널 폭 방향에서 복수의 영역들로 분할된다. 특히, 채널이 형성된 산화물 반도체층(106)은 채널 길이(L)와 채널 폭(W_1)을 갖는 제 1 채널 형성 영역(106a), 채널 길이(L)와 채널 폭(W_2)을 갖는 제 2 채널 형성 영역(106b), 및 채널 길이(L)와 채널 폭(W_3)을 갖는 제 3 채널 형성 영역(106c)을 포함한다.
개구부들 때문에, 산화물 반도체층(106)은 미리 결정된 간격을 사이에 두고 서로 평행한 복수의 줄무늬형 영역들과 한 쌍의 직사각형 영역들을 포함한다. 한 쌍의 직사각형 영역들 중 하나는 복수의 줄무늬형 영역들의 각각의 하나의 단부와 접하고, 다른 하나는 복수의 줄무늬형 영역들의 각각의 다른 단부와 접한다. 산화물 반도체층(106) 내의 한 쌍의 직사각형 영역들은 적어도 소스 전극층(112a)과 드레인 전극층(112b)과 부분적으로 중첩한다. 산화물 반도체층(106) 내의 복수의 줄무늬형 영역들의 각각은 적어도 부분적으로 게이트 전극층(116)과 중첩한다.
트랜지스터(200) 내에서, 산화물 적층(110) 내에 포함된 제 1 산화물층(104) 및 제 2 산화물층(108)은 산화물 반도체층(106)의 개구부들 내에서 및 섬형 산화물 반도체층(106)의 주변 영역에서 서로 접한다.
도 1의 (B)에서 채널 폭 방향의 단면도에 도시된 바와 같이, 트랜지스터(200) 내에 포함된 산화물 반도체층(106) 내에서, 게이트 전극층(116)은 하나의 채널 형성 영역과 인접한 채널 형성 영역 사이에, 게이트 절연층(114)이 게이트 전극층(116)과 채널 형성 영역들 사이에 배치된 상태로, 제공된다. 즉, 채널 폭 방향에서, 게이트 전극층(116)은 제 1 내지 제 3 채널 형성 영역들(106a 내지 106c)의 각각의 측면 표면과 상부 표면을 덮도록 제공된다.
게이트 전극층(116)이 채널 형성 영역의 측면 표면과 상부 표면을 덮기 때문에, 게이트 전극층(116)의 전계는 측면 표면 방향 및 상부 표면 방향으로부터 채널 형성 영역에 인가될 수 있다. 이러한 구조에 의해, 전계는 각 채널 형성 영역에 전체적으로 인가될 수 있다. 이것은 트랜지스터(200)의 임계 전압을 우선적으로 제어하고, 이의 S 값을 개선하는 것을 가능케 한다.
여기에서, 각 채널 형성 영역의 채널 폭(W_1 내지 W_3)이 너무 클 때, 게이트 전극층(116)의 전계가 측면 표면 방향으로부터 채널 형성 영역으로 인가되기가 어려워, 낮은 임계 전압 제어가능성을 초래한다. 게이트 전극층(116)의 전계가 측면 표면 방향으로부터 제 1 내지 제 3 채널 형성 영역들(106a 내지 106c)의 각각에 효과적으로 인가되도록, 예컨대 게이트 절연층(114)의 두께가 20nm인 경우, 각 채널 형성 영역의 채널 폭(W_1 내지 W_3)을 40nm 이상 100nm 이하로 설정하는 것이 바람직하다. 각 채널 형성 영역의 바람직한 채널 폭(W_1 내지 W_3)이 게이트 절연층(114)의 두께에 따라 변함을 주목해야 한다; 예컨대 게이트 절연층(114)의 두께가 위의 값의 절반인 경우(10nm), 채널 폭(W_1 내지 W_3)의 바람직한 범위는 위의 범위의 두 배(80nm 이상 200nm 이하)이다.
다른 한 편으로, 채널 폭이 너무 작게 만들어질 때, 트랜지스터의 온-상태 전류는 감소되기 쉽다. 그러나, 본 실시예의 트랜지스터(200)는, 전계가 측면 표면 방향으로부터 채널 형성 영역에 효과적으로 인가되도록 허용하는 각각이 채널 폭을 갖는 복수의 채널 형성 영역들을 포함하고, 따라서 증가된 유효 채널 폭을 가질 수 있다. 트랜지스터(200)는 복수의 핀형 트랜지스터들이 병렬로 접속된 다중-핀형 트랜지스터로 언급될 수 있다.
본 실시예에서, 트랜지스터(200)는 제 1 내지 제 3 채널 형성 영역들(106a 내지 106c)의 3개의 채널 형성 영역들을 포함한다. 그러나, 본 발명의 일 실시예는 이에 국한되지 않는다. 트랜지스터는 적어도 2개의 채널 형성 영역들을 포함하여야 하고, 예컨대 4개 이상의 영역들로 분할된 하나의 채널 형성 영역을 포함할 수 있다.
온-상태 전류를 증가시키기 위하여, 채널이 형성된 산화물 반도체층(106)의 두께를 증가시키는 것이 또한 효과적이다. 예컨대, 산화물 반도체층(106)의 두께를 채널 폭(W_1 내지 W_3)의 10배 내지 100배로 설정하는 것이 바람직하고, 이 경우, 트랜지스터(200)의 온-상태 전류는 증가될 수 있다. 트랜지스터(200)에 포함된 산화물 반도체층(106)의 두께는 이러한 범위로 국한되지 않는다.
본 실시예의 트랜지스터(200)에서, 도 1의 (A)의 평면도에 도시된 바와 같이, 각 소스 전극층(112a)과 드레인 전극층(112b)의 채널 폭 방향의 폭은 섬형 산화물 반도체층(106)의 것보다 작고, 소스 전극층(112a)과 드레인 전극층(112b)은 채널 길이 방향에서 산화물 반도체층(106)의 단부 부분들을 덮는다. 이러한 구조는 게이트 전극층(116)으로부터 산화물 반도체층(106)의 측면 표면으로의 전계 적용에 대한 방해를 감소시킬 수 있고, 따라서 핀형 트랜지스터의 임계 전압 제어 가능성과 S 값을 추가로 개선할 수 있다.
소스 전극층(112a)과 드레인 전극층(112b)을 위해, 산소와 쉽게 결합되는 도전성 재료가 바람직하게 사용될 수 있다. 예컨대, Al, Cr, Cu, Ta, Ti, Mo, 또는 W가 사용될 수 있다. 특히, 높은 용융점을 갖는 W가 바람직한데, 왜냐하면 이후의 단계에서 상대적으로 높은 처리 온도가 사용될 수 있기 때문이다. 산소와 쉽게 반응하는 도전성 재료가 산소가 쉽게 확산되는 재료를 포함함을 주목해야 한다.
산소와 쉽게 결합되는 이러한 도전성 재료가 산화물 반도체층(106)과 접할 때, 산화물 반도체층(106) 내의 산소는 도전성 재료로 추출된다. 일부 가열 단계들이 트랜지스터의 제작 공정에서 수행되고, 따라서 산소 결손들이 산화물 반도체층(106)과 소스 전극층(112a) 및 드레인 전극층(112b)의 각각 사이의 계면 근처에 있는 산화물 반도체층(106)의 영역들 내에서 생성되어, n-형 영역들(도면들에서 어두운 영역들로 표시)이 형성된다. n-형 영역들은 트랜지스터(200)의 소스 및 드레인으로서 기능할 수 있다. n-형 영역들이 또한 소스 전극층(112a) 및 드레인 전극층(112b)과 접하는 영역들 내에서 제 1 산화물층(104)과 제 2 산화물층(108) 내에 형성될 수 있음을 주목해야 한다.
트랜지스터(200)가 소스 및 드레인으로서 작용하는 n-형 영역들을 포함할 때, 전류는 온-상태에서 더 쉽게 흐를 수 있어, 증가된 온-상태 전류를 초래한다. 특히, 산화물 반도체층(106)이 두꺼울 경우, 채널 길이 방향에서 산화물 반도체층(106)의 단부 부분들에서 소스 및 드레인으로 작용하는 n-형 영역들을 제공하는 것이 효과적이다.
소스 전극층(112a) 및 드레인 전극층(112b)의 구성 원소들이 n-형 영역들로 진입할 수 있음을 주목해야 한다. 또한, 높은 산소 농도를 갖는 영역이 n-형 영역들과 접하는 소스 전극층(112a)의 부분 및 드레인 전극층(112b)의 부분에 형성될 수 있다. 산화물 적층(110)의 구성 원소는 일부 경우들에서 n-형 영역들과 접하는 소스 전극층(112a) 및 드레인 전극층(112b)으로 진입할 수 있다.
극히 짧은 채널 길이를 갖는 트랜지스터를 형성하는 경우, 산소 결손들의 생성에 의해 형성된 n-형 영역들은 간혹 트랜지스터의 채널 길이 방향으로 확장한다. 이 경우, 트랜지스터의 전기 특성들은 변화한다; 예컨대 트랜지스터의 임계 전압 이동 또는 온/오프는 게이트 전압에 의해 제어될 수 없다(즉, 트랜지스터는 온 상태가 된다). 따라서, 극히 짧은 채널 길이를 갖는 트랜지스터를 형성하는 경우, 산소와 쉽게 결합하지 않는 도전성 재료가 소스 전극층 및 드레인 전극층을 위해 사용되는 것이 바람직하다. 도전성 재료로서, 예컨대 질화 탄탈, 질화 티타늄, 등이 바람직하게 사용된다. 산소와 결합하기 어려운 도전성 재료는 산소가 쉽게 확산되지 않는 재료를 그 범주에 포함한다.
상술한 바와 같이, 트랜지스터(200)는 제 1 산화물층(104), 산화물 반도체층(106), 및 제 2 산화물층(108)을 포함하는 산화물 적층(110)을 하지 절연층(102)과 게이트 절연층(114) 사이에 포함한다. 제 1 산화물층(104) 및 제 2 산화물층(108)의 각각은 산화물 반도체층(106) 내에 함유된 금속 원소들 중 하나 이상의 종류를 함유하는 산화물층이다.
산화물 반도체층(106)은, 적어도 인듐, 아연, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf와 같은 금속 원소임)을 함유하는 In-M-Zn 산화물로 표시되는 층을 포함한다. 산화물 반도체층(106)은 트랜지스터의 캐리어 이동도가 증가할 수 있기 때문에 인듐을 함유하는 것이 바람직하다.
산화물 반도체층(106) 아래의 제 1 산화물층(104)은 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf와 같은 금속 원소임)로 표시되고 산화물 반도체층(106)에서보다 원자수비에서 In에 대한 M의 높은 비율을 갖는 산화물층을 포함한다. 특히, 제 1 산화물층(104)에서 상기 원소의 원자수비의 양은 산화물 반도체층(106) 내의 원자수비보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상이다. 상기 원소는 인듐보다 산소와 더 강하게 결합하고, 따라서 산화물층 내에서 산소 결손들의 생성을 억제하는 기능을 갖는다. 즉, 산소 결손들은 산화물 반도체층(106)에서보다 제 1 산화물층(104)에서 생성되기 더 어렵다.
또한, 제 1 산화물층(104)과 유사한 방식으로, 산화물 반도체층(106) 위의 제 2 산화물층(108)은 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf와 같은 금속 원소임)로 표시되고 산화물 반도체층(106)에서보다 원자수비에서 In에 대한 M의 높은 비율을 갖는 산화물층을 포함한다. 특히, 제 2 산화물층(108)에서 상기 원소의 원자수비의 양은 산화물 반도체층(106) 내의 원자수비보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상이다. In에 대한 M의 비율이 너무 높으면, 제 2 산화물층(108)의 밴드갭이 증가하고, 제 2 산화물층(108)이 절연층으로 기능할 수 있음을 주목해야 한다. 그러므로, 제 2 산화물층(108)이 반도체층으로 기능하도록 M의 비율을 조정하는 것이 바람직하다. 제 2 산화물층(108)이 M의 비율에 따라 게이트 절연층의 부분으로서 기능할 수 있음을 주목해야 한다.
제 1 산화물층(104), 산화물 반도체층(106), 및 제 2 산화물층(108)의 각각이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf와 같은 금속 원소임)을 함유하는 In-M-Zn 산화물이고, 제 1 산화물층(104)이 x1:y1:z1인 M 및 Zn에 대한 In의 원자수비를 갖고, 산화물 반도체층(106)이 x2:y2:z2인 M 및 Zn에 대한 In의 원자수비를 갖고, 제 2 산화물층(108)이 x3:y3:z3인 M 및 Zn에 대한 In의 원자수비를 가질 때, y1/x1 및 y3/x3의 각각은 y2/x2보다 큰 것이 바람직하다. y1/x1 및 y3/x3의 각각은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상이다. 이 때, y2가 산화물 반도체층(106) 내에서 x2 이상일 때, 트랜지스터는 안정적인 전기 특성들을 가질 수 있다. 그러나, y2가 x2 보다 3배 이상일 때, 트랜지스터의 필드 효과 이동도는 감소되고, 따라서 y2는 x2 보다 3배 미만인 것이 바람직하다.
In-M-Zn 산화물이 제 1 산화물층(104)을 위해 사용될 때, In 및 M의 비율은 In 및 M의 합산이 100 atomic%로 간주될 때 다음과 같은 것이 바람직하다: In의 원자 비율은 50at.% 미만이고, M의 원자 비율은 50at.% 이상이다; 더욱 바람직하게는, In의 원자 비율은 25at.% 미만이고, M의 원자 비율은 75at.% 이상이다. In-M-Zn 산화물이 산화물 반도체층(106)을 위해 사용될 때, In 및 M의 비율은 In 및 M의 합산이 100 atomic%로 간주될 때 다음과 같은 것이 바람직하다: In의 원자 비율은 25at.% 이상이고, M의 원자 비율은 75at.% 미만이다; 더욱 바람직하게는, In의 원자 비율은 34at.% 이상이고, M의 원자 비율은 66at.% 미만이다. In-M-Zn 산화물이 제 2 산화물층(108)을 위해 사용될 때, In 및 M의 비율은 In 및 M의 합산이 100 atomic%로 간주될 때 다음과 같은 것이 바람직하다: In의 원자 비율은 50at.% 미만이고, M의 원자 비율은 50at.% 이상이다; 더욱 바람직하게는, In의 원자 비율은 25at.% 미만이고, M의 원자 비율은 75at.% 이상이다.
제 1 산화물층(104) 및 제 2 산화물층(108)의 구성 원소들은 서로 상이할 수 있거나, 또는 이들 구성 원소들은 동일한 원자 비율 또는 상이한 원자 비율의 동일한 원소들일 수 있다.
제 1 산화물층(104), 산화물 반도체층(106) 및 제 2 산화물층(108)을 위해, 인듐, 아연, 및 갈륨을 함유하는 산화물 반도체가 예컨대 사용될 수 있다.
제 1 산화물층(104)은 하지 절연층(102) 및 제 1 산화물층(104) 사이의 계면에서 생성될 수 있는 트랩 준위들이 채널에 영향을 미치는 것을 방지하기에 충분한 두께를 갖는 것이 바람직하다. 그러나, 제 1 산화물층(104)이 하지 절연층(102)으로부터 산화물 반도체층(106)으로의 산소의 경로이므로, 제 1 산화물층(104)의 과도하게 큰 두께는 산소의 공급을 방해하고 바람직하지 못하다.
더욱이, 제 2 산화물층(108)의 두께는 산화물 반도체 내의 불순물로서 작용하는 게이트 절연층(114)의 구성 원소가 산화물 반도체층(106)으로 진입하는 것을 방지하는 두께이다. 제 2 산화물층(108)이 게이트 전극층(116)과 채널로서 작용하는 산화물 반도체층(106) 사이에 제공되므로, 제 2 산화물층(108)의 두께는 트랜지스터의 온-상태 전류의 증가를 위해 가능한 작은 것이 바람직하다. 특히, 제 2 산화물층(108)의 두께는 예컨대, 0.3nm 이상 10nm 미만, 바람직하게는 0.3nm 이상 5nm 이하이다.
바람직하게, 제 1 산화물층(104) 및 제 2 산화물층(108)의 각각은 산화물 반도체층(106) 내에 함유된 금속 원소들 중 하나 이상의 종류들을 함유하는 산화물 반도체로 형성되고, 산화물 반도체층(106)의 전도대 하단의 에너지보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 근접한 전도대 하단의 에너지를 갖는다.
전계가 이러한 구조의 게이트 전극층(116)에 인가될 때, 채널은 산화물 반도체층을 포함하는 적층 구조 내에서 가장 낮은 전도대 하단 에너지를 갖는 층인 산화물 반도체층(106) 내에 형성된다. 따라서, 산화물 반도체층(106)과 게이트 절연층(114) 사이에 형성된 제 2 산화물층(108)은 트랜지스터의 채널과 게이트 절연층(114)의 접촉의 방지를 가능케 한다.
덧붙여, 산소 결손들이 산화물 반도체층(106)에서보다 생성되기 어려운 산화물층들이 채널이 형성되는 산화물 반도체층(106)의 상부 표면과 하부 표면과 접하여 제공되고, 이에 의해 트랜지스터의 채널 내에서 산소 결손들의 생성은 억제될 수 있다.
< 트랜지스터 내의 적층들의 밴드 구조 >
여기에서, 트랜지스터(200) 내의 하지 절연층(102), 제 1 산화물층(104), 산화물 반도체층(106), 제 2 산화물층(108), 및 게이트 절연층(114)의 밴드 구조가 도 2를 참조하여 기술될 것이다.
도 2에서, EcI1, EcS1, EcS2, EcS3, 및 EcI2는 개략적으로 하지 절연층(102), 제 1 산화물층(104), 산화물 반도체층(106), 제 2 산화물층(108), 및 게이트 절연층(114)의 전도대 하단의 에너지들을 각각 나타낸다. 도 1의 (A) 내지 (C)에서 층들의 두께가 편리를 위해 여기에서 고려되지 않음을 주목해야 한다.
여기에서, 진공 준위와 전도대 하단 사이의 에너지 차이(이 차이는 전자 친화력으로도 언급된다)는 진공 준위와 가전자대 상단 사이의 에너지 차이(이 차이는 이온화 전위로도 언급된다)로부터 에너지 갭을 감산함으로써 얻어진 값에 대응한다. 이러한 에너지 갭은 분광 타원계(예컨대 HORIBA JOBIN YVON SAS가 제작한 UT-300)를 사용하여 측정될 수 있음을 주목해야 한다. 진공 준위와 가전자대 상단 사이의 에너지 차이는 자외선 광전 분광분석(UPS) 장치(예, ULVAC-PHI 사가 제작한 VersaProbe)를 사용하여 측정될 수 있음을 주목해야 한다.
도 2에 도시된 바와 같이, 전도대 하단의 에너지는 제 1 산화물층(104)으로부터 산화물 반도체층(106)을 통해 제 2 산화물층(108)으로 이들 사이의 에너지 장벽 없이 연속적으로 변화한다. 이는 제 1 산화물층(104), 산화물 반도체층(106), 및 제 2 산화물층(108)의 조성들이 서로 유사하고, 따라서 산소가 쉽게 층들 사이에 확산되어 혼합층을 형성하기 때문인 것으로 추측할 수 있다.
제 1 산화물층(104) 및 제 2 산화물층(108)이 동일한 에너지 갭을 갖는 산화물층들인 경우가 도 2에 도시되었지만, 제 1 산화물층(104) 및 제 2 산화물층(108)은 상이한 에너지 갭을 갖는 산화물층들일 수 있다.
도 2로부터, 산화물 반도체층(106)이 산화물 반도체층(106)을 포함하는 산화물 적층(110) 내의 웰(우물)로서 작용하고, 채널이 산화물 적층(110)을 포함하는 트랜지스터 내의 산화물 반도체층(106) 내에서 이와 같이 형성됨을 인식할 수 있다. 전도대 하단의 에너지가 산화물 적층(110) 내에서 연속적으로 변하기 때문에, 산화물 적층(110)의 구조는 또한 U-형 웰로서 언급될 수 있다. 더욱이, 이러한 구조에 의해 형성된 채널은 또한 매립 채널로 언급될 수 있다.
제 1 산화물층(104) 및 제 2 산화물층(108)의 각각이 산화물 반도체층(106) 내에 함유된 금속 원소들 중 한 종류 이상을 함유하는 산화물층이기 때문에, 이들 층들을 포함하는 적층 구조는 또한 동일한 주 구성원소들을 함유하는 산화물층들이 적층된 산화물 적층으로 언급될 수 있다. 동일한 주 구성원소들을 함유하는 산화물층들이 적층된 산화물 적층은 단순히 층들을 적층시킴에 의한 것이 아니라 오히려 연속 접합(여기에서, 특히 전도대 하단의 에너지가 층들 사이에서 연속적으로 변하는 U-형 웰 구조)을 갖도록 형성된다. 이것은 트랩 중심 또는 재결합 중심과 같은 결함 준위를 형성하는 불순물들이 각 계면에서 혼합될 때, 에너지 밴드의 연속성이 손실되고, 따라서 캐리어들이 계면에서의 재결합에 의해 트랩되거나 사라지기 때문이다.
연속 접합을 형성하기 위하여, 로드 잠금 챔버를 구비한 다-챔버 증착 장치(스퍼터링 장치)를 사용하여 공기에 노출시키지 않고 층들을 연속적으로 적층하는 것이 필요하다. 스퍼터링 장치의 각 챔버는 산화물 반도체에 대해 불순물들로서 작용하는 물 등이 가능한 많이 제거되도록 크라이오 펌프와 같은 흡착식 진공 펌프에 의해 고진공(대략 5×10-7Pa 내지 1×10-4Pa까지)으로 배기되는 것이 바람직하다. 대안적으로, 터보 분자 펌프와 저온동결 트랩의 조합은 배기 시스템으로부터 챔버 내로 가스의 역류를 방지하기 위하여 바람직하게 사용된다.
챔버 내의 고진공 배기뿐만 아니라, 스퍼터링 가스의 고순도 또한 고순도 진성 산화물 반도체를 얻기 위하여 필요하다. 스퍼터링 가스로서 사용된 산소 가스 또는 아르곤 가스는 -40℃ 이하, 바람직하게는 -80℃ 이하, 더욱 바람직하게는 -100℃ 이하의 이슬점을 갖도록 고순도화되는 것이 바람직하고, 이에 의해 산화물 반도체로 습기 등의 진입은 가능한 많이 방지될 수 있다.
산화물 반도체층(106)의 위 및 아래에 제공되는 제 1 산화물층(104) 및 제 2 산화물층(108)은 각각 장벽층으로 작용하고, 산화물 적층(110)과 산화물 적층(110)과 접하는 절연층들(하지 절연층(102) 및 게이트 절연층(114))의 각각 사이의 계면에서 형성되는 트랩 준위들이 트랜지스터를 위한 주 캐리어 경로로 작용하는 산화물 반도체층(106)에 악영향을 미치는 것을 방지할 수 있다.
예컨대, 산화물 반도체층 내에 함유된 산소 결손들은 산화물 반도체의 에너지 갭 내에서 깊은 에너지 영역 내의 국부화된 준위로서 출현한다. 캐리어가 이러한 국부화된 준위들로 트랩되어, 트랜지스터의 신뢰도는 낮아진다. 이러한 이유로, 산화물 반도체층 내에 함유된 산소 결손들은 감소될 필요가 있다. 본 실시예의 트랜지스터(200) 내에서, 산소 결손들이 산화물 반도체층(106) 내에서보다 생성되기 어려운 산화물층들이 산화물 반도체층(106)의 상부 표면과 하부 표면과 접하여 제공되고, 이에 의해 산화물 반도체층(106) 내의 산소 결손들은 감소될 수 있다. 예컨대, 일정 광전류법(CPM)에 의한 측정에 의해 얻어진, 산화물 반도체층(106)의 국부화된 준위들로 인한 흡수 계수는 1×10-3/㎝ 미만, 바람직하게는 1×10-4/㎝ 미만이 될 수 있다.
덧붙여, 산화물 반도체층(106)이 상이한 구성 원소를 포함하는 절연층(예, 산화 실리콘막을 포함하는 하지 절연층)과 접할 때, 계면 준위는 간혹 두 층들의 계면에 형성되고, 이러한 계면 준위는 채널을 형성한다. 이 때, 일부 경우들에서, 상이한 임계 전압을 갖는 제 2 트랜지스터가 형성될 수 있고, 따라서 트랜지스터의 겉보기 임계 전압이 변동할 수 있다. 그러나, 제 1 산화물층(104)이 본 실시예의 트랜지스터(200) 내의 산화물 반도체층(106) 내에 함유된 금속 원소들 중 한 종류 이상을 함유하기 때문에, 계면 준위는 제 1 산화물층(104)과 산화물 반도체층(106) 사이의 계면에서 형성되기 어렵다. 따라서, 제 1 산화물층(104)에 의해 임계 전압과 같은 트랜지스터들의 전기 특성들의 변동들은 감소될 수 있다.
채널이 게이트 절연층(114)과 산화물 반도체층(106) 사이의 계면에서 형성될 때, 계면 산란이 계면에서 발생하고, 트랜지스터의 전계 효과 이동도가 감소한다. 그러나, 제 2 산화물층(108)이 본 실시예의 트랜지스터(200) 내의 산화물 반도체층(106) 내에 함유된 금속 원소들 중 한 종류 이상을 함유하기 때문에, 캐리어들의 산란은 산화물 반도체층(106)과 제 2 산화물층(108) 사이의 계면에서 형성되기 어렵고, 따라서, 트랜지스터의 전계 효과 이동도는 증가할 수 있다.
더욱이, 제 1 산화물층(104) 및 제 2 산화물층(108)의 각각은 또한 하지 절연층(102) 및 게이트 절연층(114)의 구성 원소들의 산화물 반도체층(106)으로의 진입으로 인한 불순물 준위의 형성을 억제하는 장벽층으로 작용한다.
예컨대, 제 1 산화물층(104) 및 제 2 산화물층(108)과 각각 접하는 하지 절연층(102) 및 게이트 절연층(114)의 각각으로 실리콘-함유 절연층을 사용하는 경우, 절연층들 내의 실리콘 또는 절연층들 내에 함유될 수 있는 탄소는 일부 경우들에서 계면으로부터 수 나노메터의 깊이까지 제 1 산화물층(104) 또는 제 2 산화물층(108)으로 진입한다. 실리콘 또는 탄소와 같은 불순물이 산화물 반도체층으로 진입하면, 불순물 준위들이 형성될 수 있고, 이들 불순물 준위들은 전자들의 생성을 야기하여, 산화물 반도체층이 n-형이 될 수 있다.
그러나, 제 1 산화물층(104) 및 제 2 산화물층(108)의 두께가 수 나노메터보다 클 때, 실리콘 또는 탄소와 같은 불순물은 산화물 반도체층(106)에 도달하지 않아, 불순물 준위들의 영향이 억제된다.
산화물 반도체층(106)을 진성 또는 실질적으로 진성으로 만들기 위하여, SIMS에 의해 측정된 산화물 반도체층(106) 내의 실리콘 농도는 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 3×1018atoms/㎤ 미만, 더더욱 바람직하게는 1×1018atoms/㎤ 미만으로 설정됨을 주목해야 한다. 수소 농도는 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 더욱 바람직하게는 1×1019atoms/㎤ 이하, 더더욱 바람직하게는 5×1018atoms/㎤ 이하로 설정된다. 또한, 질소 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더욱 바람직하게는 1×1018atoms/㎤ 이하, 더더욱 바람직하게는 5×1017atoms/㎤ 이하로 설정된다.
산화물 반도체층의 불순물 농도들이 2차 이온 질량 분석기(SIMS)에 의해 측정될 수 있음을 주목해야 한다.
산화물 반도체층(106)이 결정들을 포함하는 경우, 고농도의 실리콘 또는 탄소는 산화물 반도체층(106)의 결정성을 감소시킬 수 있다. 산화물 반도체층(106)의 결정성을 감소시키지 않기 위하여, 산화물 반도체층(106) 내의 실리콘 농도는 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 설정된다. 더욱이, 탄소 농도는 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 설정된다.
고순도화된 산화물 반도체층(106)이 채널 형성 영역을 위해 사용된 트랜지스터는 극히 낮은 오프-상태 전류를 갖는다. 예컨대, 고순도화된 산화물 반도체층을 포함하는 트랜지스터가 오프 상태일 때 드레인 전류는 실온(대략 25℃)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하일 수 있거나, 드레인 전류는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더욱 바람직하게는 1×10-21A 이하일 수 있다. n-채널 트랜지스터의 오프 상태가 게이트 전압이 임계 전압보다 충분히 낮은 상태를 언급함을 주목해야 한다. 특히, 게이트 전압이 임계 전압보다 1V 이상, 2V 이상 또는 3V 이상만큼 낮을 때 트랜지스터는 오프 상태이다.
< 반도체 장치의 제작 방법 >
도 1의 (A) 내지 (C)에 도시된 트랜지스터(200)의 제작 방법은 도 3의 (A1) 내지 (C2) 및 도 4의 (A1) 내지 (C2)를 참조하여 기술될 것이다.
도 3의 (A1)과 (A2) 및 도 4의 (A1)과 (A2)는 제작되는 트랜지스터(200)의 평면도들이다. 도 3의 (B1)과 (B2) 및 도 4의 (B1)과 (B2)는 각 평면도들에서 V1-W1을 따라 취해진 단면도들이다. 도 3의 (C1)과 (C2) 및 도 4의 (C1)과 (C2)는 각 평면도들에서 X1-Y1을 따라 취해진 단면도들이다. 예컨대, 도 3의 (B1)은 도 3의 (A1)에서 V1-W1을 따라 취해진 단면도이고, 도 3의 (C1)은 도 3의 (A1)에서 X1-Y1을 따라 취해진 단면도이다.
먼저, 하지 절연층(102)은 절연 표면을 갖는 기판(100) 위에 형성된다.
기판(100)은 단지 지지 기판에 국한되지 않고, 트랜지스터와 같은 장치가 형성된 기판일 수 있다. 이 경우, 트랜지스터(200)의 게이트 전극층(116), 소스 전극층(112a), 및 드레인 전극층(112b) 중 적어도 하나는 위의 장치에 전기적으로 접속될 수 있다.
하지 절연층(102)은 후에 형성되는 제 1 산화물층(104) 및/또는 산화물 반도체층(106)에 산소를 공급하는 기능 및 기판(100)으로부터 불순물의 확산을 방지하는 기능을 갖는다. 그러므로, 산소를 함유하는 절연층은 하지 절연층(102)으로서 사용된다. 더욱이, 하지 절연층(102)은 과잉 산소를 함유하는 층인 것이 바람직하다. 하지 절연층(102)으로부터 산소의 공급은 산화물 반도체층(106)에서 산소 결손들을 감소시킬 수 있다. 하지 절연층(102)은 단일층 구조 또는 적층 구조를 가질 수 있다. 하지 절연층(102)이 스퍼터링 방법, 플라즈마 화학 증기 증착(CVD) 방법, 금속 유기 화학 증기 증착(MOCVD) 방법 또는 원자층 증착(ALD) 방법과 같은 열적 CVD 방법, 등에 의해 형성될 수 있음을 주목해야 한다.
기판(100)이 다른 장치가 상술한 바와 같이 형성되는 기판인 경우, 하지 절연층(102)이 또한 층간 절연막과 같은 기능을 가짐을 주목해야 한다. 이 경우, 하지 절연층(102)은 평탄한 표면을 갖도록 화학 기계 연마(CMP) 처리와 같은 평탄화 처리를 거치는 것이 바람직하다.
본 실시예의 트랜지스터(200)에서, 산소를 함유하는 하지 절연층(102)은 후에 형성되는 산화물 반도체층을 포함하는 적층 구조 아래에 제공된다. 이러한 구조에 의해, 하지 절연층(102)에 함유된 산소는 채널 형성 영역에 공급될 수 있다. 하지 절연층(102)은 화학양론적 조성을 초과하는 산소를 함유하는 영역을 포함하는 것이 바람직하다. 하지 절연층(102)이 과잉 산소를 함유할 때, 채널 형성 영역에 대한 산소의 공급은 촉진된다.
본 명세서, 등에서 과잉 산소는 열처리에 의해 산화물 반도체층, 산화 실리콘, 또는 산화질화 실리콘 내에서 이동할 수 있는 산소, 고유 화학양론적 조성을 초과하여 존재하는 산소, 또는 산소의 부족으로 인해 생성된 Vo(산소 결손들)를 채우는 기능을 갖는 산소를 의미한다.
과잉 산소를 함유하는 하지 절연층(102)을 만들기 위하여, 하지 절연층(102)은 예컨대 산소 분위기 내에서 형성될 수 있다. 대안적으로, 하지 절연층(102)은 산소가 증착된 하지 절연층(102)에 도입되는 방식으로 과잉 산소를 함유하도록 만들어질 수 있다. 또한 대안적으로, 이들 두가지 방법이 결합될 수 있다.
하지 절연층(102)은 제 1 산화물층(104)과 접하는 절연층이고, 따라서 하지 절연층(102) 내의 수소 농도가 감소되는 것이 바람직하다. 하지 절연층(102)의 형성 이후, 수소의 제거를 위한 열처리(탈수화 처리 또는 탈수소화 처리)를 수행하는 것이 바람직하다.
열처리는 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 600℃ 이하, 또는 기판의 변형점 이하의 온도에서 수행된다. 예컨대, 기판은 열처리 장치들 중 하나인 전기로 내에 놓이고, 열처리는 한 시간 동안 진공(감압) 분위기 내에서 450℃의 하지 절연층(102)에 대해 수행된다.
열처리 장치가 전기로에 국한되지 않고, 저항 가열 소자와 같은 가열 소자로부터 열전도 또는 열복사에 의해 물체를 가열하기 위한 장치가 사용될 수 있음을 주목해야 한다. 예컨대, GRTA(가스 고속 열 어닐링) 장치 또는 LRTA(램프 고속 열 어닐링) 장치와 같은 RTA(고속 열 어닐링) 장치가 사용될 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 제논 아크 램프, 탄소 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자기파)의 복사에 의해 물체를 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하기 위한 장치이다. 고온 가스로서, 질소와 같은 열처리에 의해 물체와 반응하지 않는 불활성 가스 또는 아르곤과 같은 희가스가 사용된다. GRTA 장치가 열처리 장치로서 사용되는 경우, 열처리 시간이 짧기 때문에 기판은 650℃ 이상 700℃ 이하의 높은 온도로 가열된 불활성 가스 내에서 가열될 수 있다.
열처리는 질소, 산소, 초건조 공기(물 함량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 더욱 바람직하게는 10 ppb 이하인 공기), 또는 희가스(아르곤, 헬륨, 등)의 분위기에서 수행될 수 있다.
물, 수소, 등이 질소, 산소, 초건조 공기, 또는 희가스의 분위기 내에 함유되지 않는 것이 바람직함을 주목해야 한다. 열처리 장치 내에 도입되는 질소, 산소, 또는 희가스의 순도는 바람직하게 6N(99.9999%) 이상, 더 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도는 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하인 것이 바람직하다)이다.
산소가 열처리에 의해 하지 절연층(102)으로부터 방출될 수 있음을 주목해야 한다. 따라서, 산소(산소 라디칼들, 오존, 산소 원자들 및 산소 이온들(산소 분자 이온들 및 산소 클러스터 이온들을 포함) 중 어느 하나를 적어도 포함하는)를 탈수화되거나 탈수소화된 하지 절연층(102)에 도입하기 위한 처리가 수행되는 것이 바람직하다.
하지 절연층(102)에 대한 산소의 도입은 예컨대 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리, 등에 의해 수행될 수 있다. 산소를 함유하는 가스는 산소 도입 처리를 위해 사용될 수 있다. 산소를 함유하는 가스로서, 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소, 등이 사용될 수 있다. 또한, 희가스가 산소 도입 처리를 위해 산소를 함유하는 가스에 포함될 수 있다. 하지 절연층(102)에 대한 산소 도입 처리에 의해, 열처리에 의해 방출된 산소는 보상될 수 있다.
다음에, 제 1 산화물층(104) 및 산화물 반도체층(106)은 스퍼터링 방법, CVD 방법, 분자빔 에피택시(MBE) 방법, ALD 방법 또는 펄스 레이저 증착(PLD) 방법에 의해 하지 절연층(102) 위에 형성된다.
제 1 산화물층(104) 및 산화물 반도체층(106)은 상술한 재료들을 사용하여 형성될 수 있다.
예컨대, 제 1 산화물층(104)이 스퍼터링 방법에 의해 형성될 때, 원자수비가 In : Ga : Zn = 1 : 3 : 2의 조성을 갖는 스퍼터링 타깃, 원자수비가 In : Ga : Zn = 1 : 6 : 4의 조성을 갖는 스퍼터링 타깃, 원자수비가 In : Ga : Zn = 1 : 9 : 6의 조성을 갖는 스퍼터링 타깃, 또는 위의 타깃들의 조성들에 이웃하는 조성을 갖는 스퍼터링 타깃이 바람직하게 사용된다.
예컨대, 산화물 반도체층(106)이 스퍼터링 방법에 의해 형성될 때, 원자수비가 In : Ga : Zn = 1 : 1 : 1의 조성을 갖는 스퍼터링 타깃, 원자수비가 In : Ga : Zn = 3 : 1 : 2의 조성을 갖는 스퍼터링 타깃, 또는 위의 타깃들의 조성들에 이웃하는 조성을 갖는 스퍼터링 타깃이 바람직하게 사용된다.
스퍼터링 방법에 의해 형성된 막의 조성이 그 막을 형성하기 위한 타깃의 조성과 상이할 수 있음을 주목해야 한다. 예컨대, 산화물 반도체층이 ZnO를 포함하는 스퍼터링 타깃을 사용하여 형성될 때, ZnO의 승화, 등이 증착 도중에 발생할 수 있어서, 증착된 산화물 반도체층 내에서 In 및/또는 Ga에 대한 Zn의 원자수비는 스퍼터링 타깃의 것보다 낮아진다.
상술한 바와 같이, 제 1 산화물층(104)의 재료는 제 1 산화물층(104)이 산화물 반도체층(106) 보다 낮은 전자 친화력을 갖도록 선택된다.
제 1 산화물층(104) 및 산화물 반도체층(106)은 스퍼터링 방법에 의해 형성되는 것이 바람직하다. 스퍼터링 방법으로서, RF 스퍼터링 방법, DC 스퍼터링 방법, AC 스퍼터링 방법, 등이 사용될 수 있다. 특히, DC 스퍼터링 방법은, 증착시 생성된 먼지가 감소될 수 있고, 막 두께가 균일할 수 있으므로, 바람직하게 사용된다.
제 1 산화물층(104) 및 산화물 반도체층(106)의 형성시, 제 1 산화물층(104) 및 산화물 반도체층(106) 내의 수소 농도는 가능한 많이 감소되는 것이 바람직하다. 수소 농도를 감소시키기 위하여, 예컨대 제 1 산화물층(104) 및 산화물 반도체층(106)이 스퍼터링 방법에 의해 형성되는 경우, 산소, 또는 수소, 물, 하이드록실 기, 및 하이드라이드와 같은 불순물들이 제거된 고순도 희가스(전형적으로, 아르곤), 또는 산소 및 희가스의 혼합 가스가 스퍼터링 장치의 증착 챔버에 공급되는 분위기 가스로서 적절하게 사용된다.
제 1 산화물층(104) 및 산화물 반도체층(106)은, 증착 챔버 내에 남아 있는 습기가 제거되는 동안 수소 및 습기가 제거된 스퍼터링 가스가 증착 챔버로 도입되는 방식으로 형성되고, 이에 의해 제 1 산화물층(104) 및 산화물 반도체층(106) 내의 수소 농도는 줄어들 수 있다. 증착 챔버 내의 잔류 습기를 제거하기 위하여, 흡착식 진공 펌프, 예컨대 크라이오 펌프, 이온 펌프, 또는 티타늄 승화 펌프가 바람직하게 사용된다. 배기 유닛은 저온동결 트랩을 갖는 터보 분자 펌프가 될 수 있다. 증착 챔버가 수소 분자, 물(H2O)과 같은 수소 원자를 함유하는 화합물(바람직하게는 또한 탄소 원자를 함유하는 화합물), 등을 제거하는데 높은 성능을 갖는 크라이오 펌프에 의해 배기될 때, 이러한 증착 챔버 내에서 형성된 산화물층 및 산화물 반도체층 내의 불순물 농도는 줄어들 수 있다.
산소는 제 1 산화물층(104)의 형성 이후 및 산화물 반도체층(106)의 형성 이전인 타이밍에 제 1 산화물층(104)에 도입될 수 있음을 주목해야 한다. 산소 도입 처리에 의해, 제 1 산화물층(104)은 과잉 산소를 함유하여, 과잉 산소가 이후의 막 형성 단계에서의 열처리에 의해 산화물 반도체층(106)에 공급될 수 있다.
제 1 산화물층(104) 및 산화물 반도체층(106)의 형성 이후 열처리를 수행하는 것이 바람직하다. 열처리는 불활성 가스 분위기, 10ppm 이상의 산화 가스를 함유하는 분위기, 또는 감압된 분위기 내에서, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 수행되는 것이 바람직하다. 대안적으로, 열처리가 불활성 가스 분위기에서 수행되고, 이후 방출된 산소를 보상하기 위하여 10ppm 이상의 산화 가스를 함유하는 분위기에서 다른 열처리가 수행되는 방식으로 열처리가 수행될 수 있다. 이러한 열처리에 의해, 수소 또는 물과 같은 불순물들은 하지 절연층(102), 제 1 산화물층(104) 및 산화물 반도체층(106) 중 적어도 하나로부터 제거될 수 있다. 상술한 열처리가 산화물 반도체층(106)이 섬형상으로 처리된 이후 수행될 수 있음을 주목해야 한다.
다음에, 산화물 반도체층(106)은 개구부들을 갖는 섬-형상의 산화물 반도체층(106)으로 패터닝된다(도 3의 (A1), (B1) 및 (C1)을 참조). 각 개구부가 게이트 전극층(116)과 중첩할 영역 내에서 선택적으로 형성됨을 주목해야 한다.
산화물 반도체층(106)이 에칭에 의해 처리될 때, 제 1 산화물층(104)의 일 부분(섬-형상의 산화물 반도체층(106)에 의해 덮이지 않는 영역)은 산화물 반도체층(106)의 과에칭으로 인해 얇아지도록 에칭될 수 있다.
이후, 제 2 산화물층(108)은 섬-형상의 산화물 반도체층(106)의 측면 표면 및 상부 표면을 덮도록 제 1 산화물층(104) 위에 형성된다(도 3의 (A2), (B2) 및 (C2) 참조). 제 2 산화물층(108)이 스퍼터링 방법, 플라즈마 CVD 방법, MOCVD 방법 또는 ALD 방법과 같은 열적 CVD 방법, 등에 의해 형성될 수 있음을 주목해야 한다. 위의 방식으로 산화물 적층(110)이 형성된다.
제 2 산화물층(108)을 위해, 상술한 재료가 사용될 수 있다. 예컨대, 제 2 산화물층(108)이 스퍼터링 방법에 의해 형성될 때, 원자수비가 In : Ga : Zn = 1 : 3 : 2의 조성을 갖는 스퍼터링 타깃, 원자수비가 In : Ga : Zn = 1 : 6 : 4의 조성을 갖는 스퍼터링 타깃, 원자수비가 In : Ga : Zn = 1 : 9 : 6의 조성을 갖는 스퍼터링 타깃, 또는 위의 타깃들의 조성들에 이웃하는 조성을 갖는 스퍼터링 타깃이 바람직하게 사용된다.
산화물 반도체층(106) 및 제 2 산화물층(108)의 혼합층(또는 혼합 영역)이 이들 사이의 계면에 형성될 수 있음을 주목해야 한다. 이 경우, 트랜지스터(200) 내에서 산화물 반도체층(106) 및 제 2 산화물층(108) 사이의 계면은 일부 경우들에서 명확하지 않다. 계면에서 혼합층(또는 혼합 영역)은 산화물 반도체층(106) 및 제 2 산화물층(108) 사이의 계면 산란을 감소시킬 수 있다. 산화물 반도체층(106) 및 제 1 산화물층(104) 사이의 계면에서도 동일하다.
열처리는 제 2 산화물층(108)의 형성 이후 수행될 수 있다. 열처리는 제 1 산화물층(104) 및 산화물 반도체층(106)의 형성 이후에 수행된 열처리를 위한 조건들과 유사한 조건들 하에서 수행될 수 있다.
이후, 도전성 막은 제 2 산화물층(108) 위에 형성되고, 처리되어 소스 전극층(112a) 및 드레인 전극층(112b)을 형성한다(도 4의 (A1), (B1) 및 (C1)을 참조). 소스 전극층(112a) 및 드레인 전극층(112b)이 스퍼터링 방법, 플라즈마 CVD 방법, MOCVD 방법 또는 ALD 방법과 같은 열적 CVD 방법, 등에 의해 형성될 수 있음을 주목해야 한다.
도시되지 않았지만, 소스 전극층(112a) 및 드레인 전극층(112b)은 복수의 계단들을 갖는 계단-형 단부를 가질 수 있다. 단부는 애싱(ashing)에 의해 레지스트 마스크를 후퇴시키는 단계와 에칭 단계를 교대로 복수회 수행함으로써 처리될 수 있다. 소스 전극층(112a)과 드레인 전극층(112b)의 두께가 증가함에 따라 단계들의 수가 증가하는 것이 바람직하다.
소스 전극층(112a)과 드레인 전극층(112b)이 상술한 바와 같이 복수의 계단들을 포함하는 형상을 가질 때, 소스 전극층(112a) 및 드레인 전극층(112b) 위에 형성된 막들에 의한 피복성, 특히 게이트 절연층(114), 등에 의한 피복성이 개선되어, 트랜지스터는 더 양호한 전기 특성들과 더 높은 장기간의 신뢰성을 가질 수 있다.
도전성 막이 소스 전극층(112a) 및 드레인 전극층(112b)으로 처리될 때, 제 2 산화물층(108)의 일부분(소스 전극층(112a) 및 드레인 전극층(112b)으로 덮이지 않는 영역들)은 도전성 막의 과에칭으로 인해 얇아지도록 에칭될 수 있다.
다음에, 게이트 절연층(114)이 스퍼터링 방법, MBE 방법, CVD 방법, PLD 방법, ALD 방법, 등에 의해 소스 전극층(112a) 및 드레인 전극층(112b) 위에 형성된다.
게이트 절연층(114)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 질화산화 실리콘막, 등을 사용하여 형성될 수 있다. 게이트 절연층(114)은 제 2 산화물층(108) 또는 산화물 반도체층(106)에 산소를 공급할 수 있기 때문에, 산소를 함유하는 막인 것이 바람직하다. 덧붙여, 게이트 절연층(114)의 재료로서, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트, 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 또는 산화 란탄이 사용될 수 있다. 게이트 절연층(114)은 단일층 구조 또는 적층 구조를 가질 수 있다.
예컨대, 게이트 절연층(114)은 마이크로파(예, 2.45GHz의 주파수)를 사용하는 고밀도 플라즈마 CVD 방법에 의해 형성되는 것이 바람직하고, 이에 의해 게이트 절연층(114)은 높은 내전압을 갖고 조밀하게 형성될 수 있다.
다음에, 게이트 전극층(116)은 게이트 절연층(114) 위에 형성된다(도 4의 (A2), (B2) 및 (C2)를 참조).
게이트 전극층(116)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소를 함유하는 금속막; 위의 원소들 중 어느 하나를 주성분으로 함유하는 질화 금속막(예, 질화 티타늄, 질화 몰리브덴막, 또는 질화 텅스텐막); 등을 사용하여 형성될 수 있다. 대안적으로, 인과 같은 불순물 원소로 도핑된 다결정 실리콘막으로 전형화된 반도체막, 또는 니켈 규화물막과 같은 규화물막이 게이트 전극층(116)으로 사용될 수 있다. 대안적으로, 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물과 같은 도전성 재료가 또한 사용될 수 있다. 더욱이, 게이트 전극층(116)은 위의 도전성 재료와 위의 금속 재료의 적층 구조를 가질 수 있다.
게이트 전극층(116)은 단일층 구조 또는 적층 구조를 가질 수 있다. 게이트 절연층(114)과 접하는 게이트 전극층(116)의 한 층으로서, 질소를 함유하는 산화 금속, 특히 질소를 함유하는 In-Ga-Zn-O막, 질소를 함유하는 In-Sn-O막, 질소를 함유하는 In-Ga-O막, 질소를 함유하는 In-Zn-O막, 질소를 함유하는 Sn-O막, 질소를 함유하는 In-O막, 또는 질화 금속(InN, SnN, 등)막이 사용될 수 있다. 이러한 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 게이트 전극층으로서 이러한 막의 사용은 트랜지스터의 임계 전압이 양의 방향으로 이동하는 것을 가능케 한다. 따라서, 정상-오프 스위칭 요소가 얻어질 수 있다.
게이트 전극층(116)은 플라즈마 CVD 방법, 스퍼터링 방법, MOCVD 방법 또는 ALD 방법과 같은 열적 CVD 방법, 등에 의해 형성될 수 있다.
열처리는 게이트 절연층(114)의 형성 이후 및/또는 게이트 전극층(116)의 형성 이후 수행될 수 있다. 열처리는 제 1 산화물층(104) 및 산화물 반도체층(106)의 형성 이후에 수행된 열처리를 위한 조건들과 유사한 조건들 하에서 수행될 수 있다.
위의 단계들을 통해, 본 실시예의 트랜지스터(200)가 형성될 수 있다.
게이트 전극층(116)의 형성 이후, 절연층이 게이트 전극층(116) 위에 형성될 수 있다. 절연층은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 산화 탄탈, 등을 사용하여 형성될 수 있다. 절연층이 위의 재료들 중 어느 하나의 적층일 수 있음을 주목해야 한다. 절연층은 스퍼터링 방법, CVD 방법, MBE 방법, ALD 방법, PLD 방법, 등에 의해 형성될 수 있다.
예컨대, 게이트 전극층(116) 위의 절연층으로서, 낮은 산소 침투성을 갖는(산소 장벽 특성을 갖는) 층이 사용될 수 있다. 낮은 산소 침투성을 갖는 층을 위한 재료의 예들은 알루미늄 산화물, 및 질화 실리콘 및 질화산화 실리콘과 같은 질화물을 포함한다. 게이트 절연층(114)을 덮도록 게이트 전극층(116) 위에 낮은 산소 침투성을 갖는 절연층을 제공함으로써, 이후에 수행되는 열처리에 의해 하지 절연층(102) 등으로부터 방출될 산소는 밖으로 방출되는 것이 방지될 수 있고, 산소는 산화물 적층(110)에 효과적으로 공급될 수 있다.
대안적으로, 산화물 적층(110)에 대한 산소의 공급원으로서 작용할 수 있는 산소를 함유하는 (즉, 과잉 산소를 함유하는) 층과 낮은 산소 침투성을 갖는 층의 적층 구조는 게이트 전극층(116) 위의 절연층으로 형성될 수 있다.
게이트 전극층(116) 위의 절연층의 형성 이후, 열처리가 수행될 수 있다. 열처리는 제 1 산화물층(104) 및 산화물 반도체층(106)의 형성 이후에 수행된 열처리를 위한 조건들과 유사한 조건들 하에서 수행될 수 있다.
상술한 바와 같이, 본 실시예의 트랜지스터는 복수의 채널 형성 영역들을 포함한다. 트랜지스터 내에서, 게이트 전극층은 각 채널 형성 영역의 측면 표면 및 상부 표면을 덮는다. 게이트 전극층의 전계는 측면 표면 방향 및 상부 표면 방향으로부터 각 채널 형성 영역에 인가된다. 이것은 양호하게 트랜지스터의 임계 전압을 제어하고 이의 S 값을 개선하는 것을 가능케 한다. 더욱이, 이러한 구조들을 갖는 복수의 채널 형성 영역들에 의해, 트랜지스터는 증가된 유효 채널폭을 가질 수 있고; 따라서 트랜지스터의 온-상태 전류는 증가될 수 있다.
더욱이, 본 실시예의 트랜지스터는 채널이 형성된 산화물 반도체층과 산화물 반도체층과 중첩하는 절연층 사이에 산화물층을 포함한다. 산화물층은 산화물 반도체층 내에 함유된 금속 원소들 중 적어도 하나를 함유한다. 산화물 반도체층이 절연층과 접할 때, 산화물 반도체층과 절연층 사이의 계면에 트랩 준위가 형성될 수 있다. 산화물 반도체층과 절연층 사이의 산화물층을 포함하는 위의 구조는 트랩 준위의 형성을 억제하고, 따라서 트랜지스터의 전기 특성들의 열화를 방지할 수 있다.
< 반도체 장치의 변형예 1 >
도 5의 (A) 내지 (C)는 도 1의 (A) 내지 (C)의 트랜지스터(200)의 구조와 부분적으로 상이한 구조를 갖는 변형예를 도시한다. 도 5의 (A)는 트랜지스터(210)의 평면도이고, 도 5의 (B)는 도 5의 (A)에서 라인(V2-W2)을 따라 취해진 트랜지스터(210)의 단면도이고, 도 5의 (C)는 도 5의 (A)에서 라인(X2-Y2)을 따라 취해진 트랜지스터(210)의 단면도이다.
도 5의 (A) 내지 (C)에 도시된 트랜지스터(210)의 산화물 적층(110)에서, 제 2 산화물층(108)은 소스 전극층(112a)과 드레인 전극층(112b)에 의해 덮이지 않은 산화물 반도체층(106)과 접하도록 소스 전극층(112a) 및 드레인 전극층(112b) 위에 형성된다. 따라서, 트랜지스터(210)에서, 소스 전극층(112a) 및 드레인 전극층(112b)은 제 1 산화물층(104)의 측면 표면과, 산화물 반도체층(106)의 측면 표면 및 상부 표면의 일부와 접하여 제공되고, n-형 영역들이 소스 전극층(112a) 및 드레인 전극층(112b)이 산화물 반도체층(106)과 접하는 영역들에서 형성된다. n-형 영역들은 또한 소스 전극층(112a) 및 드레인 전극층(112b)과 접하는 영역들 내의 제 1 산화물층(104) 및 제 2 산화물층(108) 내에 형성된다.
제 1 산화물층(104)은 동일한 마스크를 사용하여 산화물 반도체층(106)의 에칭 단계에서 에칭된다. 즉, 트랜지스터(210)에서, 제 1 산화물층(104) 및 산화물 반도체층(106)은 동일한 평면 형태를 갖고, 단면에서 제 1 산화물층(104)의 상부 에지는 산화물 반도체층(106)의 하부 에지와 일치한다.
트랜지스터(210)에서, 제 2 산화물층(108) 및 게이트 절연층(114)은 마스크로 사용된 게이트 전극층(116)과의 자기-정렬 방식으로 에칭된다. 즉, 제 2 산화물층(108), 게이트 절연층(114), 및 게이트 전극층(116)은 트랜지스터(210) 내에서 동일한 평면 형태를 갖는다.
본 명세서 등에서, 용어, "동일", 또는 "일치"는 반드시 정확하게 동일하거나 정확하게 일치하는 것을 의미하지는 않고, 실질적으로 동일하거나 실질적으로 일치하는 의미를 포함한다. 예컨대, 동일한 마스크를 사용한 에칭에 의해 얻어진 형태들은 서로 동일 또는 일치하는 것으로 표현된다.
트랜지스터(210)의 다른 구성요소들은 트랜지스터(200)의 것들과 유사하고; 따라서 이들의 상세한 설명은 여기에서 생략된다.
도 5의 (B)에 도시된 바와 같이, 트랜지스터(210)에서, 제 1 산화물층(104) 및 산화물 반도체층(106)이 동일한 마스크를 사용하여 처리되기 때문에, 제 2 산화물층(108)은 하나의 채널 형성 영역과 인접한 채널 형성 영역 사이의 영역 내에서 하지 절연층(102)과 접한다. 제 2 산화물층(108)이 상기 영역 내에서 제 1 산화물층(104)과 접하는 트랜지스터(200)와 비교할 때, 이러한 구조에 의해 상기 영역 내에 제공된 게이트 전극층(116)은 두께 방향에서 채널 형성 영역의 하부 단부(채널 형성 영역과 제 1 산화물층(104) 사이의 계면)에 더 근접할 수 있다.
그러므로, 트랜지스터(210) 내에서, 전계는 게이트 전극층(116)으로부터 더 넓은 영역으로 인가될 수 있고, 이는 양호하게 트랜지스터의 임계 전압을 제어하고, 이의 S 값을 개선하는 것을 가능케 한다.
산화물 반도체층(106) 및 제 1 산화물층(104)이 에칭에 의해 처리될 때, 하지 절연층(102)의 일 부분(섬-형상의 산화물 반도체층(106) 및 제 1 산화물층(104)에 의해 덮이지 않는 영역)은 제 1 산화물층(104)의 과에칭으로 인해 얇아지도록 에칭될 수 있다. 이 경우, 하나의 채널 형성 영역과 인접한 채널 형성 영역 사이의 영역에 제공된 게이트 전극층(116)은 두께 방향에서 채널 형성 영역의 하부 단부(채널 형성 영역과 제 1 산화물층(104) 사이의 계면)에 심지어 더 근접할 수 있다.
제 2 산화물층(108)이 마스크로 게이트 전극층(116)을 사용하여 처리되기 때문에, 제 2 산화물층(108) 내에 함유된 인듐의 밖으로의 확산은 방지될 수 있다. 인듐의 밖으로의 확산은 트랜지스터들의 전기 특성들의 변동들을 야기하는 인자 또는 처리 중 증착 챔버 내의 오염의 인자이다. 따라서, 마스크로 게이트 전극층(116)을 사용하여 제 2 산화물층(108)을 처리하는 것이 효과적이다.
산화물 반도체층(106)을 처리하기 위해 사용된 마스크는 제 1 산화물층(104)을 처리하기 위하여 사용될 수 있고, 게이트 전극층(116)은 제 2 산화물층(108)을 처리하기 위한 마스크로서 사용될 수 있다; 따라서 트랜지스터(210)는 트랜지스터(200)의 제작을 위한 처리와 비교할 때 마스크의 수를 증가시키지 않고 제작될 수 있어서, 바람직하다.
< 반도체 장치의 변형예 2 >
도 6의 (A) 내지 (C)는 도 1의 (A) 내지 (C)의 트랜지스터(200)의 구조와 부분적으로 상이한 구조를 갖는 변형예를 도시한다. 도 6의 (A)는 트랜지스터(220)의 평면도이고, 도 6의 (B)는 도 6의 (A)에서 라인(V3-W3)을 따라 취해진 트랜지스터(220)의 단면도이고, 도 6의 (C)는 도 6의 (A)에서 라인(X3-Y3)을 따라 취해진 트랜지스터(220)의 단면도이다.
도 6의 (A) 내지 (C)에 도시된 트랜지스터(220)에서, 산화물 적층(110) 내의 제 1 산화물층(104), 산화물 반도체층(106) 및 제 2 산화물층(108)은 동일한 마스크를 사용하여 에칭된다. 즉, 트랜지스터(220)에서, 제 1 산화물층(104), 산화물 반도체층(106) 및 제 2 산화물층(108)은 동일한 평면 형태를 갖고, 단면에서 제 1 산화물층(104)의 상부 에지는 산화물 반도체층(106)의 하부 에지와 일치하고, 산화물 반도체층(106)의 상부 에지는 제 2 산화물층(108)의 하부 에지와 일치한다.
따라서, 트랜지스터(220)에서, 소스 전극층(112a) 및 드레인 전극층(112b)은 제 1 산화물층(104)의 측면 표면, 산화물 반도체층(106)의 측면 표면, 및 제 2 산화물층(108)의 측면 표면 및 상부 표면의 일부와 접하여 제공된다.
트랜지스터(220)의 다른 구성요소들은 트랜지스터(200)의 것들과 유사하고; 따라서 이들의 상세한 설명은 여기에서 생략된다.
도 6의 (B)에 도시된 바와 같이, 트랜지스터(220)에서, 제 1 산화물층(104), 산화물 반도체층(106), 및 제 2 산화물층(108)이 동일한 마스크를 사용하여 처리되기 때문에, 게이트 절연층(114)은 하나의 채널 형성 영역과 인접한 채널 형성 영역 사이의 영역 내에서 하지 절연층(102)과 접한다. 이러한 구조에 의해 상기 영역 내에 제공된 게이트 전극층(116)은 트랜지스터(210) 내에서보다 두께 방향에서 채널 형성 영역의 하부 단부(채널 형성 영역과 제 1 산화물층(104) 사이의 계면)에 더 근접할 수 있다.
그러므로, 트랜지스터(220) 내에서, 전계는 게이트 전극층(116)으로부터 보다 더 넓은 영역으로 인가될 수 있고, 이는 양호하게 트랜지스터의 임계 전압을 제어하고, 이의 S 값을 개선하는 것을 가능케 한다.
트랜지스터(210)에서와 같이, 산화물 적층(110)이 에칭에 의해 처리될 때, 하지 절연층(102)의 일 부분(섬-형상의 제 2 산화물층(108), 산화물 반도체층(106) 및 제 1 산화물층(104)에 의해 덮이지 않는 영역)은 제 1 산화물층(104)의 과에칭으로 인해 얇아지도록 에칭될 수 있다. 이 경우, 하나의 채널 형성 영역과 인접한 채널 형성 영역 사이의 영역에 제공된 게이트 전극층(116)은 두께 방향에서 채널 형성 영역의 하부 단부(채널 형성 영역과 제 1 산화물층(104) 사이의 계면)에 보다 더 근접할 수 있다.
트랜지스터(220)에서, 채널폭 방향으로, 게이트 절연층(114)이 채널이 형성되는 산화물 반도체층(106)과 접하는 것을 주목해야 한다. M의 높은 비율을 갖고 따라서 절연 특성을 나타내는 위의 재료가 제 2 산화물층(108)을 위해 사용되는 경우, 게이트 절연층의 두께는 제 2 산화물층(108)으로 인해 증가한다. 심지어 이러한 경우에도, 측면 표면 방향으로부터 채널 형성 영역으로의 전계의 인가는 트랜지스터(220) 내에서 거의 방해받지 않는다.
트랜지스터(220)에서, 제 1 산화물층(104), 산화물 반도체층(106), 및 제 2 산화물층(108)은 동일한 마스크를 사용하여 패터닝될 수 있다. 따라서, 트랜지스터(220)는 트랜지스터(200)의 제작을 위한 처리와 비교할 때 마스크의 수를 증가시키지 않고 제작될 수 있어서, 바람직하다.
< 반도체 장치의 변형예 3 >
도 7의 (A) 내지 (C)는 도 1의 (A) 내지 (C)의 트랜지스터(200)의 구조와 부분적으로 상이한 구조를 갖는 변형예를 도시한다. 도 7의 (A)는 트랜지스터(230)의 평면도이고, 도 7의 (B)는 도 7의 (A)에서 라인(V4-W4)을 따라 취해진 트랜지스터(230)의 단면도이고, 도 7의 (C)는 도 7의 (A)에서 라인(X4-Y4)을 따라 취해진 트랜지스터(230)의 단면도이다.
도 7의 (A) 내지 (C)에 도시된 트랜지스터(230)는 제 1 산화물층(104) 아래에 하지 절연층(102)을 개재하여 게이트 전극층(103)을 포함한다. 산화물 반도체층(106)은 게이트 전극층(103)과 중첩한다. 게이트 전극층(103)은 소위 말하는 백게이트(back gate) 전극으로 작용할 수 있다. 트랜지스터(230)에서, 하지 절연층(102)은 또한 게이트 절연층으로 작용한다.
트랜지스터(230)의 게이트 전극층(116)은 소스 전극층(112a) 및 드레인 전극층(112b)과 중첩하지 않도록 제공된다. 이러한 구조는 게이트 전극층(116)과 소스 전극층(112a) 사이 및 게이트 전극층(116)과 드레인 전극층(112b) 사이의 기생 커패시턴스를 감소시킬 수 있다.
트랜지스터(230)의 다른 구성요소들은 트랜지스터(200)의 것들과 유사하고; 따라서 이들의 상세한 설명은 여기에서 생략된다.
트랜지스터(230)가 산화물 반도체층(106) 아래의 백게이트 전극으로 작용하는 게이트 전극층(103)을 포함하기 때문에, 전계의 인가가 게이트 전극층(116)에 의해서만은 어려운, 두께 방향에서 채널 형성 영역의 하부 단부(채널 형성 영역과 제 1 산화물층(104) 사이의 계면)에 전계가 효과적으로 인가될 수 있다. 따라서, 전계는 트랜지스터(230)에 포함된 산화물 반도체층(106) 내의 채널 형성 영역에, 측면 표면 방향들과 상부 및 바닥 방향들에서 전체적으로 인가될 수 있다. 이것은 양호하게 트랜지스터의 임계 전압을 제어하고, 이의 S 값을 개선하는 것을 가능케 한다.
게이트 전극층(116)을 위해 사용된 재료 및 형성 방법은 게이트 전극층(103)을 위해 사용된 재료 및 형성 방법을 위해 참조될 수 있다.
게이트 절연층으로 작용하는 하지 절연층(102)은 적층 구조를 가질 수 있다. 제 1 산화물층(104)이 형성되는 하지 절연층(102)의 영역은 평탄한 표면을 갖도록 CMP 처리와 같은 평탄화 처리를 겪는 것이 바람직하다.
도 7의 (A) 내지 (C)가 백게이트 전극으로 작용하는 게이트 전극층(103)이 위의 트랜지스터(200)에 첨가된 구조를 도시하지만; 본 발명의 일 실시예는 이에 국한되지 않는다. 백게이트 전극으로 작용하는 게이트 전극층을 트랜지스터(210) 또는 트랜지스터(220)에 첨가하는 것이 또한 가능하다.
또한, 트랜지스터(230)의 게이트 전극층(116)은 소스 전극층(112a) 및/또는 드레인 전극층(112b)과 중첩하는 영역을 포함할 수 있다. 트랜지스터(200), 트랜지스터(210), 또는 트랜지스터(220)는 게이트 전극층(116)이 소스 전극층(112a) 및 드레인 전극층(112b)과 중첩하지 않는 구조를 가질 수 있다.
트랜지스터(200)와 유사한 방식으로, 변형예 1 내지 3의 트랜지스터들은 복수의 채널 형성 영역들을 포함한다. 트랜지스터에서, 게이트 전극층은 각 채널 형성 영역의 측면 표면 및 상부 표면을 덮는다. 따라서, 게이트 전극층의 전계는 측면 표면 방향 및 상부 표면 방향으로부터 각 채널 형성 영역에 인가된다. 또한, 변형예들 1 내지 3의 트랜지스터들에서, 전계의 인가가 어려운 산화물 반도체층과 제 1 산화물층 사이의 계면의 근처의 영역에 전계가 효과적으로 인가될 수 있다. 이러한 구조는 양호하게 트랜지스터의 임계 전압을 제어하고, 이의 S 값을 개선하는 것을 가능케 한다. 더욱이, 이러한 구조를 갖는 복수의 채널 형성 영역들에 의해, 트랜지스터는 증가된 유효 채널폭을 가질 수 있고; 따라서 트랜지스터의 온-상태 전류가 증가될 수 있다.
본 실시예에서 기술된 구조들, 방법들 등은 다른 실시예들에서 기술된 구조들, 방법들 등 중 어느 하나와 적절하게 결합될 수 있다.
( 실시예 2 )
본 실시예에서, 실시예 1의 트랜지스터에 적용될 수 있는 산화물 반도체층의 일 예가 기술될 것이다.
< 산화물 반도체층의 결정성 >
트랜지스터를 위해 사용된 산화물 반도체층은 예컨대 비단결정 상태일 수 있다. 비단결정 상태의 일 예로서, c-축 배향된 결정(CAAC), 다결정 및 미결정이 주어질 수 있다.
산화물 반도체는 예컨대 CAAC를 포함할 수 있다. CAAC를 포함하는 산화물 반도체는 CAAC-OS(c-축 배향된 결정성 산화물 반도체)로 언급된다.
투과형 전자 현미경(TEM)에 의해 얻어진 영상에서, 예컨대 일부 경우들에서 결정 부분들은 CAAC-OS 내에서 발견될 수 있다. 대부분의 경우, TEM에 의해 얻어진 영상에서 CAAC-OS 내의 결정 부분들의 각각은 예컨대 1변이 100nm 미만인 입방체 내에 들어간다. TEM에 의해 얻어진 영상에서, CAAC-OS 내의 결정 부분들 사이의 경계가 일부 경우들에서 명확하게 관측되지 않는다. 또한, TEM에 의해 얻어진 영상에서, CAAC-OS 내의 입계는 일부 경우들에서 명확하게 관측되지 않는다. CAAC-OS에서, 명확한 입계가 존재하지 않으므로, 예컨대 불순물의 분리는 발생하기 어렵다. CAAC-OS에서, 명확한 입계가 존재하지 않으므로, 예컨대 결함 준위들의 고밀도가 발생하기 어렵다. CAAC-OS에서, 명확한 입계가 존재하지 않으므로, 예컨대 전자 이동도의 감소가 발생하기 어렵다.
예컨대, CAAC-OS는 복수의 결정 부분들을 포함한다. 복수의 결정 부분들에서, c축은 일부 경우들에서 CAAC-OS가 형성되는 표면의 법선 벡터 또는 CAAC-OS의 표면의 법선 벡터에 평행한 방향으로 배향된다. CAAC-OS가 X선 회절(XRD) 장치를 통한 아웃-오브-플레인(out-of-plane)법에 의해 분석될 때, 배향을 나타내는 대략 31°의 2θ에서의 피크가 일부 경우들에서 나타난다. InGaZnO4의 결정의 경우, 대략 31°의 2θ에서의 피크는 InGaZnO4 결정이 (009)면 배향을 가짐을 나타낸다. 또한, CAAC-OS에서, 일부 경우들에서 피크가 대략 36°의 2θ에서 나타난다. ZnGa2O4의 결정의 경우, 대략 36°의 2θ에서의 피크는 ZnGa2O4 결정이 (222)면 배향을 가짐을 나타낸다. CAAC-OS에서, 피크가 대략 31°의 2θ에서 나타나고, 대략 36°의 2θ에서 나타나지 않는 것이 바람직하다.
CAAC-OS에서, 예컨대 결정 부분들 사이에서, 하나의 결정 부분의 a-축 및 b-축의 방향들은 일부 경우들에서 다른 결정 부분의 것들과 상이하다. 예컨대, InGaZnO4의 결정을 포함하는 CAAC-OS가 X-선 회절 장치를 통해 X선이 c축에 수직인 방향으로 시료를 입사하는 인-플레인(in-plane)법에 의해 분석될 때, 피크는 일부 경우들에서 대략 56°의 2θ에서 나타난다. 대략 56°의 2θ에서의 피크는, InGaZnO4 결정의 (110)면으로부터 유도된다. 여기에서, 2θ가 대략 56°에 고정되고, 시료의 표면의 법선 벡터를 축(φ축)으로 사용하여 시료가 회전되고, 분석(φ 스캔)이 수행될 때, 하나의 결정 부분의 a-축 및 b-축의 방향들이 다른 결정 부분의 것들과 동일한 단결정 산화물 반도체의 경우 대칭을 갖는 6개의 피크들이 나타나지만, CAAC-OS의 경우, 피크는 명확하게 관측되지 않는다.
상술한 바와 같이, CAAC-OS에서, 예컨대 일부 경우들에서 c-축들은 배향되고, a-축들 및/또는 b-축들은 거시적으로 배향되지 않는다.
또한, 예컨대 일부 경우들에서 스폿들(발광성 스폿들)은 CAAC-OS의 전자 회절 패턴에서 관찰된다. 10nmφ 이하, 또는 5nmφ 이하의 직경을 갖는 전자빔에 의해 얻어진 전자 회절 패턴은 나노빔 전자 회절 패턴으로 불린다.
도 8의 (A)는 CAAC-OS를 포함하는 시료의 나노빔 전자회절 패턴의 일 예를 도시한다. 여기에서, 시료는 CAAC-OS가 형성되는 표면에 수직 방향으로 절단되고, 이의 두께는 대략 40nm로 감소된다. 또한, 1nmφ의 직경을 갖는 전자빔은 시료의 절단 표면에 수직인 방향으로부터 입사한다. 도 8의 (A)는 CAAC-OS의 나노빔 전자회절 패턴에서 스폿들이 관측됨을 도시한다.
CAAC-OS에 포함된 결정부분들의 각각에서, 예컨대 c-축은 CAAC-OS가 형성되는 표면의 법선 벡터 또는 CAAC-OS의 표면의 법선 벡터에 평행한 방향으로 배향된다. 또한, 결정부분들의 각각에서, a-b 평면에 수직인 방향으로부터 보았을 때 금속 원자들은 삼각형 또는 육각형 구성으로 배열되고, c-축에 수직인 방향으로부터 보았을 때 금속 원자들이 층상으로 배열되거나, 금속 원자들 및 산소 원자들이 층상으로 배열된다. 결정부분들 중에서, 하나의 결정부분의 a-축 및 b-축의 방향들은 다른 결정부분의 것들과 상이할 수 있음을 주목해야 한다. 본 명세서에서, 용어, "수직"은 80°내지 100°, 바람직하게는 85°내지 95°의 범위를 포함한다. 덧붙여, 용어, "평행"은, -10°내지 10°, 바람직하게는 -5°내지 5°의 범위를 포함한다.
CAAC-OS 내에 포함된 결정부분들의 c-축들이 CAAC-OS가 형성되는 표면의 법선 벡터 또는 CAAC-OS의 표면의 법선 벡터에 평행한 방향으로 배향되기 때문에, c-축들의 방향들은 CAAC-OS의 형태(CAAC-OS가 형성되는 표면의 단면 형태 또는 CAAC-OS의 표면의 단면 형태)에 따라 서로 상이할 수 있다. 막 증착이 결정부분들의 형성을 수반하거나 또는 열처리와 같은 결정화 처리를 통한 결정부분들의 형성이 뒤따름을 주목해야 한다. 따라서, 결정부분들의 c-축들은 CAAC-OS가 형성되는 표면의 법선 벡터 또는 CAAC-OS의 표면의 법선 벡터에 평행한 방향으로 배향된다.
CAAC-OS는 예컨대 불순물 농도를 감소시킴으로써 얻어질 수 있다. 불순물은 여기에서 수소, 탄소, 실리콘, 또는 전이 금속 원소와 같은, 산화물 반도체의 주 구성원소들 이외의 원소를 의미한다. 특히, 실리콘과 같은 원소는 산화물 반도체에 포함된 금속 원소보다 산소에 대한 더 높은 결합 강도를 갖는다. 그러므로, 이러한 원소가 산화물 반도체로부터 산소를 추출할 때, 산화물 반도체 내의 원자 배열은 방해받고, 이에 의해 산화물 반도체의 결정성은 일부 경우들에서 낮아진다. 덧붙여, 철 또는 니켈과 같은 중금속, 아르곤, 일산화탄소, 등은 큰 원자 직경(또는 분자 직경)을 갖고, 따라서 산화물 반도체 내에서 원자 배열을 방해하고, 이에 의해 산화물 반도체의 결정성은 일부 경우들에서 낮아진다. 따라서, CAAC-OS는 낮은 불순물 농도를 갖는 산화물 반도체이다. 산화물 반도체에 포함된 불순물이 캐리어 생성원으로 작용할 수 있음을 주목해야 한다.
CAAC-OS에서, 결정부분들의 분포는 반드시 균일한 것은 아니다. 예컨대, CAAC-OS의 형성 공정에서, 결정 성장이 산화물 반도체의 표면 측으로부터 발생하는 경우, 산화물 반도체의 표면 근처의 결정부분들의 비율은 일부 경우들에서 산화물 반도체가 형성되는 표면 근처에서보다 더 높다. 또한, 분순물이 CAAC-OS 안으로 혼입될 때, 불순물이 혼입되는 영역 내의 결정부분은 일부 경우들에서 비결정화 또는 미결정화 된다.
또한, CAAC-OS는 예컨대 결함 준위들의 밀도를 감소시킴으로써 형성될 수 있다. 산화물 반도체에서, 예컨대 산소 결손들은 결함 준위들이다. 산소 결손들은 트랩 준위들로 작용하거나, 또는 수소가 거기에 포획될 때 캐리어 생성원들로 작용한다. CAAC-OS를 형성하기 위하여, 예컨대 산소 결손들이 산화물 반도체 내에서 생성되는 것을 방지하는 것이 중요하다. 따라서, CAAC-OS는 낮은 밀도의 결함 준위들을 갖는 산화물 반도체이다. 즉, CAAC-OS는 적은 산소 결손들을 갖는 산화물 반도체이다.
불순물 농도가 낮고 결함 준위들의 밀도가 낮은(산소 결손들의 수가 작은) 상태는 "고순도화된 진성" 또는 "실질적으로 고순도화된 진성"으로 언급된다. 고순도화된 진성 또는 실질적으로 고순도화된 진성 산화물 반도체는 적은 캐리어 생성원들을 갖고, 따라서 일부 경우들에서 낮은 캐리어 밀도를 갖는다. 따라서, 일부 경우들에서, 채널 형성 영역 내에서 산화물 반도체를 포함하는 트랜지스터는 음의 임계 전압을 거의 갖지 않는다(거의 노멀리-온이 되지 않는다). 고순도화된 진성 또는 실질적으로 고순도화된 진성 산화물 반도체는 결함 상태들의 낮은 밀도를 갖고, 따라서 일부 경우들에서 낮은 밀도의 트랩 준위들을 갖는다. 따라서, 채널 형성 영역 내에서 산화물 반도체를 포함하는 트랜지스터는 일부 경우들에서 전기 특성들에서 작은 변동들을 갖고, 높은 신뢰도를 갖는다. 산화물 반도체 내에서 트랩 준위들에 의해 포획된 전하들은 방출되는데 긴 시간이 걸리고, 고정된 전하처럼 거동할 수 있다. 따라서, 채널 형성 영역 내에서 높은 밀도의 트랩 준위들을 갖는 산화물 반도체를 포함하는 트랜지스터는 일부 경우들에서 불안정한 전기 특성들을 갖는다.
고순도화된 진성 또는 실질적으로 고순도화된 진성 CAAC-OS를 포함하는 트랜지스터는 가시광 또는 자외선광의 조사로 인한 전기 특성들의 작은 변동을 갖는다.
CAAC-OS는 예컨대 DC 전력원을 사용하는 스퍼터링 방법에 의해 형성될 수 있다.
산화물 반도체는 예컨대 다결정을 포함할 수 있다. 다결정을 포함하는 산화물 반도체가 다결정 산화물 반도체로 언급됨을 주목해야 한다. 다결정 산화물 반도체는 복수의 결정립들을 포함한다.
TEM으로 얻어진 영상에서, 예컨대 결정립들은 일부 경우들에서 다결정 산화물 반도체 내에서 발견될 수 있다. 대부분의 경우들에서, 다결정 산화물 반도체 내의 결정립의 크기는 예컨대 TEM으로 얻어진 영상에서 2nm 이상 300nm 이하, 3nm 이상 100nm 이하, 또는 5nm 이상 50nm 이하일 수 있다. 더욱이, TEM 영상 내에서, 결정립들 사이의 경계는 일부 경우, 다결정 산화물 반도체 내에서 발견될 수 있다. 더욱이, TEM 영상에서, 일부 경우들에서 입자 경계는 다결정 산화물 반도체 내에서 발견될 수 있다.
다결정 산화물 반도체는 복수의 결정립들을 포함할 수 있고, 결정들의 배향은 복수의 결정립들에서 상이할 수 있다. 다결정 산화물 반도체가 XRD 장치의 사용에 의해 out-of-plane법으로 분석될 때, 일부 경우들에서 단일 피크 또는 복수의 피크들이 나타난다. 예컨대, 다결정 In-Ga-Zn-O의 경우, 하나의 배향을 도시하는 대략 31°의 2θ에서의 피크 또는 복수 종류의 배향들을 도시하는 피크들이 일부 경우들에서 나타난다. 또한, 일부 경우들에서 다결정 산화물 반도체의 나노빔 전자회절 패턴에서 스폿들이 관측된다.
다결정 산화물 반도체는 일부 경우들에서 높은 결정성을 갖고, 따라서 높은 전자 이동도를 갖는다. 따라서, 채널 형성 영역을 위해 다결정 산화물 반도체를 사용하는 트랜지스터는 높은 전계-효과 이동도를 갖는다. 다결정 산화물 반도체 내의 결정들 사이의 입계에서 불순물들이 분리되는 경우가 존재함을 주목해야 한다. 더욱이, 다결정 산화물 반도체의 입계는 결함 준위가 된다. 다결정 산화물 반도체의 입계가 트랩 준위 또는 캐리어 생성원으로 작용할 수 있으므로, 채널 형성 영역을 위해 다결정 산화물 반도체를 사용하는 트랜지스터는 일부 경우들에서 채널 형성 영역을 위해 CAAC-OS를 사용하는 트랜지스터보다 전기 특성들의 큰 변동 및 낮은 신뢰성을 갖는다.
다결정 산화물 반도체는 고온의 열처리 또는 레이저 광처리에 의해 형성될 수 있다.
산화물 반도체는 예컨대 미결정을 포함할 수 있다. 미결정을 포함하는 산화물 반도체가 미결정 산화물 반도체로 언급됨을 주목해야 한다.
TEM으로 얻어진 영상에서, 결정부들은 일부 경우들에서 미결정 산화물 반도체 내에서 명확하게 발견되지 않을 수 있다. 대부분의 경우, 미결정 산화물 반도체 내에 포함된 결정부의 크기는 예컨대 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 1nm 이상 10nm 이하의 크기를 갖는 미결정은 특히 예컨대 나노결정(nc)으로 언급된다. 나노결정을 포함하는 산화물 반도체는 나노결정 산화물 반도체(nc-OS)로 언급된다. TEM 영상에서, 예컨대 nc-OS 내에서 비결정부와 결정부 사이의 경계 및 결정부들 사이의 경계는 일부 경우들에서 명확하게 관측되지 않는다. TEM으로 얻어진 nc-OS의 영상에서, 예컨대 명확한 입계가 존재하지 않으므로, 불순물의 분리는 발생하기 어렵다. nc-OS에서, 명확한 입계가 존재하지 않으므로 예컨대, 높은 밀도의 결함 준위들은 발생하기 어렵다. nc-OS에서, 명확한 입계가 존재하지 않으므로 예컨대, 전자 이동도의 감소는 발생하기 어렵다.
nc-OS에서, 예컨대 미소 영역(예, 1nm 이상 10nm 이하의 크기를 갖는 영역)은 간혹 주기적인 원자 배열을 갖는다. 또한 예컨대 nc-OS에서, 결정부들은 규칙적으로 배열되지 않는다. 따라서, 주기적인 원자 배열이 거시적으로 관측되지 않는 경우, 또는 원자 배열에서 장거리 질서가 관측되지 않는 경우가 존재한다. 따라서, 일부 경우들에서, nc-OS는 예컨대 분석 방법에 따라, 비결정 산화물 반도체와 구별될 수 없다. nc-OS가 결정부의 직경보다 큰 빔 직경을 갖는 X-선을 사용하는 XRD 장치에 의해 out-of-plane법에 의해 분석될 때, 배향을 도시하는 피크는 일부 경우들에서 나타나지 않는다. 또한, 예컨대 결정부의 직경보다 큰 직경(예, 20nmφ 이상, 또는 50nmφ 이상의 빔직경)을 갖는 전자빔을 사용함으로써 얻어진 nc-OS의 전자회절 패턴에서 일부 경우 헤일로 패턴이 관측된다. 예컨대, 결정부의 직경 이하의 직경(예, 10nmφ 이하, 또는 5nmφ 이하의 빔직경)을 갖는 전자빔을 사용함으로써 얻어진 nc-OS의 나노빔 전자회절 패턴에서 일부 경우 스폿들이 관측된다. nc-OS의 나노빔 전자회절 패턴에서, 예컨대 일부 경우들에서 원형 패턴의 높은 휘도를 갖는 영역들이 관측된다. nc-OS의 나노빔 전자회절 패턴에서, 예컨대 일부 경우 영역 내에서 복수의 스폿들이 관측된다.
도 8의 (B)는 nc-OS를 포함하는 시료의 나노빔 전자회절 패턴의 일 예이다. 여기에서, 시료는 nc-OS가 형성되는 표면에 수직 방향으로 절단되고, 이의 두께는 대략 40nm로 감소된다. 또한, 1nmφ의 직경을 갖는 전자빔은 시료의 절단 표면에 수직인 방향으로부터 입사한다. 도 8의 (B)는 원형 패턴의 높은 휘도를 갖는 영역들이 관측되고, 복수의 스폿들이 nc-OS의 나노빔 전자회절 패턴 내의 영역에서 관측됨을 도시한다.
nc-OS 내의 미소 영역이 간혹 주기적인 원자 배열을 갖기 때문에, nc-OS는 비결정 산화물 반도체보다 낮은 밀도의 결함 준위들을 갖는다. nc-OS 내의 결정부들이 규칙적으로 배열되지 않기 때문에, nc-OS가 CAAC-OS보다 높은 밀도의 결함 준위들을 가짐을 주목해야 한다.
따라서, nc-OS는 일부 경우들에서 CAAC-OS보다 더 높은 캐리어 밀도를 갖는다. 높은 캐리어 밀도를 갖는 산화물 반도체는 높은 전자 이동도를 갖는 경향이 있다. 그러므로, 채널 형성 영역을 위해 nc-OS를 사용하는 트랜지스터는 일부 경우들에서 높은 전계-효과 이동도를 갖는다. 또한, nc-OS는 일부 경우들에서 CAAC-OS보다 높은 밀도의 결함 준위들을 갖고, 따라서 높은 밀도의 트랩 준위들을 갖는다. 그러므로, 채널 형성 영역을 위해 nc-OS를 사용하는 트랜지스터는 채널 형성 영역을 위해 CAAC-OS를 사용하는 트랜지스터보다 전기 특성들에서 더 큰 변동 및 더 낮은 신뢰성을 갖는다. 거기에 함유된 불순물의 양이 심지어 상대적으로 큰 경우에도 nc-OS가 얻어질 수 있고, 따라서 CAAC-OS보다 쉽게 얻어질 수 있고, 일부 경우, 응용에 따라 바람직하게 사용됨을 주목해야 한다. 예컨대, nc-OS는 AC 전원을 사용하는 스퍼터링 방법과 같은 증착 방법에 의해 형성될 수 있다. AC 전원을 사용하는 스퍼터링 방법은 큰 기판에 걸쳐 막이 높은 균일성을 갖고 형성되는 것을 허용하여, 채널 형성 영역을 위해 nc-OS를 사용하는 트랜지스터를 포함하는 반도체 장치가 높은 생산성을 갖고 제작될 수 있다.
산화물 반도체는 비결정부를 포함할 수 있다. 비결정부를 포함하는 산화물 반도체가 비결정 산화물 반도체로 언급됨을 주목해야 한다. 예컨대 비결정 산화물 반도체는 무질서한 원자 배열을 갖고, 결정부를 전혀 갖지 않는다. 비결정 산화물 반도체는 예컨대 수정에서와 같은 특정 형태 및 원자 배열에서 규칙성을 갖지 않는다.
TEM으로 얻어진 영상에서, 예컨대 결정부들은 일부 경우 비결정 산화물 반도체 내에서 명확하게 발견될 수 없다.
비결정 산화물 반도체가 XRD 장치에 의해 out-of-plane법으로 분석될 때, 배향을 도시하는 피크는 일부 경우들에서 나타나지 않는다. 또한, 일부 경우들에서 비결정 산화물 반도체의 전자회절 패턴에서 헤일로 패턴이 관측된다. 다른 경우들에서, 비결정 산화물 반도체의 나노빔 전자회절 패턴에서 스폿 대신에 헤일로 패턴이 관측된다.
비결정 산화물 반도체는 일부 경우들에서 예컨대 수소와 같은 불순물들을 높은 농도로 주입함으로써 형성될 수 있다. 따라서, 비결정 산화물 반도체는 예컨대 불순물들을 높은 농도로 함유하는 산화물 반도체이다.
산화물 반도체가 높은 농도의 불순물들을 함유할 때, 산소 결손과 같은 결함 준위는 일부 경우들에서 산화물 반도체 내에 형성된다. 이것은 높은 농도의 불순물들을 갖는 비결정 산화물 반도체가 높은 밀도의 결함 준위들을 갖는 것을 의미한다. 덧붙여, 비결정 산화물 반도체가 낮은 결정성을 갖기 때문에, 비결정 산화물 반도체의 결함 준위들의 밀도는 CAAC-OS 또는 nc-OS의 것보다 높다.
따라서, 비결정 산화물 반도체는 일부 경우들에서 nc-OS보다 훨씬 높은 캐리어 밀도를 갖는다. 그러므로, 채널 형성 영역을 위해 비결정 산화물 반도체를 사용하는 트랜지스터는 노멀리-온되는 경향이 있고, 간혹 이러한 전기 특성들을 가질 필요가 있는 트랜지스터를 위해 바람직하게 사용될 수 있다. 비결정 산화물 반도체는 일부 경우들에서 높은 밀도의 결함 준위들을 갖고, 따라서 높은 밀도의 트랩 준위들을 갖는다. 그러므로, 채널 형성 영역을 위해 비결정 산화물 반도체를 사용하는 트랜지스터는 일부 경우들에서 채널 형성 영역을 위해 CAAC-OS 또는 nc-OS를 사용하는 트랜지스터보다 전기 특성들에서 큰 변동 및 낮은 신뢰도를 갖는다. 비결정 산화물 반도체가 심지어 상대적으로 많은 양의 불순물이 함유된 증착 방법에 의해서 형성될 수 있고, 따라서 쉽게 얻어질 수 있고, 일부 경우들에서 응용에 따라 바람직하게 사용됨을 주목해야 한다. 예컨대, 비결정 산화물 반도체는 스핀 코팅 방법, 졸-겔 방법, 침지 방법, 스프레이 방법, 스크린 프린팅 방법, 접촉 프린팅 방법, 잉크-젯 프린팅 방법, 롤 코팅 방법, 또는 미스트(mist) CVD 방법과 같은 증착 방법에 의해 형성될 수 있다. 그러므로, 채널 형성 영역을 위해 비결정 산화물 반도체를 사용하는 트랜지스터를 포함하는 반도체 장치는 높은 생산성으로 제작될 수 있다.
산화물 반도체가 CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체, 및 비결정 산화물 반도체 중 2이상 반도체를 포함하는 혼합 막일 수 있음을 주목해야 한다. 혼합 막은 일부 경우들에서 비결정 산화물 반도체 영역, 미결정 산화물 반도체 영역, 다결정 산화물 반도체 영역, 및 CAAC-OS 영역 중 2 이상의 영역들을 포함한다. 혼합 막은 일부 경우들에서 비결정 산화물 반도체 영역, 미결정 산화물 반도체 영역, 다결정 산화물 반도체 영역, 및 CAAC-OS 영역 중 2 이상의 영역들의 적층 구조를 갖는다.
산화물 반도체는 예컨대 단결정을 포함할 수 있다. 단결정을 포함하는 산화물 반도체가 단결정 산화물 반도체로 언급됨을 주목해야 한다.
단결정 산화물 반도체는 예컨대 낮은 불순물 농도 및 낮은 밀도의 결함 준위들(작은 수의 산소 결손들)을 갖고, 따라서 낮은 캐리어 밀도를 갖는다. 그러므로, 채널 형성 영역을 위해 단결정 산화물 반도체를 사용하는 트랜지스터는 노멀리-온될 가능성이 낮다. 또한, 단결정 산화물 반도체는 일부 경우들에서 낮은 밀도의 결함 준위들을 갖고 따라서 낮은 밀도의 트랩 준위들을 갖는다. 그러므로, 채널 형성 영역을 위해 단결정 산화물 반도체를 사용하는 트랜지스터는 일부 경우들에서 전기 특성들의 작은 변동 및 높은 신뢰성을 갖는다.
산화물 반도체는 예컨대 적은 결함들을 포함한다면 높은 밀도를 갖는다. 산화물 반도체는 수소와 같은 불순물들을 낮은 농도로 함유한다면 높은 밀도를 갖는다. 예컨대, 단결정 산화물 반도체의 밀도는 일부 경우들에서 CAAC-OS의 밀도보다 높다. 예컨대, CAAC-OS의 밀도는 일부 경우들에서 미결정 산화물 반도체의 밀도보다 높다. 예컨대, 다결정 산화물 반도체의 밀도는 일부 경우들에서 미결정 산화물 반도체의 밀도보다 높다. 예컨대 미결정 산화물 반도체의 밀도는 일부 경우들에서 비결정 산화물 반도체의 밀도보다 높다.
산화물 반도체층의 결정성이 여기에서 상세하게 기술되었지만, 산화물 반도체층 위 및 아래에 제공된 제 1 산화물층 및 제 2 산화물층은 본 발명의 일 실시예의 반도체 장치 내에서 산화물 반도체층과 동일한 주 구성원소들을 포함하는 산화물층이기 때문에, 제 1 산화물층 및 제 2 산화물층은 CAAC, 다결정, 미결정, 비결정 또는 단결정을 포함할 수 있거나, 산화물 반도체층에서와 같이 이들 결정 상태들 중 2이상의 종류들을 포함하는 혼합 막일 수 있다.
< CAAC-OS막의 형성 방법 >
예컨대, CAAC-OS막은 다결정 산화물 반도체 스퍼터링 타깃을 갖는 스퍼터링 방법에 의해 형성된다. 이온들이 스퍼터링 타깃과 충돌할 때, 스퍼터링 타깃에 포함된 결정 영역은 a-b 평면을 따라 타깃과 분리될 수 있다; 즉 a-b 평면과 평행한 평면을 갖는 스퍼터링된 입자(평판형 스퍼터링된 입자 또는 펠릿형 스퍼터링 입자)는 스퍼터링 타깃으로부터 박리될 수 있다. 이 경우, 평판형 스퍼터링된 입자는 그 결정 상태를 유지하면서 기판에 도달하고, 이에 의해 CAAC-OS막이 형성될 수 있다.
평판형 스퍼터링된 입자는 예컨대 3nm 이상 10nm 이하의 a-b 평면에 평행한 평면의 등가 원 직경 및 0.7nm 이상 1nm 이하의 두께(a-b 평면에 수직 방향의 길이)를 갖는다. 평판형 스퍼터링된 입자에서, a-b 평면에 평행한 평면은 정삼각형 또는 정육각형이 될 수 있다. 여기에서, 용어 "평면의 등가 원 직경"은 평면과 동일한 면적을 갖는 완벽한 원의 직경을 언급한다.
CAAC-OS막의 증착을 위해, 다음의 조건들이 바람직하게 사용된다.
증착 도중에 기판의 온도를 증가시킴으로써, 스퍼터링된 입자의 이동은 스퍼터링된 입자들이 기판 표면에 도달한 후에 발생하기 쉽다. 특히, 증착 도중의 기판 온도는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하이다. 증착 도중에 기판의 온도를 증가시킴으로써, 평판형 스퍼터링된 입자가 기판에 도달할 때, 기판 표면 상에서 이동이 발생하여, 스퍼터링된 입자들의 편평한 평면은 기판에 부착된다. 이때, 스퍼터링된 입자는 양으로 대전되고, 이에 의해 스퍼터링된 입자들은 서로 밀쳐내면서 기판에 부착되고; 따라서 스퍼터링된 입자들은 서로 무작위로 중첩되지 않고, 균일한 두께를 갖는 CAAC-OS막이 증착될 수 있다.
증착 도중에 CAAC-OS막에 들어가는 불순물들의 양을 줄임으로써, 결정 상태는 불순물들에 의해 붕괴되는 것으로부터 방지될 수 있다. 예컨대, 증착 챔버 내에 존재하는 불순물들(예, 수소, 물, 이산화탄소, 또는 질소)의 농도가 감소될 수 있다. 더욱이, 증착 가스 내의 불순물들의 농도가 감소될 수 있다. 특히, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 증착 가스가 사용된다.
또한, 증착시 플라즈마 손상을 감소시키기 위하여 증착 가스 내의 산소의 비율이 증가하고, 전력이 최적화되는 것이 바람직하다. 증착 가스 내의 산소의 비율은 30vol%, 바람직하게는 100vol% 이상이다.
대안적으로, CAAC-OS막은 다음의 방법에 의해 형성된다.
먼저, 제 1 산화물 반도체막이 1nm 이상 10nm 미만의 두께로 형성된다. 제 1 산화물 반도체막은 스퍼터링 방법에 의해 형성된다. 특히, 기판 온도는 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 설정되고, 증착 가스 내의 산소의 비율은 30vol% 이상, 바람직하게는 100vol%로 설정된다.
다음에, 제 1 산화물 반도체막이 높은 결정성을 갖는 제 1 CAAC-OS막이 되도록 열처리가 수행된다. 열처리 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하이다. 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하이다. 열처리는 불활성 분위기 또는 산화 분위기에서 수행될 수 있다. 열처리를 불활성 분위기에서 수행하고, 이후 산화 분위기에서 열처리를 수행하는 것이 바람직하다. 불활성 분위기 내의 열처리는 짧은 시간에 제 1 산화물 반도체막 내의 불순물들의 농도를 줄일 수 있다. 동시에, 불활성 분위기 내의 열처리는 제 1 산화물 반도체막 내에 산소 결손들을 생성할 수 있다. 이러한 경우, 산화 분위기 내의 열처리는 산소 결손들을 감소시킬 수 있다. 열처리가 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하와 같은 감압 하에서 수행될 수 있음을 주목해야 한다. 감압 하의 열처리는 짧은 시간에 제 1 산화물 반도체막 내의 불순물들의 농도를 감소시킬 수 있다.
1nm 이상 10nm 미만의 두께를 갖는 제 1 산화물 반도체막은, 제 1 산화물 반도체막이 10nm 이상의 두께를 갖는 경우와 비교하여, 열처리에 의해 쉽게 결정화될 수 있다.
다음에, 제 1 산화물 반도체막과 동일한 조성을 갖는 제 2 산화물 반도체막이 10nm 이상 50nm 이하의 두께로 형성된다. 제 2 산화물 반도체막은 스퍼터링 방법에 의해 형성된다. 특히, 기판 온도는 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 설정되고, 증착 가스 내의 산소의 비율은 30vol% 이상, 바람직하게는 100vol%로 설정된다.
다음에, 열처리가 수행되어 제 2 산화물 반도체막의 고체상의 성장이 제 1 CAAC-OS막을 사용하여 수행되고, 이에 의해 높은 결정성을 갖는 제 2 CAAC-OS막을 형성한다. 열처리 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하이다. 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하이다. 열처리는 불활성 분위기 또는 산화 분위기에서 수행될 수 있다. 열처리를 불활성 분위기에서 수행하고, 이후 산화 분위기에서 열처리를 수행하는 것이 바람직하다. 불활성 분위기 내의 열처리는 짧은 시간에 제 2 산화물 반도체막 내의 불순물들의 농도를 줄일 수 있다. 동시에, 불활성 분위기 내의 열처리는 제 2 산화물 반도체막 내에 산소 결손들을 생성할 수 있다. 이러한 경우, 산화 분위기 내의 열처리는 산소 결손들을 감소시킬 수 있다. 열처리가 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하와 같은 감압 하에서 수행될 수 있음을 주목해야 한다. 감압 하의 열처리는 짧은 시간에 제 2 산화물 반도체막 내의 불순물들의 농도를 감소시킬 수 있다.
상술한 방식으로, 10nm 이상의 총 두께를 갖는 CAAC-OS막이 형성될 수 있다. CAAC-OS막은 산화물 적층 내의 산화물 반도체층으로 양호하게 사용될 수 있다.
다음에, 예컨대 기판이 가열되지 않기 때문에 형성 표면이 낮은 온도를 갖는 경우 산화물막의 형성 방법이 기술된다(예, 온도는 130℃ 미만, 100℃ 미만, 70℃ 미만, 또는 실온(20℃ 내지 25℃)이다).
증착 표면이 낮은 온도를 갖는 경우, 스퍼터링된 입자는 증착 표면 상에 무작위로 팔랑팔랑 떨어진다. 스퍼터링된 입자는 이동하지 않고, 따라서 예컨대 다른 스퍼터링된 입자가 이미 증착된 영역을 포함하는 영역들 내에 무작위로 증착된다. 즉, 일부 경우들에서 증착된 산화물막의 두께는 예컨대 균일하지 않고, 결정들의 배향은 불규칙하다. 이러한 방식으로 증착된 산화물막은, 스퍼터링된 입자의 결정성이 어느 정도로 유지되기 때문에 결정부(나노결정)를 갖는다.
덧붙여, 예컨대 증착 도중에 압력이 높을 때, 날으는 스퍼터링된 입자는 아르곤 등의 다른 입자(원자, 분자, 이온, 라디칼, 등과 같은)와 높은 빈도로 충돌한다. 스퍼터링된 입자의 결정 구조는 날으는 스퍼터링된 입자가 다른 입자와 충돌할 때 붕괴될 수 있다(스퍼터링된 입자는 재-스퍼터링된다). 예컨대, 스퍼터링된 입자가 다른 입자와 충돌할 때, 스퍼터링된 입자는 일부 경우들에서 평판 형태를 유지할 수 없고, 조각들로 붕괴된다(원자들로 분리된다). 이 때, 스퍼터링된 입자로부터 분리된 각 원자는 증착 표면에 증착되어, 일부 경우들에서 비결정 산화물막이 형성된다.
덧붙여, 액체가 사용되는 공정 또는 고체 타깃이 증착되는 공정이 다결정 산화물 타깃을 사용하는 스퍼터링 방법 대신에 사용되는 경우, 분리된 원자들이 날라 증착 표면상에 증착되고, 따라서 일부 경우들에서 비결정 산화물막이 형성된다. 덧붙여, 예컨대 레이저 식각 방법에서, 타깃으로부터 분리된 원자들, 분자들, 이온들, 라디칼들, 클러스터들, 등이 날라 증착 표면 상에 증착되어, 일부 경우들에서 비결정 산화물막이 형성된다.
위의 결정 상태들 중 어느 하나의 산화물층 또는 산화물 반도체층은, 산화물층들 및 산화물 반도체층을 포함하는 적층 구조에서 제 1 산화물층, 산화물 반도체층 및 제 2 산화물층을 위해 사용될 수 있고, 본 발명의 일 실시예의 트랜지스터에 포함될 수 있다. 채널로서 작용하는 산화물 반도체층으로 CAAC-OS막을 사용하는 것이 바람직함을 주목해야 한다.
산화물 반도체층으로 CAAC-OS막을 사용하는 경우, 산화물 반도체층 위에서 산화물 반도체층과 접하여 제공된 제 2 산화물층은 시드 결정으로 산화물 반도체층의 결정을 사용하여 성장하는 결정 구조를 갖는 경향이 있다. 따라서, 심지어 제 1 산화물층 및 제 2 산화물층이 동일한 재료와 동일한 제작 방법을 사용하여 형성되는 경우에도, 제 2 산화물층은 제 1 산화물층보다 높은 결정성을 가질 수 있다. 더욱이, 제 2 산화물층 내에서 산화물 반도체층과 접하는 영역 및 산화물 반도체층과 접하지 않는 영역은 상이한 결정성들을 가질 수 있다.
본 실시예에 기술된 구조들, 방법들, 등은 다른 실시예들에 기술된 구조들, 방법들, 등 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 3)
도 9의 (A)는 본 발명의 일 실시예의 반도체 장치의 일 예로서, 논리 회로인 NOR 회로의 회로도의 일 예를 도시한다. 도 9의 (B)는 NAND 회로의 회로도이다.
도 9의 (A)의 NOR 회로에서, p-채널 트랜지스터들(801 및 802)은 이들 각각에서 채널 형성 영역이 산화물 반도체가 아닌 반도체 재료(예, 실리콘)를 사용하여 형성되는 트랜지스터들이고, n-채널 트랜지스터들(803 및 804)은 각각이 산화물 반도체를 포함하는 산화물 적층을 포함하고, 각각이 실시예 1에 기술된 트랜지스터의 구조와 유사한 구조를 갖는다.
실리콘과 같은 반도체 재료를 포함하는 트랜지스터는 쉽게 고속으로 동작할 수 있다. 다른 한 편, 산화물 반도체를 포함하는 트랜지스터는 그 특성들로 인해 전하가 장시간 유지될 수 있게 한다.
논리 회로를 소형화하기 위하여, n-채널 트랜지스터들(803 및 804)이 p-채널 트랜지스터들(801 및 802) 위에 적층되는 것이 바람직하다. 예컨대, 트랜지스터들(801 및 802)은 단결정 실리콘 기판을 사용하여 형성될 수 있고, 트랜지스터들(803 및 804)은 절연층을 개재하여 트랜지스터들(801 및 802) 위에 형성될 수 있다.
도 9의 (A)에 도시된 NOR 회로에서, 트랜지스터들(803 및 804)은 트랜지스터(230)와 유사한 구조를 갖고, 제 2 게이트 전극의 전위를 제어함으로써, 예컨대 GND에 대한 전위를 설정함으로써, 트랜지스터들(803 및 804)의 임계 전압들은 증가되어, 트랜지스터들은 노멀리-오프가 될 수 있음을 주목해야 한다.
도 9의 (B)에 도시된 NAND 회로에서, p-채널 트랜지스터들(811 및 814)은 이들 각각에서 채널 형성 영역이 산화물 반도체가 아닌 반도체 재료(예, 실리콘)를 사용하여 형성되는 트랜지스터들이고, n-채널 트랜지스터들(812 및 813)은 각각이 산화물 반도체를 포함하는 산화물 적층을 포함하고, 각각이 실시예 1에 기술된 트랜지스터의 구조와 유사한 구조를 갖는다.
도 9의 (B)에 도시된 NAND 회로에서, 트랜지스터들(812 및 813)은 트랜지스터(230)와 유사한 구조를 갖고, 제 2 게이트 전극의 전위를 제어함으로써, 예컨대 GND에 대한 전위를 설정함으로써, 트랜지스터들(812 및 813)의 임계 전압들은 증가되어, 트랜지스터들은 노멀리-오프가 될 수 있음을 주목해야 한다.
도 9의 (A)에 도시된 NOR 회로에서와 같이, 논리 회로를 소형화하기 위하여, n-채널 트랜지스터들(812 및 813)이 p-채널 트랜지스터들(811 및 814) 위에 적층되는 것이 바람직하다.
본 실시예의 반도체 장치에서 채널 형성 영역을 위해 산화물 반도체를 포함하고, 극히 작은 오프-상태 전류를 갖는 트랜지스터를 사용함으로써, 반도체 장치의 전력 소비는 충분히 감소될 수 있다.
상이한 반도체 재료들 및 반도체 장치를 제작하는 방법을 포함하는 반도체 소자들을 적층함으로써, 소형되고, 고도로 집적되며, 안정적이고 양호한 전기 특성들을 갖는 반도체 장치가 제공될 수 있다.
덧붙여, 실시예 1에 기술된 트랜지스터들의 구조들 중 어느 하나를 사용함으로써, 높은 신뢰성 및 안정적인 특성들을 갖는 NOR 회로 및 NAND 회로가 제공될 수 있다.
실시예 1에 기술된 트랜지스터를 포함하는 NOR 회로 및 NAND 회로는 본 실시예에서 예들로서 기술된다; 하지만 본 발명은 특히 이들 회로들에 국한되는 것은 아니고, AND 회로, OR 회로, 등이 형성될 수 있음을 주목해야 한다.
본 실시예에 기술된 구조들, 방법들, 등은 다른 실시예들에 기술된 구조들, 방법들, 등 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 4)
본 실시예에서, 실시예 1에 기술된 트랜지스터를 포함하고, 전력이 공급되지 않는 경우에도 저장된 데이터를 유지할 수 있고, 기록 사이클의 횟수에 제한이 없는 반도체 장치(메모리 장치)의 일 예가 도면들을 참조하여 기술될 것이다.
도 10의 (A)는 본 실시예의 반도체 장치를 도시하는 회로도이다.
산화물 반도체가 아닌 반도체 재료(예, 실리콘)를 포함하는 트랜지스터가 도 10의 (A)에 도시된 트랜지스터(260)로 사용될 수 있고, 따라서 트랜지스터(260)는 쉽게 고속으로 동작할 수 있다. 또한, 산화물 반도체를 포함하는 산화물 적층을 포함하는, 실시예 1에 기술된 트랜지스터의 구조와 유사한 구조는 트랜지스터(262)로 사용될 수 있어서, 그 특성들로 인해 전하가 장시간 동안 유지될 수 있게 한다.
여기에서 모든 트랜지스터들은 n-채널 트랜지스터들이지만, p-채널 트랜지스터들이 본 실시예에 기술된 반도체 장치를 위해 사용될 수 있다.
도 10의 (A)에서, 제 1 배선(제 1 라인)은 트랜지스터(260)의 소스 전극층 및 드레인 전극층 중 하나의 층에 전기적으로 접속되고, 제 2 배선(제 2 라인)은 트랜지스터(260)의 소스 전극층 및 드레인 전극층 중 다른 층에 전기적으로 접속된다. 제 3 배선(제 3 라인)은 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 하나의 층에 전기적으로 접속되고, 제 4 배선(제 4 라인)은 트랜지스터(262)의 게이트 전극층에 전기적으로 접속된다. 트랜지스터(260)의 게이트 전극층 및 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 다른 하나의 층은 커패시터(264)의 하나의 전극에 전기적으로 접속된다. 제 5 배선(제 5 라인) 및 커패시터(264)의 다른 전극은 서로 전기적으로 접속된다.
도 10의 (A)의 반도체 장치는 게이트 전극층의 전위가 유지될 수 있는 트랜지스터(260)의 전위 유지 특성들을 사용하여 아래에 기술된 바와 같이 데이터를 기록, 유지 및 판독한다.
데이터의 기록 및 유지가 기술될 것이다. 먼저, 제 4 배선의 전위가 트랜지스터(262)가 턴온되는 전위로 설정되어, 트랜지스터(262)가 턴온된다. 따라서, 제 3 배선의 전위는 트랜지스터(260)의 게이트 전극층과 커패시터(264)에 인가된다. 즉, 미리 결정된 전하가 트랜지스터(260)의 게이트 전극층에 공급된다(기록). 여기에서, 상이한 전위 레벨들을 공급하는 2 종류의 전하들(이후 저레벨 전하 및 고레벨 전하로 언급됨) 중 하나가 공급된다. 이후, 제 4 배선의 전위가 트랜지스터(262)가 턴오프되는 전위로 설정되어, 트랜지스터(262)가 턴오프된다. 따라서, 트랜지스터(260)의 게이트 전극층에 주어진 전하가 유지된다(유지).
트랜지스터(262)의 오프-상태 전류가 극히 낮기 때문에, 트랜지스터(260)의 게이트 전극층의 전하는 장시간 동안 유지된다.
다음에, 데이터의 판독이 기술될 것이다. 미리 결정된 전위(정전위)를 제 1 배선에 공급하면서 적절한 전위(판독 전위)를 제 5 배선에 공급함으로써, 제 2 배선의 전위는 트랜지스터(260)의 게이트 전극층에 유지된 전하의 양에 따라 변한다. 왜냐하면, 일반적으로 트랜지스터(260)가 n-채널 트랜지스터일 때, 고레벨 전하가 트랜지스터(260)의 게이트 전극층에 주어지는 경우의 겉보기 임계 전압(Vth _H)이 저레벨 전하가 트랜지스터(260)의 게이트 전극층에 주어지는 경우의 겉보기 임계 전압(Vth_L)보다 낮기 때문이다. 여기에서, 겉보기 임계 전압은 트랜지스터(260)를 턴온시키는데 필요한 제 5 배선의 전위로 언급된다. 따라서, 제 5 배선의 전위는 Vth_H와 Vth _L 사이의 전위(VO)로 설정되고, 이에 의해 트랜지스터(260)의 게이트 전극층에 공급된 전하가 결정될 수 있다. 예컨대, 기록시 고레벨 전하가 주어지는 경우, 제 5 배선의 전위가 VO(>Vth _H)으로 설정될 때, 트랜지스터(260)는 턴온된다. 기록시 저레벨 전하가 주어지는 경우, 제 5 배선의 전위가 VO(<Vth _L)으로 설정되는 경우에도, 트랜지스터(260)는 오프 상태로 유지된다. 그러므로, 저장된 데이터는 제 2 배선의 전위에 의해 판독될 수 있다.
사용될 메모리 셀들이 배열되는 경우, 원하는 메모리 셀들의 데이터만이 판독될 필요가 있음을 주목해야 한다. 이러한 판독이 수행되지 않는 경우, 게이트 전극층의 상태에 무관하게 트랜지스터(260)가 오프되는 전위, 즉 Vth _H보다 작은 전위가 제 5 배선에 공급될 수 있다. 대안적으로, 게이트 전극층의 상태에 무관하게 트랜지스터(260)가 온되는 전위, 즉 Vth_L보다 큰 전위가 제 5 배선에 공급될 수 있다.
도 10의 (B)는 메모리 장치의 구조의 일 실시예의 다른 예를 도시한다. 도 10의 (B)는 반도체 장치의 회로 구성의 일 예를 도시하고, 도 10의 (C)는 반도체 장치의 일 예를 도시하는 개념도이다. 먼저, 도 10의 (B)에 도시된 반도체 장치가 기술될 것이고, 이후 도 10의 (C)에 도시된 반도체 장치가 기술될 것이다.
도 10의 (B)에 도시된 반도체 장치에서, 비트라인(BL)은 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 하나의 층에 전기적으로 접속되고, 워드라인(WL)은 트랜지스터(262)의 게이트 전극층에 전기적으로 접속되고, 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 다른 하나의 층은 커패시터(254)의 제 1 단자에 전기적으로 접속된다.
여기에서, 산화물 반도체를 포함하는 트랜지스터(262)는 극히 낮은 오프-상태 전류를 갖는다. 그러한 이유로, 커패시터(254)의 제 1 단자의 전위(또는 커패시터(254)에 축적된 전하)는 트랜지스터(262)를 턴오프시킴으로써 극히 오랜 시간 동안 유지될 수 있다.
다음에, 도 10의 (B)에 도시된 반도체 장치(메모리 셀(250))에서 데이터의 기록 및 유지가 기술된다.
먼저, 워드라인(WL)의 전위는 트랜지스터(262)가 턴온되는 전위로 설정되어, 트랜지스터(262)는 턴온된다. 따라서, 비트라인(BL)의 전위는 커패시터(254)의 제 1 단자에 공급된다(기록). 이후, 워드라인(WL)의 전위가 트랜지스터(262)가 턴오프되는 전위로 설정되어, 트랜지스터(262)가 턴오프된다. 따라서, 커패시터(254)의 제 1 단자의 전위는 유지된다(유지).
트랜지스터(262)의 오프-상태 전류가 극히 작기 때문에, 커패시터(254)의 제 1 단자의 전위(또는 커패시터에 누적된 전하)는 장시간 동안 유지될 수 있다.
다음에, 데이터의 판독이 기술된다. 트랜지스터(262)가 턴온될 때, 플로팅 상태인 비트라인(BL)과 커패시터(254)는 서로 전기적으로 접속되고, 전하는 비트라인(BL)과 커패시터(254) 사이에서 재분배된다. 결과적으로, 비트라인(BL)의 전위는 변화한다. 비트라인(BL)의 전위의 변화량은 커패시터(254)의 제 1 단자의 전위(또는 커패시터(254)에 누적된 전하)에 따라 변화한다.
예컨대, 전하 재분배 이후의 비트라인(BL)의 전위는 (CB×VBO + C×V)/(CB+C)로 표현되고, 여기에서, V는 커패시터(254)의 제 1 단자의 전위이고, C는 커패시터(254)의 커패시턴스이고, CB는 비트라인(BL)의 커패시턴스(이후, 비트라인 커패시턴스로도 언급됨)이고, VBO는 전하 재분배 이전 비트라인(BL)의 전위이다. 그러므로, 메모리 셀(250)이 커패시터(254)의 제 1 단자의 전위들이 V1 및 V0(V1 > V0)인 두 상태들 중 어느 한 상태인 것을 가정하면, 전위(V1)(=(CB×VBO + C×V1)/(CB+C))를 유지하는 경우의 비트라인(BL)의 전위가, 전위(V0)(=(CB×VBO + C×V0)/(CB+C))를 유지하는 경우의 비트라인(BL)의 전위보다 높다는 것을 알 수 있다.
이후, 비트 라인(BL)의 전위와 미리 결정된 전위를 비교함으로써, 데이터가 판독될 수 있다.
상술한 바와 같이, 도 10의 (B)에 도시된 반도체 장치는 트랜지스터(262)의 오프-상태 전류의 양이 극히 작기 때문에 커패시터(254)에 축적된 전하를 장시간 동안 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나, 리프레시 동작의 빈도가 극히 낮아지기 때문에, 전력 소비가 적절하게 감소될 수 있다. 더욱이, 저장된 데이터는 전력이 공급되지 않는 경우에도 장시간 동안 저장될 수 있다.
다음에, 도 10의 (C)에 도시된 반도체 장치가 기술된다.
도 10의 (C)에 도시된 반도체 장치는 상부에 메모리 회로들로서 도 10의 (B)에 도시된 복수의 메모리 셀들(250)을 포함하는 메모리 셀 배열들(251a 및 251b), 및 메모리 셀 배열(251; 메모리 셀 배열들(251a 및 251b))을 동작시키기 위해 필요한 하부에 주변 회로(253)를 포함한다. 주변 회로(253)는 메모리 셀 배열(251)에 전기적으로 접속된다.
도 10의 (C)에 도시된 구조에서, 주변 회로(253)는 메모리 셀 배열(251; 메모리 셀 배열들(251a 및 251b)) 아래에 제공될 수 있다. 따라서, 반도체 장치의 크기는 감소될 수 있다.
주변 회로(253)에 제공된 트랜지스터의 반도체 재료가 트랜지스터(262)의 재료와 상이한 것이 바람직하다. 예컨대, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 비화갈륨, 등이 사용될 수 있고, 단결정 반도체가 바람직하게 사용된다. 대안적으로, 유기 반도체 재료, 등이 사용될 수 있다. 이러한 반도체 재료를 포함하는 트랜지스터는 충분히 높은 속도로 동작할 수 있다. 그러므로, 이러한 트랜지스터는 고속으로 동작할 필요가 있는 다양한 회로들(예, 논리 회로 또는 드라이버 회로)를 양호하게 실현할 수 있다.
도 10의 (C)가 일 예로서 2개의 메모리 셀 배열들(251; 메모리 셀 배열들(251a 및 251b))이 적층된 반도체 장치를 도시하지만; 적층되는 메모리 셀 배열들의 수는 이에 국한되지 않음을 주목해야 한다. 3개 이상의 메모리 셀 배열들이 적층될 수 있다.
채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터가 트랜지스터(262)로서 사용될 때, 저장된 데이터는 장시간 동안 유지될 수 있다. 즉, 리프레시 동작이 불필요하거나, 리프레시 동작의 빈도가 극히 낮은 반도체 매모리 장치가 제공될 수 있기 때문에, 전력 소비가 충분히 감소될 수 있다.
또한, 채널 형성 영역이 산화물 적층의 표면으로부터 떨어져 형성되는 산화물 반도체층을 포함하는 산화물 적층을 포함하는, 실시예 1에 기술된 트랜지스터가 본 실시예의 반도체 장치에 사용된다. 따라서, 안정적인 전기 특성들을 갖고 신뢰성이 높은 반도체 장치가 제공될 수 있다.
(실시예 5)
본 실시예에서, 위의 실시예들 중 어느 하나에 기술된 반도체 장치의 모바일 폰들, 스마트폰들, 또는 전자 서적들과 같은 전자 기기들에 대한 응용 예들이 도 11, 도 12, 도 13 및 도 14를 참조하여 기술될 것이다.
도 11은 전자 기기의 블록도이다. 도 11에 도시된 전자 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 응용 프로세서(906), 플래시 메모리(910), 디스플레이 제어기(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 오디오 회로(917), 키보드(918), 등을 포함한다. 디스플레이(913)는 디스플레이부(914), 소스 드라이버(915), 및 게이트 드라이버(916)를 포함한다. 응용 프로세서(906)는 CPU(907), DSP(908), 및 인터페이스(IF; 909)를 포함한다. 일반적으로, 메모리 회로(912)는 SRAM 또는 DRAM을 포함하고; 메모리 회로(912)를 위해 상기 실시예들에 기술된 반도체 장치들 중 어느 하나를 사용함으로써, 데이터의 기록 및 판독이 고속으로 수행될 수 있고, 데이터가 장시간 동안 유지될 수 있고, 전력 소비가 충분히 감소될 수 있다.
도 12는 위의 실시예들에 기술된 반도체 장치들 중 어느 하나가 디스플레이 내의 메모리 회로(950)을 위해 사용되는 일 예를 도시한다. 도 12에 도시된 메모리 회로(950)은 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 제어기(951)를 포함한다. 또한, 메모리 회로는 신호 라인을 통해 입력된 이미지 데이터(입력 이미지 데이터) 및 메모리들(952 및 953)에 저장된 데이터(저장된 이미지 데이터)를 판독 및 제어하는 디스플레이 제어기(956)에 접속되고, 또한 디스플레이 제어기(956)로부터 입력된 신호에 기초하여 이미지를 디스플레이하는 디스플레이(957)에 접속된다.
먼저, 이미지 데이터(입력 이미지 데이터(A))는 응용 프로세서(미도시)에 의해 형성된다. 입력 이미지 데이터(A)는 스위치(954)를 통해 메모리(952)에 저장된다. 메모리(952)에 저장된 이미지 데이터(입력 이미지 데이터(A))는 스위치(955) 및 디스플레이 제어기(956)를 통해 디스플레이(957)에 전송되어, 디스플레이(957) 상에 디스플레이된다.
입력 이미지 데이터(A)가 변화하지 않는 경우, 저장된 이미지 데이터(A)는 통상적으로 대략 30Hz 내지 60Hz의 주파수로 디스플레이 제어기(956)에 의해 메모리(952)로부터 스위치(955)를 통해 판독된다.
다음에, 예컨대 사용자가 스크린을 재기록하는 동작을 수행할 때(즉, 입력 이미지 데이터(A)가 변화할 때), 응용 프로세서는 새로운 이미지 데이터(입력 이미지 데이터(B))를 생성한다. 입력 이미지 데이터(B)는 스위치(954)를 통해 메모리(953)에 저장된다. 또한 이 시간 동안, 저장된 이미지 데이터(A)는 정기적으로 메모리(952)로부터 스위치(955)를 통해 판독된다. 메모리(953)에 새로운 이미지 데이터(저장된 이미지 데이터(B))의 저장의 종료 이후, 디스플레이(957)를 위한 다음 프레임으로부터, 저장된 이미지 데이터(B)는 판독이 개시되고, 스위치(955) 및 디스플레이 제어기(956)를 통해 디스플레이(957)로 전송되어, 디스플레이(957) 상에 디스플레이된다. 이러한 판독 동작은 다른 새로운 이미지 데이터가 메모리(952)에 저장될 때까지 지속된다.
상술한 바와 같이 이미지 데이터를 교대로 메모리(952) 및 메모리(953)로부터 판독하고 이들에 기록함으로써, 이미지들은 디스플레이(957) 상에 디스플레이된다. 메모리(952) 및 메모리(953)가 반드시 분리된 메모리들일 필요는 없고, 단일 메모리가 나뉘어 사용될 수 있음을 주목해야 한다. 메모리(952) 및 메모리(953)를 위해 상기 실시예들에 기술된 반도체 장치들 중 어느 하나를 사용함으로써, 데이터가 고속으로 기록 및 판독될 수 있으며, 장시간 동안 유지될 수 있고, 전력 소비가 충분히 감소될 수 있다. 또한, 외부로부터 물, 습기, 등의 진입에 거의 영향을 받지 않고, 높은 신뢰성을 갖는 반도체 장치가 제공될 수 있다.
도 13은 전자 서적의 블록도이다. 도 13의 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로프로세서(1003), 플래시 메모리(1004), 오디오 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 및 디스플레이 제어기(1010)를 포함한다.
여기에서, 상기 실시예들 중 어느 하나에 기술된 반도체 장치는 도 13의 메모리 회로(1007)를 위해 사용될 수 있다. 메모리 회로(1007)는 서적의 콘텐츠를 일시적으로 저장하는 기능을 갖는다. 예컨대, 사용자들이 강조 기능을 사용할 때, 메모리 회로(1007)는 사용자가 지정한 부분의 데이터를 저장하여 유지한다. 강조 기능은 특정 부분에 표시함으로써, 예컨대 디스플레이 컬러의 변경, 밑줄, 문자들을 굵게 표시, 문자들의 폰트의 변경, 등을 행함으로써 전자서적을 판독하는 동안 특정 부분과 다른 부분들 사이에 차별을 두기 위하여 사용된다. 짧은 시간 동안 데이터 저장하기 위하여, 데이터는 메모리 회로(1007)에 저장될 수 있다. 긴 시간 동안 데이터를 저장하기 위하여, 메모리 회로(1007)에 저장된 데이터는 플래시 메모리(1004)에 복사될 수 있다. 또한 이러한 경우, 상기 실시예들 중 어느 하나에 기술된 반도체 장치들을 사용함으로써, 데이터는 고속으로 기록 및 판독될 수 있으며, 장시간 동안 유지될 수 있고, 전력 소비가 충분히 감소될 수 있다. 또한, 외부로부터 물, 습기, 등의 진입에 거의 영향을 받지 않고, 높은 신뢰성을 갖는 반도체 장치가 제공될 수 있다.
도 14의 (A) 및 (B)는 전자 기기의 특정 예를 도시한다. 도 14의 (A) 및 (B)는 접을 수 있는 태블릿 단말을 도시한다. 도 14의 (A)에서 태블릿 단말은 열려 있다. 태블릿 단말은 하우징(9630), 디스플레이부(9631a), 디스플레이부(9631b), 디스플레이 모드 스위치(9034), 전원 스위치(9035), 전력 절감 스위치(9036), 걸쇠(9033), 및 조작 스위치(9038)를 포함한다.
상기 실시예들에 기술된 반도체 장치들 중 어느 하나는 디스플레이부(9631a) 및 디스플레이부(9631b)를 위해 사용될 수 있어서, 태블릿 단말은 높은 신뢰성을 가질 수 있다. 덧붙여, 위의 실시예에서 기술된 메모리 장치는 본 실시예의 반도체 장치에 적용될 수 있다.
디스플레이부(9631a)의 부분은 터치 패널 영역(9632a)이 될 수 있고, 데이터는 디스플레이된 조작 키(9638)가 터치될 때 입력될 수 있다. 디스플레이부(9631a)의 절반 영역만이 오로지 디스플레이 기능을 갖고, 나머지 절반 영역이 또한 터치 패널 기능을 갖는 구조가 일 예로서 도시되었지만, 디스플레이부(9631a)는 이러한 구조로 국한되지 않는다. 예컨대, 디스플레이부(9631a)는 키보드 버튼들을 터치 패널이 될 전체 영역에 디스플레이할 수 있고, 디스플레이부(9631b)는 디스플레이 스크린으로서 사용될 수 있다.
디스플레이부(9631a)에서와 같이, 디스플레이부(9631b)의 일부는 터치 패널 영역(9632b)이 될 수 있다. 터치 패널 상에 디스플레이된 키보드 디스플레이 전환 버튼(9639)이 손가락, 철필, 등에 의해 터치될 때, 키보드는 디스플레이부(9631b) 상에 디스플레이될 수 있다.
터치 입력은 동시에 터치 패널 영역(9632a) 및 터치 패널 영역(9632b)에서 수행될 수 있다.
디스플레이 모드 스위치(9034)는 디스플레이를 예컨대 종방향 디스플레이 모드와 횡방향 디스플레이 모드 사이, 및 단색 디스플레이와 컬러 디스플레이 사이를 전환할 수 있다. 전력 절감 스위치(9036)는 태블릿 단말의 사용시 태블릿 단말 내에 병합된 광 센서에 의해 검출된 외부 광의 양에 따라 디스플레이 휘도를 제어할 수 있다. 광 센서에 부가하여, 자이로스코프 또는 가속도 센서와 같은, 기울어짐을 검출할 수 있는 센서를 포함하여 다른 검출 장치가 태블릿 단말에 통합될 수 있다.
디스플레이부(9631a) 및 디스플레이부(9631b)가 도 14의 (A)에서 동일한 디스플레이 영역을 갖는다 할지라도, 본 발명의 일 실시예는 이러한 구조에 국한되지 않는다. 디스플레이부(9631a) 및 디스플레이부(9631b)는 상이한 영역들 또는 상이한 디스플레이 품질을 가질 수 있다. 예컨대, 이들 중 하나는 다른 것보다 더 높은 해상도의 이미지들을 디스플레이할 수 있는 디스플레이 패널일 수 있다.
도 14의 (B)에서 태블릿 단말은 접혀 있다. 태블릿 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), 및 DCDC 컨버터(9636)를 포함한다. 도 14의 (B)에서, 배터리(9635)와 DCDC 컨버터(9636)를 포함하는 구조가 충방전 제어 회로(9634)의 일 예로서 도시된다.
태블릿 단말이 접혀질 수 있기 때문에, 하우징(9630)은 태블릿 단말이 사용중이 아닐 때 접힐 수 있다. 결과적으로, 디스플레이부(9631a) 및 디스플레이부(9631b)는 보호될 수 있다; 따라서 장기간 사용에 관한 훌륭한 내구성 및 훌륭한 신뢰성을 갖는 태블릿 단말이 제공될 수 있다.
덧붙여, 도 14의 (A) 및 (B)에 도시된 태블릿 단말은 다양한 종류들의 데이터(예, 정지 영상, 동화상, 및 텍스트 영상)를 디스플레이하는 기능, 달력, 날짜, 시간, 등을 디스플레이부 상에 디스플레이하는 기능, 디스플레이부 상에 디스플레이된 데이터를 터치 입력에 의해 조작 또는 편집하는 터치 입력 기능, 다양한 종류들의 소프트웨어(프로그램들)에 의한 처리를 제어하는 기능, 등을 구비할 수 있다.
본 실시예에 기술된 구조들, 방법들, 등은 다른 실시예들에 기술된 구조들, 방법들, 등 중 어느 하나와 적절하게 결합될 수 있다.
본 출원은 2013년 3월 13일에 일본특허청에 출원된 일본특허출원 제2013-050829호에 기초하고, 이의 전체 내용은 참조로서 본 명세서에 통합된다.
100 : 기판 102 : 하지 절연층
103 : 게이트 전극층 104 : 제 1 산화물층
106 : 산화물 반도체층 106a : 채널 형성 영역
106b : 채널 형성 영역 106c : 채널 형성 영역
108 : 제 2 산화물층 110 : 산화물 적층
112a : 소스 전극층 112b : 드레인 전극층
114 : 게이트 절연층 116 : 게이트 전극층
200 : 트랜지스터 210 : 트랜지스터
220 : 트랜지스터 230 : 트랜지스터
250 : 메모리 셀 251 : 메모리 셀 배열
251a : 메모리 셀 배열 251b : 메모리 셀 배열
253 : 주변 회로 254 : 커패시터
260 : 트랜지스터 262 : 트랜지스터
264 : 커패시터 801 : 트랜지스터
802 : 트랜지스터 803 : 트랜지스터
804 : 트랜지스터 811 : 트랜지스터
812 : 트랜지스터 813 : 트랜지스터
814 : 트랜지스터 901 : RF 회로
902 : 아날로그 베이스밴드 회로 903 : 디지털 베이스밴드 회로
904 : 배터리 905 : 전원 회로
906 : 응용 프로세서 907 : CPU
908 : DSP 910 : 플래시 메모리
911 : 디스플레이 제어기 912 : 메모리 회로
913 : 디스플레이 914 : 디스플레이부
915 : 소스 드라이버 916 : 게이트 드라이버
917 : 오디오 회로 918 : 키보드
919 : 터치 센서 950 : 메모리 회로
951 : 메모리 제어기 952 : 메모리
953 : 메모리 954 : 스위치
955 : 스위치 956 : 디스플레이 제어기
957 : 디스플레이 1001 : 배터리
1002 : 전원 회로 1003 : 마이크로프로세서
1004 : 플래시 메모리 1005 : 오디오 회로
1006 : 키보드 1007 : 메모리 회로
1008 : 터치 패널 1009 : 디스플레이
1010 : 디스플레이 제어기 9033 : 걸쇠
9034 : 스위치 9035 : 전원 스위치
9036 : 스위치 9038 : 조작 스위치
9630 : 하우징 9631a : 디스플레이부
9631b : 디스플레이부 9632a : 영역
9632b : 영역 9633 : 태양 전지
9634 : 충방전 제어 회로 9635 : 배터리
9636 : DCDC 컨버터 9638 : 조작 키
9639 : 버튼
103 : 게이트 전극층 104 : 제 1 산화물층
106 : 산화물 반도체층 106a : 채널 형성 영역
106b : 채널 형성 영역 106c : 채널 형성 영역
108 : 제 2 산화물층 110 : 산화물 적층
112a : 소스 전극층 112b : 드레인 전극층
114 : 게이트 절연층 116 : 게이트 전극층
200 : 트랜지스터 210 : 트랜지스터
220 : 트랜지스터 230 : 트랜지스터
250 : 메모리 셀 251 : 메모리 셀 배열
251a : 메모리 셀 배열 251b : 메모리 셀 배열
253 : 주변 회로 254 : 커패시터
260 : 트랜지스터 262 : 트랜지스터
264 : 커패시터 801 : 트랜지스터
802 : 트랜지스터 803 : 트랜지스터
804 : 트랜지스터 811 : 트랜지스터
812 : 트랜지스터 813 : 트랜지스터
814 : 트랜지스터 901 : RF 회로
902 : 아날로그 베이스밴드 회로 903 : 디지털 베이스밴드 회로
904 : 배터리 905 : 전원 회로
906 : 응용 프로세서 907 : CPU
908 : DSP 910 : 플래시 메모리
911 : 디스플레이 제어기 912 : 메모리 회로
913 : 디스플레이 914 : 디스플레이부
915 : 소스 드라이버 916 : 게이트 드라이버
917 : 오디오 회로 918 : 키보드
919 : 터치 센서 950 : 메모리 회로
951 : 메모리 제어기 952 : 메모리
953 : 메모리 954 : 스위치
955 : 스위치 956 : 디스플레이 제어기
957 : 디스플레이 1001 : 배터리
1002 : 전원 회로 1003 : 마이크로프로세서
1004 : 플래시 메모리 1005 : 오디오 회로
1006 : 키보드 1007 : 메모리 회로
1008 : 터치 패널 1009 : 디스플레이
1010 : 디스플레이 제어기 9033 : 걸쇠
9034 : 스위치 9035 : 전원 스위치
9036 : 스위치 9038 : 조작 스위치
9630 : 하우징 9631a : 디스플레이부
9631b : 디스플레이부 9632a : 영역
9632b : 영역 9633 : 태양 전지
9634 : 충방전 제어 회로 9635 : 배터리
9636 : DCDC 컨버터 9638 : 조작 키
9639 : 버튼
Claims (27)
- 반도체 장치에 있어서:
제 1 산화물층;
제 1 채널 형성 영역, 제 2 채널 형성 영역, 및 상기 제 1 채널 형성 영역과 상기 제 2 채널 형성 영역 사이의 개구부를 포함하는 산화물 반도체층으로서, 상기 산화물 반도체층은 상기 제 1 산화물층의 상면과 접하는, 상기 산화물 반도체층;
상기 산화물 반도체층의 상면과 접하는 제 2 산화물층;
상기 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층;
상기 제 1 채널 형성 영역의 측면 및 상면, 및 상기 제 2 채널 형성 영역의 측면 및 상면을 덮는 게이트 전극층; 및
상기 산화물 반도체층과 상기 게이트 전극층 사이의 게이트 절연층을 포함하고,
상기 제 1 산화물층 및 상기 제 2 산화물층은 상기 산화물 반도체층의 상기 개구부 및 상기 산화물 반도체층의 외부에서 서로 접하는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 1 산화물층 아래의 하지 절연층을 더 포함하고,
상기 하지 절연층은 산소를 포함하는, 반도체 장치. - 삭제
- 반도체 장치에 있어서:
하지 절연층;
상기 하지 절연층 위의 제 1 산화물층;
제 1 채널 형성 영역, 제 2 채널 형성 영역, 및 상기 제 1 채널 형성 영역과 상기 제 2 채널 형성 영역 사이의 개구부를 포함하는 산화물 반도체층으로서, 상기 산화물 반도체층은 상기 제 1 산화물층의 상면과 접하는, 상기 산화물 반도체층;
상기 산화물 반도체층의 상면과 접하는 제 2 산화물층;
상기 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층;
상기 제 1 채널 형성 영역의 측면 및 상면, 및 상기 제 2 채널 형성 영역의 측면 및 상면을 덮는 게이트 전극층; 및
상기 산화물 반도체층과 상기 게이트 전극층 사이의 게이트 절연층을 포함하고,
상기 하지 절연층 및 상기 제 2 산화물층은 상기 산화물 반도체층의 상기 개구부 및 상기 산화물 반도체층의 외부에서 서로 접하는, 반도체 장치. - 제 1 항 또는 제 9 항에 있어서,
상기 산화물 반도체층은 인듐, 갈륨 및 아연을 함유하는, 반도체 장치. - 제 1 항 또는 제 9 항에 있어서,
상기 제 1 산화물층 및 상기 제 2 산화물층의 각각은 상기 산화물 반도체층 내에 함유된 금속 원소들 중 적어도 하나를 함유하는, 반도체 장치. - 제 1 항 또는 제 9 항에 있어서,
상기 제 2 산화물층은 상기 제 1 채널 형성 영역의 상기 측면 및 상기 상면, 및 상기 제 2 채널 형성 영역의 상기 측면 및 상기 상면을 덮는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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