JP3962009B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
ＭＩＳトランジスタが微細化に伴い、ゲート長（チャネル長）が短くなってきている。チャネル長が短くなると、ソース及びドレイン間のパンチスルーが生じやすくなり、リーク電流の増加等、トランジスタ特性の劣化を招くこととなる。
このような問題に対して、非特許文献１には、基板上に直方体形状を有する島状半導体構造を形成し、島状半導体構造をゲート電極で囲んだＭＩＳトランジスタ（Gate-All-Around構造ＭＩＳトランジスタ）が提案されている。このＭＩＳトランジスタは、以下のようにして作製される。まず、埋め込み酸化膜（ＢＯＸ膜）上に島状半導体構造を形成する。続いて、フォトレジストマスクを用いて埋め込み酸化膜をエッチングし、島状半導体構造のチャネル形成領域の直下の領域及びその周囲の領域に空洞を形成する。続いて、空洞を含む全面にゲート電極材料膜を形成し、このゲート電極材料膜をパターニングして島状半導体構造と交差するゲート電極を形成する。このようにして、島状半導体構造のチャネル形成領域を囲んだゲート電極が形成される。なお、ゲート電極材料膜をパターニングする際に島状半導体構造もエッチングマスクとして機能するため、ゲート電極はソース領域下及びドレイン領域下の空洞内に延伸部分を有している。
しかしながら、上述した提案では、リソグラフィ技術を用いて空洞及びゲート電極を形成している。リソグラフィにおいては、位置合わせずれが生じるため、空洞パターンの中心からずれてゲート電極パターンが形成されてしまう。その結果、ゲート電極のソース領域下の延伸部分の幅とドレイン領域下の延伸部分の幅とが大きく異なってしまう。そのため、ゲートとソース間のオーバーラップ容量及びゲートとドレイン間のオーバーラップ容量の一方のみが大きくなり、ＭＩＳトランジスタの特性に悪影響を与える。また、位置合わせずれに対するマージンを考慮して、サイズの大きな空洞パターンを形成する必要があるため、これもオーバーラップ容量の大きな増加につながる。
また、非特許文献２には、島状半導体構造を島状半導体構造の下面の中央部を除いてゲート電極で囲んだＭＩＳトランジスタ（Omega-Fin構造ＭＩＳトランジスタ）が提案されている。このＭＩＳトランジスタは、以下のようにして作製される。まず、埋め込み酸化膜上に島状半導体構造を形成する。続いて、島状半導体構造をマスクとして埋め込み酸化膜をエッチングし、埋め込み酸化膜に凹部を形成する。このとき、島状半導体構造の端部下の埋め込み酸化膜もエッチングされ、島状半導体構造下にアンダーカットが形成される。続いて、アンダーカット部分を含む全面にゲート電極材料膜を形成し、このゲート電極材料膜をパターニングして島状半導体構造と交差するゲート電極を形成する。
上述した提案では、ソース及びドレイン領域下のアンダーカット部分にはゲート電極が形成されない。すなわち、非特許文献１の提案とは異なり、ゲート電極はソース領域下及びドレイン領域下に延伸部分を有していない。ソース／ドレイン領域をイオン注入によって形成する場合、ソース領域とドレイン領域との距離は、島状半導体構造の下部の方が上部よりも一般に長くなる。非特許文献２では、ゲート電極がソース領域下及びドレイン領域下に延伸部分を有していないため、ゲート電極とソース領域との間及びゲート電極とドレイン領域との間にオフセットが生じ、ＭＩＳトランジスタの特性が著しく劣化してしまう。また、上述した提案では、島状半導体構造下全体にアンダーカットが形成されるため、島状半導体構造を十分に保持することが困難であり、製造工程中に島状半導体構造が倒れてしまうといった問題も生じる。
J.P.Colinge et al.,「SILICON-ON-INSULATOR "GATE-ALL-AROUND DEVICE"」, IEDM 1990, 25.4, p.595-598 Fu-Liang Yang et al.,「25 nm CMOS Omega FETs」, IEDM 2002, 10.3, p.255-258
このように、ソース及びドレイン間のパンチスルーを防止する等の観点から、Gate-All-Around構造ＭＩＳトランジスタやOmega-Fin構造ＭＩＳトランジスタが提案されている。しかしながら、これらの構造を有する従来のＭＩＳトランジスタは、ゲート電極とソース／ドレイン領域との位置関係を最適化することができない等の問題があり、特性や信頼性に優れた半導体装置を得ることが困難であった。
本発明は、上記従来の課題に対してなされたものであり、上述したような問題を解決することが可能であり、優れた特性や信頼性を有する半導体装置の製造方法を提供することを目的としている。
本発明の一視点に係る半導体装置の製造方法は、下地絶縁膜上に、第１の半導体部分と、第２の半導体部分と、前記第１の半導体部分と第２の半導体部分との間の第３の半導体部分とを含む半導体構造を形成する工程と、前記第３の半導体部分の上面及び側面を覆うダミー構造を形成する工程と、前記ダミー構造をマスクとして前記半導体構造内に不純物のイオン注入を行い、ソース／ドレイン領域を形成する工程と、前記第１の半導体部分の表面、前記第２の半導体部分の表面及び前記ダミー構造の側面を覆う絶縁部を形成する工程と、前記ダミー構造を除去して、前記第３の半導体部分及び前記ダミー構造下の下地絶縁膜を露出させる工程と、前記下地絶縁膜の露出した部分及び該露出した部分に隣接した部分をエッチングすることにより、前記下地絶縁膜に凹部を形成する工程と、前記第３の半導体部分の上面及び側面を覆う第１の電極部分及び前記凹部内に形成された第２の電極部分を含むゲート電極を、前記第３の半導体部分と前記ゲート電極との間にゲート絶縁膜を介在させて形成する工程と、を備える。
本発明によれば、ゲート電極とソース／ドレイン領域との位置関係を、最適化することができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
図１は第１の実施形態に係る半導体装置の基本的な構成を示した斜視図、図２は図１に示した半導体装置の平面図である。図３（ａ）は図２のＡ−Ａ’に沿った断面図、図３（ｂ）は図２のＢ−Ｂ’に沿った断面図、図３（ｃ）は図２のＣ−Ｃ’に沿った断面図である。なお、図１では、構造の理解を容易にするため、ゲート電極を他の構造から離して描いているが、実際にはゲート電極は他の構造に接している。また、図１及び図３（ａ）〜図３（ｃ）では、図２に示したコンタクトや配線等は描いていない。
不純物濃度が５×１０15ｃｍ-3程度のｐ型シリコン基板（半導体基板）１０１上に、下地絶縁膜として、凹部１２０を有する埋め込み酸化膜（ＢＯＸ膜）１０２が形成されている。
埋め込み酸化膜１０２上には、単結晶シリコンで形成された島状の半導体構造１０３が形成されている。この半導体構造１０３は、半導体部分１０３ａ、半導体部分１０３ｂ及び半導体部分１０３ａと半導体部分１０３ｂとの間の半導体部分１０３ｃからなる。半導体構造１０３のチャネル幅方向の幅は２０ｎｍ程度であり、高さは２０ｎｍ程度である。トランジスタのチャネル形成領域には、低濃度の不純物が含有されている（５×１０17ｃｍ-3程度或いはそれ以下の濃度）。また、チャネル形成領域の両側には、ソース領域及びドレイン領域（低濃度のソース領域１１１ａ及びドレイン領域１１１ｂ、高濃度のソース領域１１３ａ及びドレイン領域１１３ｂ）が形成されている。
ゲート電極１１６は、半導体部分１０３ｃの上面及び側面を覆う電極部分１１６ａと、埋め込み酸化膜１０２の凹部１２０内に形成された電極部分１１６ｂを有している。これらの電極部分１１６ａ及び１１６ｂによって半導体構造１０３が囲まれており、電極部分１１６ａによって囲まれた領域が半導体部分１０３ｃに対応している。また、ゲート電極１１６と半導体構造１０３との間にはゲート絶縁膜１１５が介在している。
電極部分１１６ａの両側には、側壁絶縁膜としてシリコン窒化膜１１０及びシリコン酸化膜１１２が形成されており、側壁絶縁膜の外側に層間絶縁膜１１４が形成されている。これらの側壁絶縁膜及び層間絶縁膜１１４からなる絶縁部によって半導体部分１０３ａ及び半導体部分１０３ｂの表面が覆われている。なお、図１では、シリコン窒化膜１１０及びシリコン酸化膜１１２を描いていないが、層間絶縁膜１１４のゲート電極１１６を挟んで対向する領域に、これらのシリコン窒化膜１１０及びシリコン酸化膜１１２は形成されている。
本実施形態では、図１に示すように、埋め込み酸化膜１０２に形成された凹部１２０は、延伸部分１２０ａ及び１２０ｂを有している。これらの延伸部分１２０ａ及び１２０ｂは、後述するように等方的なエッチングによって形成されるため、延伸部分１２０ａと延伸部分１２０ｂの幅は互いに等しくなっている。すなわち、半導体部分１０３ａの凹部１２０とオーバーラップした部分の幅と、半導体部分１０３ｂの凹部１２０とオーバーラップした部分の幅は、互いに等しくなっている。このように、凹部１２０が延伸部分１２０ａ及び１２０ｂを有しており、またゲート電極１１６の電極部分１１６ｂは凹部１２０と整合しているため、ゲート電極１１６の電極部分１１６ｂのチャネル長方向の長さＬｂは、電極部分１１６ａのチャネル長方向の長さＬａより長くなっている。また、電極部分１１６ｂの延伸部分１１６ｂ１のチャネル長方向の幅Ｌb1と延伸部分１１６ｂ２のチャネル長方向の幅Ｌb2は互いに等しくなっている。
図３（ｂ）に示すように、ソース領域１１１ａとドレイン領域１１１ｂとの距離は、半導体構造１０３の上部から下部にいくにしたがって長くなっている。そのため、ゲート電極のチャネル長方向の長さが一定である場合には、半導体構造１０３の下部領域でオフセット構造が生じるおそれがある。本実施形態では、ゲート電極１１６が延伸部分１１６ｂ１及び１１６ｂ２を有しているため、オフセット構造を防止することができる。また、本実施形態では、凹部１２０の延伸部分１２０ａの幅と延伸部分１２０ｂの幅が等しくなっている、すなわちゲート電極１１６の延伸部分１１６ｂ１の幅Ｌb1と延伸部分１１６ｂ２の幅Ｌb2が等しくなっている。そのため、ゲート電極とソース領域との間のオーバーラップ容量及びゲート電極とドレイン領域との間のオーバーラップ容量を均一化することができる。また、後述するように、凹部１２０は、リソグラフィに依存しないため、位置合わせずれに対するマージンを考慮せずに形成することができる。そのため、オーバーラップ容量自体を小さくすることが可能である。したがって、本実施形態では、ゲート電極とソース／ドレイン領域との位置関係を、同一ウエハ内或いは同一集積回路チップ内に形成された複数の全てのトランジスタにおいて最適化することができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
また、半導体構造１０３のチャネル幅方向の幅を２０ｎｍ程度以下とすることにより、ゲート電極１１６によってチャネル領域を完全に空乏化することができ、ソース及びドレイン間のパンチスルーを防止することが可能となる。また、チャネル領域の不純物濃度を通常の平面型ＭＩＳトランジスタに比べて低くすることができるため、チャネル領域の移動度が高濃度の不純物によって低下することを抑制することができる。
また、本実施形態では、半導体構造１０３の半導体部分１０３ａ及び半導体部分１０３ｂのエッジ部は、埋め込み酸化膜（下地絶縁膜）１０２に接している。そのため、半導体構造１０３を十分に保持することができ、製造工程中に半導体構造が倒れてしまうといった問題を防止することができる。
以下、本実施形態に係る半導体装置の製造方法を、図４〜図１４を参照して説明する。なお、図４（ａ）〜図１４（ａ）は図２のＡ−Ａ’に沿った断面に、図４（ｂ）〜図１４（ｂ）は図２のＢ−Ｂ’に沿った断面に、図４（ｃ）〜図１４（ｃ）は図２のＣ−Ｃ’に沿った断面に対応している。
まず、図４（ａ）、図４（ｂ）及び図４（ｃ）に示すように、不純物濃度５×１０15ｃｍ-3程度の（１００）ｐ型シリコン基板（半導体基板）１０１、厚さ２００ｎｍ程度の埋め込み酸化膜（ＢＯＸ膜：下地絶縁膜）１０２及び不純物濃度５×１０15ｃｍ-3程度の（１００）ｐ型シリコン層（半導体層）１０３を備えたＳＯＩ基板を用意する。ＳＯＩ基板には、ＳＩＭＯＸ法で形成した基板を熱酸化とウエットエッチングによって薄くしたＳＯＩ基板を用いてもよいし、張り合わせ法を用いて形成したＳＯＩ基板を用いてもよい。シリコン層１０３の厚さは、１０ｎｍ〜３０ｎｍ程度が望ましい。ここでは２０ｎｍ程度とする。シリコン層１０３の厚さの均一性は、ウエハ全体で±５％以内であることが望ましい。シリコン層１０３の面方位は、シリコン基板１０１の面方位と同じである必要はなく、素子特性が最良となるような面方位を設定することができる。例えば、２枚のシリコン基板を両者間の角度が４５度となるようにして張り合わせた後、一方のシリコン基板を薄くしてシリコン層１０３を形成してもよい。また、シリコン基板１０１の代わりにガラス基板を用いてもよい。
次に、トランジスタのチャネル形成領域に、イオン注入によって低濃度（５×１０17ｃｍ-3程度の濃度）の不純物層を形成する。ただし、本実施形態のトランジスタは、チャネルを完全に空乏化することができるため、チャネル形成領域に不純物層を形成しても、しきい値電圧を制御することは困難である。そのため、チャネル不純物層を形成するためのイオン注入を省略してもよい。
次に、厚さ２ｎｍ程度の熱酸化膜１０４及び厚さ５０ｎｍ程度のシリコン窒化膜１０５を形成する。続いて、シリコン窒化膜１０５上に、リソグラフィ法を用いてレジストパターン（図示せず）を形成する。ここでは電子線露光を用いてレジストパターンを形成する。さらに、このレジストパターンをマスクとして熱酸化膜１０４及びシリコン窒化膜１０５を加工し、熱酸化膜１０４及びシリコン窒化膜１０５で形成されたマスク層を形成する。
次に、このようにして得られたマスク層をマスクに用いてシリコン層をエッチングし、島状の半導体構造（Ｆｉｎ構造）１０３を形成する。この半導体構造１０３の高さ（厚さ）及び幅はいずれも２０ｎｍ程度である。半導体構造１０３の側面には、エッチング時のダメージが残っている場合があるため、このエッチングダメージを取り除くための処理を行う。例えば、半導体構造１０３の側面を酸化して薄い酸化膜（１ｎｍ程度）を形成し、この薄い酸化膜を除去する処理を行う。また、アッシングとウエット処理を用いてエッチングダメージを除去するようにしてもよい。エッチングダメージの少ないエッチング法を用いれば、上述したような処理を省略することもできる。なお、半導体構造１０３の側面は、垂直であってもよいが、例えば８５度程度の傾斜を有していてもよい。
なお、半導体構造１０３を形成した後、図１５（ａ）及び図１５（ｂ）に示すように、１０００℃程度の高温熱酸化によって熱酸化膜１５１を形成してもよい。これにより、半導体構造１０３のコーナーを半径５ｎｍ程度に丸めることができる。半導体構造１０３のコーナーを丸めることで、コーナーでの電界集中を緩和することができ、しきい値電圧の制御が容易となる。
次に、図５（ａ）、図５（ｂ）及び図５（ｃ）に示すように、半導体構造１０３の側面を酸化膜（図示せず）で覆う。この酸化膜にはエッチングダメージ除去処理で形成した酸化膜を用いてもよい。続いて、ホット燐酸等を用いてシリコン窒化膜１０５を除去する。さらに熱酸化膜１０４をウエットエッチングによって除去する。その後、半導体構造１０３の表面及び側面に、ダミーゲート絶縁膜として厚さ２ｎｍ程度の酸化膜１０６を形成する。この酸化膜１０６の形成には、低温（例えば７００℃程度）で良質の酸化膜を得ることが可能な酸素ラジカル酸化法を用いることが望ましい。熱酸化膜１０４のエッチング工程において埋め込み酸化膜１０２が若干エッチングされる。半導体構造１０３の下面下の埋め込み酸化膜１０２がエッチングによって浸食されないように、エッチング条件を調整する。その後、全面に厚さ３０ｎｍ程度の多結晶シリコン膜１０８を堆積する。
次に、図６（ａ）、図６（ｂ）及び図６（ｃ）に示すように、多結晶シリコン膜１０８を例えばＣＭＰ（Chemical Mechanical Polishing）によって平坦化する。
次に、図７（ａ）、図７（ｂ）及び図７（ｃ）に示すように、平坦化した多結晶シリコン膜１０８上に、マスク層として厚さ５０ｎｍ程度のシリコン酸化膜１０９をＣＶＤ法によって形成する。
次に、図８（ａ）、図８（ｂ）及び図８（ｃ）に示すように、ゲート電極パターンに対応したレジストパターン（図示せず）をマスクとして、シリコン酸化膜１０９をエッチングする。レジストパターンを除去した後、パターニングされたシリコン酸化膜１０９をマスクとして多結晶シリコン膜１０８をエッチングして、ダミーゲート電極１０８を形成する。このエッチングは、半導体構造１０３の上面及び側面にシリコン酸化膜１０６が残るように、高選択比のエッチング条件で行う。このようにして形成されたダミーゲート電極１０８の直下の領域が、半導体構造１０３の半導体部分１０３ｃに対応する。
次に、図９（ａ）、図９（ｂ）及び図９（ｃ）に示すように、ダミーゲート電極１０８及びシリコン酸化膜１０９の側面に、厚さ１０ｎｍ程度のシリコン窒化膜１１０を堆積する。続いて、シリコン酸化膜１０９及びダミーゲート電極１０８をマスクにして不純物のイオン注入を行い、半導体構造１０３内に低不純物濃度のソース領域１１１ａ及びドレイン領域１１１ｂを形成する。次に、厚さ１０ｎｍ程度のシリコン酸化膜１１２を堆積する。続いて、ＲＩＥによってシリコン酸化膜１１２及びシリコン窒化膜１１０をエッチングする。その結果、ダミーゲート電極１０８の側壁に沿って、シリコン酸化膜１１２及びシリコン窒化膜１１０が残る。このとき、シリコン酸化膜１１２及びシリコン窒化膜１１０は、半導体構造１０３の側壁にも残る。その後、砒素（Ａｓ）イオンのイオン注入を行い、半導体構造１０３内に高不純物濃度のソース領域１１３ａ及びドレイン領域１１３ｂを形成する。なお、ここでは、低不純物濃度のソース／ドレイン領域（エクステンション領域）及び高不純物濃度のソース／ドレイン領域の両方を形成したが、シングルソース／ドレイン領域であってもよい。
次に、図１０（ａ）、図１０（ｂ）及び図１０（ｃ）に示すように、全面にＣＶＤ法によって厚さ１００ｎｍ程度のシリコン酸化膜１１４（層間絶縁膜）を堆積する。続いて、ＲＴＡ（Rapid Thermal Annealing）法により、１０００℃、１０秒程度の熱処理を行う。この熱処理は、ソース／ドレインの活性化処理も兼ねている。この熱処理では、ソース／ドレイン領域の不純物が過剰に拡散してチャネル長が短くなりすぎないように、熱処理温度を設定する。続いて、ＣＭＰ法によってシリコン酸化膜１１４を平坦化し、ダミーゲート電極１０８の表面を露出させる。
次に、図１１（ａ）、図１１（ｂ）及び図１１（ｃ）に示すように、露出したダミーゲート電極１０８をＣＦ4 ガスとＮ2 ガスを用いたケミカルドライエッチングによって選択的に除去する。その結果、ダミーゲート電極１０８下の埋め込み酸化膜１０２及びシリコン酸化膜１０６の表面が露出する。ダミーゲート電極１０８の側壁に形成されているシリコン酸化膜１１２及びシリコン窒化膜１１０はほとんどエッチングされない。
次に、露出した埋め込み酸化膜１０２及びシリコン酸化膜１０６を、例えば希フッ酸を用いたウエットエッチングによってエッチングし、埋め込み酸化膜１０２に凹部１２０を形成する。シリコン酸化膜１１４の側面はシリコン窒化膜１１０によって保護されているためエッチングされない。このエッチングは等方的なエッチングであるため、深さ方向及び横方向にエッチングが進み、露出した埋め込み酸化膜１０２の隣接部分もエッチングされる。そのため、エッチングは半導体構造１０３の直下の領域にも進行し、凹部１２０は半導体部分１０３ｃの下全体に形成される。また、半導体部分１０３ａ及び１０３ｂ下にはそれぞれ延伸部分１２０ａ及び１２０ｂが形成される。これらの延伸部分１２０ａ及び１２０ｂのチャネル長方向の幅は互いに等しくなる。
本実施形態では、凹部１２０が半導体部分１０３ｃの下全体に形成されるため、半導体構造１０３の幅をＷとした場合、横方向のエッチング幅（延伸部分１２０ａ及び１２０ｂの幅）は少なくともＷ／２にする必要がある。また、凹部１２０を半導体部分１０３ｃの下全体に確実に形成するためには、エッチング幅がＷ／２よりも大きくなるようにエッチング量を設定する。ただし、エッチング幅が大きくなりすぎると、ゲート電極を凹部１２０内に形成したときに、ゲート電極とソース／ドレイン領域とのオーバーラップ幅が大きくなってしまう。そのため、エッチング幅はＷ以下とすることが望ましい。本実施形態では、半導体構造１０３の幅Ｗが２０ｎｍであるため、エッチング幅を１５ｎｍに設定する。すなわち、延伸部分１２０ａ及び１２０ｂの幅はそれぞれ１５ｎｍとなる。
次に、図１２（ａ）、図１２（ｂ）及び図１２（ｃ）に示すように、露出した半導体構造１０３の表面に、ラジカル酸化法により７００℃程度の温度で厚さ１．５ｎｍ程度のシリコン酸化膜を形成する。さらに、このシリコン酸化膜表面をラジカル窒化法によって窒化して、シリコン酸窒化膜（ＳｉＯＮ膜）で形成されたゲート絶縁膜１１５を形成する。ラジカル酸化法を用いることにより、半導体構造１０３の表面に凹凸の少ないシリコン酸化膜を形成することができる。そのため、チャネルの界面散乱に起因したチャネルモビリティの低下を抑えることができる。また、ラジカル酸化では、シリコン酸化膜の膜厚が温度によって決まるため、シリコン酸化膜の膜厚のばらつき抑えることができる。
なお、ゲート絶縁膜１１５として、タンタル酸化物膜（Ｔａ2Ｏ5膜）、Ｈｆシリケート膜に窒素を添加したＨｆＳｉＯＮ膜、ＨｆＯ2 膜或いはＺｒシリケート膜等の金属酸化物で形成された高誘電体膜を用いてもよい。例えばＴａ2Ｏ5膜は、比誘電率εｒが２０〜２７程度であり、シリコン酸化膜の比誘電率εｒ（３．９程度）よりも格段に大きい。そのため、酸化膜換算膜厚を１ｎｍ以下にすることが可能である。また、界面準位密度を低減するために厚さ０．５ｎｍ程度のシリコン酸化膜を形成し、その上にＴａ2Ｏ5膜等の高誘電体膜を形成するようにしてもよい。また、ＡＬＤ（Atomic Layer Deposition）ＣＶＤ法を用いて高誘電体膜を形成してもよい。例えば、ＡＬＤ法を用いた厚さ０．３ｎｍ程度のＳｉＯ2 膜（比誘電率：３．９程度）、ＡＬＤ法を用いた厚さ１ｎｍ程度のＨｆＯ2 膜（比誘電率：２５程度）、ＡＬＤ法を用いた厚さ０．３ｎｍ程度のＳｉ3Ｎ4 膜（比誘電率：７．０程度）を、低温（２００〜５００℃程度）で順次形成してもよい。さらに、成膜後に４００℃程度のアニールを行ってもよい。
次に、例えばシランガス等を用いたＬＰＣＶＤ法により７００℃程度の温度で、全面に厚さ６０ｎｍ程度の多結晶シリコン膜１１６を堆積する。多結晶シリコン膜１１６は、半導体構造１０３下の凹部１２０内にも形成される。Ｎチャネルトランジスタ領域の多結晶シリコン膜には３×１０20ｃｍ-3程度の濃度のＮ型不純物（Ａｓ、Ｐ等）を、Ｐチャネルトランジスタ領域の多結晶シリコン膜には３×１０20ｃｍ-3程度の濃度のＰ型不純物（Ｂ等）を例えばイオン注入等によって導入し、さらにＲＴＡにより９００℃、１０秒程度の活性化処理を行う。
なお、ゲート電極の抵抗を下げるために、メタル膜（ＴｉＮ膜、Ｍｏ膜、Ｗ膜、Ａｌ膜等）や、メタルシリサイド膜（ニッケルシリサイド（ＮｉＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜、チタンシリサイド（ＴｉＳｉ2）膜等）を、ゲート絶縁膜１１５として用いてもよい。また、多結晶シリコン膜とメタル膜との積層膜或いは多結晶シリコン膜とメタルシリサイド膜との積層膜をゲート絶縁膜１１５として用いてもよい。また、ＴｉＮなどのゲート電極材料の配向性を調整し、ゲート絶縁膜とゲート電極の仕事関数差を使って、トランジスタのしきい値電圧を調整することも可能である。また、Ｎチャネルトランジスタ領域の多結晶シリコン膜にＮ型不純物を、Ｐチャネルトランジスタ領域の多結晶シリコン膜にＰ型不純物を添加した後、多結晶シリコン膜上にＮｉ膜を形成し、さらに熱処理によって多結晶シリコン膜とＮｉ膜とを反応させてＮｉシリサイド膜を形成することにより、Ｎチャネルトランジスタ及びＰチャネルトランジスタそれぞれのゲート電極に対して最適な仕事関数を与えることができる。この場合、ＮチャネルトランジスタのＮｉシリサイド電極の仕事関数を４，２ｅＶ程度、ＮチャネルトランジスタのＮｉシリサイド電極の仕事関数を４，９ｅＶ程度とすることができる。
次に、図１３（ａ）、図１３（ｂ）及び図１３（ｃ）に示すように、多結晶シリコン膜１１６に対してＣＭＰ法によって平坦化処理を行う。この平坦化処理により、層間絶縁膜１１４上の多結晶シリコン膜１１６が除去される。このようにして、半導体構造１０３を囲むゲート電極１１６が形成される。なお、図１６に示すように、レジストパターン１６１をマスクとして多結晶シリコン膜１１６をパターニングしてもよい。この場合には、Ｔ時形のゲート電極１１６を形成することができ、ゲート電極の配線抵抗を低減することができる。
次に、図１４（ａ）、図１４（ｂ）及び図１４（ｃ）に示すように、層間絶縁膜１１７として、ＣＶＤ法によりシリコン酸化膜を全面に堆積する。続いて、層間絶縁膜１１７にコンタクトホールを形成する。さらに、コンタクトホールをＷ膜、Ａｌ膜或いはＴｉＮ膜/Ｔｉ膜で埋めることにより、コンタクトプラグ１１８を形成する。その後、コンタクトプラグ１１８に接続されたＡｌ配線１１９を形成する。さらにその後、全面にパッシベーション膜（図示せず）を形成する。
このように、上述した本実施形態の製造方法によれば、ダミーゲート電極１０８を除去することで埋め込み酸化膜１０２を露出させ、露出した埋め込み酸化膜１０２をエッチングすることで凹部１２０を形成している。埋め込み酸化膜１０２は等方的にエッチングされるため、凹部１２０は半導体構造１０３の半導体部分１０３ａ及び１０３ｂ下にも延伸し、延伸部分１２０ａ及び１２０ｂの幅は等しくなる。したがって、凹部１２０内に形成されるゲート電極１１６の電極部分１１６ｂのチャネル方向の幅を広くすることができるとともに、ゲート電極とソース領域とのオーバーラップ幅とゲート電極とドレイン領域とのオーバーラップ幅とを等しくすることができる。その結果、すでに述べたように、ゲート電極とソース／ドレイン領域との位置関係を、同一ウエハ内或いは同一集積回路チップ内に形成された全てのトランジスタにおいて最適化することができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
また、半導体構造１０３を形成した後の工程において、半導体構造１０３の半導体部分１０３ａ及び半導体部分１０３ｂのエッジ部は埋め込み酸化膜１０２に接している。そのため、製造工程を通して半導体構造１０３を十分に保持することができ、製造工程中に半導体構造が倒れてしまうといった問題を防止することができる。
（実施形態２）
図１７は第２の実施形態に係る半導体装置の構成を示した斜視図、図１８は図１７に示した半導体装置の平面図である。図１９（ａ）は図１８のＡ−Ａ’に沿った断面図、図１９（ｂ）は図１８のＢ−Ｂ’に沿った断面図、図１９（ｃ）は図１８のＣ−Ｃ’に沿った断面図、図１９（ｄ）は図１８のＤ−Ｄ’に沿った断面図である。なお、図１７では、構造の理解を容易にするため、ゲート電極を他の構造から離して描いているが、実際にはゲート電極は他の構造に接している。また、図１７及び図１９（ａ）〜図１９（ｄ）では、図１８に示したコンタクトや配線等は描いていない。なお、本実施形態の基本的な構成は第１の実施形態と同様であり、第１の実施形態の構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
第１の実施形態では、ゲート電極１１６の電極部分１１６ｂが半導体構造１０３の半導体部分１０３ｃの下面全体を覆っていたが、本実施形態では、電極部分１１６ｂが半導体部分１０３ｃの下面を部分的に覆っている。すなわち、ゲート電極１０６は半導体部分１０３ｃを完全に囲んではおらず、半導体部分１０３ｃの中央部の下の領域においてゲート電極１０６が不連続となっている。その他の基本的な構成は第１の実施形態と同様である。
本実施形態の半導体装置の基本的な製造方法も、第１の実施形態と同様である。ただし、本実施形態では、第１の実施形態で示した図１１の工程において、埋め込み酸化膜１０２をエッチングして凹部１２０を形成する際に、凹部１２０を半導体部分１０３ｃの下全体に形成せず、半導体部分１０３ｃの中央部に埋め込み酸化膜１０２を残すようにしている。そのため、半導体構造１０３の幅をＷとした場合、エッチング幅（凹部１２０の延伸部分１２０ａ及び１２０ｂの幅）をＷ／２よりも小さくすることが可能である。
以上のように、本実施形態の半導体装置の基本的な構成及び製造方法は第１の実施形態と同様であるため、第１の実施形態と同様の効果を得ることが可能である。また、本実施形態では、凹部１２０の延伸部分１２０ａ及び１２０ｂの幅を小さくすることができるため、ゲート電極とソース／ドレイン領域とのオーバーラップ幅を小さくすることができ、オーバーラップ容量を低減することが可能である。
（実施形態３）
図２０及び図２１はいずれも、本実施形態に係る半導体装置の構成例を示した平面図である。図２０に示した半導体装置の基本的な構成は第１の実施形態の構成に対応し、図２１に示した半導体装置の基本的な構成は第２の実施形態の構成に対応している。したがって、各構成要素の詳細な説明は省略する。
第１及び第２の実施形態では、半導体構造１０３の形状が直方体状であり、半導体構造１０３のチャネル幅方向の幅が均一であったが、本実施形態では、半導体構造１０３のチャネル幅方向の幅が、半導体部分１０３ｃよりも半導体部分１０３ａ及び１０３ｂの方で広くなっている。そのため、ソース／ドレイン領域に対するコンタクトホールを容易に形成することができ、コンタクト抵抗の上昇やばらつきを抑えることが可能である。
（実施形態４）
図２２及び図２３はいずれも、本実施形態に係る半導体装置の構成例を示した平面図である。図２２に示した半導体装置の基本的な構成は第１の実施形態の構成に対応し、図２３に示した半導体装置の基本的な構成は第２の実施形態の構成に対応している。したがって、各構成要素の詳細な説明は省略する。
本実施形態では、図２０或いは図２１に示したような半導体構造１０３を平行に配置し、半導体部分１０３ｃを互いに離間させ、半導体部分１０３ａ及び半導体部分１０３ｂをそれぞれ共通にしている。ゲート電極１１６は共通であり、図に示した構造によって一つのトランジスタが構成されている。
このような構成により、トランジスタの占有面積を大幅に増大させることなく、トランジスタの実効的なチャネル幅を大きくすることができる。したがって、高性能の半導体集積回路を高密度で作製することが可能である。
（実施形態５）
図２４は、第１或いは第２の実施形態で示したようなトランジスタ構造をトレンチ型キャパシタ構造を有するＤＲＡＭに適用した場合の一例を示した断面図である。
図２４において、２０１はＰ型シリコン基板、２０２はＮウエル（プレート電極）、２０３は埋め込み酸化膜（ＢＯＸ膜）、２０４はｎ- 拡散層、２０５はｎ+ 多結晶シリコン層、２０６はキャパシタ絶縁膜、２０７はCollar絶縁膜、２０８は素子分離絶縁膜、２０９は埋め込み絶縁膜、２１０は側壁コンタクトである。２１１はソース／ドレイン領域、２１２はチャネル形成領域、２１３はゲート絶縁膜、２１４はゲート電極となる多結晶シリコン膜、２１５はシリサイド膜である。２１６はシリサイド膜２１５上に形成されたシリコン窒化膜、２１７は層間絶縁膜、２１８はビット線コンタクト、２１９はビット線である。２２０は１ビットメモリセル領域を示している。
図２４に示すように、トレンチの上部側面においてキャパシタの蓄積電極（ｎ+ 多結晶シリコン層２０５）とソース／ドレイン領域２１１とが、側壁コンタクト２１０によって電気的に接続されている。従来の平面型ＭＩＳトランジスタ構造では、側壁コンタクト領域が縦方向に深くなっており、ソース／ドレイン領域を薄くすることを阻害していた。
本実施形態のＭＩＳトランジスタ構造を用いることにより、側壁コンタクトからの拡散層がソース／ドレイン領域へ影響を与えて、ソース／ドレインの深さが深くなっても、その影響を半導体構造の側面に形成されたゲート電極によって十分に抑制することができる。すなわち、側壁コンタクトからの拡散層の伸びに起因したショートチャネル効果を抑制することが可能である。
このように、第１或いは第２の実施形態で示したようなトランジスタ構造をトレンチ型キャパシタ構造を有するＤＲＡＭに適用することで、高性能のＤＲＡＭを得ることが可能となる。
（実施形態６）
図２５は、第１或いは第２の実施形態で示したようなトランジスタ構造をスタック型キャパシタ構造を有するＤＲＡＭに適用した場合の一例を示した断面図である。
図２５において、３０１はＰ型シリコン基板、３０２は埋め込み酸化膜（ＢＯＸ膜）、３０３は素子分離絶縁膜、３０４は埋め込み絶縁膜、３０５はソース／ドレイン領域、３０６はチャネル形成領域、３０７はゲート絶縁膜である。３０８はゲート電極となる多結晶シリコン膜、３０９はシリサイド膜である。３１０はシリサイド膜３０９上に形成されたシリコン窒化膜である。３１１は層間絶縁膜、３１２はビット線コンタクト、３１３はビット線、３１４及び３１５はＳＮ（ストレージノード）コンタクトである。３１６はＳＮ電極、３１７はキャパシタ絶縁膜、３１８はプレート電極、３１９は層間絶縁膜である。３２０は１ビットメモリセル領域を示している。
本実施形態では、多結晶シリコンを用いて形成されたビット線コンタクト３１２及びＳＮコンタクト３１４が、ゲート電極よりも上方まで延びている。従来の平面型ＭＩＳトランジスタ構造では、コンタクト領域が微細であるため、十分にコンタクト抵抗を低減することが困難であった。本実施形態のＭＩＳトランジスタ構造では、コンタクトを平面部のみならず側面部も利用して形成することができるため、コンタクト抵抗を低減することが可能である。
また、Ｔａ2Ｏ5膜やＢＳＴ膜、ＳＴＯ膜などの高誘電体膜を用いたスタック型キャパシでは、ＭＩＳトランジスタを形成した後にキャパシタが形成されるが、キャパシタ形成時には、７５０℃程度の結晶化アニール等、高温処理が行われる。そのため、ソース／ドレイン拡散層が深くなり、ショートチャネル効果が生じるという問題があった。本実施形態のＭＩＳトランジスタ構造を用いることにより、ショートチャネル効果を十分に抑制することができる。すなわち、キャパシタ形成工程におけるソース／ドレイン拡散層の伸びに起因したショートチャネル効果を十分に抑制することができる。
なお、図に示した例では、ビット線よりも上にキャパシタを形成しているが、キャパシタの上にビット線を構成してもよいし、配線の上にキャパシタを形成してもよい。
このように、第１或いは第２の実施形態で示したようなトランジスタ構造をスタック型キャパシタ構造を有するＤＲＡＭに適用することで、高性能のＤＲＡＭを得ることが可能となる。
なお、上述した各実施形態では、主としてＮチャネルトランジスタを例に説明したが、Ｐチャネルトランジスタについても、各実施形態で説明した構成及び製造方法を同様に適用することが可能である。また、上述した各実施形態で説明したＭＩＳトランジスタと通常の平面型ＭＩＳトランジスタとを、同一ウエハ内或いは同一チップ内に形成するようにしてもよい。また、上述した各実施形態で説明したＭＩＳトランジスタを複数用いて、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、各種ロジック回路、ＣＰＵ等に適用することが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の第１の実施形態に係る半導体装置の基本的な構成を模式的に示した斜視図である。 本発明の第１の実施形態に係る半導体装置の基本的な構成を模式的に示した平面図である。 本発明の第１の実施形態に係る半導体装置の基本的な構成を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の変更例を示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の変更例を示した断面図である。 本発明の第２の実施形態に係る半導体装置の基本的な構成を模式的に示した斜視図である。 本発明の第２の実施形態に係る半導体装置の基本的な構成を模式的に示した平面図である。 本発明の第２の実施形態に係る半導体装置の基本的な構成を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の基本的な構成の一例を模式的に示した平面図である。 本発明の第３の実施形態に係る半導体装置の基本的な構成の他の例を模式的に示した平面図である。 本発明の第４の実施形態に係る半導体装置の基本的な構成の一例を模式的に示した平面図である。 本発明の第４の実施形態に係る半導体装置の基本的な構成の他の例を模式的に示した平面図である。 本発明の第５の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第６の実施形態に係る半導体装置の構成を模式的に示した断面図である。
符号の説明
１０１…シリコン基板 １０２…埋め込み酸化膜
１０３…半導体構造 １０３ａ、１０３ｂ、１０３ｃ…半導体部分
１０４…熱酸化膜 １０５…シリコン窒化膜
１０６…ダミーゲート絶縁膜 １０８…ダミーゲート電極
１０９…シリコン酸化膜 １１０…シリコン窒化膜
１１１ａ…低濃度のソース領域 １１１ｂ…低濃度のドレイン領域
１１２…シリコン酸化膜 １１３ａ…高濃度のソース領域
１１３ｂ…高濃度のドレイン領域 １１４…層間絶縁膜
１１５…ゲート絶縁膜 １１６…ゲート電極
１１６ａ、１１６ｂ…電極部分 １１７…層間絶縁膜
１１８…コンタクトプラグ １１９…配線
１２０…凹部 １５１…熱酸化膜
１６１…レジストパターン

Claims (1)

  1. 下地絶縁膜上に、第１の半導体部分と、第２の半導体部分と、前記第１の半導体部分と第２の半導体部分との間の第３の半導体部分とを含む半導体構造を形成する工程と、
    前記第３の半導体部分の上面及び側面を覆うダミー構造を形成する工程と、
    前記ダミー構造をマスクとして前記半導体構造内に不純物のイオン注入を行い、ソース／ドレイン領域を形成する工程と、
    前記第１の半導体部分の表面、前記第２の半導体部分の表面及び前記ダミー構造の側面を覆う絶縁部を形成する工程と、
    前記ダミー構造を除去して、前記第３の半導体部分及び前記ダミー構造下の下地絶縁膜を露出させる工程と、
    前記下地絶縁膜の露出した部分及び該露出した部分に隣接した部分をエッチングすることにより、前記下地絶縁膜に凹部を形成する工程と、
    前記第３の半導体部分の上面及び側面を覆う第１の電極部分及び前記凹部内に形成された第２の電極部分を含むゲート電極を、前記第３の半導体部分と前記ゲート電極との間にゲート絶縁膜を介在させて形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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