JP5161495B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
前述の図1のA−A’線、B−B’線に沿った断面図をもとに、第1の実施形態に係るNANDセル型フラッシュメモリのセルアレイの製造工程を説明する。なお、図2から図11までは、B−B´線に沿った断面図である(以後、B−B’断面図と称する)。
次に、第2の実施形態に係るNANDセル型フラッシュメモリのセルアレイの製造工程について説明する。図面上の形態としては、第1の実施形態と同様になるので、図2乃至図13を使用して説明する。
図18、19に、不揮発性半導体記憶装置の断面をあらためて示す。図16において言及したビット線に垂直な方向に沿った断面図(B−B´断面図)が図18、ワード線に垂直な方向に沿った断面図(A−A´断面図)が図19である。ここで図18は、浮遊ゲート電極4上で電極間絶縁膜9が接する箇所を示すが、電極間絶縁膜9は平面ではなく断面逆Uの字型に三次元化しており、積層ゲート電極間のキャパシタンスを増加させている。このように、三次元化を行うと、浮遊ゲート電極4の凸部にゲート電極間絶縁膜が接し、コーナー部Cが存在することになる。このコーナー(凸)部を模式的に示したのが図20(b)である。曲率半径をrとし、電極間絶縁膜9の膜厚(シリコン酸化膜換算膜厚)をdとして、電極間絶縁膜に流れるリーク電流密度との関係を調べた結果を図20(a)に示す。なお、この試料のゲート長Lは90nmである。
2…シリコン酸化膜
3…シリコンオキシナイトライド膜(第1のゲート絶縁膜)
4…(第1の)多結晶シリコン膜(浮遊ゲート)
5…シリコン窒化膜
6…シリコン酸化膜
7…フォトレジスト
8…埋め込み絶縁膜
9…第2のゲート絶縁膜
10…(第2の)多結晶シリコン膜(制御ゲート)
11…シリコン窒化膜
12…フォトレジスト
13…シリコン酸化膜
14…不純物注入層
20…電気力線
Claims (3)
- 半導体基板と、
前記半導体基板上に行列状に形成された複数のメモリ素子と、
前記複数のメモリセル素子の間を埋める埋め込み絶縁膜と、
同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、
同一行方向の前記複数のメモリ素子に接続される複数のワード線と、
を具備し、前記複数のメモリ素子の各々は、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御電極とを具備し、
前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部が曲面を有し、前記埋め込み絶縁膜の上面は前記電荷蓄積層の側面部に位置し、前記第2のゲート絶縁膜が前記電荷蓄積層の上面から前記曲面を介して前記埋め込み絶縁膜の上面に延在し、前記埋め込み絶縁膜の前記上面の全面と接しており、
前記ビット線に垂直な方向に沿った断面において、前記電荷蓄積層の上部コーナー部の曲率半径をr、前記第2のゲート絶縁膜の酸化膜換算膜厚をdとするとき、r/dが0.5以上であり、
前記電荷蓄積層が表面凹凸部を有し、前記第2のゲート絶縁膜のシリコン酸化膜換算膜厚dと、前記電荷蓄積層の前記表面凹凸部の頂上から谷までの距離PVとの比率d/PVが2以上であることを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に行列状に形成された複数のメモリ素子と、
同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、
同一行方向の前記複数のメモリ素子に接続される複数のワード線と、
を具備し、前記複数のメモリ素子の各々は、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された制御電極とを具備し、
前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部の曲率半径が、前記ワード線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部の曲率半径よりも大きく、
前記ビット線に垂直な方向に沿った断面において、前記電荷蓄積層の上部コーナー部の曲率半径をr、前記第2のゲート絶縁膜の酸化膜換算膜厚をdとするとき、r/dが0.5以上であり、
前記電荷蓄積層が表面凹凸部を有し、前記第2のゲート絶縁膜のシリコン酸化膜換算膜厚dと、前記電荷蓄積層の前記表面凹凸部の頂上から谷までの距離PVとの比率d/PVが2以上であることを特徴とする半導体記憶装置。 - 前記第2のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物膜からなる膜群のいずれかの膜、あるいは前記膜の2つ以上を含む積層構造から形成されていることを特徴とする請求項1乃至2のいずれかに記載の不揮発性半導体記憶装置。
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