JP5160175B2 - 半導体装置の製造方法 - Google Patents
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(第1の実施の形態)
まず、本発明の第1の実施形態に係わる半導体装置の製造方法を説明する。
図1は、本発明の第1の実施の形態に係る半導体装置の製造方法を示すフローチャート図である。
図9は、金属酸化薄膜における膜厚と結晶化温度の関係のシミュレーション結果を示すグラフ図であり、金属酸化膜がAl2O3の場合を例示している。図9からわかるように、膜厚3nmの場合は結晶化温度は1000℃であるが、膜厚2nmでは結晶化温度は1100℃と、膜厚が薄い方が結晶化温度が上がることを、本発明者は見いだした。本実施形態は、この現象に基づきなされたものである。すなわち、非結晶質の金属酸化膜を成膜する際、所望の膜厚より薄い非結晶質の薄膜を複数回成膜することにより、薄い薄膜の持つ高い結晶化温度を可及的に維持したまま、所望の膜厚の非結晶質の金属酸化膜を得ることができる。
次に、本発明の半導体装置の製造方法の第2の実施の形態について説明する。
図2は、本発明の第2の実施の形態に係る半導体装置の製造方法を示すフローチャート図である。
(第1の実施例)
次に、本発明の第1の実施形態に係る第1の実施例について説明する。
まず、本発明の第1の実施形態に係る半導体装置の製造方法により製造される半導体装置の構造の一例について説明する。
また、図4は、図3のA−A線断面図である。
また、図5は、本発明の第1の実施形態に係る半導体装置の製造方法により製造される半導体装置の要部構成の配置関係を例示する模式平面図である。
次に、本発明の第1の実施形態に係る第1の実施例の半導体装置の製造工程について図を用いて説明する。
すなわち、図1に表したように、シリコン基板2上にトンネル絶縁膜12を形成した後の基板に対し、洗浄工程S1を実施し、その後、非結晶質のHfAlOを形成する薄膜成膜工程S2を実施し、その後、この薄膜をアニールするアニール工程S4を実施した。
上記の1回の薄膜成膜工程S2と1回のアニール工程S4を経ることにより得られるHfAlO膜の厚さは、本実施例の場合、0.2nmであり、本実施例ので半導体装置における電荷蓄積層13の厚さは5nmであるので、薄膜成膜工程S2とアニール工程は25回繰り返し行われた。
次に、電荷蓄積層13の上に、ブロック絶縁膜14としてSiO2膜を形成し、その上に制御ゲート電極膜16として、膜厚が100nmの高融点電極膜を形成する。さらに、高融点電極膜16の上に素子分離領域を加工するための、例えばSiO2からなるマスク材40を形成する。この後、リソグラフィー技術および例えばRIE(Reactive Ion Etching)法により、マスク材40をマスクにして、高融点電極膜16、ブロック絶縁膜14、電荷蓄積層13、およびトンネル絶縁膜12を順次エッチングし、ロウ方向に隣接するメモリセルを分離する溝18を形成する。その後、RIE法を用いて、シリコン基板2をエッチングし、シリコン基板2に深さ100nmの素子分離トレンチ3を形成する。これにより得られた半導体装置の断面構造は、図6で表された通りである。図6(a)は、カラム方向の断面図であり、図6(b)は、図6(a)のA−A線に沿って切断したロウ方向の断面図である。
このようにして得られた非結晶質のHfAlO膜は、結晶化温度が高く、アモルファス状態を維持しており、これを電荷蓄積層として用いることにより、半導体装置のリーク電流を低く抑えることができた。
本発明の第2の実施形態に係わる第2の実施例について説明する。
第2の実施例においては、第1の実施例に関して説明した半導体記憶装置の製造方法において、電荷蓄積層13の成膜工程を、図2に表した、薄膜成膜工程S2とアニール工程S4の間に、窒素プラズマ処理工程を有する成膜工程に変えたものである。
窒素プラズマ処理工程S3では、薄膜を、低パワーで基板バイアスをかけない状態で、300℃で例えば3分のプラズマ処理を行った。なお、プラズマ処理の温度や時間は、上記で例示された条件でなくても良い。例えば、300℃で5分以内としても良い。
このようして、電荷蓄積層13が形成された。
このようにして得られた非結晶質の電荷蓄積層13は、結晶化温度を上げることができた。それは、HfAlO薄膜中に窒素原子が取り込まれることにより、アモルファス状態がより維持されるためである。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
3 素子分離トレンチ
4a ソース領域
4b ドレイン領域
5 チャネル
6 シリコン酸化膜
10 ゲート
12 トンネル絶縁膜
13 電荷蓄積層
14 ブロック絶縁膜
16 制御ゲート電極膜(高融点電極膜)
17 ワード線
18 溝
22 シリコン酸化膜(保護膜、絶縁膜)
24 層間絶縁膜
Claims (6)
- 基板上に非結晶質のHfAlOを含む膜を形成する成膜工程と、
前記膜をアニールするアニール工程と、
を複数回繰り返すことにより非結晶質のHfAlOを含む層を形成し、
前記アニール工程を複数回繰り返す際に、後に実施するアニール工程におけるアニール温度は、それより前に実施するアニール工程におけるアニール温度よりも低いことを特徴とする半導体装置の製造方法。 - 前記成膜工程と前記アニール工程との間に、前記膜を窒素プラズマ処理する工程を実施することを特徴とする請求項1記載の半導体装置の製造方法。
- 半導体層の表面に離間して設けられたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられたブロック絶縁膜と、前記ブロック絶縁膜の上に設けられた制御ゲート電極と、を有する半導体装置の前記電荷蓄積層を請求項1または2記載の方法により形成することを特徴とする半導体装置の製造方法。
- 前記アニール工程におけるアニール温度は、前記非結晶質のHfAlOを含む膜の結晶化温度よりも低いことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置の製造方法。
- 前記アニール工程におけるアニール温度は、650℃未満であることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置の製造方法。
- 前記膜は、HfAlOまたは、HfAlOとSiNとの混合物からなることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置の製造方法。
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