KR100853323B1 - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

Info

Publication number
KR100853323B1
KR100853323B1 KR1020070069245A KR20070069245A KR100853323B1 KR 100853323 B1 KR100853323 B1 KR 100853323B1 KR 1020070069245 A KR1020070069245 A KR 1020070069245A KR 20070069245 A KR20070069245 A KR 20070069245A KR 100853323 B1 KR100853323 B1 KR 100853323B1
Authority
KR
South Korea
Prior art keywords
insulating film
gate insulating
film
charge storage
storage layer
Prior art date
Application number
KR1020070069245A
Other languages
English (en)
Other versions
KR20080008234A (ko
Inventor
아카호리 히로시
다케우치 와카코
사토 아츠히로
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20080008234A publication Critical patent/KR20080008234A/ko
Application granted granted Critical
Publication of KR100853323B1 publication Critical patent/KR100853323B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은, 게이트전극간 절연막의 누설전류를 억제하고, 전기적 신뢰성을 향상시킨 불휘발성 반도체 기억장치를 제공한다.
반도체기판 상에 행렬모양으로 형성된 복수의 메모리소자와, 동일 열방향의 메모리소자에 선택적으로 접속되는 복수의 비트선 및, 동일 행방향의 메모리소자에 접속되는 복수의 워드선을 구비하되, 각 메모리소자가 반도체기판 상에 순차 형성된 제1게이트 절연막, 전하축적층, 제2게이트 절연막, 제어전극과, 전하축적층의 대향하는 측면을 따라 상기 실리콘기판 상면에 형성된 1쌍의 불순물 주입층을 구비하고, 비트선에 수직한 단면에서 전하축적층의 상부 코너부 또는 표면 요철부(凹凸部)의 곡률반경을 r, 제2게이트 절연막의 실리콘 산화막 환산 막두께를 d로 할 때, r/d가 0.5 이상이다.

Description

불휘발성 반도체 기억장치 {NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전기적으로 데이터의 기입/소거가 행해지는 불휘발성 반도체 기억장치에 관한 것으로, 특히 적층 게이트 구조를 갖는 불휘발성 반도체 기억장치에 관한 것이다.
일반적으로 MOS형 반도체장치의 제조공정에 있어서, 게이트전극을 가공한 직후는, 게이트전극의 측벽 부분에는 전극재료인 다결정실리콘이 노출하고 있고, 또 게이트 산화막의 게이트전극의 가공부 부근은 가공 시의 대미지를 받고 있다. 이 때문에, 후산화에 의한 대미지의 회복과 절연막에 의한 게이트전극의 피복이 필요했다. 특히 적층 게이트 구조를 갖는 불휘발성 메모리의 경우, 부유 게이트전극 내에서 전하를 유지하기 때문에, 부유 게이트전극의 코너부분의 근방에서의 게이트 산화막의 막질이 디바이스의 특성에 크게 영향을 미친다. 이 때문에, 게이트전극 코너부의 개량에 관하여, 많은 제안이 이루어지고 있다.
예컨대, 특허문헌1에 있어서는, 부유 게이트전극의 측벽부와 제어 게이트전 극의 상부 및 측벽부에, SiON막을 선택적으로 형성한 후, 산화성 분위기 중에서 어닐처리를 실시함으로써 후산화공정을 실시한다. 그렇게 하면, 터널산화막 또는 인터폴리(Interpoly) 절연막의 에지부에 있어서 산화막이 성장한다. 이와 같이, 부유 게이트전극의 측벽부에 SiON막을 형성해 둠으로써, 그 부분에서의 산화를 억제하면서 부유 게이트전극의 에지부를 코너부가 둥글어지게 형성시키도록 하고 있다.
한편, 특허문헌2에 있어서는, 적층 게이트의 전극간 절연막으로서 ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 복합막)을 사용하고, 게이트 측벽 절연막을 설치하는 반도체장치에 대한 개시가 있다. 게이트 측벽 절연막 형성 시에, 산소라디컬(酸素基) 산화를 이용해서 부유 게이트전극과 제어 게이트전극의 ONO막에 접하는 측의 각(角: 모서리)을 둥글게 하여 전극 단부에서의 전계집중을 완화시키고 있다. 더욱이, 인터폴리 절연막과 게이트전극 코너부의 곡률반경의 바람직한 관계에 대해 제안하고 있다.
또, 터널 절연막과 전극간 절연막을 갖춘 부유 게이트형 불휘발성 메모리에 있어서, 전극간 절연막에 흐르는 누설전류를 억제하기 위해, 이 절연막의 막두께를 크게 해서 인가되는 전계를 저감하는 것이 통상 행해지고 있다. 막두께의 증가에 따라, 전극간 절연막의 용량(capacitance)이 저하되기 때문에, 부유 게이트전극의 표면적을 증가시키는 것이 필요하게 된다. 통상, 부유 게이트전극의 전극간 절연막이 형성되는 표면의 형상을 단순한 평면이 아니라 상기 표면을 3차원적으로 밀어 올려 캐패시터 면적을 증가시켜 용량 증가를 도모하고 있다. 여기서, 3차원화할 때의 문제점으로서, 3차원 캐패시터에 반드시 복수의 철부(凸部)가 형성된다. 제 어 게이트전극에 전압을 인가시켰을 때, 그 철부에 전계가 집중하기 때문에, 누설전류의 주된 경로로 된다. 나아가서는 전류가 집중하기 때문에, 국소적인 절연파괴내성 열화가 발생하여 전기적인 신뢰성의 열화를 유발한다.
또 통상, 부유 게이트전극에는 다결정실리콘을 이용하지만, 그레인 입계(粒界: 입자계)가 존재하기 때문에 요철이 존재하여 균일한 표면 모폴로지(morphology: 형태)로는 되지 않는다. 그 요철부에 있어서도, 전계집중에 의한 누설전류의 증대가 보이고, 전기적 신뢰성의 열화가 보인다. 이들 3차원 캐패시터에서의 요철을 어떻게 제어해서 누설전류를 억제하는가가 대단히 중요하게 된다.
[특허문헌1] 일본 특개평11-154711호 공보
[특허문헌2] 일본 특개2003-31705호 공보
그런데, 상기 특허문헌 등으로 알려진 종래기술에서는, 적층 게이트의 전극간 절연막 단부에, 버즈빅(bird's beak: 새부리)형상의 산화영역이 형성되기 때문에, 전극간 절연막의 용량 저하, 적층전극 사이의 결합비 저하를 일으킨다고 하는 문제가 있다. 또, 적층전극의 3차원 캐패시터에서의 표면의 요철의 제어(특히 부유 게이트전극 상면에서의 요철의 제어), 전극간 절연막을 통한 누설전류의 억제가 큰 문제였다.
그래서, 본 발명의 과제는 전극간 절연막을 통한 누설전류를 억제하고, 전기적 신뢰성을 향상시킬 수 있는 불휘발성 반도체 기억장치를 제공함에 있다.
상기 과제를 해결하기 위해 본 발명의 반도체 기억장치의 제1은, 반도체기판과, 상기 반도체기판 상에 행렬모양으로 형성된 복수의 메모리소자, 동일 열방향의 상기 메모리소자에 선택적으로 접속되는 복수의 비트선 및, 동일 행방향의 상기 메모리소자에 접속되는 복수의 워드선을 구비하되, 상기 복수의 메모리소자의 각각이, 상기 반도체기판 상에 형성된 제1게이트 절연막과, 상기 제1게이트 절연막 상에 형성된 전하축적층, 상기 전하축적층 상에 형성된 제2게이트 절연막 및, 상기 제2게이트 절연막 상에 형성된 제어전극을 구비하고, 상기 비트선에 수직한 방향에 따른 단면에서 상기 전하축적층의 상부 코너부 또는 표면 요철부(凹凸部)의 곡률반 경을 r, 상기 제2게이트 절연막의 실리콘 산화막 환산 막두께를 d로 할 때, r/d가 0.5 이상인 것을 특징으로 한다.
또, 본 발명의 반도체 기억장치의 제2는, 상기 비트선에 수직한 방향에 따른 단면에서의 상기 전하축적층의 상부 코너부의 곡률반경이, 상기 워드선에 수직한 방향에 따른 단면에서의 상기 전하축적층의 상부 코너부의 곡률반경보다 큰 것을 특징으로 한다.
본 발명의 반도체 기억장치의 제3은, 반도체기판과, 상기 반도체기판 상에 형성된 제1게이트 절연막, 상기 제1게이트 절연막 상에 형성된 전하축적층, 상기 전하축적층 상에 형성된 제2게이트 절연막 및, 상기 제2게이트 절연막 상에 형성된 제어전극을 구비하되, 상기 제2게이트 절연막의 실리콘 산화막 환산 막두께(d)와, 상기 전하축적층의 표면 요철부의 정상으로부터 골짜기까지의 거리[PV(peak to vally: 고저차)]의 비율(d/PV)이 2 이상인 것을 특징으로 한다.
본 발명에 의하면, 제2게이트 절연막(게이트전극간 절연막)을 통한 누설전류를 억제하고, 전기적 신뢰성을 향상시킬 수 있다.
본 발명의 실시형태를 설명하기 전에, 반도체 불휘발성 기억장치의 일례로서, NAND형 플래쉬 메모리의 구조와, 그 특성상의 문제점에 대해 간단히 설명한다. 도 1은 NAND형 플래쉬 메모리의 셀어레이 구조를 나타낸 도면으로, (a)는 평면도, (b)는 등가회로도이다. 즉 부유 게이트와 제어 게이트를 갖춘 n채널 MOSFET로 이루어진 복수개의 셀트랜지스터(CG1∼CGn)가 직렬로 접속되고, 일단 측의 드레인이 선택용의 NMOS 트랜지스터(Q1)를 매개로 해서 비트선[BL; BLi(i=1, 2, ∼)]에, 타단 측의 소스가 선택용의 NMOS 트랜지스터(Q2)를 매개로 해서 소스선(SL)에 접속되어 있다.
상기 각 트랜지스터는 동일 웰(well; 기판) 상에 형성되어 있고, 셀트랜지스터(CG1∼CGn)의 제어전극은 행방향으로 연속적으로 배열된 워드선(WL; WL1∼WLn)에 접속되어 있고, 선택용의 NMOS 트랜지스터(Q1)의 제어전극은 선택선(SG1)에, 선택용의 NMOS 트랜지스터(Q2)의 제어전극은 선택선(SG2)에 접속되어 있다. 또, 워드선의 일단은 금속배선을 매개로 해서 주변회로와의 접속패드를 갖추고 있고, 소자분리막 상에 형성된 구조로 되어 있다.
본 디바이스의 포인트는, 부유 게이트에 전자를 주입함으로써 셀트랜지스터의 임계치를 조정하는 점이다. 부유 게이트에 주입된 전자를 유지함으로써, 불휘발성 메모리 동작은 확실한 것으로 된다. 여기서, 현상(現狀)의 셀 구조이지만, 부유 게이트의 형상은 입체 3차원 구조로 되어 있다. 전극간 절연막에 흐르는 누설전류를 억제하기 위해, 이 절연막의 막두께를 크게 해서 인가되는 전계를 저감하는 것이 통상 행해지고 있다. 막두께의 증가에 따라, 전극간 절연막의 용량이 저하되기 때문에, 부유 게이트전극의 표면적을 증가시키는 것이 필요하게 된다. 통상, 부유 게이트전극의 전극간 절연막이 형성되는 표면의 형상을 단순한 평면이 아 니라 상기 표면을 3차원적으로 밀어 올려 캐패시터 면적을 증가시켜 용량 증가를 도모하고 있다. 여기서, 3차원화할 때의 문제점으로서, 3차원 캐패시터에 반드시 복수의 철부(凸部)가 형성된다. 제어 게이트전극에 전압을 인가시켰을 때, 그 철부에 전계가 집중하기 때문에, 누설전류의 주된 경로로 된다. 나아가서는 전류가 집중하기 때문에, 국소적인 절연파괴내성 열화가 발생하여 전기적인 신뢰성의 열화를 유발한다.
이하, 상기 문제에 대처하는 본 발명의 실시형태를 도면을 참조하면서 설명한다.
(제1실시형태)
전술한 도 1의 A-A'선, B-B'선에 따른 단면도를 기초로, 제1실시형태에 따른 NAND셀형 플래쉬 메모리의 셀어레이의 제조공정을 설명한다. 한편, 도 2로부터 도 11까지는 B-B'선에 따른 단면도이다(이후, B-B'선 단면도라 한다).
먼저, 도 2에 나타낸 바와 같이, 실리콘기판(1) 상에 열산화법을 이용해서 실리콘 산화막(2)을 형성한다. 이 실리콘 산화막(2)을 NH3 가스를 이용해서 질화하여 실리콘 옥시나이트라이드막(Silicon OxiNitride film: SiON막)(3)으로 한다(도 3). 이 실리콘 옥시나이트라이드막(3)은 제1게이트 절연막으로서 기능하고, 일반적으로 터널 산화막이라 불린다. 더욱이, 실리콘 옥시나이트라이드막(3) 상에 CVD법을 이용해서 다결정실리콘막(4)과 실리콘 질화막(제1희생절연막; 5) 및 실리콘 산화막(제2희생절연막; 6)을 퇴적한다(도 4). 일반적으로, 이 다결정실리콘막(4)은 전하축적층으로서 기능하고, 부유 게이트전극이라 불린다.
다음에, 포토레지스트(7)를 도포하고 나서 리소그래피법에 의해 실리콘 산화막(6)을 가공한다(도 5). 포토레지스트(7)를 제거하고, 이어서 실리콘 질화막(5), 다결정실리콘막(4), 실리콘 옥시나이트라이드막(3)과 실리콘기판(1)을 가공한다(도 6).
다음에, 실리콘기판(1)에 형성된 트렌치의 내벽을 산화한 후에, 플라즈마 CVD법에 의해 주로 SiO2로 이루어진 매립절연막(8)을 퇴적한다. 이 매립절연막(8)을 CMP법에 의해 실리콘 질화막(5) 상까지 연마하여 평탄화한다(도 7). 실리콘 질화막(5)을 웨트(wet: 습식) 처리로 박리한 후, 반응성 이온에칭(Reactive Ion Etching: RIE) 처리로 매립절연막(8)의 높이를 낮게 한다(도 8).
이와 같이 해서 형성한 소자분리구조 상에 제2게이트 절연막(9)을 형성한다. 제2게이트 절연막(9)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, Al, Hf, Zr, La의 적어도 하나를 포함하는 금속 산화물막, Al, Hf, Zr, La의 적어도 하나를 포함하는 금속 산질화물막, 이상의 박막 중 어느 것인가 단층막, 혹은 상기 박막의 2가지 이상을 포함하는 적층구조로 구성할 수 있다. 제2게이트 절연막(9)을 형성한 후(도 9), 제2게이트 절연막(9) 상에 LPCVD법을 이용해서 다결정실리콘막(10)을 형성한다. 이 다결정실리콘막(10)은 제어전극으로 되어, 일반적으로 제어 게이트라 불린다.
제어 게이트(10) 상에 LPCVD법으로 실리콘 질화막(11)을 형성한다. 더욱이, 실리콘 질화막(11) 상에 포토레지스트(12)를 도포한다(도 10). 리소그래피법을 이용해서 소망하는 패턴으로 가공하고, 이어서 포토레지스트(12)를 제거한다. 실리콘 질화막(11)을 마스크로 해서 제어 게이트(10), 제2게이트 절연막(9) 및 부유 게이트(4)를 순차적으로 수직방향으로 에칭한다. 이 때의 도 1의 B-B'선에 따른 단면에 상당하는 단면도를 도 11에, A-A'선에 따른 단면(이후, A-A'선 단면도라 한다)에 상당하는 단면도를 도 12에 나타낸다.
이어서, 도 13(A-A'선 단면도)에 나타낸 바와 같이, RIE 에칭에 의해 게이트 산화막에 도입된 대미지를 회복시킬 목적으로, 열산화법을 이용해서 실리콘 산화막(13)을 형성한다. 일반적으로, 이 산화공정은 후산화공정이라 불리고, 이 때에 형성되는 산화막(13)은 후산화막이라 불린다.
여기서, 실리콘 산화막(13)의 형성방법으로서는, 라디컬(radical) 산화을 실행하는 것이 바람직하다. 라디컬 산화는, 산소종으로서 산소 라디컬을 이용해서 저온에서 산화를 실행하기 때문에, 열에너지를 이용한 산화가 거의 행해지지 않는 점에 특징이 있다 라디컬 산화종은, 수 ㎚ 정도의 깊이까지 침투하는 바, 그래서 활력을 잃어버린다. 통상의 열네너지를 이용해서 실리콘 산화막(13)을 형성하는 경우, 산화종은 제2게이트 절연막(9) 및 실리콘 옥시나이트라이드막(3) 내를 확산한다. 결과로서, 부유 게이트(4)와 제어 게이트(10) 사이, 나아가서는 실리콘기판(1)과 부유 게이트(4) 사이에 버즈빅이 형성되게 된다. 그 경우, 부유 게이트(4)의 워드선에 수직한 방향에 따른 단면(도 13, A-A'선 단면도)에서의 코너부가 둥글어지게 되어 본 실시형태가 목표로 하는 부유 게이트의 형상을 형성할 수 없다.
그에 대해, 라디컬 산화를 실행하는 경우, 다결정실리콘막 4 및 10의 측벽을 수 ㎚ 산화함과 동시에 제2게이트 절연막(9) 및 실리콘 옥시나이트라이드막(3) 내를 확산한다. 그렇지만, 진입길이는 수 ㎚이고, 명료한 버즈빅을 형성하는 일없이 부유 게이트(4)의 워드선에 수직한 방향에 따른 단면(도 13, A-A'선 단면도)에서의 코너부가 현저히 둥글어지는 일은 없다. 라디컬 산화의 조건은, 300∼600℃ 정도의 온도로 산소에 불활성 가스 He, Ne, Kr, Xe 중 적어도 1가지 이상의 가스를 혼재시킨 가스를 플라즈마 여기시켜, 거기로부터 발생된 산소 라디컬을 이용하는 것이 바람직하다. 경우에 따라서는, 산소와 불활성 가스의 혼합가스 내에 수소를 혼합해서 물분자 라디컬을 발생시켜도 좋다. 그 경우의 산화종은, 산소 라디컬이 아니라 물분자 라디컬로 되지만, 산소 라디컬과 마찬가지로 침입길이가 수㎚이기 때문에 산소 라디컬과 마찬가지의 효과가 얻어진다.
이 후산화막(13)을 형성한 후, 소스, 드레인을 형성하기 위해 이온주입에 의해 이온을 실리콘기판 내로 박아 넣고, 열어닐에 의해 활성화시켜 메모리 트랜지스터를 형성한다(도 13).
전술한 도 7에 나타낸 바와 같이 실리콘 질화막(5)을 박리하기 위한 웨트 처리를 실행한 후에, 매립절연막(8)의 높이를 낮추는 RIE 처리를 실행함으로써, 도 8에 나타낸 바와 같이 부유 게이트(4)의 코너부가 RIE 처리에 있어서 에칭되어 둥글어진다고 하는 효과가 있다. 부유 게이트(4)의 곡률반경이 제2게이트 절연막(9)의 막두께보다 커지면 코너부에 걸리는 전계가 내려간다. 도 14의 (a)는 부유 게이트 코너부의 곡률반경(r)과 제2게이트 절연막(인터폴리 절연막)의 막두께(d)의 비와, 제어 게이트(10)와 부유 게이트(4) 사이에 14V를 걸었을 때의 제2게이트 절연막(9)을 흐르는 누설전류 밀도(A/㎠)의 관계를 나타낸 것이지만, 상기의 비가 커지면 누설전류 밀도는 급격히 감소한다(바꾸어 말하면, 코너부에 걸리는 전계가 낮아진다). 도 14의 (a)로부터, r/d가 1 이상(혹은 d/r이 1 이하)으로 되면, 누설전류는 실질적으로 일정치로 수속(收束: 수렴)함을 알 수 있다. 도 14의 (a)의 곡선의 기울기(곡선의 미분치)를 플로트(plot)한 것이 도 14의 (b)이지만, r/d가 0.5 이상의 영역에서 누설전류의 저하가 극적으로 생기고 있는 바, r/d≥0.5로 하는 것이 바람직하다.
더욱이, 후산화막(13)의 형성방법을 변경함으로써 부유 게이트(4)의 곡률반경을 크게 하는 경우와 달리, 본 실시형태에서는 도 16에 나타낸 바와 같이 부유 게이트(4)의 비트선에 수직한 방향의 단면(도 1의 B-B'선에 따른 단면)에서만 코너를 둥글게 하고, 워드선에 수직한 방향의 단면(도 1의 A-A'선에 따른 단면)에서는 둥글게 하는 일은 없다. 그 때문에, 후산화에 의한 게이트 둥그러짐의 경우보다 제2게이트 절연막(9)의 용량 저하, 즉 결합비 저하를 억제할 수 있다.
(제2실시형태)
다음에, 제2실시형태에 따른 NAND셀형 플래쉬 메모리의 셀어레이의 제조공정에 대해 설명한다. 도면 상의 형태로서는, 제1실시형태와 마찬가지로 되므로, 도 2 내지 도 13을 사용해서 설명한다.
먼저, 도 2 내지 도 7까지는, 제1실시형태와 마찬가지로 실행한다. 이어서, 실리콘 질화막(5)과의 선택비가 작은 에칭 처리로 매립절연막(8)의 높이를 낮춘 후, 실리콘 질화막(5)을 박리하기 위한 웨트 처리를 실행한다(도 8). 이와 같이 해서 형성한 소자분리구조 상에 제2게이트 절연막(9)을 형성한 후(도 9), 제1실시형태와 마찬가지로 도 10 내지 도 13의 공정을 실시한다.
이와 같이 실리콘 질화막(5)과의 선택비가 작은 에칭 조건으로 매립절연막(8)의 높이를 낮춤으로써, 실리콘 질화막과 부유 게이트(4)의 특히 코너부가 에칭되어 둥글어진다고 하는 효과가 있다(도 8 참조). 선택비가 작은 에칭 조건으로서는, 예컨대 RIE에서 이용하는 C4F8의 유량비를 작게 하는 방법이 있다. 그리고, 부유 게이트(4)의 곡률반경(r)이 제2게이트 절연막(9)의 막두께(d)의 1/2과 같거나 그 이상으로 되면(r/d≥0.5) 코너부에 걸리는 전계가 내려가고, 특히 1 이상의 경우는 제2게이트 절연막(9)의 누설전류를 극적으로 낮추는 것이 가능하게 된다.
더욱이, 후산화막(13)의 형성방법을 변경함으로써 부유 게이트(4)의 곡률반경을 크게 하는 종래의 기술과 달리, 제2실시형태에 있어서도, 도 16과 마찬가지로 부유 게이트(4)의 비트선에 수직한 방향의 단면(B-B'선 단면도)에서만 코너를 둥글게 하고, 워드선에 수직한 방향의 단면(A-A'선 단면도)에서는 코너가 둥글게 되는 일은 없다. 그 때문에, 후산화에 의한 게이트 둥그러짐의 경우보다 제2게이트 절연막(9)의 용량 저하, 즉 결합비 저하를 억제할 수 있다.
도 17의 (a)에 본 실시형태의 게이트 구조와 종래의 게이트 구조의 누설전류의 비교를 나타낸다. 횡축은 제2게이트 절연막(9)의 산화막 환산 막두께, 종축은 제어 게이트(10)와 부유 게이트(4) 사이에 14V를 걸었을 때의 제2게이트 절연막(9)을 흐르는 누설전류 밀도(A/㎠)이다. 도 17의 (a) 중에 (b)라고 기재되어 있는 곡선은, 도 17의 (b)에 나타낸 바와 같이 제1게이트전극(4)의 상부 코너부가 둥글게 된 본 발명의 게이트 구조를 나타내고, (c)라고 기재된 곡선은 도 17의 (c)에 나타낸 바와 같이 제1게이트전극(4')의 상부 코너부가 예각인 비교예의 게이트 구조를 나타낸다. 본 실시형태의 구조를 채용함으로써, 누설전류가 1자리수 저하됨을 알 수 있다.
제1 및 제2실시형태에 있어서는, 부유 게이트의 상부 코너부에서의 누설전류의 억제에 대해 설명했지만, 적층 게이트 구조에서는 누설전류는 코너부에 제한되는 것이 아니라 평탄부의 요철에 있어서도 마찬가지의 문제가 생긴다. 또, 코너부도 마이크로(micro: 미시)로 보면, 복수의 요철로 이루어진 경우도 있다. 제3실시형태 이후에서는, 이러한 문제를 억제하는 기술에 대해 설명한다.
(제3실시형태)
도 18 및 도 19에 불휘발성 반도체 기억장치의 단면을 다시 나타낸다. 도 16에 있어서 언급한 비트선에 수직한 방향에 따른 단면도(B-B'선 단면도)가 도 18, 워드선에 수직한 방향에 따른 단면도(A-A'선 단면도)가 도 19이다. 여기서 도 18은, 부유 게이트(4) 상에서 전극간 절연막(9)이 접하는 부분을 나타냈지만, 전극간 절연막(9)은 평면이 아니라 단면 역U자형으로 3차원화하여, 적층 게이트전극 사이의 용량을 증가시키고 있다. 이와 같이, 3차원화를 행하면, 부유 게이트(4)의 철부에 게이트전극간 절연막이 접하여 코너부(C)가 존재하게 된다. 이 코너부(철부)를 모식적으로 나타낸 것이 도 20의 (b)이다. 곡률반경을 r로 하고, 전극간 절연막(9)의 막두께(실리콘 산화막 환산 막두께)를 d로 하여, 전극간 절연막에 흐르는 누설전류 밀도와의 관계를 조사한 결과를 도 20의 (a)에 나타낸다. 여기서, 이 시료의 게이트 길이(L)는 90㎚이다.
도 20의 (a)에 있어서, 횡축은 r(㎚)/d(㎚), 종축은 제어 게이트(10)와 부유 게이트(4) 사이에 -12V를 걸었을 때의 전극간 절연막(9)에 흐르는 누설전류 밀도(A/㎠)이다. 부유 게이트 에칭 시의 RIE의 조건을 변화시키는 것, 나아가서는 RIE 시의 마스크재의 막두께를 조정하는 것 등을 실행함으로써, 곡률반경을 변화시키고 있다. 도 20의 (a)로부터, r/d가 1보다 작아지면 서서히 누설 내성이 열화됨을 알 수 있다. 이것은, 곡률반경이 작아져서 코너 단부에 전계가 집중하면, 제1게이트전극간 절연막에서의 전자의 터널링 확률이 높아지는 것이 원인이다. 곡률반경이 어느 정도 큰 쪽이 누설적으로는 양호하지만, 그 기준으로서 전술한 도 14에 관련해서 설명한 바와 같이 r/d가 0.5 이상(바람직하게는 r/d가 1 이상)이면 유효하다.
현상, 전극간 절연막 두께(d)는, 14∼16㎚를 대부분의 경우 이용하고 있다. 이 경우, r/d값을 1 이상으로 하기 위해서는, r도 14㎚ 이상이 필요하게 된다. 금후, 셀 사이즈가 작아짐에 따라, 3차원 구조의 부유 게이트전극 형상에 있어서, 평 탄부 면적이 작아지고 있다. 이 r/d값의 제어가 대단히 중요하게 된다.
도 21은 횡축이 비트선 방향의 게이트폭 W(㎚), 종축이 제어 게이트(10)와 부유 게이트(4) 사이에 -12V를 걸었을 때의 전극간 절연막(9)에 흐르는 누설전류 밀도(A/㎠)이다. 게이트 절연막의 막두께는, 실리콘 산화막 환산(EOT)으로 14㎚로 하고 있다. r/d=0.1∼0.2의 경우는, 전극 상면 코너부가 매우 뾰족하여, 게이트폭이 짧아지면 누설전류는 급격히 증가한다. 이에 대해, r/d∼1.25의 경우는, 게이트폭이 짧아짐에 따라 완만하게 증가한다. 곡률반경과 캐패시터 표면적은 TEM 화상의 해석으로부터 산출한 것이기 때문에, 약간의 오차는 포함되지만, 정성적(定性的)인 거동은 표현할 수 있다고 생각하고 있다.
코너부가 뾰족한 경우, 게이트폭 감소에 따라 누설전류는 증대하고, 그것은 90㎚ 이하에서 현저하게 된다. 누설전류의 주된 경로는 코너부이지만, 게이트폭(W)이 큰 경우, 전극면적이 크기 때문에, 누설전류를 캐패시터 면적으로 나눈 전류밀도로서는 낮은 값을 나타내게 된다.
이에 대해, 게이트폭(W)이 작아지면, 전류밀도로서는 증가한다. 게이트폭(W)이 작은 경우, 누설전류는 대부분이 코너부에서 흐른다. 따라서, 게이트길이 90㎚ 이하에서는, r/d≥1로 하는 효과는 대단히 크다.
여기서, 부유 게이트전극에는 다결정실리콘이 널리 이용되는 것이지만, 그 다결정실리콘 표면에는 미세한 요철이 있고, 곡률반경이 대단히 작은 철부도 존재한다. 이 철부도 누설 내성을 열화시키는 요인이다. 그렇지만, 이 요철은 도 18의 코너부(C)보다는 누설 내성 열화로의 영향은 작다.
도 22에 부유 게이트전극(4)의 코너부와 다결정실리콘 표면의 요철부로의 전계 집중의 모식도를 나타낸다(전기력선(20)을 점선으로 나타냄). 상부의 제어 게이트전극(10) 부근의 전기력선 밀도, 즉 전계는 같은데 반해, 특히 코너부로 집중하는 전기력선의 밀도는 크다. 이에 대해, 다결정실리콘 표면에 있어서는, 하나의 철부에 전기력선이 집중되지 않기 때문에, 국소적인 전계집중은 발생하기 어렵다. 전계집중의 정도가 전극 코너부와 표면 요철부에서는 다르다고 말할 수 있다.
그렇지만, 도 23에 전극간 절연막 두께(실리콘 산화막 환산 막두께; d)와 다결정실리콘 표면의 거칠기(roughness) PV(Peak to Vally: 고저차)의 비율과, 누설전류의 관계를 나타낸다. 횡축은 d(㎚)/PV(㎚), 종축은 J-V 특성에 있어서 -12V에서의 누설전류 밀도(A/㎠)이다. 한편, 이 경우의 비트선 방향의 게이트길이(L)는 90㎚이다. 다결정실리콘 표면으로의 알칼리 세정시간을 변화시켜 PV값이 다른 다결정실리콘 표면을 형성하고 있다. 도면으로부터, d/PV의 값이 2 이하에서 누설전류 밀도가 급격히 상승함을 알 수 있다. 부유 게이트전극의 표면 코너부는, 특히 이 부분에는 전계집중이 일어나기 때문에, 표면 거칠기 변화에 대해 누설 내성이 민감하게 변화한다. 각부(角部: 모서리부)에 있어서 표면 거칠기를 제어하는 것이, 누설 내성을 향상시키는데 매우 중요하다고 말할 수 있다. r/d를 1 이상으로 한 상태에서, d/PV값을 2 이상으로 함으로써, 누설 내성 열화는 최소한으로 억제된다.
나아가서는, 코너부를 구성하는 다결정실리콘의 결정입자에 있어서, 凸로 되는 부분의 곡률을 r'로 하면, 그 곡률을 r'/d≥1로 함으로써 누설 내성 열화는 일 어나지 않는다. r'/d로 하는 부분은, 상부전극에 가장 가까운 철부의 선단 형상이다. 또한 곡률반경(r')의 제어이지만, 표면을 한번 라디컬 산화를 실행함으로써 철부가 평탄화되고, r'는 증대한다. 상부전극에 가장 가까운 철부의 r'/d≥1은 충분히 만족된다. 더욱이, 부유 게이트전극 가공 시의 반응성 이온에칭 처리에서도 각부는 둥글게 되어 r'/d≥1을 실현할 수 있다.
또한 여기서, 현상의 전극간 절연막 두께(d)는 14∼16㎚를 대부분의 경우 이용하고 있다. 그 경우, d/PV값을 2 이상으로 하기 위해서는, PV값은 7∼8㎚ 이하로 할 필요가 있다. 통상, 부유 게이트에는 다결정실리콘이 이용되지만, 여러 가지 열공정을 거친 후, 그 표면모폴로지는 거칠어지고, PV값은 7㎚ 이상으로 되는 것이 통례이다. 다결정실리콘 표면 거칠기를 감소시키는 수법이 필요하게 된다.
그래서, r/d값이 1 이상이고, d/PV값이 2 이하로 되는 불휘발성 반도체 기억장치의 형성방법을 도 24∼도 29에 나타낸다. 이들 도면은 워드선에 수직한 방향의 단면도(도 1의 A-A'선에 따른 단면도)이다. 이해를 용이하게 하기 위해, 제1실시형태와 동일부분에는 동일 번호를 붙인다.
먼저, 실리콘기판(1) 상에 열산화법을 이용해서 실리콘 산화막(2)을 형성한다(도 24). 이 실리콘 산화막(2)을 NH3 가스를 이용해서 질화함으로써 실리콘 옥시나이트라이드막(3)으로 한다(도 25). 이 실리콘 옥시나이트라이드막(3) 상에 CVD법을 이용해서 불순물로서 인이 첨가된 비정질실리콘막(4)을 형성한다. 이 비정질실리콘막(4)은, 나중의 열공정에서 결정화가 행해져 전하축적층으로서의 부유 게이 트 다결정실리콘전극으로 된다.
또한, 평탄화를 위해 비정질실리콘막(4)을 다결정화시킬 때에 이하의 처리를 실행한다. 비정질실리콘막(4)에 대해, 400℃의 라디컬 산화 분위기에서 실리콘 산화막을 형성한 후, 900℃ 정도의 열공정을 가한다. 표면 거칠기 증가를 억제하기 위해서는, 이 저온 라디컬 산화가 대단히 유용하다.
실리콘 산화막을 형성하는 것은, 실리콘 중의 도펀트의 외방확산을 방지하기 위함과 더불어, 나중의 900℃의 열공정에서의 표면 실리콘 원자의 이동(migrate)을 막아 표면 거칠어짐(표면 변동)을 억제할 수 있다. 400℃에서의 산화에 있어서는, 실리콘은 비정질 그대로이다. 이 실리콘이 비정질인 상태에서, 표면으로 라디컬 산화 처리를 실행하고, 그 후에 결정화시킴으로써 표면 거칠어짐을 억제할 수 있다고 하는 지견(知見)은 새로운 것이다. 산화온도는 비정질실리콘이 결정화되지 않는 550℃ 이하이면 좋고, 잇따른 결정화 열처리공정은 700℃ 이상이면 좋다.
더욱이, 900℃의 열공정에 의해 결정입자의 성장이 충분히 행해지고, 이들 공정보다도 나중의 열공정에 있어서 현저한 결정입자 성장은 보이지 않는다. 또한 본 실시형태에서는, 실리콘 산화막 형성 시에 라디컬 산화종을 이용한 산화를 이용했다. 그에 반해, 분자모양 산소에서의 산화처리의 경우, 다결정실리콘 중의 도펀트 농도 불균일에 기인하는 국소적인 산화속도의 차가 발생하고, 반대로 표면이 거칠어져 버린다.
최후로, 부유 게이트 다결정실리콘막(4)의 표면에 라디컬 산화로 형성한 실리콘 산화막을 불산으로 박리한다. 한편 불산 약액도 다결정실리콘 표면을 거칠게 하는 요인으로 된다. 불산 약액 또는 초순수 등, 세정처리에서 이용되는 약액이지만, 액 중의 OH이온에 의해 실리콘 표면이 에칭된다. 그 에칭속도는 면방위에 의해 달라지기 때문에, 산화막 박리의 세정처리를 실행하는 것만으로 다결정실리콘 표면의 거칠기는 증가한다. 그래서, 약액 처리 시의 표면 거칠어짐을 억제하기 위해서는, 될 수 있는 대로 OH량이 적은 저pH의 용액을 이용하는 것이 필요하게 된다. 예컨대, 산화막 박리 시에는, 희불산과 염산의 혼합용액을 이용하는 것, 나아가서는 순수 린스 처리시간을 짧게 하는 것 등이다.
이상, 부유 게이트에 이용되는 다결정실리콘의 결정입자 사이즈의 안정화, 표면을 될 수 있는 대로 거칠게 하지 않는 세정 등을 이용함으로써, PV는 7∼8㎚ 이하로 하는 것이 가능하게 된다.
이어서, 다결정실리콘막(4) 상에 전극간 절연막으로 되는 제2게이트 절연막(9)을 형성한다. 제2게이트 절연막(9)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, Al, Hf, Zr, La의 적어도 하나를 포함하는 금속 산화물 박막, Al, Hf, Zr, La의 적어도 하나를 포함하는 금속 산질화물막, 이상의 박막 중 어느 것인가 단층막, 혹은 상기 박막의 2가지 이상을 포함하는 적층구조로 구성할 수 있다. 이 절연막(9) 상에 LPCVD법을 이용해서 불순물로서 인이 첨가된 다결정실리콘막(10)을 형성한다. 이 다결정실리콘막(10)은 나중에 제어 게이트전극으로 기능하는 게이트 다결정실리콘이다. 이 게이트 다결정실리콘막(10) 상에 LPCVD법으로 실리콘 질화막(11)을 형성한다(도 26). 더욱이, 실리콘 질화막(11) 상에 포토레지스트(12)를 도포한다. 리소그래피법을 이용해서 소망하는 패턴으로 가공하고(도 27), 이어서 포토레지스트(12)를 제거한다. 실리콘 질화막(11)을 마스크로 해서 제어 게이트 다결정실리콘막(10), 부유 게이트 절연막(9) 및 부유 게이트 다결정실리콘막(4)을 순차적으로 수직방향으로 에칭한다(도 28). 더욱이, 소스, 드레인을 형성하기 위해, 이온주입에 의해 인(P)을 실리콘기판 내로 주입하고, 열어닐에 의해 활성화시켜 불휘발성 반도체 기억장치를 완성한다(도 29).
이상과 같이 적층 게이트전극을 형성함으로써, 부유 게이트전극의 표면 모폴로지가 제어되고, 부유 게이트 절연막의 누설 내성이 높아져 전기적 신뢰성이 현저하게 향상된다.
이상, 본 발명을 실시형태를 통해 설명했지만, 본 발명에 의하면 제2게이트절연막(전극간 절연막)을 통한 누설전류를 억제하고, 전기적 신뢰성을 향상시킬 수 있다. 또, 본 발명은 상기의 실시형태에 한정되는 것은 아니다. 예컨대, 제1실시형태에서는 NAND 플래쉬를 예로 들어 설명했지만, 예컨대 부유 게이트에 전하축적층으로서의 실리콘 질화막을 사용한 MONOS 등에 대해서도 적용가능하다.
더욱이, 본 발명은 상기 실시형태 그대로에 한정되는 것이 아니라, 실시 단계에서는 그 요지를 이탈하지 않는 범위에서 구성요소를 변형하여 구체화할 수 있다. 또, 상기 실시형태에 개시되어 있는 복수의 구성요소의 적절한 조합에 의해 여러 가지 발명을 형성할 수 있다. 예컨대, 실시형태에 나타낸 전 구성요소로부터 몇 개의 구성요소를 삭제해도 좋다. 더욱이, 다른 실시형태에 걸친 구성요소를 적절히 조합시켜도 좋다.
도 1은 NAND형 플래쉬 메모리의 셀어레이 구조를 나타낸 도면으로, (a)는 평면도, (b)는 등가회로도,
도 2는 본 발명의 제1실시형태에 따른 반도체장치의 제조방법을 설명하기 위한 단면도로, 도 1의 B-B'선에 따른 단면도,
도 3은 도 2에 이어지는 공정에서의 단면도,
도 4는 도 3에 이어지는 공정에서의 단면도,
도 5는 도 4에 이어지는 공정에서의 단면도,
도 6은 도 5에 이어지는 공정에서의 단면도,
도 7은 도 6에 이어지는 공정에서의 단면도,
도 8은 도 7에 이어지는 공정에서의 단면도,
도 9는 도 8에 이어지는 공정에서의 단면도,
도 10은 도 9에 이어지는 공정에서의 단면도,
도 11은 도 10에 이어지는 공정에서의 단면도,
도 12는 도 10에 이어지는 공정에 있어서 A-A'선에 따른 단면도,
도 13은 도 12에 이어지는 공정에 있어서 A-A'선에 따른 단면도,
도 14는 부유 게이트 코너의 곡률반경과 누설전류의 관계를 나타낸 특성도,
도 15는 도 14에서 사용된 측정부위를 설명하기 위한 모식도,
도 16은 본 발명에 따른 적층 게이트전극의 형상의 특징을 설명하기 위한 모식도,
도 17은 본 발명의 효과를 설명하기 위한 모식도,
도 18은 불휘발성 메모리의 문제점을 설명하기 위한 B-B'선에 따른 단면도,
도 19는 불휘발성 메모리의 문제점을 설명하기 위한 A-A'선에 따른 단면도,
도 20은 게이트전극간 절연막의 실리콘 산화물 환산 막두께(d)와 곡률반경(r)의 비율과, 누설전류 밀도의 관계를 나타낸 특성도,
도 21은 게이트폭과 누설전류 밀도의 관계를 나타낸 특성도,
도 22는 부유 게이트전극의 코너부와 전극 표면 요철부에서의 전계집중을 설명하기 위한 모식도,
도 23은 게이트전극간 절연막의 막두께(d)와 부유 게이트전극 표면의 거칠기(PV)의 비율과, 누설전류 밀도의 관계를 나타낸 특성도,
도 24는 제3실시형태에 따른 불휘발성 메모리의 제조공정을 설명하기 위한 단면도,
도 25는 도 24에 이어지는 공정의 단면도,
도 26은 도 25에 이어지는 공정의 단면도,
도 27은 도 26에 이어지는 공정의 단면도,
도 28은 도 27에 이어지는 공정의 단면도,
도 29는 도 28에 이어지는 공정의 단면도이다.
< 도면부호의 설명 >
1 --- 실리콘기판, 2 --- 실리콘 산화막,
3 --- 실리콘 옥시나이트라이드막(제1게이트절연막),
4 --- (제1)다결정실리콘막(부유 게이트),
5 --- 실리콘 질화막, 6 --- 실리콘 산화막,
7 --- 포토레지스트, 8 --- 매립절연막,
9 --- 제2게이트절연막,
10 --- (제2)다결정실리콘막(제어 게이트),
11 --- 실리콘 질화막, 12 --- 포토레지스트,
13 --- 실리콘 산화막, 14 --- 불순물 주입층,
20 --- 전기력선.

Claims (5)

  1. 반도체기판과,
    상기 반도체기판 상에 행렬모양으로 형성된 복수의 메모리소자,
    동일 열방향의 상기 메모리소자에 선택적으로 접속되는 복수의 비트선 및,
    동일 행방향의 상기 메모리소자에 접속되는 복수의 워드선을 구비하되, 상기 복수의 메모리소자의 각각이,
    상기 반도체기판 상에 형성된 제1게이트 절연막과,
    상기 제1게이트 절연막 상에 형성된 전하축적층,
    상기 전하축적층 상에 형성된 제2게이트 절연막 및,
    상기 제2게이트 절연막 상에 형성된 제어전극을 구비하고,
    상기 비트선에 수직한 방향에 따른 단면에서, 상기 전하축적층의 상부 코너부 또는 표면 요철부의 곡률반경을 r, 상기 제2게이트 절연막의 실리콘 산화막 환산 막두께를 d로 할 때, r/d가 0.5 이상인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 청구항 1에 있어서, 상기 제2게이트 절연막의 실리콘 산화막 환산 막두께(d)와, 상기 전하축적층의 상기 표면 요철부의 정상으로부터 골짜기까지의 거리(PV)의 비율(d/PV)이 2 이상인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 반도체기판과,
    상기 반도체기판 상에 행렬모양으로 형성된 복수의 메모리소자,
    동일 열방향의 상기 메모리소자에 선택적으로 접속되는 복수의 비트선 및,
    동일 행방향의 상기 메모리소자에 접속되는 복수의 워드선을 구비하되, 상기 복수의 메모리소자의 각각이,
    상기 반도체기판 상에 형성된 제1게이트 절연막과,
    상기 제1게이트 절연막 상에 형성된 전하축적층,
    상기 전하축적층 상에 형성된 제2게이트 절연막 및,
    상기 제2게이트 절연막 상에 형성된 제어전극을 구비하고,
    상기 비트선에 수직한 방향에 따른 단면에서의 상기 전하축적층의 상부 코너부의 곡률반경이, 상기 워드선에 수직한 방향에 따른 단면에서의 상기 전하축적층의 상부 코너부의 곡률반경보다 큰 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 반도체기판과,
    상기 반도체기판 상에 형성된 제1게이트 절연막,
    상기 제1게이트 절연막 상에 형성된 전하축적층,
    상기 전하축적층 상에 형성된 제2게이트 절연막 및,
    상기 제2게이트 절연막 상에 형성된 제어전극을 구비하되,
    상기 제2게이트 절연막의 실리콘 산화막 환산 막두께(d)와, 상기 전하축적층의 표면 요철부의 정상으로부터 골짜기까지의 거리(PV)의 비율(d/PV)이 2 이상인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 청구항 1 내지 4의 어느 하나에 있어서, 상기 제2게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, Al, Hf, Zr, La의 적어도 하나를 포함하는 금속 산화물막으로 이루어진 막 군의 어느 하나의 막, 혹은 상기 막의 2가지 이상을 포함하는 적층구조로 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
KR1020070069245A 2006-07-19 2007-07-10 불휘발성 반도체 기억장치 KR100853323B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006197258 2006-07-19
JPJP-P-2006-00197258 2006-07-19

Publications (2)

Publication Number Publication Date
KR20080008234A KR20080008234A (ko) 2008-01-23
KR100853323B1 true KR100853323B1 (ko) 2008-08-20

Family

ID=38970621

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070069245A KR100853323B1 (ko) 2006-07-19 2007-07-10 불휘발성 반도체 기억장치

Country Status (4)

Country Link
US (3) US7906804B2 (ko)
JP (1) JP2012044229A (ko)
KR (1) KR100853323B1 (ko)
CN (2) CN100585861C (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
JP2008205288A (ja) * 2007-02-21 2008-09-04 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置の製造方法
JP5313547B2 (ja) * 2008-05-09 2013-10-09 東京エレクトロン株式会社 半導体装置の製造方法
CN102024821B (zh) * 2009-09-18 2012-08-22 中芯国际集成电路制造(上海)有限公司 非易失性存储装置、非易失性存储器件及其制造方法
KR101070291B1 (ko) 2009-12-18 2011-10-06 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
JP2012069706A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
JP5966301B2 (ja) * 2011-09-29 2016-08-10 富士通株式会社 化合物半導体装置及びその製造方法
CN103779217A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种鳍片型场效应晶体管及其制作方法
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9437604B2 (en) * 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
US10541172B2 (en) * 2016-08-24 2020-01-21 International Business Machines Corporation Semiconductor device with reduced contact resistance
JP2018156975A (ja) 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
US10381376B1 (en) 2018-06-07 2019-08-13 Sandisk Technologies Llc Three-dimensional flat NAND memory device including concave word lines and method of making the same
CN111129035A (zh) * 2019-12-24 2020-05-08 云谷（固安）科技有限公司 阵列基板、显示面板及显示装置
CN114446890B (zh) * 2020-11-06 2024-05-07 长鑫存储技术有限公司 存储器的制造方法及存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010105584A (ko) * 2000-05-16 2001-11-29 김순택 리튬 2차전지
KR20040023650A (ko) * 2001-07-27 2004-03-18 가부시끼가이샤 르네사스 테크놀로지 반도체장치
KR20050016108A (ko) * 2003-08-04 2005-02-21 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 동작 방법, 제조 방법,반도체 집적 회로 및 시스템

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900007214B1 (ko) * 1987-08-31 1990-10-05 삼성전자 주식회사 고임피던스를 이용한 스태틱램의 데이타 출력버퍼
JP2724149B2 (ja) 1988-03-07 1998-03-09 株式会社東芝 半導体装置の製造方法
JP3140023B2 (ja) 1989-10-18 2001-03-05 株式会社日立製作所 半導体装置及びその製造方法
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JPH07201191A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 不揮発性半導体メモリ装置
US5599727A (en) * 1994-12-15 1997-02-04 Sharp Kabushiki Kaisha Method for producing a floating gate memory device including implanting ions through an oxidized portion of the silicon film from which the floating gate is formed
JP3484023B2 (ja) 1996-10-24 2004-01-06 株式会社東芝 半導体装置およびその製造方法
JPH11154711A (ja) 1997-11-20 1999-06-08 Toshiba Corp 半導体装置の製造方法
JP2000200841A (ja) 1999-01-07 2000-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP2001015619A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2002359308A (ja) * 2001-06-01 2002-12-13 Toshiba Corp 半導体記憶装置及びその製造方法
JP2003031705A (ja) 2001-07-19 2003-01-31 Toshiba Corp 半導体装置、半導体装置の製造方法
JP2004022819A (ja) * 2002-06-17 2004-01-22 Toshiba Corp 半導体装置及びその製造方法
SG125143A1 (en) * 2002-06-21 2006-09-29 Micron Technology Inc Nrom memory cell, memory array, related devices and methods
JP2004071646A (ja) * 2002-08-01 2004-03-04 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法と制御方法
JP2004087720A (ja) * 2002-08-26 2004-03-18 Toshiba Corp 半導体装置および半導体装置の製造方法
JP3998621B2 (ja) 2003-09-29 2007-10-31 株式会社東芝 半導体装置及びその製造方法
TWI253746B (en) * 2003-10-24 2006-04-21 Fujitsu Ltd Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same
JP3962009B2 (ja) 2003-12-05 2007-08-22 株式会社東芝 半導体装置の製造方法
US20070158700A1 (en) 2004-01-30 2007-07-12 Nec Corporation Field effect transistor and method for producing the same
DE102004006505B4 (de) * 2004-02-10 2006-01-26 Infineon Technologies Ag Charge-Trapping-Speicherzelle und Herstellungsverfahren
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法
US20050282338A1 (en) * 2004-06-17 2005-12-22 Yoo Jong-Ryeol Methods of forming gate patterns using isotropic etching of gate insulating layers
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
KR100580587B1 (ko) * 2004-09-07 2006-05-16 삼성전자주식회사 반도체 장치의 제조 방법
US7272719B2 (en) * 2004-11-29 2007-09-18 Signacert, Inc. Method to control access between network endpoints based on trust scores calculated from information system component analysis
JP4734019B2 (ja) * 2005-04-26 2011-07-27 株式会社東芝 半導体記憶装置及びその製造方法
TWI298179B (en) * 2006-05-19 2008-06-21 Promos Technologies Inc Metal oxide semiconductor transistor and method of manufacturing thereof
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010105584A (ko) * 2000-05-16 2001-11-29 김순택 리튬 2차전지
KR20040023650A (ko) * 2001-07-27 2004-03-18 가부시끼가이샤 르네사스 테크놀로지 반도체장치
KR20050016108A (ko) * 2003-08-04 2005-02-21 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 동작 방법, 제조 방법,반도체 집적 회로 및 시스템

Also Published As

Publication number Publication date
CN101714561A (zh) 2010-05-26
US7906804B2 (en) 2011-03-15
CN101110426A (zh) 2008-01-23
US8133782B2 (en) 2012-03-13
US20080017911A1 (en) 2008-01-24
CN100585861C (zh) 2010-01-27
CN101714561B (zh) 2012-08-29
KR20080008234A (ko) 2008-01-23
US20110136330A1 (en) 2011-06-09
US8330206B2 (en) 2012-12-11
US20120139032A1 (en) 2012-06-07
JP2012044229A (ja) 2012-03-01

Similar Documents

Publication Publication Date Title
KR100853323B1 (ko) 불휘발성 반도체 기억장치
KR100542510B1 (ko) 반도체 기억 장치
KR930007527B1 (ko) 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
JP2006344746A (ja) 不揮発性半導体記憶装置およびその製造方法
EP3982394B1 (en) Split-gate, twin-bit non-volatile memory cell
US7476583B2 (en) Semiconductor device and method of manufacturing the same
JP4868864B2 (ja) 半導体装置の製造方法
JPH08264668A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100978968B1 (ko) 불휘발성 반도체 메모리 및 그 제조방법
JP5161495B2 (ja) 不揮発性半導体記憶装置
KR100981487B1 (ko) 반도체 장치
US7560765B2 (en) Nonvolatile memory device and method of fabricating the same
JP5010222B2 (ja) 不揮発性半導体記憶装置
JP4117272B2 (ja) 半導体記憶装置の製造方法
US20080277665A1 (en) Semiconductor device, nonvolatile memory device and method for fabricating the same
JP5160175B2 (ja) 半導体装置の製造方法
KR100799056B1 (ko) 반도체 소자의 제조 방법
JP2010129594A (ja) 半導体記憶装置及びその製造方法
KR20070087374A (ko) 비휘발성 메모리 장치 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140722

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160707

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180718

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190718

Year of fee payment: 12