KR20050016108A - 불휘발성 반도체 기억 장치 및 그 동작 방법, 제조 방법,반도체 집적 회로 및 시스템 - Google Patents

불휘발성 반도체 기억 장치 및 그 동작 방법, 제조 방법,반도체 집적 회로 및 시스템

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KR20050016108A
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Abstract

고밀도·고속 재기입 가능한 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 자유도가 높은 불휘발성 반도체 기억 장치를 제공한다. 행 방향으로 배열되는 복수의 워드선 WL과, 워드선과 직교하는 열 방향으로 배열되는 비트선 DQ와, 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터 중, 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 MSGm, MSGn을 구비한다. 배열된 메모리 셀 트랜지스터를 선택하는, 제1 선택 트랜지스터, 제2 선택 트랜지스터 중 어느 한쪽 혹은 양방이, 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 의해 형성되어 있어도 된다.

Description

불휘발성 반도체 기억 장치 및 그 동작 방법, 제조 방법, 반도체 집적 회로 및 시스템{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE , OPERATION METHOD AND MANUFACTURING METHOD THEREOF, SEMICONDUCTOR INTEGRATED CIRCUIT, AND SYSTEM}
본 발명은, 부유 게이트 구조 혹은 MONOS 구조를 갖는 메모리에서, 고밀도의 메모리 셀에서의 분할 기입 소거를 실현하는 불휘발성 반도체 기억 장치 및 그 동작 방법, 제조 방법 및 반도체 집적 회로 및 시스템에 관한 것이다.
종래, 불휘발성 반도체 기억 장치로서는, 예를 들면, 데이터의 기입·소거를 전기적으로 행하는, EEPROM(Electrically Erasable Programmable Read-Only Memory)이 알려져 있다. 이 EEPROM에서는, 특히 NAND형인 경우에는, 상호 교차하는 행 방향의 워드선과 열 방향의 비트선과의 교점에 각각 메모리 셀이 배치되어, 메모리 셀 어레이가 구성되어 있다. 메모리 셀에는, 통상, 예를 들면, 부유 게이트와 제어 게이트를 적층하여 이루어지는 적층 게이트 구조의 MOS 트랜지스터가 이용된다.
NAND형 플래시 메모리의 대표적인 메모리 셀은, 예를 들면, 비특허 문헌1에 기재되어 있다. NAND형 플래시 메모리는, 메모리 셀 트랜지스터가, 복수개 직렬로 접속되어, NAND 스트링을 형성하고, 그 NAND 스트링의 양측에 선택 트랜지스터가 배치된 구조를 갖는다. 또한, 메모리 셀의 소자 활성 영역에 대하여 소자 분리 영역이 병행하여 배치되어 메모리 셀 어레이를 구성하고 있다. 일반적으로 선택 트랜지스터의 게이트 길이는, 메모리 셀 트랜지스터의 게이트 길이와 동일 혹은 메모리 셀 트랜지스터의 게이트 길이보다 길어, 단채널 효과에 의한 트랜지스터의 컷오프 특성의 열화를 확보하고 있다. 또한, 선택 트랜지스터는, 통상 증강형 MOS 트랜지스터로 구성된다.
NAND형 플래시 메모리는, NAND 열수를 많게 함으로써 메모리 셀의 고밀도화를 도모하고 있다. 이것은, 선택 트랜지스터 및 비트선 및 소스선 컨택트 부분이 오버 헤드로서 메모리 셀 어레이 내에 존재하고, 이 선택 게이트의 점유율을 내리기 위해, 1개의 NAND 열에 포함되는 메모리 셀수를 많게 함으로써 오버 헤드 부분의 비율을 내려 고밀도화를 실현하고 있다. 그러나, 한편 NAND 열에 포함되는 메모리 셀수가 증가되면 NAND 열마다 데이터 재기입이 행해지기 때문에, 데이터 기입 소거 단위가 동시에 커지게 되는 문제가 있다. 따라서, 메모리 셀 내에 선택 트랜지스터를 설치하여 NAND 열을 분할하는 방법 등이 제안되어 있다(특허 문헌1 및 특허 문헌2). 또한, 기입 시의 채널 전압 제어 방식에는, 셀프 부스트(SB) 기입 방식 등이 제안되어 있다(비특허 문헌2).
[특허 문헌1]
일본 특개2000-222895호 공보
[특허 문헌2]
미국 특허 제6295227호 명세서
[비특허 문헌1]
白田理一郞, "256M비트 NAND 플래시 메모리의 개관과 NAND 플래시의 장래 동향(A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend)", 불휘발성 반도체 메모리 워크숍(NVSW), 2000년, p.22∼31
[비특허 문헌2]
K. D. Suh 외, "증분 스텝 펄스 프로그래밍 방식에 의한 3.3볼트, 32메가비트 NAND 플래시 메모리", 미국 전기전자학회, 저널 오브 솔리드 스테이트 서키츠, 제30권, 1995년 11월호, p.1149-1156(K. D. Suh, et. al, "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.30. NO.11, NOVEMBER 1995, p.1149-1156)
NAND 열을 분할하는 방식으로도 상술한 비트선이나 소스선 부분의 오버 헤드 부분의 증대는 회피할 수 있지만, 선택 트랜지스터 자체의 면적 오버 헤드는 증대되기 때문에, 고밀도 메모리 셀에 대하여 면적 증대는 피할 수 없다. 또한, 메모리 설계 단계로부터 선택 트랜지스터의 위치를 확정하고 있기 때문에, 메모리를 사용할 때에 재기입 소거 단위를 변경하는 자유도가 낮다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 바는, 메모리 셀의 고밀도화를 도모하면서 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의의 기입 소거 단위를 시스템적으로 설정할 수 있는 불휘발성 반도체 기억 장치 및 그 동작 방법, 제조 방법, 반도체 집적 회로 및 시스템을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제1 특징은, (a) 행 방향으로 배열되는 복수의 워드선과, (b) 워드선과 직교하는 열 방향으로 배열되는 비트선과, (c) 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와, (d) 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, (e) 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 워드선에 대하여 접속되며, 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로를 구비하는 불휘발성 반도체 기억 장치인 것을 요지로 한다.
본 발명의 제2 특징은, (a) 메모리 셀 어레이 전체를 플래시 소거한 후, NAND 스트링 중의 n번째의 선택 게이트로서 기능하는 메모리 셀에 전자 주입하는 수순과, (b) NAND 스트링 중, n+1번째로부터 최후까지의 메모리 셀을 메모리 셀로서 인식하고, 순서대로 또는 랜덤하게 프로그램하는 수순과, (c) NAND 스트링 중, n번째로부터 비트선측의 메모리 셀 트랜지스터를 ON으로 하고, 비트선으로부터 선택 게이트로서 기능하는 메모리 셀에 저전위의 비트선 전압 VBL=로우(LOW), 예를 들면, 0V를 초기 설정하고, 비선택 메모리 셀에 고전위의 비트선 전압 VBL=하이(HIGH), 예를 들면, Vcc를 전송하는 수순과, (d) 선택 게이트로서 기능하는 메모리 셀에 컷오프 전압(OFF 전압), 예를 들면, Vdd를 인가하고, 소스선을 저전위, 예를 들면, 0V로 하는 수순과, (e) NAND 스트링 중, n+1번째로부터 최후까지의 메모리 셀을 프로그램하는 수순을 구비하는 불휘발성 반도체 기억 장치의 동작 방법인 것을 요지로 한다.
본 발명의 제3 특징은, (a) 행 방향으로 배열되는 복수의 제1 워드선과, 제1 워드선과 직교하는 열 방향으로 배열되는 비트선과, 열 방향으로 배열되며, 또한 복수의 제1 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 제1 전하 축적층을 갖는 제1 메모리 셀 트랜지스터와, 제1 전하 축적층을 갖는 제1 메모리 셀 트랜지스터 중, 접속된 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 제1 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 워드선에 대하여 접속되며, 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로를 구비하는 분할 기입 소거형 메모리와, (b) 행 방향으로 배열되는 복수의 제2 워드선과, 제2 워드선과 직교하는 열 방향으로 배열되는 비트선과, 열 방향으로 배열되며, 또한 복수의 제2 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 제2 전하 축적층을 갖는 제2 메모리 셀 트랜지스터를 구비하는 NAND형 플래시 메모리를 구비하는 불휘발성 반도체 기억 장치 시스템인 것을 요지로 한다.
본 발명의 제4 특징은, (a) 반도체 칩과, (b) 반도체 칩에 탑재되며, 행 방향으로 배열되는 복수의 워드선과, (c) 워드선과 직교하는 열 방향으로 배열되는 비트선과, (d) 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와, (e) 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, (f) 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 워드선에 대하여 접속되며, 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로를 구비하는 (g) 분할 기입 소거형 메모리와, (h) 반도체 칩에 탑재되며, 분할 기입 소거형 메모리를 제어하는 논리 회로를 구비하는 반도체 집적 회로인 것을 요지로 한다.
본 발명의 제5 특징은, (a) 행 방향으로 배열되는 복수의 워드선과, (b) 워드선과 직교하는 열 방향으로 배열되는 비트선과, (c) 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하축적층을 갖는 메모리 셀 트랜지스터와, (d) 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, (e) 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 워드선에 대하여 접속되며, 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로를 구비하는 (f) 분할 기입 소거형 메모리를 포함하는 메모리 카드를 구비하고, 정보를 기억함과 함께, 정보 매체에 액세스하기 위한 불휘발성 반도체 기억 장치 시스템인 것을 요지로 한다.
본 발명의 제6 특징은, (a) 행 방향으로 배열되는 복수의 워드선과, (b) 워드선과 직교하는 열 방향으로 배열되는 비트선과, (c) 열 방향으로 배열되며, 또한 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하축적층을 갖는 메모리 셀 트랜지스터와, (d) 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 상기 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, (e) 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 워드선에 대하여 접속되며, 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로를 구비하는 (f) 분할 기입 소거형 메모리를 포함하는 IC 카드를 구비하고, 정보를 기억함과 함께, 정보 매체에 액세스하기 위한 불휘발성 반도체 기억 장치 시스템인 것을 요지로 한다.
본 발명의 제7 특징은, (a) 반도체 기판의 표면 근방에 채널 이온 주입층을 형성한 후, 게이트 산화막 및 부유 게이트로 되는 제1 도전층을 순차적으로 형성하는 공정과, (b) 또한 게이트간 절연막으로서, 예를 들면, ONO막, 알루미나막 등의 알루미늄 산화물, 혹은 알루미늄 산화물과 실리콘 산화막의 적층 구조로 이루어지는 절연막, 알루미나막과 실리콘 질화막과 실리콘 산화막의 적층 구조로 이루어지는 절연막, 혹은 하프늄옥사이드를 퇴적하는 공정과, (c) 다음으로 복수개의 선택 트랜지스터의 채널 예정 영역을 리소그래피로 패터닝하여 개구부를 형성하고, 이온 주입에 의해, 채널 확산층을 형성하는 공정과, (d) 다음으로 개구부 아래의 게이트간 산화막을 에칭 개구한 후, 제어 게이트 전극재를 퇴적하는 공정과, (e) 다음으로 리소그래피로 패터닝하여, 적층 게이트 구조를 에칭 가공하여, 메모리 셀 트랜지스터의 게이트 전극, 복수개의 선택 트랜지스터의 게이트 전극을 형성한 후, 반도체 기판 중에 불순물을 이온 주입하여, 소스·드레인 확산층을 형성하는 공정을 구비하는 불휘발성 반도체 기억 장치의 제조 방법인 것을 요지로 한다.
<실시예>
전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 워드선에 대하여 접속되며, 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로를 구비하는 불휘발성 반도체 기억 장치이다.
다음으로, 도면을 참조하여, 본 발명의 실시예를 설명한다. 이하의 도면에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 또한, 이하에 설명하는 실시예는, 본 발명의 기술 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술 사상을 하기의 것에 특정하는 것은 아니다. 본 발명의 기술 사상은, 특허 청구의 범위에서, 다양한 변경을 가할 수 있다.
(비교예)
NAND형 플래시 메모리는, 도 1에 도시한 바와 같이, 파선으로 둘러싸인 영역으로 도시되는 메모리 블록(70)을 형성하는 복수개, 예를 들면 16개의 메모리 셀 트랜지스터 M0, M1, M2, …, M15가 직렬로 열 방향으로 접속되고, 그 한쪽에 1개의 비트선측 선택 트랜지스터 SG1, 다른쪽에 1개의 소스선측 선택 트랜지스터 SG2가 접속되어 있다.
각 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 게이트에는, 워드선 WL0, WL1, WL2, …, WL15가 각각 일대일로 접속되어 있다. 비트선측 선택 트랜지스터 SG1의 게이트에는, 비트선측 선택 게이트선 SGD가 접속되어 있다. 소스선측 선택 트랜지스터 SG2의 게이트에는, 소스선측 선택 게이트선 SGS가 접속되어 있다.
비트선측 선택 트랜지스터 SG1의 소스는, 데이터선인 비트선 DQ에 접속되어 있다. 소스선측 선택 트랜지스터 SG2의 소스는, 공통 소스선 CS에 접속되어 있다.
이 메모리 블록(70) 내의 NAND 스트링은, 도시하지 않지만 비트선 DQ의 연장되는 방향으로 복수개 접속되어 있다. 또한, 워드선 WL0, WL1, WL2, …, WL15의 연장되는 방향으로 비트선 DQ마다 마찬가지의 회로 구성의 NAND 스트링이 복수개 설치되어 있다.
NAND 스트링은 종속적으로 직렬 접속되며, NAND 스트링의 단부에 각각 컨택트를 설치하여, 양단의 비트선측 선택 트랜지스터 SG1, 소스선측 선택 트랜지스터 SG2를 통해 메모리 셀 트랜지스터가 접속되는 구성이 복수개 연속한다.
복수개의 메모리 셀 게이트용의 워드선 WL0, WL1, WL2, …, WL15가 행 방향으로 상호 평행하게 직선적으로 형성되어 있다. 이 복수개의 메모리 셀 게이트의 양측에는, 각각 1개의 선택 게이트선 SGD, SGS가 상호 평행하게, 메모리 셀 게이트용의 워드선 WL0, WL1, WL2, …, WL15에 대해서도 평행하게, 직선적으로 형성되어 있다. 여기서, 복수개의 메모리 셀 트랜지스터 M0, M1, M2, …, M15는 상호 동일한 게이트 길이를 갖고 있다. 또한, 메모리 셀 트랜지스터 M0, M1, M2, …, M15의 양측의 한쌍의 선택 게이트 트랜지스터 SG1, SG2는 상호 동일한 게이트 길이를 갖고 있으며, 이 선택 게이트의 게이트 길이는 메모리 셀 게이트의 게이트 길이보다 일반적으로 크게 형성되어 있다.
열 방향으로 배열된 메모리 셀 게이트용의 워드선 WL0, WL1, WL2, …, WL15끼리의 사이에는 동일한 폭의 스페이스 F(F는 최소 가공 치수)가 형성되어 있다. 이 스페이스 F는, 메모리 셀 트랜지스터의 게이트 길이와 동일하다. 또한, 메모리 셀 트랜지스터의 양측에 인접하는 선택 게이트와, 최단부의 메모리 셀 게이트와의 사이에는 메모리 셀 게이트끼리의 사이의 스페이스 F와 동일한 스페이스 F가 형성되어 있다.
이 메모리 셀 게이트의 주행 방향에 직교하는 열 방향으로 상호 평행하게 소자 활성 영역이 형성되어 있다. 이 소자 활성 영역은 열 방향으로 상호 평행하게 형성된 복수의 소자 분리 영역에 의해, 주위를 둘러싸여 다른 소자 활성 영역과 분단되어 있다.
행 방향으로 배열되는 복수개, 예를 들면 16개의 메모리 셀 게이트의 양측에 1개씩으로, 한쌍의 선택 게이트가 형성되어, 하나의 NAND 스트링이 구성된다. 이 NAND 스트링의 단에는, 예를 들면, 메모리 셀 게이트 사이에 형성된 스페이스 F의 약 2배의 스페이스 약 2F를 두고, 또 다른 NAND 스트링이 형성되어 있다. 여기서, 상호 인접하는 NAND 스트링의 선택 게이트 사이의 소자 활성 영역 상에는, 컨택트가 형성되어 있다.
도 1에서, 복수의 메모리 셀이 직렬로 접속되어 1개의 메모리 셀 어레이인 NAND 셀(메모리 셀 유닛)이 형성되어 있다. 각 메모리 셀의 소스와 드레인은 소자 영역 상에 형성된 확산층 영역을 통해 상호 직렬로 접속되어 있다.
본 발명은, 전하 축적층에 부유 게이트를 갖는 구조 혹은 MONOS 구조의 NAND형 불휘발성 반도체 기억 장치 및 시스템에 관한 것으로, 메모리 셀 어레이의 워드선을 선택 게이트로서 기능시킴으로써, NAND 열 단위의 기입 소거 단위의 블록 사이즈를 임의로 설정하는 것을 가능하게 하여, 메모리 셀 내의 분할 기입 소거를 실현한다. NAND형 플래시 메모리의 고밀도 메모리 셀을 유지한 상태 그대로, 메모리 셀 내에 임의의 데이터 기입 소거 단위의 블록을 설정하고, 분할 기입 소거할 수 있도록 메모리 셀 내의 임의의 워드선을 선택 게이트로서 이용하는 방법을 개시한다. NAND 스트링에 포함되는 메모리 셀수×페이지 길이(=페이지 사이즈)보다 작은 데이터 단위를 취급하는 기술을 설명하고 있으며, 또한 뒤로부터 시스템적으로 기입 소거 단위를 자유자재로 설정할 수 있는 점에 중요한 특징이 있다. 여기서, 「페이지 길이」란, 1회의 동시 기입 시의 비트선수에 상당하며, 1개의 워드선에 접속하는 메모리 셀 중, 기입되는 셀수와 동일하다. 여기서, 비트선 실드를 사용하는 경우에는, 짝수번, 홀수번의 비트선이 교대로 선택, 비선택으로 배열되기 때문에, 물리적으로 배열된 비트선의 개수의 절반이 페이지 길이로 된다. 또한, 비트선 실드를 사용하지 않는 경우에는, 물리적으로 배열된 비트선의 개수분이 페이지 길이로 된다.
이 때문에, 실시예1에서는, 불휘발성 반도체 기억 장치의 메모리 셀 트랜지스터를 선택 게이트로서 기능시키는 것을 중심으로, 회로 구성, 평면 패턴 구성, 동작 모드, 소자 단면 구조, 제조 방법, 매트릭스 회로 구성에 대하여 설명한다. 실시예2에서는, 실시예1에서 설명한 불휘발성 반도체 기억 장치의 회로 구성을 조합한 회로 시스템 구성예에 대하여 설명한다. 또한, 실시예3에서는, 실시예1에서 설명한 불휘발성 반도체 기억 장치의 사용 형태를 고려한 시스템 구성에 대하여 설명한다. 또한, 실시예4에서는, 상기 실시예1 내지 실시예3에서 설명한 불휘발성 반도체 기억 장치의 시스템 블록 구성예에 대하여 설명한다. 또한, 실시예5에서는, 상기의 실시예1에서 개시된 불휘발성 반도체 기억 장치를 메모리 카드, IC 카드 등의 구체적인 시스템에 적용한 예를 설명한다.
또한, 이하의 설명에서는, 「메모리 셀 트랜지스터를 선택 게이트로서 기능시키는 것」이라는 공통의 개념을 적용할 수 있는 범위에서, NAND형 플래시 메모리에 대하여 설명한다. 메모리 셀 트랜지스터로서는, 부유 게이트형, 혹은 MONOS 형 혹은 이들 변형예를 적용한다.
[실시예1]
본 발명의 실시예1에서는, 선택 게이트로서 기능하는 메모리 셀 트랜지스터를 중심으로, 회로 구성, 평면 패턴 구성, 동작 모드, 소자 단면 구조, 제조 방법, 매트릭스 회로 구성에 대하여 설명한다. 선택 게이트의 개수로서는, 컷오프 특성이 확보되는 것이면, 1개이어도 혹은 2개이어도, 또한 필요에 따라 3개이어도 된다. 또한 이들의 선택 게이트는 상호 다른 전위가 인가되어 있어도 되고, 혹은, 동일한 전위로 되도록, 소정 개수의 비트 라인마다 단락되어 있어도 된다.
본 발명의 실시예1에서는, 메모리 셀 내의 워드선의 일부를 선택 게이트로서 치환함으로써, 선택 게이트로 둘러싸인 영역을 기입 소거 단위로 하는 NAND형 플래시 메모리를 동작시킬 수 있다. 우선, 메모리 셀에 전하 주입하여 기입함으로써, 증강형으로서 선택 게이트로서 동작시킨다. 이 때, 1개의 선택 게이트만으로는 컷오프 특성을 확보할 수 없는 경우에는 복수개 (2개 혹은 그 이상)의 워드선을 직렬로 연결한 선택 게이트로서 기능시키면 된다. 이 때, 선택 게이트는 메모리 셀에 전하를 주입함으로써 실현하고 있기 때문에 임의의 메모리 셀이 선택 트랜지스터로 이루어질 수 있는 것을 나타내고 있다. 따라서, NAND 열 내의 임의의 워드선을 선택 게이트로서 선택하면 그 선택 게이트로 둘러싸인 영역의 메모리 셀수가 기입 소거 단위로서 블록으로 된다. 즉, NAND 스트링에 포함되는 메모리 셀수×페이지 길이(=페이지 사이즈)보다 작은 데이터 단위를 취급할 수 있다. 따라서, 기입 소거 단위가 작은 소블록 사이즈에 의한 기입 소거 스피드의 개선 혹은 불필요한 데이터 영역을 줄인 메모리 셀의 활용 효율이 높은 불휘발성 반도체 기억 장치를 제공하는 것이 가능하게 된다.
(평면 패턴과 기본 회로 구성)
도 2의 (a) 및 도 2의 (b)는, 본 발명의 실시예1에 따른 NAND형 플래시 메모리 셀 유닛의 평면 레이아웃 패턴 구성도와 회로 구성도를 도시하고 있다. 이 예에서는, 디자인 룰 F를 이용한 경우를 예로 들고 있다. 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS, 제어 게이트(워드선) WL1, WL2, …, WLm, WLm+1, …, WLn, …, WL32의 게이트 길이는, 각각 F로 동일하게 되어 있다. 또한, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS, 제어 게이트(워드선) WL1, WL2, …, WL32의 선간의 스페이스는, 각각 F로 동일하게 되어 있다. 또한, 비트선측 선택 게이트선 SGD의 상방에는, 비트선 DQ용 컨택트홀 BC, 소스측 선택 게이트선 SGS의 하방에는 소스선 CS용 컨택트홀 SC가 개구되어 있다.
본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치의 회로 구성상, 도 2에 도시한 바와 같이, 복수의 워드선 중, 임의의 워드선 WLm, WLm+1, WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능시키도록 하고, 각각 선택 게이트로서 기능하는 메모리 셀 열 MSGm, MSGm+1, MSGn을 구성하고 있는 점에 특징이 있다. NAND 스트링의 양 사이드의 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS뿐만 아니라, 메모리 셀 M1, M2, …, M32 중의 특정한 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 함으로써, NAND 스트링에 직렬로 접속되는 메모리 셀수를 임의의 사이즈로 조정할 수 있다. 상기한 예에서는, 연속한 워드선 WLm, WLm+1에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하고 있다. 이것은, 선택 게이트로서 기능하는 트랜지스터의 컷오프 특성을 향상시킨다고 하는 효과가 있다. 상기한 예에서의 워드선 WLn에 접속된 메모리 셀 트랜지스터와 같이, 전류 컷오프 성능을 확보할 수 있는 것이면, 1개만을 선택 게이트선으로서 이용해도 되는 것은 물론이다. 실시예1에서는, NAND 스트링은 3분할되는 것이 명백하다.
(실시예1의 변형예1)
실시예1에서, NAND형 플래시 메모리 셀에 대하여 메모리 셀의 일부를 선택 게이트로 할 뿐만 아니라, NAND형 플래시 메모리의 한쪽의 선택 게이트 자체를 삭제하여, 메모리 셀만의 메모리 셀 어레이 구조로서 구성, 이것에 메모리 셀을 선택 게이트로서 기능시키는 방법을 채용함으로써 상술한 기입 소거 단위의 축소 혹은 최적화를 실현할 수도 있다.
도 3의 (a) 및 도 3의 (b)는, 본 발명의 실시예1의 변형예1에 따른 NAND형 플래시 메모리 셀 유닛의 평면 레이아웃 패턴 구성도와 회로 구성도를 도시하고 있다. 회로 구성상, 도 3에 도시한 바와 같이, 복수의 워드선 중, 임의의 워드선 WLm, WLm+1, WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하고, 각각 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGm+1, MSGn을 구성하고 있는 점은, 실시예1과 마찬가지이다. 또한, 비트선측 선택 게이트선 SGD에 접속되는 선택 트랜지스터 열을, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD에 의해 구성한 점에 특징을 갖는다. NAND 스트링의 양 사이드의 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS에서, 한쪽의 비트선측 선택 게이트선 SGD를 구성하는 트랜지스터 열을 MOS 트랜지스터에 의해 구성하는 것이 아니라, 메모리 셀 트랜지스터를 그대로 배열하고, 필요에 따라 선택 게이트로서 기능하도록 한다. 메모리 셀 M1, M2, …, M32 중의 특정한 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 함으로써, NAND 스트링에 직렬로 접속되는 메모리 셀수를 임의의 사이즈로 조정할 수 있는 점은 실시예1과 마찬가지이다.
(실시예1의 변형예2)
도 4의 (a) 및 도 4의 (b)는, 본 발명의 실시예1의 변형예2에 따른 NAND형 플래시 메모리 셀 유닛의 평면 레이아웃 패턴 구성도와 회로 구성도를 도시하고 있다. 회로 구성상, 도 4에 도시한 바와 같이, 복수의 워드선 중, 임의의 워드선 WLm, WLm+1, WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하고, 각각 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGm+1, MSGn을 구성하고 있는 점은, 실시예1과 마찬가지이다. 또한, 소스선측 선택 게이트선 SGS에 접속되는 선택 트랜지스터 열을, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS에 의해 구성한 점에 특징을 갖는다. NAND 스트링의 양 사이드의 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS에서, 한쪽의 소스선측 선택 게이트선 SGS를 구성하는 트랜지스터 열을 MOS 트랜지스터에 의해 구성하는 것이 아니라, 메모리 셀 트랜지스터를 그대로 배열하고, 필요에 따라 선택 게이트로서 기능하도록 한다. 메모리 셀 M1, M2, …, M32 내의 특정한 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 함으로써, NAND 스트링에 직렬로 접속되는 메모리 셀수를 임의의 사이즈로 조정할 수 있는 점은 실시예1과 마찬가지이다.
(실시예1의 변형예3)
실시예1에서, NAND형 플래시 메모리 셀에 대하여 메모리 셀의 일부를 선택 게이트로 할 뿐만 아니라, NAND형 플래시 메모리의 양방의 선택 게이트 자체를 삭제하여, 메모리 셀만의 메모리 셀 어레이 구조로서 구성, 이것에 메모리 셀을 선택 게이트로서 기능시키는 방법을 채용함으로써 상술한 기입 소거 단위의 축소 혹은 최적화를 실현할 수도 있다.
도 5의 (a) 및 도 5의 (b)는, 본 발명의 실시예1의 변형예3에 따른 NAND형 플래시 메모리 셀 유닛의 평면 레이아웃 패턴 구성도와 회로 구성도를 도시하고 있다. 회로 구성상, 도 5에 도시한 바와 같이, 복수의 워드선 중, 임의의 워드선 WLm, WLm+1, WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하고, 각각 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGm+1, MSGn을 구성하고 있는 점은, 실시예1과 마찬가지이다. 또한, 비트선측 선택 게이트선 SGD에 접속되는 선택 트랜지스터 열을, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD에 의해 구성하고, 소스선측 선택 게이트선 SGS에 접속되는 선택 트랜지스터 열을, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS에 의해 구성한 점에 특징을 갖는다. NAND 스트링의 양 사이드의 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS에서, 비트선측 선택 게이트선 SGD 및 소스선측 선택 게이트선 SGS의 양방을 구성하는 트랜지스터 열을 MOS 트랜지스터에 의해 구성하는 것이 아니라, 메모리 셀 트랜지스터를 그대로 배열하고, 필요에 따라 선택 게이트로서 기능하도록 한다. 메모리 셀 M1, M2, …, M32 중의 특정한 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 함으로써, NAND 스트링에 직렬로 접속되는 메모리 셀수를 임의의 사이즈로 조정할 수 있는 점은 실시예1과 마찬가지이다. 변형예3에서는, 선택 게이트용의 MOS 트랜지스터, 메모리 셀 트랜지스터의 구별없이 NAND 스트링을 구성할 수 있다.
(실시예1의 변형예4)
도 6의 (a) 및 도 6의 (b)는, 본 발명의 실시예1의 변형예4에 따른 NAND형 플래시 메모리 셀 유닛의 평면 레이아웃 패턴 구성도와 회로 구성도를 도시하고 있다. 이 예에서는, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS의 게이트 길이 YF는, 제어 게이트(워드선) WL1, WL2, …, WLn, …, WL32의 게이트 길이 F에 비해, 길게 구성되어 있다. 이 이유는, 선택 게이트용의 MOS 트랜지스터의 컷오프 특성을 양호하게 유지하기 위해서이다. 또한, 제어 게이트(워드선) WL1, WL2, …, WL32의 게이트 길이 및 선간 스페이스는, 각각 F로 동일하게 되어 있다. 또한, 비트선측 선택 게이트선 SGD의 상방에는, 비트선 DQ용 컨택트홀 BC, 소스측 선택 게이트선 SGS의 하방에는 소스선 CS용 컨택트홀 SC가 개구되어 있다. 본 발명의 실시예1의 변형예4에 따른 불휘발성 반도체 기억 장치의 회로 구성상, 도 6에 도시한 바와 같이, 복수의 워드선 중, 임의의 워드선 WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하고, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구성하고 있는 점에 특징이 있다. NAND 스트링의 양 사이드의 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS뿐만 아니라, 메모리 셀 M1, M2, …, M32 중의 특정한 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 함으로써, NAND 스트링에 직렬로 접속되는 메모리 셀수를 2분할할 수 있다.
이 NAND형 플래시 메모리 셀을 미세화한 경우의 스케일링 법칙을 검토한다. 예를 들면, 디자인 룰 F를 예로 들면, 도 6에 도시한 바와 같이 Y를 1보다 큰 양의 정수로 하면, 비트선측 선택 게이트선 SGD의 게이트 길이는 YF, 소스선측 선택 게이트선 SGS의 게이트 길이도 YF로 되어, 워드선 WL1, WL2, …, WL32의 게이트 길이 F보다 그 게이트 길이가 길어진다. 또한, X를 1보다 큰 양의 정수로 하면, 비트선 DQ에 가장 가까운 워드선 WL1과 비트선측 선택 게이트선 SGD의 선간 스페이스 XF와 소스선 CS에 가장 가까운 워드선 WL32와 소스선측 선택 게이트선 SGS의 선간 스페이스 XF는, 워드선끼리의 선 사이 스페이스 F보다 넓게 되어 있다.
비트선측 선택 게이트선 SGD 및 소스선측 선택 게이트선 SGS의 게이트 길이 YF가 워드선 WL1, WL2, …, WL32의 게이트 길이 F보다 길게 되어 있는 이유는, 상술한 바와 같이, 양 선택 트랜지스터의 펀치 스루 내압을 높이기 위해서이지만, 또한, 기입 시에 용량 결합에 의해 승압된 기입 금지의 NAND 열의 채널 전위를, 선택 트랜지스터를 통한 누설 전류에 의해 저하시키지 않기 위해서이다. 만약 선택 트랜지스터가 펀치 스루를 발생시켜, 기입 금지 전위가 저하되면, 비기입 셀에서, 오기입이 발생하게 된다. 또한, 비트선 DQ에 가장 가까운 워드선 WL1과 비트선측 선택 게이트선 SGD의 선간 스페이스 XF와 소스선 CS에 가장 가까운 워드선 WL32와 소스선측 선택 게이트선 SGS의 선간 스페이스 XF는, 워드선끼리의 선간 스페이스 F보다 넓게 되어 있는 이유는, 비주기성에 의한 워드선 WL의 가공 마진을 개선하기 위해서이다. 이 경향, 즉, 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS가 워드선 WL1, WL2, …, WL32보다 그 게이트 길이가 길어지고, 또한, 비트선 DQ에 가장 가까운 워드선 WL1과 비트선측 선택 게이트선 SGD의 선간 스페이스와 소스선 CS에 가장 가까운 워드선 WL32와 소스선측 선택 게이트선 SGS의 선간 스페이스는, 워드선끼리의 선간 스페이스 F보다 넓게 되어 있는 경향은, 디자인 룰이 미세화될수록, 보다 현저하게 된다. 또한, BC, SC는, 각각 비트선 DQ용 컨택트홀, 소스선 CS용 컨택트홀이다.
(실시예1의 변형예5)
[소자 단면 구조]
본 발명의 실시예1에서, 그 변형예5에 따른 불휘발성 반도체 기억 장치의 소자 단면 구조는, 도 7에 도시한 바와 같이, p형 반도체 기판(10) 상에 구성되며, NAND 스트링을 형성하는 부유 게이트 구조의 메모리 셀 트랜지스터 열과 비트선 BL 및 소스선 SL용의 컨택트 플러그(6)를 갖는다.
메모리 셀 트랜지스터는 터널 게이트 절연막으로서 작용하는 게이트 절연막(13) 상에 배치된 제1 도전층(14)과, 게이트간 절연막(15)과, 제어 게이트로서 작용하는 제2 도전층(16)으로 이루어지는 적층 구조를 갖는다. 상호 전기적으로 절연된 제1 도전층(14)에 전자를 저장하거나, 혹은 방출함으로써 불휘발성의 메모리 셀로서 동작하는 것은, 통상의 NAND형 플래시 메모리와 마찬가지이다. 메모리 셀 트랜지스터의 소스·드레인 확산층(11)은 NAND 스트링을 구성하는 메모리 셀 열에서, 각각에 직렬로 공통 영역으로서 형성되어 있다. 또한, 소스·드레인 사이의 채널 부분에는 필요에 따라, 채널 이온 주입층(12)이 형성되어 있다.
변형예5의 특징은, 선택 게이트의 MOS 트랜지스터를 특별히 형성하지 않고, 메모리 셀 트랜지스터의 구조와 동일 구조로 선택 게이트 부분을 구성하고, 이 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 함으로써, 선택 게이트를 실현하고 있는 점이다. 소스측 선택 게이트선 SGS1, SGS2 및 비트선측 선택 게이트선 SGD1, SGD2에 접속된 부분의 메모리 셀 트랜지스터 구조가 이들의 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 상당한다. 또한 변형예6에서는, NAND 스트링 중의 연속된 메모리 셀 트랜지스터에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG1, MSG2를 작성하고 있다.
즉, NAND 스트링의 소스측, 비트선측에 각각 2개의 선택 게이트선을 구비하고, 또한, NAND 스트링 중의 메모리 셀 트랜지스터에서도, 임의의 위치에서 연속한 2개의 선택 게이트선을 구비한다. 변형예6의 구성에 의해, 선택 트랜지스터 부분의 컷오프 특성이 양호하고, 임의의 데이터 기입 소거 단위를 갖고, 또한 데이터 기입 소거 단위를 변경하는 자유도가 높은, 불휘발성 반도체 기억 장치를 실현할 수 있다.
[동작 방법]
(메모리 셀의 동작)
본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치에서의 기본 단위로서의 메모리 셀의 동작 방법을, 도 8의 (a), (b)에 도시한다. 도 8에서, 종축은 임계값 전압 분포를 나타내고, 횡축은 막대 그래프를 나타내고 있다. 도 8의 (a)는 4치 메모리로서 동작시키는 경우를 나타내고 있고, 도 8의 (b)는, 2치 메모리로서 동작시키는 경우를 나타내고 있다. 또한, 도 8의 (c)는, 선택 게이트로서 기능하는 메모리 셀 트랜지스터의 임계값 전압 특성을 나타내고 있다. 이 선택 게이트로서 기능하는 메모리 셀 트랜지스터는, 본래의 선택 게이트 트랜지스터가 배치되는 소스선 SL 혹은 비트선 BL과 접속되는 위치에 배치되어 있어도 되고, 혹은 메모리 셀 트랜지스터 열 중의 메모리 셀 트랜지스터이어도 되는 것은 물론이다. 도 8의 (a), (b)에 도시한 메모리 셀 트랜지스터에 인가하는 전압 관계와, 도 8의 (c)에 도시한 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 인가하는 전압 관계는 독립이다. 도 8의 (a)에 도시한 임계값 특성은 4치 특성의 메모리를 실현하는 동작 방법을 나타내고 있어, 판독 전압 Vread에 대하여 거의 3등분하도록 임계값 전압의 분포가 설정된다. 예를 들면, 소거 상태를 "11"로 나타내는 것으로 하면, "10"의 기입 상태는 임계값 전압 레벨 Vref0과 임계값 전압 레벨 Vref1 사이에 분포되어 있으며, 임계값 전압 레벨 Vref1보다 높은 전압에서 온 상태, 임계값 전압 레벨 Vref0보다 낮은 전압에서 오프 상태로 된다. "00"의 기입 상태는 임계값 전압 레벨 Vref1과 임계값 전압 레벨 Vref2 사이에 분포되어 있으며, 임계값 전압 레벨 Vref2보다 높은 전압에서 온 상태, 임계값 전압 레벨 Vref1보다 낮은 전압에서 오프 상태로 된다. "01"의 기입 상태는 임계값 전압 레벨 Vref2와 임계값 전압 레벨 Vref3 사이에 분포되어 있으며, 임계값 전압 레벨 Vref3보다 높은 전압에서 온 상태, 임계값 전압 레벨 Vref2보다 낮은 전압에서 오프 상태로 된다. 이에 대하여, 도 8의 (b)에 도시한 임계값 특성은 2치 특성의 메모리를 실현하는 동작 방법을 나타내고 있으며, 판독 전압 Vread 판독 전압 Vread에 대한 임계값 전압의 분포가 설정된다. 예를 들면, 소거 상태를 Vref0 이하의 레벨로 나타내는 것으로 하면, 이 소거 상태에 의해, "1"의 기입 상태가 나타난다. 또한, 판독 전압 레벨 Vread보다 높은 전압에서 온 상태, 낮은 전압에서 오프 상태로 된다. 한편, 선택 게이트로서 기능하는 메모리 셀 트랜지스터의 임계값 전압 특성은, 도 8의 (c)에 도시한 바와 같이, 통상의 MOS 트랜지스터와 마찬가지으로 임계값 특성을 파악할 수 있다. 즉, 임계값 전압 레벨 Vsgref1보다 높은 전압에서 온 상태, 임계값 전압 레벨 Vsgref0보다 낮은 전압에서 오프 상태로 된다.
워드선 WL에 접속된, 메모리 셀 트랜지스터의 제어 게이트로서 작용하는, 제2 도전층(16)에 대하여, 도 8의 (a), (b)에 도시한 바와 같은 판독 전압 Vread, 임계값 전압 레벨 Vref0, Vref1 , Vref2, Vref3 등을 인가함으로써 메모리 셀 동작을 실현할 수 있다. 구체적인 수치로서는, 예를 들면, Vread는 5V, Vref0은 0V이다. Vref1, Vref2, Vref3 등의 값은 판독 전압 Vread를 3등분하여, 충분히 임계값 레벨을 확보할 수 있을 정도로 설정하면 된다. 한편, 도 8의 (c)에 도시한 선택 게이트로서 기능하는 메모리 셀 트랜지스터의 임계값 전압 특성에서는, 예를 들면, 임계값 전압 레벨 Vsgref1은 1.5∼2V, 임계값 전압 레벨 Vsgref0은 0V로 설정하면 된다.
(동작 모드1)
본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치에서 제1 동작 방법은, 도 9에 도시한 바와 같이, 1개의 NAND 스트링 중의 1개의 워드선 WLn에 접속되는 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 예에 기초하여 설명할 수 있다. 도 9는 1개의 NAND 스트링을 모식적으로 표현하고 있다. 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS 사이에 끼워진 워드선 WL1, WL2, …, WLn, WLn+1, …, WL31, WL32에서, 워드선 WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 경우의 동작은 도 10에 도시한 바와 같이, 흐름도를 이용하여 설명할 수 있다.
(a) 단계 S0에서 개시하여, 단계 S1에서, 메모리 셀의 플래시 소거를 실행한다. 여기서, 플래시 소거하는 것은 칩 전체가 아니라 소거 단위, 즉 소거 블록이다.
(b) 다음으로 단계 S2에서, NAND 스트링을 구성하는 메모리 셀 내의 선택 게이트 SG화 주목 셀에 전자 주입하여, "0"을 프로그램한다.
(c) 다음으로 단계 S3에서, 워드선 WLn+1∼WL32에 접속되는 메모리 셀 트랜지스터를 메모리 셀로서 인식한다.
(d) 다음으로 단계 S4에서, 워드선 WLn+1∼WL32에 접속되는 메모리 셀 트랜지스터를 순서대로 혹은 랜덤하게 메모리 셀로서 프로그램한다.
(e) 다음으로 단계 S5에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn의 접속된 워드선 WLn(SG) 또는 WLn으로부터 비트선 BL측의 트랜지스터를 도통 상태 ON으로 한다.
(f) 다음으로 단계 S6에서, 비트선 BL로부터 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn에 대하여, 저전위의 비트선 전압 VBL=로우(LOW), 예를 들면, 0V를 초기 설정한다.
(g) 다음으로 단계 S7에서, 비선택 NAND 메모리 셀에, 고전위의 비트선 전압 VBL=하이(HIGH), 예를 들면, Vcc를 전송한다.
(h) 다음으로 단계 S8에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn이 접속된 워드선 WLn에 대하여, 컷오프 전압(OFF 전압), 예를 들면, Vdd를 인가한다. 소스선측 선택 게이트선 SGS는, 저전위, 예를 들면, 0V로 한다.
(i) 다음으로 단계 S9에서, 워드선 WLn+1∼WL32에 접속되는 메모리 셀 트랜지스터를 셀프 부스트 방식 또는 로컬 셀프 부스트 방식 또는 소거 에리어 셀프 부스트 방식을 이용하여, 프로그램하고, 마지막으로 단계 S10에서 종료한다.
상기에서, WLn의 위치는 임의로 선택할 수 있는 것은 물론이다. 또한, n의 값을 동작 모드의 주기에 따라 변경하고자 할 때에 임의의 장소에 설정할 수도 있다. 이렇게 함으로써, NAND 스트링에 포함되는 메모리 셀수×페이지 길이(=페이지 사이즈)보다 작은 데이터 단위를 취급하는 방법을 실현할 수 있다.
(동작 모드2)
본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치에서 제2 동작 방법은, 도 11에 도시한 바와 같이, 1개의 NAND 스트링 중의 2개의 워드선 WLm, WLn에 접속되는 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 예에 기초하여 설명할 수 있다. 도 11은 1개의 NAND 스트링을 모식적으로 표현하고 있다. 비트선측 선택 게이트선 SGD, 소스선측 선택 게이트선 SGS 사이에 끼워진 워드선 WL1, WL2, …, WLm, WLm+1, …, WLn, WLn+1, …, WL31, WL32에서, 워드 WLm 및 WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 경우의 동작은 도 12에 도시한 바와 같이, 흐름도를 이용하여 설명할 수 있다.
(a) 단계 ST0에서 개시하여, 단계 ST1에서, 메모리 셀의 플래시 소거를 실행한다. 여기서, 플래시 소거하는 것은 칩 전체가 아니라 소거 단위, 즉 소거 블록이다.
(b) 다음으로 단계 ST2에서, NAND 스트링을 구성하는 메모리 셀 내의 선택 게이트 SG화 주목 셀로서의, 워드선 WLn, WLm에 접속된 메모리 셀 트랜지스터에 전자 주입하여, "0"을 프로그램한다.
(c) 다음으로 단계 ST3에서, 워드선 WLm+1∼WLn-1에 접속되는 메모리 셀 트랜지스터를 메모리 셀로서 인식한다.
(d) 다음으로 단계 ST4에서, 워드선 WLm+1∼WLn-1에 접속되는 메모리 셀 트랜지스터를 순서대로 혹은 랜덤하게 메모리 셀로서 프로그램한다.
(e) 다음으로 단계 ST5에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm의 접속된 워드선 WLm(SG) 또는 WLm으로부터 비트선 BL측의 트랜지스터를 도통 상태 ON으로 한다.
(f) 다음으로 단계 ST6에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn의 접속된 워드선 WLn(SG) 또는 WLn으로부터 소스선 SL측의 트랜지스터를 도통 상태 ON으로 한다.
(g) 다음으로 단계 ST7에서, 비트선 BL로부터 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm에 대하여, 저전위의 비트선 전압 VBL=로우(LOW), 예를 들면, 0V를 초기 설정한다.
(h) 다음으로 단계 ST8에서, 비선택 NAND 메모리 셀에, 고전위의 비트선 전압 VBL=하이(HIGH), 예를 들면, Vcc를 전송한다.
(i) 다음으로 단계 ST9에서, 비트선측의 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm이 접속된 워드선 WLm에 대하여, 컷오프 전압(OFF 전압), 예를 들면, Vdd를 인가한다. 소스선측의 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn이 접속된 워드선 WLn에 대하여, 저전위, 예를 들면, 0V를 인가한다.
(j) 다음으로 단계 ST10에서, 워드선 WLm+1∼WLn-1에 접속되는 메모리 셀 트랜지스터를 셀프 부스트 방식 또는 로컬 셀프 부스트 방식 또는 소거 에리어 셀프 부스트 방식을 이용하여, 프로그램하고, 마지막으로 단계 ST11에서 종료한다.
상기에서, WLm, WLn의 위치는 임의로 선택할 수 있는 것은 물론이다. 또한, m, n의 값을 동작 모드의 주기에 따라 변경하고자 할 때에 임의의 장소에 설정할 수도 있다. 이렇게 함으로써, NAND 스트링에 포함되는 메모리 셀수×페이지 길이(=페이지 사이즈)보다 작은 데이터 단위를 취급하는 방법을 실현할 수 있다. 동작 모드2의 경우에는 동작 모드1의 경우에 비해 메모리 셀 열을 더욱 세분화하여, 3분할할 수 있다.
(실시예1의 변형예6)
(MONOS 구조의 소자 단면 구조)
본 발명의 실시예1에서, 그 변형예6에 따른 불휘발성 반도체 기억 장치의 소자 단면 구조는, 도 13에 도시한 바와 같이, p형 반도체 기판(10) 상에 구성되며, NAND 스트링을 형성하는 MONOS 구조의 메모리 셀 트랜지스터 열과 비트선 BL 및 소스선 SL용의 컨택트 플러그(6)를 갖는다. 메모리 셀 트랜지스터는 터널 게이트 절연막으로서 작용하는 게이트 절연막(13) 상에 배치된 SiN막으로 이루어지는 전하 축적층(18)과, 블록 절연막(17)과, 제어 게이트로서 작용하는 도전층(16)으로 이루어지는 적층 구조를 갖는다. SiN막으로 이루어지는 전하 축적층(18)에 전자를 저장하거나, 혹은 방출함으로써 불휘발성의 메모리 셀로서 동작하는 것은, 통상의 MONOS 게이트 구조의 NAND형 플래시 메모리와 마찬가지이다. 메모리 셀 트랜지스터의 소스·드레인 확산층(11)은 NAND 스트링을 구성하는 메모리 셀 열에서, 각각에 직렬로 공통 영역으로서 형성되어 있다. 또한, 소스·드레인 사이의 채널 부분에는 필요에 따라, 채널 이온 주입층(12)이 형성되어 있다.
변형예6의 특징은, 선택 게이트의 MOS 트랜지스터를 특별히 형성하지 않고, 메모리 셀 트랜지스터의 구조와 동일한 MONOS 구조로 선택 게이트 부분을 구성하고, 이 메모리 셀 트랜지스터의 선택 게이트로서 기능하도록 함으로써, 선택 게이트를 실현하고 있는 점이다. 소스측 선택 게이트선 SGS 및 비트선측 선택 게이트선 SGD에 접속된 부분의 메모리 셀 트랜지스터 구조가 이들의 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 상당한다. 또한 변형예7에서는, NAND 스트링 중의 이격된 메모리 셀 트랜지스터에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGn을 작성하고 있다.
즉, NAND 스트링의 소스측, 비트선측에 각각 1개의 선택 게이트선을 구비하고, 또한, NAND 스트링 중의 메모리 셀 트랜지스터에서도, 임의의 위치로부터 2개의 선택 게이트선을 구비한다. 변형예7의 구성에 의해, MONOS 구조에서도, 임의의 데이터 기입 소거 단위를 갖고, 또한 데이터 기입 소거 단위를 변경할 수 있는 자유도가 높은, 불휘발성 반도체 기억 장치를 실현할 수 있다.
(실시예1의 변형예7)
(매트릭스 구성의 평면 패턴)
본 발명의 실시예1의 변형예7에 따른 NAND형 불휘발성 반도체 기억 장치의 메모리 셀 유닛의 매트릭스 구조의 평면 구성을 도 14에 도시한다.
도 14에서는, NAND 스트링을 구성하는 메모리 셀 트랜지스터 중, 워드선 WLm, WLn에 대응하는 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGn으로서 구성하는 예가 도시되어 있다.
도 14에 도시한 바와 같이, 복수개의 메모리 셀 게이트(1j)가 상호 평행하게 직선적으로 형성되어 있다. 이 복수개의 메모리 셀 게이트(1j)의 양측에는, 각각 1개의 선택 게이트(2)가 상호 평행하게, 메모리 셀 게이트(1j)에 평행하게 직선적으로 형성되어 있다. 여기서, 복수개의 메모리 셀 게이트(1j)는 상호 동일한 게이트 길이 W1을 갖고 있다. 또한 복수개의 메모리 셀 게이트(1j)는 열 방향으로 8개, 16개 등의 개수로 구성할 수 있다. 또한, 선택 게이트(2j)는 상호 동일한 게이트 길이 W2를 갖고 있다. 이 게이트 길이 W2는 메모리 셀 게이트(1j)의 게이트 길이 W1과 동일해도, 혹은 다른 치수로 형성되어 있어도 된다.
메모리 셀 게이트(1j)끼리의 사이에는 동일한 폭의 스페이스 F(F는 최소 가공 치수)가 형성되어 있다. 이 스페이스 F는, 메모리 셀 게이트(1j)의 게이트 길이 W1과 동일하다. 또한, 도 14에 도시한 예에서는, 선택 게이트(2j)와 이 선택 게이트(2j)에 인접하는 메모리 셀 게이트(1j) 사이에는 메모리 셀 게이트(1j)끼리의 사이의 스페이스 F와 동일한 스페이스 F가 형성되어 있다.
이 메모리 셀 게이트(1j)가 배열되는 행 방향에 직교하는 열 방향에는, 상호 평행하게 소자 활성 영역(3)이 형성되어 있다. 이 소자 활성 영역(3)은 열 방향으로 상호 평행하게 형성된 복수의 소자 분리 영역(4)에 의해, 복수로 분단되어 있다. 상호 인접하는 NAND 스트링(5j, 5j-1)의 선택 게이트(2j, 2j-1 )와의 사이의 소자 활성 영역(3) 상에는, 컨택트 플러그(6)가 형성되어 있다. 마찬가지로, 상호 인접하는 NAND 스트링(5j, 5j+1)의 선택 게이트(2j, 2j+1)와의 사이의 소자 활성 영역(3) 상에는, 컨택트 플러그(6)가 형성되어 있다.
이와 같이, 게이트 길이는 복수의 NAND 스트링(5j, 5j+1, 5j+2, …)에 의해 형성되는 메모리 셀 유닛 내에서 모두 일정한 라인&스페이스이며, 동일한 피치로 배치되어 있다. 또한, 메모리 셀 게이트(1j-1, 1j, 1j+1)와 동일한 사이즈까지 선택 게이트의 채널 길이를 미세화하는 것도 가능하다. 선택 게이트(2j-1, 2j, 2j+1 )는, 게이트 길이 W2를 갖는 선택 트랜지스터로서 기능한다.
(변형예7의 소자 단면 구조: 부유 게이트 구조예)
이 도 14에서의 I-I선 상에서의 NAND 스트링(5j) 단면 구조도가 도 15에 도시된다. 도 15에 도시한 바와 같이 반도체 기판(10) 상에 형성된 p웰 중에 메모리 셀 게이트(1j) 및 선택 게이트(2j)가 설치되어 있다. 이들 메모리 셀 게이트(1j ) 및 선택 게이트(2j) 주위의 반도체 기판(10) 중에, 소스·드레인 확산층(11)이 형성되어 있다. 각각의 메모리 셀 게이트(1j) 및 선택 게이트(2j) 아래의 반도체 기판(10) 중에는 채널 이온 주입층(12)이 형성되어 있다. 또한, NAND 스트링(5j)의 양측의 선택 게이트(2j)의 외측의 소스·드레인 확산층(11)에는 컨택트 플러그(6)가 접속되어 있다.
각 메모리 셀 게이트(1j) 및 선택 게이트(2j)는, 반도체 기판(10) 상에 게이트 절연막(13)을 개재하여, 전하 축적층인 부유 게이트로 되는 제1 도전층(14)이 형성되어 있다. 이 제1 도전층(14) 상에는, 게이트간 절연막(15)을 개재하여, 제어 게이트로 되는 제2 도전층(16)이 형성되어 있다. 게이트간 절연막(15)은, 예를 들면 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 ONO막으로 구성되어 있다. 또한 게이트간 절연막으로서, 예를 들면, 알루미나막 등의 알루미늄 산화물, 혹은 알루미늄 산화물과 실리콘 산화막의 적층 구조로 이루어지는 절연막, 알루미나막과 실리콘 질화막과 실리콘 산화막의 적층 구조로 이루어지는 절연막, 혹은 하프늄옥사이드를 퇴적할 수도 있다.
여기서, 선택 게이트(2j)에서, 이 게이트간 절연막(15)의 존재에 의해, 하방의 전하 축적층(14)에만 전위가 인가되며, 상방의 제어 게이트로 되는 제2 도전층(16)은 절연된 상태 그대로로 되어 있다.
선택 게이트(2j)는 메모리 셀 게이트(1j)와 달리, 제1 층째의 제1 도전층(14)에만 전위가 인가되어 있다. 이 경우, 지면의 앞 및 속에 위치하는 소자 분리 영역(4)(도 14 참조) 상에 제1 도전층(14)이 인출되어 제2 도전층(16)과는 독립적으로 전위가 인가되어 있다.
(실시예1의 변형예8)
(매트릭스 구성의 평면 패턴)
본 발명의 실시예1의 변형예8에 따른 NAND형 불휘발성 반도체 기억 장치의 메모리 셀 유닛의 매트릭스 구조의 평면 구성을 도 16에 도시한다.
도 16에서는, NAND 스티링을 구성하는 메모리 셀 트랜지스터 중, 워드선 WLm, WLn에 대응하는 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGn으로서 구성하는 예가 도시되어 있다. 또한, 비트선측 및 소스선측 선택 게이트의 개수를 각각 2개씩으로서 구성하고 있는 점에 특징이 있다. 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 것을 본래의 선택 게이트 부분에도 적용할 수 있는 것은 상술한 바와 같다.
단일의 선택 게이트를 갖는 경우와, 복수개의 선택 게이트를 갖는 경우를 비교한다. NAND형 플래시 메모리에서, 규격화된 셀 사이즈와 스케일링 단위 F와의 관계를 표시하면, 단일의 선택 게이트를 갖는 경우와, 복수개의 선택 게이트를 갖는 경우에는 있는 특정한 값 F0에서 교차하고 있다. 미세화가 진행됨에 따라 단일의 선택 게이트를 갖는 경우에는 규격화된 셀 사이즈의 급격한 상승이 나타나는 데 대하여, 복수개의 선택 게이트를 갖는 경우에는 셀 사이즈의 상승은 억제된다. 복수개의 선택 게이트를 갖는 경우에는, 스케일링 단위 F를 미세화하였다고 해도, 규격화된 셀 사이즈의 상승을 억제하여, 본래의 NAND형 플래시 메모리의 성능을 발휘시킬 수 있다.
또한, 종래의 불휘발성 반도체 기억 장치의 NAND 스트링(5)에서는 선택 게이트(2)와 메모리 셀 게이트(1) 사이의 간격이 F이면, 불규칙 패턴의 패터닝에 대하여 마진이 감소하지만, 모두가 동일 피치로 배열되어 있는 경우에는 국소적인 리소그래피 마진의 저하를 위구할 필요는 없어진다. 즉, 메모리 셀 게이트(1j)의 패턴을 모두 공통의 라인&스페이스로 하고, 선택 게이트(2j) 부분도 메모리 셀 게이트(1j)와 마찬가지의 게이트 길이로 함으로써 마진을 확보함으로써 미세화에 대하여 가공 마진을 향상할 수 있다.
도 16에 도시한 평면도는, 선택 게이트의 개수를 2개로 하여, NAND 스트링(5j, 5j+1, …) 방향으로 확장하여, 비트선 방향의 절첩 패턴 구성을 설명한다. NAND 스트링(5j+1)의 제1 메모리 셀 게이트군(11a)은 드레인측에 인접하는 제1 선택 게이트군(21a, 21b)과 소스측에 인접하는 제2 선택 게이트군(22a, 22b)을 갖는다. NAND 스트링(5j)의 제2 메모리 셀 게이트군(12b)은 소스측에 인접하는 제3 선택 게이트군(23a, 23b)과 드레인측에 인접하는 제4 선택 게이트군(24a, 24b)을 갖는다. NAND 스트링(5)은, 도 16에 도시한 바와 같이, 드레인측 비트선 DQ 혹은 소스측 소스선 CS를 중심으로 하여 절첩한 패턴 구성에 의해, 배치되어 있다.
본 발명의 실시예1의 변형예8에 따른 불휘발성 반도체 기억 장치에 따르면, 매트릭스 구성에서, WLm, WLn의 위치는 임의로 선택할 수 있는 것은 물론이다. 또한, m, n의 값을 동작 모드의 주기에 따라 변경하고자 할 때에 임의의 장소에 설정할 수도 있다. 이렇게 함으로써, NAND 스트링에 포함되는 메모리 셀수×페이지 길이(=페이지 사이즈)보다 작은 데이터 단위를 취급하는 방법을 실현할 수 있다.
(실시예1의 변형예9)
(매트릭스 구성의 평면 패턴)
본 발명의 실시예1의 변형예9에서의 메모리 셀 유닛의 평면 구성을 도 17에 도시한다. 도 17에서는, NAND 스트링을 구성하는 메모리 셀 트랜지스터 중, 워드선 WLm, WLn에 대응하는 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGn으로서 구성하는 예가 도시되어 있다.
도 17에 도시한 바와 같이, 행 방향으로 복수개의 메모리 셀 게이트(1j)가 상호 평행하게 직선적으로 형성되어 있다. 이 복수개의 메모리 셀 게이트(1j)의 양측에는, 각각 2개의 선택 게이트(21j, 21j)가 행 방향으로 상호 평행하게, 메모리 셀 게이트(1j)에 평행하게 직선적으로 형성되어 있다. 여기서, 복수개의 메모리 셀 게이트(1)는 상호 동일한 게이트 길이 W1을 갖고 있다. 또한 복수개의 메모리 셀 게이트( 1j)는 8개, 16개 등의 개수로 구성할 수 있다. 또한, 2개 1조로 양측에 배열된 선택 게이트(21j)는 상호 동일한 게이트 길이 W2를 갖고 있다. 이 게이트 길이 W2는 메모리 셀 게이트(1)의 게이트 길이 W1과 동일하게 형성되어 있어도, 혹은 다른 치수로 형성되어 있어도 된다.
메모리 셀 게이트(1)끼리의 사이에는 동일한 폭의 스페이스 F(F는 최소 가공 치수)가 형성되어 있다. 이 스페이스 F는, 메모리 셀 게이트(1j)의 게이트 길이 W1과 동일하게 형성되어 있어도 혹은 다른 치수로 형성되어 있어도 된다. 또한 이 스페이스 F는 선택 게이트(21j)의 게이트 길이 W2와 동일하게 형성되어 있어도 혹은 다른 치수로 형성되어 있어도 된다. 또한, 선택 게이트(21j)와 이 선택 게이트(21j)에 인접하는 메모리 셀 게이트(1j) 사이에는 메모리 셀 게이트(1j)끼리의 사이의 스페이스 F와 동일한 스페이스 F가 형성되어 있다. 이 메모리 셀 게이트(1j)에 직교하는 방향으로 상호 평행하게 소자 활성 영역(3)이 형성되어 있다. 이 소자 활성 영역(3)은 메모리 셀 게이트(1j)에 직교하는 방향으로 상호 평행하게 형성된 복수의 소자 분리 영역(4)에 의해, 복수로 분단되어 있다. 각 선택 게이트(21j)의 각 소자 활성 영역(3) 상에서는, 선택 트랜지스터 채널부용 이온 주입을 위한 개구부(22)가 형성되어 있다.
또한, 도 17의 평면도 상에서는, 소자 활성 영역(3)과 선택 게이트(21j)의 교점 부근을 중심으로 파선으로 표시되는 개구부(22)에 자기 정합적으로 불순물 주입이 행해져 있다. 이 결과, 선택 게이트(21j)와 메모리 셀 게이트(1j)는, 고밀도로 조밀하게 배치되어 있음에도 불구하고, 다른 채널 부분의 불순물 농도를 각각 개별로 자기 정합적으로 형성할 수 있다. 각 메모리 셀의 소스와 드레인은 소자 활성 영역(3)을 통해 상호 직렬로 접속되어 있다.
여기서, 복수개, 예를 들면 16개의 메모리 셀 게이트(1)의 양단에 2개 1조의 선택 게이트(21j)가 각각 형성되어 1개의 NAND 스트링(23)이 구성된다. 이 NAND 스트링(23j)의 양단에는, 메모리 셀 게이트(1)끼리의 스페이스 F와 동일한 스페이스 F를 두고, 또 다른 NAND 스트링(23j-1, 23j+1)이 형성되어 있다. 여기서, 상호 인접하는 NAND 스트링(23j-1, 23j)의 선택 게이트(21j-1, 21j)의 소자 활성 영역(3) 상에는, 컨택트 플러그(24)가 형성되어 있다.
이와 같이, 게이트 길이는 메모리 셀 내에서 모두 일정한 라인&스페이스이며, 동일한 피치로 배치되어 있다. 또한, 메모리 셀 트랜지스터와 동일한 사이즈까지 선택 게이트(21)의 채널 길이는 미세화되어 있다. 선택 게이트(21)는, 게이트 2개분을 이용하여 선택 트랜지스터로서 이용한다.
(변형예9의 소자 단면 구조예: 부유 게이트 구조)
이 도 17에서의 Ⅱ-Ⅱ선 상에서의 단면이 도 18에 도시된다. 도 18에 도시한 바와 같이 반도체 기판(10) 상에 메모리 셀 게이트(1) 및 선택 게이트(21)가 설치되어 있다. 이들 메모리 셀 게이트(1) 및 선택 게이트(21) 주위의 반도체 기판(10) 중에, 소스·드레인 확산층(11)이 형성되어 있다. 각각의 메모리 셀 게이트(1) 아래의 반도체 기판(10) 중에는 채널 이온 주입층(12)이 형성되어 있다. 또한, 선택 게이트(21) 아래의 반도체 기판(10) 중에는, 개구부(22)를 통해 주입된 채널 이온 주입층(25)이 형성되어 있다. 또한, NAND 스트링(23)의 단의 선택 게이트(21)의 외측의 소스·드레인 확산층(11)에는 컨택트 플러그(24)가 접속되어 있다.
각 메모리 셀 게이트(1)는, 반도체 기판(10) 상에 게이트 절연막(13)을 개재하여, 전하 축적층인 부유 게이트로 되는 제1 도전층(14)이 형성되어 있다. 이 제1 도전층(14) 상에는, 게이트간 절연막(15)을 개재하여, 제어 게이트로 되는 제2 도전층(16)이 형성되어 있다. 게이트간 절연막(15)은, 예를 들면 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 ONO막으로 구성되어 있다. 또한 게이트간 절연막으로서, 예를 들면, 알루미나막 등의 알루미늄 산화물, 혹은 알루미늄 산화물과 실리콘 산화막의 적층 구조로 이루어지는 절연막, 알루미나막과 실리콘 질화막과 실리콘 산화막의 적층 구조로 이루어지는 절연막, 혹은 하프늄옥사이드를 퇴적할 수도 있다.
여기서, 선택 게이트(21)는, 반도체 기판(10) 상에 게이트 절연막(13)을 개재하여, 전하 축적층인 부유 게이트로 되는 제1 도전층(14)이 형성되어 있다. 이 제1 도전층(14) 상에는, 게이트간 절연막(15)이 형성되어 있다. 그 게이트간 절연막(15) 중에는, 개구부(22)가 형성되어 있다. 게이트간 절연막(15) 및 개구부(22)상에는, 제어 게이트로 되는 제2 도전층(16)이 형성되어 있다. 이 개구부(22) 중에는, 제2 도전층(16)과 동일 재료의 도전 재료가 매립되어 있어, 제2 도전층(16)과 제1 도전층(14)이 전기적으로 접속된 접속부로 되어 있다. 게이트간 절연막(15)은, 각 메모리 셀 게이트(1)와 마찬가지로, 예를 들면 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 ONO막으로 구성되어 있다. 또한 게이트간 절연막으로서, 예를 들면, 알루미나막 등의 알루미늄 산화물, 혹은 알루미늄 산화물과 실리콘 산화막의 적층 구조로 이루어지는 절연막, 알루미나막과 실리콘 질화막과 실리콘 산화막의 적층 구조로 이루어지는 절연막, 혹은 하프늄옥사이드를 퇴적할 수도 있는 점도 마찬가지다.
또한, 반도체 기판(10) 중의 소스·드레인 확산층(11) 사이의 영역의 표면 부근에는, 소스·드레인 확산층(11)에 접촉하여 채널 이온 주입층(12)이 형성되어 있다. 또한 반도체 기판(10) 중의 표면 부근에는, 소스·드레인 확산층(11)에 둘러싸여, 개구부(22)의 바로 아래를 적어도 포함하는 영역에 선택 트랜지스터의 채널 이온 주입층(25)이 형성되어 있다. 선택 트랜지스터의 채널 이온 주입층(25)은, 그 불순물 농도는 메모리 셀 트랜지스터의 채널 이온 주입층(12)보다 고농도이고, 그 반도체 기판(10) 중에서의 깊이는 메모리 셀 트랜지스터의 채널 이온 주입층(12)보다 깊게 형성되어 있다. 여기서, 선택 게이트(21) 아래의 게이트간 절연막(15) 중에 형성되는 개구부(22)의 크기는 선택 게이트(21)의 길이의 약 절반 정도의 길이로 되어 있다. 또한, 선택 게이트(21) 중의 개구부(22)의 길이를 제어함으로써, 선택 트랜지스터의 채널 이온 주입층(25)의 길이를 변화시킬 수 있다. 또한, 개구부(22)를 통해 선택 게이트(21) 아래에 주입되는 이온 주입의 도우즈량을 메모리 셀 트랜지스터와는 독립적으로 제어함으로써, 선택 트랜지스터의 채널 이온 주입층(25)의 농도를 자유롭게 설정할 수 있다. 또한, 선택 게이트(21)의 채널부의 불순물 농도는 예를 들면, 약 1017㎝-3이다. 또한, 메모리 셀 게이트(1)의 높이는 선택 게이트(21)의 높이와 동일하게 형성되어 있다.
본 발명의 실시예1의 변형예9에서는, NAND형 플래시 메모리뿐만 아니라, AND형 플래시 메모리 등의, 선택 게이트를 갖는 플래시 메모리 셀에 대하여, 선택 게이트를 메모리 셀과 마찬가지의 게이트 길이로 하고, 동일 피치로 배열함으로써 리소그래피적으로 미세 가공하기 쉬운 메모리 셀 구조를 실현할 수 있다.
이와 같이 선택 게이트(21)는 제1 도전층(14)에 전위를 공급할 수 있도록 되어 있어, 일반적인 MOSFET와 마찬가지로 기능하고, 그 적층 게이트 구조는 개구부(22)가 있는 점 이외에는 메모리 셀 트랜지스터와 그 조성이나 사이즈는 마찬가지다.
또한, 본 발명의 실시예1의 변형예9에서는, 선택 트랜지스터의 채널 영역의 불순물 농도를 메모리 셀 트랜지스터의 채널 영역의 불순물 농도보다 높게 설정할 수 있기 때문에, 선택 트랜지스터의 임계값을 메모리 셀 트랜지스터의 임계값보다 크게 할 수 있어, 선택 트랜지스터에 필요한 컷오프 특성(전류 컷오프 특성)을 가진 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한, 선택 트랜지스터의 부유 게이트로 되는 제1 도전층(14)과 선택 게이트로 되는 제2 도전층(16)을 게이트간 절연막(15) 중에 형성된 개구부(22)를 통해 접속하고 있다. 이러한 구성의 불휘발성 반도체 기억 장치로 함으로써, 필요한 채널 이온 농도를 갖는 선택 트랜지스터와, 미세화에 적합하도록 농도가 얇게 설정된 채널 농도를 갖고, 데이터 기입 특성, 데이터 유지 특성, 판독 스트레스에 대한 내성 등의 메모리 셀 트랜지스터의 다양한 특성이 양호한 메모리 셀 트랜지스터를 구비한 미세한 불휘발성 반도체 기억 장치를 제공할 수 있다.
(제조 방법: 부유 게이트 구조예)
다음으로, 도 18 내지 도 29를 이용하여, 본 발명의 실시예1의 변형예10에 따른 불휘발성 반도체 기억 장치의 제조 방법을 설명한다. 도 18 내지 도 29는 도 17에서의 Ⅱ-Ⅱ선 상에서의 부분 또는 전체의 단면에 상당한다.
(a) 우선, p형의 실리콘으로 이루어지는 반도체 기판(10) 상에 희생 실리콘 산화막(30)을 형성한다. 다음으로, 경우에 따라, p형 웰 혹은 n형 웰 및 p형 웰의 이중 웰 등을 형성하여 활성화한다. 다음으로 반도체 기판(10) 혹은 그 위에 웰이 형성된 영역에, n형 트랜지스터를 형성하는 경우에는, 메모리 셀 트랜지스터와, 선택 트랜지스터와의 양방에 동시에 동일한 B(붕소) 등의 p형 불순물을 채널 제어를 위해 채널 이온 주입을 행하여, 도 19에 도시한 바와 같이, 채널 이온 주입층(12)을 반도체 기판(10)의 표면 부근에 형성한다.
(b) 다음으로, 이온 주입을 위해 형성한 희생 실리콘 산화막(30)을 박리하고, 게이트 절연막(13)을 형성한다. 그리고, 부유 게이트 전극용의 게이트 전극재로서, 예를 들면 폴리실리콘을 퇴적하여 부유 게이트로 되는 제1 도전층(14)을 형성한다. 이 폴리실리콘을 도전성으로 하기 위해, 사전에 예를 들면 P(인)가 도핑된 것을 이용한다. 또한, 혹은 이온 주입으로, P를 이온 주입해도 된다. 다음으로, 도 20에 도시한 바와 같이, 이 부유 게이트로 되는 제1 도전층(14) 상에, 소자 분리 영역(4)을 가공하기 위한 마스크재(31), 예를 들면 실리콘 질화막(Si3N4)을 그 위에 퇴적한다.
(c) 다음으로, 도 21에 도시한 바와 같이 실리콘 질화막인 마스크재(31)를 제거한다. 또한, 도 22에 도시한 바와 같이, 노출되어 있는 표면 상에 게이트간 절연막(15)을 예를 들면 ONO막으로 퇴적시킨다. 그리고, 도 23에 도시한 바와 같이, 퇴적된 게이트간 절연막(15) 상에, 마스크재(32)로서 폴리실리콘 및 그 밖의 마스크재, 예를 들면 실리콘 산화막을 퇴적한다.
(d) 다음으로, 도 24에 도시한 바와 같이, 메모리 셀 유닛의 선택 트랜지스터의 채널 예정 영역의 일부를 리소그래피로 패터닝하여, 마스크재(32) 상에 포토레지스트(33)를 퇴적하여, 개구부(34)를 형성한다. 여기서는, 2개의 개구부(34)를 형성한 상태를 나타내고 있다.
(e) 다음으로, 도 25에 도시한 바와 같이, 포토레지스트(33)의 개구부(34) 바로 아래의 마스크재(32)를 에칭하여 개구한다. 이 마스크재(32)의 패터닝 시에는, 반도체 장치 제조 기술에서의 각 세대에서의 최소 가공 치수를 가공할 수 있는 방법으로 가공한다. 일반적으로 최고 성능의 고가의 미세 가공 기술을 이용하게 된다. 이 때문에, 마스크재(32)에 형성되는 개구부(34)에 대하여, 정합 어긋남은 최소한으로 억제된다.
(f) 다음으로, 도 26에 도시한 바와 같이, 포토레지스트(33)를 제거하여, 선택 트랜지스터의 채널 영역으로 되는 반도체 기판(10)에, 게이트간 절연막(15), 부유 게이트로 되는 제1 도전층(14), 게이트 절연막(13)을 통해 이온 주입을 행하여, 선택 트랜지스터 채널의 이온 주입층(25)을 형성한다. 이 때의 주입 이온종은 통상은 B(붕소)가 사용된다. 단, 표면 채널형 pMOS이면, P(인)인 경우도 있다. 이 때, 메모리 셀 트랜지스터 영역에는 마스크재(32)가 있고, 이온 주입된 이온종은 마스크재(32) 중에서 감쇠되게 되는 막 두께 구성으로 되어 있음과 동시에, 이 이온 주입의 가속 에너지는 전하 축적층(14)을 넘어서, 반도체 기판(10)에 도달하는 에너지로 조정되어 있다. 여기서, 포토레지스트(33)를 남기지 않고 이온 주입을 행하고 있지만, 포토레지스트(33)를 남긴 상태 그대로 이온 주입을 행하고, 그 후에 포토레지스트(33)를 제거할 수도 있다.
(g) 다음으로, 도 27에 도시한 바와 같이, 개구부(34) 아래의 게이트간 절연막(15)을 에칭 개구한다. 여기서, 선택 트랜지스터의 채널 이온 주입층(25)을 형성하는 이온 주입은 게이트간 절연막(15)을 에칭 개구한 후에 행해도 된다. 또한, 게이트간 절연막(15)을 남긴 상태 그대로 이온 주입하면, 다결정 실리콘층으로 이루어지는 제1 도전층(14)의 표면에의 콘터미네이션을 방지할 수 있어, 게이트간 절연막(15)을 보호막으로서 이용할 수 있다.
(h) 다음으로, 도 28에 도시한 바와 같이, 마스크재(32)를 박리한다. 다음으로, 제어 게이트로 되는 제2 도전층(16)으로서, 폴리실리콘과 메탈 실리사이드로서, 예를 들면 WSi(텅스텐 실리사이드) 등을 퇴적한다. 여기서, 제어 게이트재는, 예를 들면 폴리실리콘만을 퇴적시켜도 된다. 이 경우, 폴리실리콘을 퇴적시켜, 게이트 가공을 행한 후에 살리사이드(SaliCide : Self-Aligned SiliCide :자기 정합적인 실리사이드 형성 기술) 방법을 이용하여, 실리사이드를 사용한 전극을 형성할 수 있다.
(i) 다음으로, 도 29에 도시한 바와 같이, 게이트 전극 영역을 리소그래피로 패터닝하고, 적층 게이트 구조를 에칭 가공하여, 전하 축적층(14), 게이트간 절연막(15), 제어 게이트(16)로 이루어지는 메모리 셀 트랜지스터 게이트 전극, 전하 축적층(14), 게이트간 절연막(15), 제어 게이트(16)로 이루어지는 선택 트랜지스터 게이트 전극을 동일한 게이트 길이, 동일한 피치로 되도록 형성한다. 이 때의 에칭 가공은 RIE를 이용한다. 여기서, 메모리 셀 유닛마다 메모리 셀의 단부에 한쌍인 2개의 선택 게이트(21)가 형성된다.
(j) 다음으로, 도 30에 도시한 바와 같이, 적층 게이트 구조인 메모리 셀 게이트(1)의 제어 게이트(16)의 전극 및 선택 게이트(21)의 제어 게이트(16)의 전극을 마스크로 하여, 반도체 기판(10) 중에 불순물을 이온 주입하여, 소스·드레인 확산층(11)을 형성한다. 특히, 부유 게이트로 되는 제1 도전층(14)과 제어 게이트(16)를 전기적으로 단락시키기 위해 선택 트랜지스터의 게이트간 절연막(15)을 개구한 후에 이온 주입을 행하면, 리소그래피 공정의 추가를 행하지 않고 실시예1의 변형예1의 구조가 가능하게 된다. 이 제조 방법에서는, 전하 축적층(14)과 제어 게이트(16)를 분리하고 있는 게이트간 절연막(15)을 일부분 제거하는 방법을 채용하고 있다. 이 방법은 메모리 셀 유닛 내의 선택 게이트(21)에 적용된다. 이 방법은, 전하 축적층(14)에 컨택트를 취하기 위한 방법이지만, 이 제조 공정 도중에서, 다음의 조건을 충족시키는 경우에는, 부유 게이트로 되는 제1 도전층(14) 너머로 선택 게이트(21)의 채널부에만 이온 주입하는 것이 가능하다.
즉, 메모리 셀 게이트(1)에는 이 이온 주입에 의해 불순물이 마스크재 중에서 감쇠하여, 전하 축적층(14)에 도달하지 않고, 또한, 선택 게이트(21) 상에서는, 전하 축적층(14) 및 게이트 절연막(13) 너머로 이온 주입된 불순물이 반도체 기판(10)에 주입되어, 메모리 셀 게이트(1)와 선택 게이트(21)에서 다른 불순물 농도의 채널 영역을 형성하면, 메모리 셀 게이트(1)의 특성과 선택 게이트(21)의 특성을 각각 만족시키도록 각각의 채널부를 형성하여, 새로운 리소그래피 공정의 추가를 수반하지 않고, 또한, 자기 정합 프로세스에 의해 각각의 특성 향상을 실현할 수 있다.
선택 게이트(21)에의 자기 정합적인 채널 이온 주입을 행할 수 있어, 위치 정렬 어긋남없이, 선택 게이트(21)의 채널 불순물을 형성할 수 있다.
여기서, 비트선측 선택 게이트선 SGD1을 구비하는 제1 비트선측 선택 트랜지스터 및 소스선측 선택 게이트선 SGS1을 구비하는 제1 소스선측 선택 트랜지스터의 임계값 전압 제어용의 이온 주입의 마스크 정합 정밀도에 여유가 취해진다. 그것은, 만약 이온 주입의 마스크 정합이 어긋나, 비트선측 선택 게이트선 SGD1을 구비하는 제1 비트선측 선택 트랜지스터 및 소스선측 선택 게이트선 SGS1을 구비하는 제1 소스선측 선택 트랜지스터의 임계값 전압이 비트선측 선택 게이트선 SGD2를 구비하는 제2 비트선측 선택 트랜지스터 및 소스선측 선택 게이트선 SGS2를 구비하는 제2 소스선측 선택 트랜지스터의 임계값 전압보다 낮게 되어도, 비트선측도 소스선측도 각각 선택 트랜지스터가 적어도 2개 있기 때문에, 누설 전류 내성의 문제는 발생하지 않는다. 이 결과, 비트선측 선택 게이트선 SGD1과 이것에 인접하는 제어 게이트선 WL1, 및 소스선측 선택 게이트선 SGS1과 이것에 인접하는 제어 게이트 WL32 사이의 스페이스를 넓게 할 필요가 없어져, 제어 게이트 사이의 스페이스와 동일하게 축소된다.
상기 제조 방법으로 선택 트랜지스터와 메모리 셀 트랜지스터를 서로 다른 채널 불순물 농도로 자기 정합적으로 독립하여 형성하는 것이 가능하다.
이와 같이 메모리 셀의 선택 트랜지스터의 채널부의 일부분의 불순물 농도와 메모리 셀부의 채널부의 불순물 농도가 서로 다른 각각의 트랜지스터가 자기 정합적으로 형성된다. 여기서, 선택 트랜지스터에서는, 전하 축적층(14) 아래의 게이트 절연막(13)에는, 채널 이온 주입을 행할 때의 통과 이온의 일부가 남아 있다. 그 잔류하고 있는 영역은, 전하 축적층(14) 상의 게이트간 절연막(15) 중에 형성된 개구부(22)의 형상의 바로 아래를 포함한 주변 영역으로 되어 있다.
실시예1의 변형예9에 따르면, 메모리 셀 트랜지스터의 게이트 절연막(13)을 통해 채널 이온 주입하지 않아, 특히 부유 게이트를 갖는 구조의 불휘발성 반도체 기억 장치의 특성 열화를 야기하지 않는다.
또한, 실시예1의 변형예9는, n형 트랜지스터이어도, p형 트랜지스터이어도 되고, 또한 메모리 셀 트랜지스터 및 선택 트랜지스터의 채널 제어를 위해 이온 주입하는 불순물 이온종으로서, B(붕소)이어도, P(인)이어도 된다.
이와 같이, 실시예1의 변형예9에서는, 메모리 셀 트랜지스터를 마스크하여, 선택 트랜지스터의 채널 영역에 대응한 마스크재(32)의 고정밀도의 개구부(34)를 형성하고, 이 개구부(34)를 이용하여, 채널 영역에 이온 주입을 행하여, 정합 어긋남을 발생시키지 않고 채널 이온 주입을 행하고 있다.
또한, 메모리 셀 트랜지스터는 게이트 전극의 제1 도전층(14)과 제2 도전층(16) 사이의 게이트간 절연막(15)에 개구가 없는 상태에서, 선택 트랜지스터에 이온 주입되기 때문에, 메모리 셀 트랜지스터의 채널 영역의 농도는 선택 트랜지스터의 채널 농도와는 독립적으로 설정된다.
(실시예1의 변형예10)
변형예10의 불휘발성 반도체 기억 장치의 구조에서는, 도 18에 도시한 불휘발성 반도체 기억 장치의 구조를 도 30에 도시한 바와 같이 변형하여, 한쌍인 2개의 선택 게이트(21) 중의 한쪽, 메모리 셀 게이트(1)로부터 먼쪽의 선택 게이트(21)의 게이트간 절연막(15)에 개구부(22)에 대응한 반도체 기판(10) 중에, 짙은 채널 이온 주입층(25)을 형성하여, 컷오프 특성을 향상할 수 있다. 여기서, 메모리 셀 게이트(1)에 인접하는 선택 게이트(21)의 하방에는 메모리 셀 게이트(1)와 동일한 채널 이온 주입층(12)이 형성되어 있다.
또한, 하나의 NAND 스트링(23) 중에서, 소스측, 드레인측에 각각 2개씩의 선택 게이트(21)가 설치되어 있지만, 소스측, 드레인측 모두 또는 한쪽을 메모리 셀 게이트(1)에 인접하는 선택 게이트(21) 아래의 채널 이온 주입 영역의 불순물 농도, 깊이를 메모리 셀 게이트(1)의 채널 이온 주입 영역의 불순물 농도, 깊이와 동일하게 설정할 수도 있다.
이 변형예10의 제조 방법은, 실시예1의 변형예9의 제조 방법에서, 도 21에 도시한 공정 후에, 선택 게이트(21) 아래에 이온 주입을 행하지 않는 선택 게이트 형성 예정 영역은 포토레지스트로 피복하고, 선택 게이트(21) 아래에 이온 주입을 행하는 선택 게이트에 대해서만, 반도체 기판(10) 중에 짙은 채널 이온 주입층(25)을 형성한다.
이와 같이, 도 18에 도시한 게이트 구조를 채용하면서, 선택 트랜지스터의 메모리 셀 트랜지스터에 인접한 측을, 레지스트(도시 생략)로 마스크하여, 채널 이온 주입하여, 채널 이온 주입 영역의 농도나 깊이가 메모리 셀 트랜지스터로부터 이격된 선택 트랜지스터보다 얇고, 얕게 형성하여, 선택 트랜지스터끼리의 컷오프 특성을 서로 다르게 할 수도 있다.
즉, 메모리 셀 트랜지스터에 인접한 선택 게이트(21)의 채널 이온 주입 영역은, 그 농도, 깊이가 메모리 셀 게이트(1)의 채널 이온 주입 영역의 농도, 깊이와 동일하게 되어 있다. 이에 대하여, 메모리 셀 트랜지스터로부터 이격된 측의 선택 게이트(21)의 채널 이온 주입 영역은, 그 농도, 깊이가 메모리 셀 게이트의 채널 이온 주입 영역의 농도, 깊이보다 보다 짙고, 보다 깊게 형성되어 있다.
이 경우, 메모리 셀 게이트(1)로부터 먼쪽의 컷오프 특성을 강하게 갖게 하고, 메모리 셀 게이트(1)에 가까운 측의 선택 게이트(21)에의 불순물 확산의 영향을 낮게 억제하는 것이 가능하다. 이와 같이 구성함으로써, 선택 게이트(21)에 인접하는 메모리 셀 트랜지스터에의 채널 불순물의 확산 현상을 방지할 수 있다.
(실시예1의 변형예11)
변형예11의 불휘발성 반도체 기억 장치의 구조에서는, 도 18에 도시한 불휘발성 반도체 기억 장치의 구조를 도 31에 도시한 바와 같이 변형하여, 한쌍인 2개의 선택 게이트(21) 중의 한쪽, 메모리 셀 게이트(1)에 인접하는 선택 게이트(21)의 게이트간 절연막(15)에 개구부(22)에 대응한 반도체 기판(10) 중에, 짙은 채널 이온 주입층(25)을 형성하여, 컷오프 특성을 향상할 수 있다. 여기서, 메모리 셀 게이트(1)로부터 이격되는 선택 게이트(21) 하방에는 메모리 셀 게이트(1)와 동일한 채널 이온 주입층(12)이 형성되어 있다.
또한, 하나의 NAND 스트링(23) 중에서, 소스측, 드레인측에 각각 2개씩의 선택 게이트(21)가 설치되어 있지만, 소스측, 드레인측 모두 또는 한쪽을 메모리 셀 게이트(1)로부터 이격되는 선택 게이트(21) 아래의 채널 이온 주입 영역의 불순물 농도, 깊이를 메모리 셀 게이트(1)의 채널 이온 주입 영역의 불순물 농도, 깊이와 동일하게 설정할 수도 있다.
이 변형예11의 제조 방법은, 변형예9의 제조 방법에서, 도 16에 도시한 공정 후에, 선택 게이트(21) 아래에 이온 주입을 행하지 않는 선택 게이트 형성 예정 영역은 포토레지스트(33)로 피복하고, 선택 게이트(21) 아래에 이온 주입을 행하는 선택 게이트(21)에 대해서만, 반도체 기판(10) 중에 짙은 채널 이온 주입층(25)을 형성한다.
이와 같이, 도 18에 도시한 게이트 구조를 채용하면서, 선택 트랜지스터의 메모리 셀 트랜지스터로부터 이격된 측을, 레지스트(도시 생략)로 마스크하여, 채널 이온 주입하여, 채널 이온 주입 영역의 농도나 깊이가 메모리 셀 트랜지스터에 인접한 선택 트랜지스터보다 얇고, 얕게 형성하여, 선택 트랜지스터끼리의 컷오프 특성을 서로 다르게 할 수도 있다.
즉, 메모리 셀 게이트(1)로부터 이격된 선택 게이트(21)의 채널 이온 주입 영역은, 그 농도, 깊이가 메모리 셀 게이트(1)의 채널 이온 주입 영역의 농도, 깊이와 동일하게 되어 있다. 이에 대하여, 메모리 셀 게이트(1)에 인접한 선택 게이트(21)의 채널 이온 주입 영역은, 그 농도, 깊이가 메모리 셀 게이트(1)의 채널 이온 주입 영역의 농도, 깊이보다 보다 짙고, 보다 깊게 형성되어 있다.
이 경우, 메모리 셀에 가까운 쪽의 컷오프 특성을 강하게 갖게 하고 있다.
또한, 선택 게이트를 갖는 불휘발성 반도체 기억 장치에 대하여, 각 실시예를 적용할 수 있다. 또한, 주변 회로 중의 트랜지스터에 대해서도 각 실시예는 적용할 수 있다.
또한, 불휘발성 반도체 기억 장치에 한하지 않고, 불휘발성 반도체 기억 장치를 구비한 메모리 혼재 반도체 장치에도 각 실시예는 적용할 수 있다.
(실시예1의 변형예12)
도 24 내지 도 26의 공정 대신에, 도 32 내지 도 34에 도시한 바와 같이, 개구부(34)를 넓게 설정하고, 선택 트랜지스터의 채널 예정 영역에의 이온 주입을 실시하여, 선택 트랜지스터의 채널 이온 주입층(25)을 넓게 형성할 수도 있다. 도 32 내지 도 34에 도시한 공정은, 도 24 내지 도 26에 도시한 공정에 비해 미세 가공의 가공 정밀도에서 여유가 있다.
(a) 도 32에 도시한 바와 같이, 메모리 셀 유닛의 선택 트랜지스터의 채널 예정 영역의 일부를 리소그래피로 패터닝하고, 마스크재(32) 상에 포토레지스트(33)를 퇴적하여, 개구부(34)를 형성한다. 여기서는, 1개의 넓은 개구부(34)를 형성한 상태를 나타내고 있다.
(b) 다음으로, 도 33에 도시한 바와 같이, 포토레지스트(33)의 개구부(34) 바로 아래의 마스크재(32)를 에칭하여 개구한다. 이 마스크재의 패터닝 시에는, 반도체 장치 제조 기술에서의 각 세대에서의 최소 가공 치수를 가공할 수 있는 방법으로 가공한다. 일반적으로 최고 성능의 고가의 미세 가공 기술을 이용하게 된다. 이 때문에, 마스크재에 형성되는 개구부에 정합 어긋남은 최소한으로 억제된다.
(c) 다음으로, 도 34에 도시한 바와 같이, 포토레지스트(33)를 제거하고, 선택 트랜지스터의 채널 영역으로 되는 반도체 기판(10)에 게이트간 절연막(15), 부유 게이트 전극에 의한 전하 축적층(14), 게이트 절연막(13)을 통해 이온 주입을 행하여, 선택 트랜지스터의 채널 이온 주입층(25)을 형성한다. 이 때의 주입 이온종은 통상은 B(붕소)가 사용된다. 단, 표면 채널형 pMOS이면, P(인)인 경우도 있다.
이 때, 메모리 셀 트랜지스터 영역에는 마스크재(32)가 있고, 이온 주입된 이온종은 마스크재(32) 중에서 감쇠되게 되는 막 두께 구성으로 되어 있음과 동시에, 이 이온 주입의 가속 에너지는 전하 축적층을 넘어, 반도체 기판(10)에 도달하는 에너지로 조정되어 있다.
여기서, 포토레지스트(33)를 남기지 않고 이온 주입을 행하고 있지만, 포토레지스트(33)를 남긴 상태 그대로 이온 주입을 행하고, 그 후에 포토레지스트(33)를 제거해도 된다.
본 발명의 제1 실시 형태의 변형예9 내지 12에서 설명한 제조 방법에 따르면, 선택 트랜지스터의 컷오프 특성을 향상시킨 불휘발성 반도체 기억 장치를, 메모리 셀 트랜지스터 부분을 선택 트랜지스터로서 기능하도록 하는 것과 함께 제공할 수 있다.
(실시예1의 변형예13)
(NAND형 플래시 메모리의 매트릭스 구성예)
본 발명의 실시예1의 변형예13에 따른 불휘발성 반도체 기억 장치로서, 64M비트 NAND형 플래시 메모리의 모식적 회로 구성은, 도 35에 도시한 바와 같이, NAND 스트링의 비트선측에 각각 2개의 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD1, MSGD2에 의해 구성된 선택 게이트선을 구비하고, 소스측에 각각 2개의 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS1, MSGS2에 의해 구성된 선택 게이트선을 구비한다. 도 35에서, NAND형 메모리 셀 어레이로 이루어지는 블록0, 블록1, …, 블록1023이 배치되고, 주변에는 톱 페이지 버퍼(290), 보텀 페이지 버퍼(291), 레프트 로우 디코더/차지 펌프(292), 라이트 로우 디코더/차지 펌프(293)가 배치되어 있다. 또한, 도 35에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD1, MSGD2 및 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS1, MSGS2에 대하여 평행하게 워드선 WL0, WL1, …, WL14, WL15가 배치되며, 이들 워드선과 직교하여, 비트선 BL0, BL1, …, BL4223이 배치되어 있다. 또한, 변형예13의 구성에서도, 도 2 내지 도 6에 도시한 바와 같은 본 발명의 실시예1 및 그 변형예1부터 4까지의 회로 구성을 적용할 수 있는 것은 물론이다.
도 35의 임의의 워드선 WLn에 대하여, 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 실시함으로써, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의로 기입 소거 단위를 설정할 수 있는 자유도가 높은, 불휘발성 반도체 기억 장치를 제공할 수 있다.
(회로 시스템 구성예)
본 발명의 실시예에 따른 불휘발성 반도체 기억 장치에서는, 실시예1 및 그 변형예1 내지 3에서 설명한 NAND 스트링의 회로 구성을 복합적으로 조합하여, NAND 열수가 서로 다른 메모리 셀이 포함되는 메모리 셀 어레이를 이용하여, 보다 시스템적으로 최적의 기입 소거 단위를 제공할 수도 있다. 예를 들면, 임의의 제1 영역은 NAND 열의 양측에 종래형의 선택 게이트를 배치하여, 통상의 NAND형 플래시 메모리로서 동작하는 경우와, NAND 열의 내부에 메모리 셀 트랜지스터를 상술한 바와 같이 선택 트랜지스터로 변화시킴으로써 기입 소거 단위를 변화시키는 것도 가능한 영역으로 한다. 계속해서 제2 영역에는 종래의 선택 트랜지스터는 존재하지 않고 변형예3에 기재한 바와 같은 워드선만의 메모리 셀로 구성되는 메모리 영역으로 할 수도 있다. 제2 영역은, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 즉, 제1 영역을 데이터 영역, 제2 영역을 데이터 관리 영역으로 하는 사용 방법을 행함으로써, 시스템적으로 고기능화를 도모하는 것도 가능하다.
[실시예2]
본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치는, 도 36에 도시한 바와 같이, 실시예1에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 분할 기입 소거형 NAND형 메모리(120)와, NAND 열의 양측에 종래형의 선택 게이트를 배치하고, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)를 조합한 구성을 갖는다. 분할 기입 소거형 NAND형 메모리(120)에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, SGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구비하고 있다. NAND형 플래시 메모리(210)에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, SGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 임의의 워드선에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 구비하고 있다. NAND형 플래시 메모리(210)에서도, 도 36에 도시한 바와 같이, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다. 분할 기입 소거형 NAND형 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 한편, NAND형 플래시 메모리는 대용량의 데이터 기억용으로 한다.
본 발명의 실시예2에 따르면, NAND형 플래시 메모리(210)를 데이터 영역, 분할 기입 소거형 NAND형 메모리(120)를 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예1)
본 발명의 실시예2의 변형예1에 따른 불휘발성 반도체 기억 장치는, 도 37에 도시한 바와 같이, 실시예1의 변형예1에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 분할 기입 소거형 NAND형 메모리(120)와, NAND 열의 양측에 종래형의 선택 게이트를 배치하고, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)를 조합한 구성을 갖는다. 분할 기입 소거형 NAND형 메모리(120)에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구비하고 있다. NAND형 플래시 메모리(210)에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, SGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 트랜지스터 열 Mi, Mj, 임의의 워드선에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 구비하고 있다. NAND형 플래시 메모리(210)에서도, 도 37에 도시한 바와 같이, 선택 게이트로서 기능하는 메모리 셀 트래지스터 열 MSG를 형성하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다. 분할 기입 소거형 NAND형 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 한편, NAND형 플래시 메모리는 대용량의 데이터 기억용으로 한다.
본 발명의 실시예2의 변형예1에 따르면, NAND형 플래시 메모리(210)를 데이터 영역, 분할 기입 소거형 NAND형 메모리(120)를 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예2)
본 발명의 실시예2의 변형예2에 따른 불휘발성 반도체 기억 장치는, 도 38에 도시한 바와 같이, 실시예1의 변형예2에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 분할 기입 소거형 NAND형 메모리(120)와, NAND 열의 양측에 종래형의 선택 게이트를 배치하고, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)를 조합한 구성을 갖는다. 분할 기입 소거형 NAND형 메모리(120)에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGD, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구비하고 있다. NAND형 플래시 메모리(210)에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, SGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 임의의 워드선에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 구비하고 있다. NAND형 플래시 메모리(210)에서도, 도 38에 도시한 바와 같이, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하여, 분할 기입 소거형 NANA형 메모리로서 구성해도 되는 것은 명백하다. 분할 기입 소거형 NAND형 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 한편, NAND형 플래시 메모리는 대용량의 데이터 기억용으로 한다.
본 발명의 실시예2의 변형예2에 따르면, NAND형 플래시 메모리(210)를 데이터 영역, 분할 기입 소거형 NAND형 메모리(120)를 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예3)
본 발명의 실시예2의 변형예3에 따른 불휘발성 반도체 기억 장치는, 도 39에 도시한 바와 같이, 실시예1의 변형예3에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 분할 기입 소거형 NAND형 메모리(120)와, NAND 열의 양측에 종래형의 선택 게이트를 배치하고, 통상의 NAND형 플래시 메모리로서 동작하는 NAIND형 플래시 메모리(210)를 조합한 구성을 갖는다. 분할 기입 소거형 NAND형 메모리(120)에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS, MSGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구비하고 있다. NAND형 플래시 메모리(210)에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, SGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 Mi, Mj, 임의의 워드선에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG을 구비하고 있다. NAND형 플래시 메모리(210)에서도, 도 39에 도시한 바와 같이, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다. 분할 기입 소거형 NAND형 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 한편, NAND형 플래시 메모리는 대용량의 데이터 기억용으로 한다.
본 발명의 실시예2의 변형예3에 따르면, NAND형 플래시 메모리(210)를 데이터 영역, 분할 기입 소거형 NAND형 메모리(120)를 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예4)
본 발명의 실시예2의 변형예4에 따른 불휘발성 반도체 기억 장치는, 도 40에 도시한 바와 같이, 실시예1에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 매우 간단한 구성을 갖는다. NAND 열의 양측에 종래형의 선택 게이트를 배치하고, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)에서, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn에 의해, 2분할한 점에 특징을 갖는다. 즉, 워드선 WLn으로부터 비트선 BL측의 메모리 셀 어레이 부분과 소스선 SL측의 메모리 셀 어레이 부분으로 분할하고, 한쪽을 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 다른쪽은, NAND형 플래시 메모리로서의 대용량의 데이터 기억용으로 한다. WLn의 위치를 임의로 선택함으로써 데이터 관리용의 메모리 셀 어레이 부분과 데이터 축적용의 메모리 셀 어레이 부분의 메모리 사이즈를 임의로 설정 변경 가능하게 된다. 본 발명의 실시예2의 변형예4에서는, 도 40에 도시한 바와 같이, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, SGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구비하고 있다. 2분할된 NAND형 플래시 메모리(210)에서도, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하고, 또한 내부를 분할하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다.
본 발명의 실시예2의 변형예4에 따르면, 비교적 간단한 구성에 의해, NAND형 플래시 메모리(210)를 임의로 분할하여, 데이터 영역, 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예5)
본 발명의 실시예2의 변형예5에 따른 불휘발성 반도체 기억 장치는, 실시예1의 변형예2에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 매우 간단한 구성을 갖는다. 전체의 회로 구성도는, 도 40과 마찬가지이기 때문에, 생략한다. NAND 열의 비트선측에 종래형의 선택 게이트선 SGD를 배치하고, 소스선측 선택 게이트선으로서 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS를 배치함으로써, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)에서, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn에 의해, 2분할한 점에 특징을 갖는다. 즉, 워드선 WLn으로부터 비트선 BL측의 메모리 셀 어레이 부분과 소스선 SL측의 메모리 셀 어레이 부분으로 분할하고, 한쪽을 비교적 적은 NAND 열수로 구성하며, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 다른쪽은, NAND형 플래시 메모리로서의 대용량의 데이터 기억용으로 한다. WLn의 위치를 임의로 선택함으로써 데이터 관리용의 메모리 셀 어레이 부분과 데이터 축적용의 메모리 셀 어레이 부분의 메모리 사이즈를 임의로 설정 변경 가능하게 된다. 본 발명의 실시예2의 변형예5에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGD 및 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 Mi, Mj, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구비하고 있다. 2분할된 NAND형 플래시 메모리(210)에서도, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하고, 또한 내부를 분할하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다.
본 발명의 실시예2의 변형예5에 따르면, 비교적 간단한 구성에 의해, NAND형 플래시 메모리(210)를 임의로 분할하여, 데이터 영역, 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예6)
본 발명의 실시예2의 변형예6에 따른 불휘발성 반도체 기억 장치는, 실시예1의 변형예1에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 매우 간단한 구성을 갖는다. 전체의 회로 구성도는, 도 40과 마찬가지이기 때문에, 생략한다. NAND 열의 소스선측에 종래형의 선택 게이트를 배치하고, 비트선측 선택 게이트선으로서 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD를 배치함으로써, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)에서, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn에 의해, 2분할한 점에 특징을 갖는다. 즉, 워드선 WLn으로부터 비트선 BL측의 메모리 셀 어레이 부분과 소스선 SL측의 메모리 셀 어레이 부분으로 분할하고, 한쪽을 비교적 적은 NAND 열수로 구성하며, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 다른쪽은, NAND형 플래시 메모리로서의 대용량의 데이터 기억용으로 한다. WLn의 위치를 임의로 선택함으로써 데이터 관리용의 메모리 셀 어레이 부분과 데이터 축적용의 메모리 셀 어레이 부분의 메모리 사이즈를 임의로 설정 변경 가능하게 된다. 본 발명의 실시예2의 변형예6에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구비하고 있다. 2분할된 NAND형 플래시 메모리(210)에서도, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하고, 또한 내부를 분할하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다.
본 발명의 실시예2의 변형예6에 따르면, 비교적 간단한 구성에 의해, NAND형 플래시 메모리(210)를 임의로 분할하여, 데이터 영역, 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예7)
본 발명의 실시예2의 변형예7에 따른 불휘발성 반도체 기억 장치는, 실시예1의 변형예3에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 매우 간단한 구성을 갖는다. 전체의 회로 구성도는, 도 40과 마찬가지이기 때문에, 생략한다. 종래의 선택 트랜지스터는 존재하지 않고, 실시예1의 변형예3에 기재한 바와 같은 워드선만의 메모리 셀로 구성되는 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)에서, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn에 의해, 2분할한 점에 특징을 갖는다. 또한, 비트선측 선택 게이트용으로서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD를 배치하고, 소스선측 선택 게이트용으로서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS를 배치하고 있다. 즉, 워드선 WLn으로부터 비트선 BL측의 메모리 셀 어레이 부분과 소스선 SL측의 메모리 셀 어레이 부분으로 분할하고, 한쪽을 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 다른쪽은, NAND형 플래시 메모리로서의 대용량의 데이터 기억용으로 한다. WLn의 위치를 임의로 선택함으로써 데이터 관리용의 메모리 셀 어레이 부분과 데이터 축적용의 메모리 셀 어레이 부분의 메모리 사이즈를 임의로 설정 변경 가능하게 된다. 본 발명의 실시예2의 변형예7에서는, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGS, MSGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj에 접속된 메모리 셀 열 Mi, Mj, 워드선 WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 구비하고 있다. 2분할된 NAND형 플래시 메모리(210)에서도, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하고, 또한 내부를 분할하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다.
본 발명의 실시예2의 변형예7에 따르면, 비교적 간단한 구성에 의해, NAND형 플래시 메모리(210)를 임의로 분할하여, 데이터 영역, 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예8)
본 발명의 실시예2의 변형예8에 따른 불휘발성 반도체 기억 장치는, 도 41에 도시한 바와 같이, 실시예1에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 매우 간단한 구성을 갖는다. NAND 열의 양측에 종래형의 선택 게이트를 배치하고, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)에서, 워드선 WLm, WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGn에 의해, 3분할한 점에 특징을 갖는다. 이와 같이 3분할함으로써, 워드선 WLn과 워드선 WLm 사이에 끼워지는 메모리 셀 어레이 부분만을 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행하는 구성으로 할 수도 있다.
또한, 워드선 WLn으로부터 소스선 SL까지의 범위의 메모리 셀 어레이는 NAND형 플래시 메모리로서의 대용량의 데이터 기억용으로 할 수도 있다.
또한, 워드선 WLm으로부터 비트선 BL측의 메모리 셀 어레이 부분은 메모리 셀로서 사용하지 않는 구성으로 할 수도 있다. 워드선 WLm, WLn의 위치를 임의로 선택함으로써 데이터 관리용의 메모리 셀 어레이 부분과 데이터 축적용의 메모리 셀 어레이 부분의 메모리 사이즈를 임의로 설정 변경 가능하게 된다. 본 발명의 실시예2의 변형예8에서는, 도 41에 도시한 바와 같이, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, SGD 및 소스선 SL을 갖는다. 또한, 워드선 WLm+1, WLm-1, WLn+1에 접속된 메모리 셀 열 Mm+1, Mn-1, Mn+1, 워드선 WLm, WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGn을 구비하고 있다. 3분할된 NAND형 플래시 메모리(210)에서도, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하고, 또한 내부를 분할하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다.
본 발명의 실시예2의 변형예8에 따르면, 비교적 간단한 구성에 의해, NAND형 플래시 메모리(210)를 임의로 분할하여, 데이터 영역, 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예9 내지 11)
본 발명의 실시예2의 변형예9 내지 11에 따른 불휘발성 반도체 기억 장치는, 각각 실시예1의 변형예1 내지 3에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 매우 간단한 구성을 갖는다. 전체의 회로 구성도는, 도 41과 마찬가지이기 때문에, 생략한다. NAND 열의 한쪽에 종래형의 선택 게이트를 배치한 예가 변형예9, 10이고, NAND 열의 양측에 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD, MSGS를 배치한 예가 변형예11이다. 모두, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)에서, 워드선 WLm, WLn에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGm, MSGn에 의해, 3분할한 점에 특징을 갖는다. 이와 같이 3분할함으로써, 워드선 WLn과 워드선 WLm 사이에 끼워지는 메모리 셀 어레이 부분만을 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행하는 구성으로 할 수도 있다. 또한, 워드선 WLn으로부터 소스선 SL까지의 범위의 메모리 셀 어레이는 NAND형 플래시 메모리로서의 대용량의 데이터 기억용으로 할 수도 있다. 또한, 워드선 WLm으로부터 비트선 BL측의 메모리 셀 어레이 부분은 메모리 셀로서 사용하지 않는 구성으로 할 수도 있다. 워드선 WLm, WLn의 위치를 임의로 선택함으로써 데이터 관리용의 메모리 셀 어레이 부분과 데이터 축적용의 메모리 셀 어레이 부분의 메모리 사이즈를 임의로 설정 변경 가능하게 된다.
본 발명의 실시예2의 변형예9 내지 11에 따르면, 비교적 간단한 구성에 의해, NAND형 플래시 메모리(210)를 임의로 분할하여, 데이터 영역, 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예12)
본 발명의 실시예2의 변형예12에 따른 불휘발성 반도체 기억 장치는, 도 42에 도시한 바와 같이, 실시예1에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 매우 간단한 구성을 갖는다. NAND 열의 양측에 종래형의 선택 게이트를 배치하고, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)에서, 워드선 WLi, WLj, WLk에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGi, MSGj, MSGk에 의해, 4분할된 점에 특징을 갖는다. 이와 같이 4분할함으로써, 워드선 WLi와 워드선 WLj 사이 및 워드선 WLj와 워드선 WLk 사이에 끼워지는 메모리 셀 어레이 부분만을 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행하는 구성으로 할 수도 있다. 또한, 워드선 WLk로부터 소스선 SL까지의 범위의 메모리 셀 어레이는 NAND형 플래시 메모리로서의 대용량의 데이터 기억용으로 할 수도 있다. 또한, 워드선 WLi로부터 비트선 BL측의 메모리 셀 어레이 부분은 메모리 셀로서 사용하지 않는 구성으로 할 수도 있다. 워드선 WLi, WLj, WLk의 위치를 임의로 선택함으로써 데이터 관리용의 메모리 셀 어레이 부분과 데이터 축적용의 메모리 셀 어레이 부분의 메모리 사이즈를 임의로 설정 변경 가능하게 된다. 본 발명의 실시예2의 변형예12에서는, 도 42에 도시한 바와 같이, 비트선 BLi, BLi+1에 대하여 직교하는 선택 게이트선 SGS, SGD 및 소스선 SL을 갖는다. 또한, 워드선 WLi, WLj, WLk에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGi, MSGj, MSGk를 구비하고 있다. 4분할된 NAND형 플래시 메모리(210)에서도, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSG를 형성하고, 또한 내부를 분할하여, 분할 기입 소거형 NAND형 메모리로서 구성해도 되는 것은 명백하다.
본 발명의 실시예2의 변형예12는, 비교적 간단한 구성에 의해, NAND형 플래시 메모리(210)를 임의로 분할하여, 데이터 영역, 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
(실시예2의 변형예13 내지 15)
본 발명의 실시예2의 변형예13 내지 15에 따른 불휘발성 반도체 기억 장치는, 각각 실시예1의 변형예1 내지 3에서 설명한 회로 구성을 갖는 불휘발성 반도체 기억 장치로 이루어지는 매우 간단한 구성을 갖는다. 전체의 회로 구성도는, 도 42와 마찬가지이기 때문에, 생략한다. NAND 열의 한쪽에 종래형의 선택 게이트를 배치한 예가 변형예13, 14이고, NAND 열의 양측에 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGD, MSGS를 배치한 예가 변형예15이다. 모두, 통상의 NAND형 플래시 메모리로서 동작하는 NAND형 플래시 메모리(210)에서, 워드선 WLi, WLj, WLk에 접속된 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGi, MSGj, MSGk에 의해, 4분할한 점에 특징을 갖는다. 이와 같이 4분할함으로써, 워드선 WLi와 워드선 WLj 사이 및 워드선 WLj와 워드선 WLk 사이에 끼워지는 메모리 셀 어레이 부분만을 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용하여, 주로 고속 재기입이나 데이터 스토리지보다는 코드 스토리지적으로 데이터의 재기입 소거를 행하는 구성으로 할 수도 있다. 또한, 워드선 WLk로부터 소스선 SL까지의 범위의 메모리 셀 어레이는 NAND형 플래시 메모리로서의 대용량의 데이터 기억용으로 할 수도 있다. 또한, 워드선 WLi로부터 비트선 BL측의 메모리 셀 어레이 부분은 메모리 셀로서 사용하지 않는 구성으로 할 수도 있다. 워드선 WLi, WLj, WLk의 위치를 임의로 선택함으로써 데이터 관리용의 메모리 셀 어레이 부분과 데이터 축적용의 메모리 셀 어레이 부분의 메모리 사이즈를 임의로 설정 변경 가능하게 된다.
본 발명의 실시예2의 변형예13 내지 15에 따르면, 비교적 간단한 구성에 의해, NAND형 플래시 메모리(210)를 임의로 분할하여, 데이터 영역, 데이터 관리 영역으로 하는 사용 방법에 의해, 시스템적으로 고기능화를 도모할 수 있다.
[실시예3]
(시스템 구성예)
본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치 시스템은, 도 43에 도시한 바와 같이, NAND형 플래시 메모리(210)와, 분할 기입 소거형 NAND형 메모리(120)와, 또한 이 분할 기입 소거형 NAND형 메모리(120) 내에서 분할 형성된 프로그램 어드레스 기억부(130)로 구성된다. 프로그램 어드레스 기억부(130)를 포함하는 분할 기입 소거형 NAND형 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용한다. 주로, 고속 재기입이나, 코드 스토리지적으로 데이터의 재기입 소거를 행한다. NAND형 플래시 메모리(210)는 데이터 축적 영역으로서 이용한다. 선택 게이트로서 기능하는 메모리 셀 트랜지스터를 이용함으로써, 본 발명의 실시예3에 따르면, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의로 기입 소거 단위를 설정할 수 있는 자유도가 높은, 불휘발성 반도체 기억 장치 시스템을 제공할 수 있다.
(실시예3의 변형예1)
본 발명의 실시예3의 변형예1에 따른 불휘발성 반도체 기억 장치 시스템은, 도 44에 도시한 바와 같이, NAND형 플래시 메모리(210)와, 암호 정보 기억부(140)로 구성된다. 이 암호 정보 기억부(140)는, NAND형 플래시 메모리(210)의 일부분을 분할하여 배치한다. 분할 기입 소거형 NAND형 메모리(120)로서 구성할 수도 있다. 암호 정보 기억부(140)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용한다. 주로, 고속 재기입이나, 코트 스토리지적으로 데이터의 재기입 소거를 행한다. NAND형 플래시 메모리(210)는 데이터 축적 영역으로서 이용한다. 선택 게이트로서 기능하는 메모리 셀 트랜지스터를 이용함으로써, 본 발명의 실시예3의 변형예1에 따르면, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의로 기입 소거 단위를 시스템적으로 설정할 수 있는, 자유도가 높은 불휘발성 반도체 기억 장치 시스템을 제공할 수 있다.
(실시예3의 변형예2)
본 발명의 실시예3의 변형예2에 따른 불휘발성 반도체 기억 장치 시스템은, 도 45에 도시한 바와 같이, 프로그램 어드레스 기억부(130)를 포함하는 분할 기입 소거형 NAND형 플래시 메모리(120)로 구성되어 있다. 프로그램 어드레스 기억부(130)는 분할 기입 소거형 NAND형 메모리(120) 내의 일부분을 분할하여 배치한다. 프로그램 어드레스 기억부(130)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용한다. 주로, 고속 재기입이나, 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 또한, 분할 기입 소거형 NAND형 메모리(120)는 데이터 축적 영역으로서 이용할 수도 있다. 선택 게이트로서 기능하는 메모리 셀 트랜지스터를 이용함으로써, 본 발명의 실시예3의 변형예2에 따르면, 메모리 셀의 고밀도화를 도모함과 함께, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의로 기입 소거 단위를 설정할 수 있는 자유도가 높은, 불휘발성 반도체 기억 장치 시스템을 제공할 수 있다.
(실시예3의 변형예3)
본 발명의 실시예3의 변형예3에 따른 불휘발성 반도체 기억 장치 시스템은, 도 46에 도시한 바와 같이, NAND형 플래시 메모리(210)와, 프로그램 어드레스 기억부(130)를 포함하는 분할 기입 소거형 NAND형 메모리(120)와, 감지 증폭기(150)로 구성된다. 프로그램 어드레스 기억부(130)는, 이 분할 기입 소거형 NAND형 메모리(120) 내에서, 그 일부분을 분할하여 배치하고 있다. NAND형 플래시 메모리(210)는 데이터 축적용으로서 이용한다. 프로그램 어드레스 기억부(130)를 포함하는 분할 기입 소거형 NAND형 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용한다. 주로, 고속 재기입이나, 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 감지 증폭기(150)에 의해, 분할 기입 소거형 NAND형 메모리(120)의 고속 재기입이나, 코드 스토리지적 데이터의 재기입 소거를 검출할 수 있다.
선택 게이트로서 기능하는 메모리 셀 트랜지스터를 이용함으로써, 본 발명의 실시예3의 변형예3에 따르면, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의로 기입 소거 단위를 설정할 수 있는 자유도가 높은, 불휘발성 반도체 기억 장치 시스템을 제공할 수 있다.
(실시예3의 변형예4)
본 발명의 실시예3의 변형예4에 따른 불휘발성 반도체 기억 장치 시스템은, 도 47에 도시한 바와 같이, NAND형 플래시 메모리(210)와, 분할 기입 소거형 NAND형 플래시 메모리(120)와, 톱 페이지 버퍼(290)와, 보텀 페이지 버퍼(291)와, 워드선 드라이버(300)와, 선택 게이트 기능화 제어 회로(320)로 구성된다. 또한, 선택 게이트 기능화 제어 회로(320)와 NAND형 플래시 메모리(210) 사이, 및 선택 게이트 기능화 제어 회로(320)와 분할 기입 소거형 NAND형 플래시 메모리(120) 사이에는, 선택 게이트 기능화 제어 신호선(SCSL)(322, 324)이 배선되어 있다. 선택 게이트 기능화 제어 회로(320)로부터는, 이 선택 게이트 기능화 제어 신호선(SCSL)(322, 324) 상에서, 선택 게이트 기능화 제어 신호(SCS)를 메모리 셀 트랜지스터의 게이트에 접속된 워드선에 전달하고 있다. 또한, 선택 게이트 기능화 제어 회로(320)로부터는, 이 선택 게이트 기능화 제어 신호선(SCSL)(322, 324) 상에서, 선택 게이트 기능화 제어 신호(SCS)를 메모리 셀 트랜지스터 이외의 선택 게이트 트랜지스터의 게이트에 접속된 선택 게이트선에 대하여 전달하는 것도 가능하다. 이 경우에는, 선택 게이트 트랜지스터는 메모리 셀 트랜지스터와 마찬가지의 구성을 갖는 경우이어도 된다. 이 경우에는, 메모리 셀 트랜지스터를 선택 게이트로서 기능시킬 수 있게 된다.
변형예4의 특징은, 선택 게이트 기능화 제어 회로(320)에 의해, NAND형 플래시 메모리(210)와, 분할 기입 소거형 NAND형 플래시 메모리(120)의 양방에서, 임의의 워드선을 선택하여, 선택 게이트로서 기능할 수 있는 점에 있다. 선택 게이트로서 기능하는 것은, 메모리 셀 트랜지스터 부분만이 아니라, 원래 소스선측 선택 게이트로 되어야 되는 부분, 혹은 원래 비트선측 선택 게이트로 되어야 되는 부분에서도 실시할 수 있는 것은 상술한 바와 같다. 분할 기입 소거형 NAND형 플래시 메모리(120)에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열의 개수를 복수 설정하고, 2분할, 3분할 혹은 4분할 구성으로 해도 된다. 또한, NAND형 플래시 메모리(210)에서도, 필요에 따라, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열을 임의의 장소에, 임의의 개수 설정해도 되는 것은 물론이다.
분할 기입 소거형 NAND형 플래시 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용한다. 주로, 고속 재기입이나, 코드 스토리지적으로 데이터의 재기입 소거를 행한다. NAND형 플래시 메모리(210)는 데이터 축적 영역으로서 이용한다. 선택 게이트로서 기능하는 메모리 셀 트랜지스터를 이용함으로써, 본 발명의 실시예3의 변형예4에 따르면, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의로 기입 소거 단위를 설정할 수 있는 자유도가 높은, 불휘발성 반도체 기억 장치 시스템을 제공할 수 있다.
(실시예3의 변형예5)
본 발명의 실시예3의 변형예5에 따른 불휘발성 반도체 기억 장치 시스템은, 도 48에 도시한 바와 같이, NAND형 플래시 메모리(210)와, 분할 기입 소거형 NAND형 플래시 메모리(120)와, 톱 페이지 버퍼(290)와, 보텀 페이지 버퍼(291)와, 워드선 드라이버(300)와, 선택 게이트 기능화 제어 회로(320)로 구성된다. 또한, 분할 기입 소거형 NAND형 플래시 메모리(120)의 내부는 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn에 의해 더 분할하여, 프로그램 어드레스 기억부(130)를 배치하고 있다. 또한, 선택 게이트 기능화 제어 회로(320)와 분할 기입 소거형 NAND형 플래시 메모리(120) 사이에는, 선택 게이트 기능화 제어 신호선(SCSL)(322)이 배선되어 있다. 선택 게이트 기능화 제어 회로(320)로부터는, 이 선택 게이트 기능화 제어 신호선(SCSL)(322) 상에서, 선택 게이트 기능화 제어 신호(SCS)를 메모리 셀 트랜지스터의 게이트에 접속된 워드선에 전달하고 있다.
변형예4의 특징은, 선택 게이트 기능화 제어 회로(320)에 의해, 분할 기입 소거형 NAND형 플래시 메모리(120)에서, 임의의 워드선을 선택하여, 선택 게이트로서 기능하도록 할 수 있는 점에 있다. 선택 게이트로서 기능하도록 하는 것은, 메모리 셀 트랜지스터 부분뿐만 아니라, 원래 소스선측 선택 게이트로 되어야 되는 부분, 혹은 원래 비트선측 선택 게이트로 되어야 되는 부분에서도 실시할 수 있는 것은 상술한 바와 같다. 분할 기입 소거형 NAND형 플래시 메모리(120)에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열의 개수를 복수 설정하고, 2분할, 3분할 혹은 4분할 구성으로 해도 된다.
분할 기입 소거형 NAND형 플래시 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용한다. 주로, 고속 재기입이나, 코드 스토리지적으로 데이터의 재기입 소거를 행한다. NAND형 플래시 메모리(210)는 데이터 축적 영역으로서 이용한다. 선택 게이트로서 기능하는 메모리 셀 트랜지스터를 이용함으로써, 본 발명의 실시예3의 변형예4에 따르면, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의로 기입 소거 단위를 설정할 수 있는 자유도가 높은, 불휘발성 반도체 기억 장치 시스템을 제공할 수 있다.
(실시예3의 변형예6)
본 발명의 실시예3의 변형예6에 따른 불휘발성 반도체 기억 장치 시스템은, 도 49에 도시한 바와 같이, NAND형 플래시 메모리(210)와, 암호 정보 기억부(140)를 포함하는 분할 기입 소거형 NAND형 메모리(120)와, 감지 증폭기(150)와, NAND 인터페이스(170)와, CPU(160)로 구성되며, 전체로서 반도체 집적 회로 칩(20)을 구성한다. CPU(160)와 분할 기입 소거형 NAND형 메모리(120) 사이에는, 버스 배선(27, 28, 29)을 통해, NAND 인터페이스(170)가 접속되어 있다. 암호 정보 기억부(140)는, 이 분할 기입 소거형 NAND형 메모리(120) 내에서, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열 MSGn을 이용하여, 그 일부분을 분할하여 배치하고 있다. NAND형 플래시 메모리(210)는 데이터 축적용으로서 이용한다. 암호 정보 기억부(140)를 포함하는 분할 기입 소거형 NAND형 메모리(120)는, 비교적 적은 NAND 열수로 구성하고, 이 영역은 기입 소거 단위 블록이 작은 영역으로서 이용한다. 주로, 고속 재기입이나, 코드 스토리지적으로 데이터의 재기입 소거를 행한다. 감지 증폭기(150)에 의해, 분할 기입 소거형 NAND형 메모리(120)의 고속 재기입이나, 코드 스토리지적 데이터의 재기입 소거를 검출할 수 있다.
선택 게이트로서 기능하는 메모리 셀 트랜지스터를 이용하고, 또한 CPU(160)와 동일한 반도체 집적 회로 칩(20)으로서 구성함으로써, 본 발명의 실시예3의 변형예6에 따르면, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의로 기입 소거 단위를 설정할 수 있는 자유도가 높은, CPU 제어의 불휘발성 반도체 기억 장치 시스템을 제공할 수 있다.
[실시예4]
본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성은, 도 50에 도시한 바와 같이, 분할 기입 소거형 NAND형 플래시 메모리 셀 어레이(303)와, 비트선 제어 회로(301)와, 로우 디코더(310)와, 컬럼 디코더(302)와, 승압 회로(301)로 구성된다. 분할 기입 소거형 NAND형 플래시 메모리 셀 어레이(303)에는, 상술한 실시예1 및 실시예2에서 설명한 불휘발성 반도체 기억 장치를 적용할 수 있다. 즉, 분할 기입 소거형 NAND형 플래시 메모리 셀 어레이(303)에는, 분할 기입 소거형의 NAND 메모리 셀 유닛이 행 방향 및 열 방향으로 매트릭스 형상으로 배치되고, 워드선, 비트선, 선택 게이트선 및 소스선 등이 배선되어 있다. 이 분할 기입 소거형 NAND형 플래시 메모리 셀 어레이(303)에는, 비트선 제어 회로(301) 및 로우 디코더(310)가 접속되어 있다. 비트선 제어 회로(301)는 기입 데이터의 래치, 판독 시의 감지 동작 등을 행하는 회로이다. 이 비트선 제어 회로(301)에는, 컬럼 어드레스 신호를 디코드하여 NAND 셀 유닛의 열을 선택하기 위한 컬럼 디코더(302)가 접속되어 있다. 승압 회로(311)는, 전원 전압으로부터, 기입 전압 Vpgm, 다른 복수의 중간 전압 Vpass, 비트선 전압 Vbl, 선택 게이트 기능화 제어 신호 전압 Vscs 등을 발생한다. 로우 디코더(310)는, 승압 회로(311)에 제어 신호 즉 S를 공급하고, 기입 전압 Vpgm 및 중간 전압 Vpass를 받는다. 이 로우 디코더(310)는, 로우 어드레스 신호를 디코드하고, 승압 회로(311)로부터 공급된 전압에 기초하여, 상기 분할 기입 소거형 NAND형 플래시 메모리 셀 어레이(303) 중의 메모리 셀 트랜지스터 혹은 선택 게이트로서 기능하는 메모리 셀 트랜지스터를 선택하기 위한 각종 전압, 즉, 기입 전압 Vpgm, 중간 전압 Vpass, 선택 게이트 기능화 제어 신호 전압 Vscs 등의 디코드 신호를 출력한다. 이에 의해, 상기 분할 기입 소거형 NAND형 플래시 메모리 셀 어레이(303) 중의 워드선, 선택 게이트선 혹은 선택 게이트 기능화 제어 신호선 SCSL이 선택된다. 또한, 비트선 제어 회로(301)는 승압 회로(311)로부터 비트선 전압 Vbl을 받아, 컬럼 디코더(302)에서 선택된 NAND 셀 유닛의 열에 공급한다. 또한, 도 50은 필요한 최소한의 회로만을 도시하고 있으며, 그 외에도 어드레스 버퍼, 데이터 입출력 버퍼, 및 타이밍 발생 회로 등이 필요하지만, 기재를 생략하고 있다.
[실시예5]
본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 동작 모드는 크게 나누면 3개 존재한다. 각각 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드라고 한다.
페이지 모드란, 도 51에 도시한 바와 같이, 플래시 메모리 셀 어레이(601) 내의 워드선(604) 상에 존재하는 메모리 셀 열(606)을 일괄하여 비트선(603)을 통해 감지 증폭기(602) 내에 메모리 셀 열(605)로서 판독하거나, 혹은 일괄하여 감지 증폭기(602)로부터 기입하는 동작을 행한다. 즉, 페이지 단위로 판독하여, 기입을 행하고 있다. 도 51에서, 워드선(604)과 비트선(603)의 교차 부분에 메모리 셀(607)이 배치되어 있다.
이에 대하여, 바이트 모드란, 도 52에 도시한 바와 같이, 플래시 메모리 셀 어레이(601) 내의 워드선(604) 상에 존재하는 메모리 셀(608)을 바이트 단위로 감지 증폭기(602) 내에 메모리 셀(613)로서 판독하거나, 혹은 바이트 단위로 감지 증폭기(602) 내의 메모리 셀(613)로부터 메모리 셀(608)에 대하여 기입하는 동작을 행한다. 즉, 바이트 단위로 판독하여, 기입을 행하고 있는 점에서 페이지 모드와는 다르다.
한편, ROM 영역을 갖는 EEPROM 모드란, 도 53에 도시한 바와 같이, 플래시 메모리 셀 어레이(601) 내를, 플래시 메모리(609) 부분과 ROM 영역을 갖는 EEPROM(610) 부분으로 분할하고, ROM 영역을 갖는 EEPROM(610) 부분을 시스템적으로 전환하여 동작시켜, 플래시 메모리 셀 어레이(601) 내의 정보를 페이지 단위 혹은 바이트 단위로 판독하여, 재기입하는 동작을 행한다. 플래시 메모리(609) 내의 동일한 워드선 상의 메모리 셀 열(611)을 페이지 단위로 ROM 영역을 갖는 EEPROM(610)측에 메모리 셀 열(612)로서 판독하거나, 혹은 기입하는 예가, 도 53에 도시되어 있다.
상술한 본 발명의 실시예1 내지 실시예4에 따른, 분할 기입 소거형 메모리로서의 불휘발성 반도체 기억 장치 및 시스템에서도, 각각 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드에 의해 동작시킬 수 있는 것은 물론이다. 또한, 상술한 본 발명의 실시예1 내지 실시예3에 따른 불휘발성 반도체 기억 장치 및 시스템에서는, NAND형 플래시 메모리에 대하여 설명하였지만, 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드의 동작 모드를 실현할 수 있는 것은 명백하다. 특히, 후술하는 바와 같이, 플래시 메모리를 메모리 카드, 혹은 IC 카드에 적용하여 사용하는 경우에는, 시스템 LSI를 구성하기 때문에, 원칩화를 추진하는 의미에서도, 플래시 메모리를 시스템적으로 동작 가능한, 분할 기입 소거형 메모리 혹은 ROM 영역을 갖는 EEPROM 모드가 중요하다.
[시스템 LSI]
본 발명의 실시예1 내지 실시예4에 따른 불휘발성 반도체 기억 장치 및 시스템에서는, 다양한 적용예가 가능하다. 이들 적용예 중 몇개를 도 54 내지 도 67에 도시한다.
(메모리 카드)
(적용예1)
일례로서, 분할 기입 소거형 메모리(50)를 포함하는 메모리 카드(60)는, 도 54에 도시한 바와 같이 구성된다. 분할 기입 소거형 메모리(50)에는, 본 발명의 실시예1 내지 실시예4에 따른 불휘발성 반도체 기억 장치가 적용 가능하다. 메모리 카드(60)는, 도 54에 도시한 바와 같이, 외부 디바이스(도시 생략)로부터 소정의 신호를 수신하거나, 혹은 외부 디바이스(도시 생략)에 소정 신호를 출력하도록 동작 가능하다.
분할 기입 소거형 메모리(50)를 내장하는 메모리 카드(60)에 대해서는, 시그널 라인 DAT, 커맨드 라인 인에이블 시그널 라인 CLE, 어드레스 라인 인에이블 시그널 라인 ALE 및 레디/비지 시그널 라인 R/B가 접속되어 있다. 시그널 라인 DAT는 데이터 신호, 어드레스 신호 혹은 커맨드 신호를 전송한다. 커맨드 라인 인에이블 시그널 라인 CLE는, 커맨드 신호가 시그널 라인 DAT 상을 전송되고 있는 것을 나타내는 신호를 전달한다. 어드레스 라인 인에이블 시그널 라인 ALE는, 어드레스 신호가 시그널 라인 DAT 상을 전송되고 있는 것을 나타내는 신호를 전달한다. 레디/비지 시그널 라인 R/B는, 분할 기입 소거형 메모리(50)가 레디인지의 여부를 나타내는 신호를 전달한다.
(적용예2)
메모리 카드(60)의 다른 구체예는, 도 55에 도시한 바와 같이, 도 54의 메모리 카드의 예와는 달리, 분할 기입 소거형 메모리(50) 외에, 또한, 분할 기입 소거형 메모리(50)를 제어하며, 또한 외부 디바이스와의 사이에서 소정의 신호를 송수신하는 컨트롤러(76)를 구비하고 있다. 컨트롤러(76)는, 인터페이스 유닛(IF)(71, 72)과, 마이크로 프로세서 유닛(MPU)(73)과, 버퍼 RAM(74), 및 인터페이스 유닛(IF)(72) 내에 포함되는 에러 정정 코드 유닛(ECC)(75)을 구비한다.
인터페이스 유닛(I/F)(71)은, 외부 디바이스와의 사이에서 소정의 신호를 송수신하고, 인터페이스 유닛(IF)(72)은, 분할 기입 소거형 메모리(50)와의 사이에서 소정의 신호를 송수신한다. 마이크로 프로세서 유닛(MPU)(73)은, 논리 어드레스를 물리 어드레스으로 변환한다. 버퍼 RAM(74)은, 데이터를 일시적으로 기억한다. 에러 정정 코드 유닛(ECC)(75)은 에러 정정 코드를 발생한다.
커맨드 신호 라인 CMD, 클럭 신호 라인 CLK, 및 시그널 라인 DAT는 메모리 카드(60)에 접속되어 있다. 제어 신호 라인의 개수, 시그널 라인 DAT의 비트 폭 및 컨트롤러(76)의 회로 구성은 적절하게 수정 가능하다.
(적용예3)
또 다른 메모리 카드(60)의 구성예는, 도 56에 도시한 바와 같이, 인터페이스 유닛(I/F)(71, 72), 마이크로 프로세서 유닛(MPU)(73), 버퍼 RAM(74), 인터페이스 유닛(I/F)(72)에 포함되는 에러 정정 코드 유닛(ECC)(75) 및 분할 기입 소거형 메모리(501)를 모두 원칩화하여, 시스템 LSI 칩(507)으로서 실현하고 있다. 이러한 시스템 LSI 칩(507)이 메모리 카드(60) 내에 탑재되어 있다.
(적용예4)
또 다른 메모리 카드(60)의 구성예는, 도 57에 도시한 바와 같이, 마이크로 프로세서 유닛(MPU)(73) 내에 분할 기입 소거형 메모리(501)를 형성하여 메모리 혼재 MPU(502)를 실현하고, 또한 인터페이스 유닛(I/F)(71, 72), 버퍼 RAM(74) 및 인터페이스 유닛(I/F)(72)에 포함되는 에러 정정 코드 유닛(ECC)(75)을 모두 원칩화하여, 시스템 LSI 칩(506)으로서 실현하고 있다. 이러한 시스템 LSI 칩(506)이 메모리 카드(60) 내에 탑재되어 있다.
(적용예5)
또 다른 메모리 카드(60)의 구성예는, 도 58에 도시한 바와 같이, 도 54 혹은 도 55에서 도시한 분할 기입 소거형 메모리(50) 대신에, 분할 기입 소거형 메모리와 바이트형 EEPROM으로 구성되는 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)를 이용하고 있다.
ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)는, 도 56에서 도시한 바와 같이, 컨트롤러(76) 부분과 동일 칩에 형성하여, 원칩화된 시스템 LSI 칩(507)을 구성해도 되는 것은 물론이다. 또한, 도 57에서 도시한 바와 같이, 마이크로 프로세서 유닛(MPU)(73) 내에, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)를 형성하여 메모리 혼재 MPU(502)를 실현하고, 또한 인터페이스 유닛(I/F)(71, 72), 버퍼 RAM(74)을 모두 원칩화하여, 시스템 LSI 칩(506)으로서 구성해도 되는 것은 물론이다.
(적용예6)
도 54 내지 도 58에서 도시한 메모리 카드(60)의 적용예로서는, 도 59에 도시한 바와 같이, 메모리 카드 홀더(80)를 상정할 수 있다. 메모리 카드 홀더(80)는, 본 발명의 실시예1 내지 실시예4에서 상세히 설명된 불휘발성 반도체 기억 장치로서, 분할 기입 소거형 메모리(50)를 구비한, 메모리 카드(60)를 수용할 수 있다. 메모리 카드 홀더(80)는, 전자 디바이스(도시 생략)에 접속되어, 메모리 카드(60)와 전자 디바이스와의 인터페이스로서 동작 가능하다. 메모리 카드 홀더(80)는, 도 54 내지 도 58에 개시된 메모리 카드(60) 내의 컨트롤러(76), 마이크로 프로세서 유닛(MPU)(73), 버퍼 RAM(74), 에러 정정 코드 유닛(ECC)(75), 인터페이스 유닛(I/F)(71, 72) 등의 복수의 기능과 함께, 다양한 기능을 실행 가능하다.
(적용예7)
도 60을 참조하여, 또 다른 적용예를 설명한다. 메모리 카드(60) 혹은 메모리 카드 홀더(80)를 수용 가능한 접속 장치(90)에 대하여, 도 60에는 개시되어 있다. 메모리 카드(60) 혹은 메모리 카드 홀더(80) 중, 어느 하나에, 분할 기입 소거형 메모리(50) 혹은 분할 기입 소거형 메모리(501), 메모리 혼재 MPU(502), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 실시예1 내지 실시예3에서 상세히 설명된, 불휘발성 반도체 기억 장치를 구비하고 있다. 메모리 카드(60) 혹은 메모리 카드 홀더(80)는 접속 장치(90)에 장착되며, 또한 전기적으로 접속된다. 접속 장치(90)는 접속 와이어(92) 및 인터페이스 회로(93)를 통해, CPU(94) 및 버스(95)를 구비한 회로 보드(91)에 접속된다.
(적용예8)
도 61을 참조하여, 다른 적용예를 설명한다. 메모리 카드(60) 혹은 메모리 카드 홀더(80) 중, 어느 하나에, 분할 기입 소거형 메모리(50) 혹은 분할 기입 소거형 메모리(501), 메모리 혼재 MPU(502), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 실시예1 내지 실시예3에서 상세히 설명된, 불휘발성 반도체 기억 장치를 구비하고 있다. 메모리 카드(60) 혹은 메모리 카드 홀더(80)는 접속 장치(90)에 대하여 장착되어, 전기적으로 접속된다. 접속 장치(90)는, 접속 와이어(92)를 통해, 퍼스널 컴퓨터(PC)(350)에 접속되어 있다.
(적용예9)
도 62를 참조하여, 다른 적용예를 설명한다. 메모리 카드(60)는, 분할 기입 소거형 메모리(50) 혹은 분할 기입 소거형 메모리(501), 메모리 혼재 MPU(502), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 실시예1 내지 실시예4에서 상세히 설명된, 불휘발성 반도체 기억 장치를 구비하고 있다. 이러한 메모리 카드(60)를 메모리 카드 홀더(80)를 내장하는 디지털 카메라(650)에 적용한 예를 도 62는 도시하고 있다.
(IC 카드)
(적용예10)
본 발명의 실시예1 내지 실시예4에 따른 불휘발성 반도체 기억 장치 및 시스템의 다른 적용예는, 도 63 및 도 64에 도시한 바와 같이, 분할 기입 소거형 메모리(50)와 ROM(410)과 RAM(420)과 CPU(430)로 구성된 MPU(400)와, 플레인 터미널(600)을 포함하는 IC(interface circuit : IC) 카드(500)를 구성하고 있다. IC 카드(500)는 플레인 터미널(600)을 통해 외부 디바이스와 접속 가능하다. 또한 플레인 터미널(600)은 IC 카드(500) 내에서, MPU(400)에 결합된다. CPU(430)는 연산부(431)와 제어부(432)를 포함한다. 제어부(432)는 분할 기입 소거형 메모리(50), ROM(410) 및 RAM(420)에 결합되어 있다. MPU(400)는 IC 카드(500)의 한쪽의 표면 상에 몰드되며, 플레인 터미널(600)은 IC 카드(500)의 다른쪽의 표면 상에서 형성되는 것이 바람직하다. 도 64에서, 분할 기입 소거형 메모리(50) 혹은 ROM(410)에 대하여, 본 발명의 실시예1 내지 실시예4에서 상세히 설명한 불휘발성 반도체 기억 장치 및 시스템을 적용할 수 있다. 또한, 불휘발성 반도체 기억 장치의 동작상, 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드가 가능하다.
(적용예11)
또 다른 IC 카드(500)의 구성예는, 도 65에 도시한 바와 같이, ROM(410), RAM(420), CPU(430), 분할 기입 소거형 메모리(501)를 모두 원칩화하여, 시스템 LSI 칩(508)으로서 구성한다. 이러한 시스템 LSI 칩(508)이 IC 카드(500) 내에 내장되어 있다. 도 65에서, 분할 기입 소거형 메모리(501) 및 ROM(410)에 대하여, 본 발명의 실시예1 내지 실시예4에서 상세히 설명한 불휘발성 반도체 기억 장치 및 시스템을 적용할 수 있다. 또한, 불휘발성 반도체 기억 장치의 동작상, 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드가 가능하다.
(적용예12)
또 다른 IC 카드(500)의 구성예는, 도 66에 도시한 바와 같이, ROM(410)을 분할 기입 소거형 메모리(501) 내에 내장하여, 전체적으로, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)를 구성하며, 또한, 이 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)와, RAM(420), CPU(430)를 모두 원칩화하여, 시스템 LSI 칩(509)을 구성하고 있다. 이러한 시스템 LSI 칩(509)이 IC 카드(500) 내에 내장되어 있다.
(적용예13)
또 다른 IC 카드(500)의 구성예는, 도 67에 도시한 바와 같이, 도 64에 도시한 분할 기입 소거형 메모리(50)에서, ROM(410)을 내장하여, 전체적으로, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)를 구성하고 있다. 이러한 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)는, MPU(400) 내에 내장되어 있는 점은, 도 64와 마찬가지이다.
(그 밖의 실시예)
상기한 바와 같이, 본 발명은 실시예에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것으로 이해되어서는 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시예, 실시예 및 운용 기술이 명백해질 것이다. 따라서, 본 발명의 기술 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
또한, 본 발명의 실시예 및 그 변형예에 의해 개시된 불휘발성 반도체 기억 장치 및 시스템은, 상호 조합함으로써 동작 가능한 것도 물론이다.
본 발명에 따르면, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위 블록 사이즈의 증대를 방지하여, 고밀도의 메모리 셀이며 또한 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한, 혹은 임의의 기입 소거 단위를 시스템적으로 설정할 수 있는 불휘발성 반도체 기억 장치 및 그 동작 방법, 제조 방법, 반도체 집적 회로 및 시스템을 제공할 수 있다.
본 발명의 불휘발성 반도체 기억 장치에 따르면, 메모리 셀의 고밀도화를 도모함과 동시에, 기입 소거 단위가 작거나 혹은 임의로 설정할 수 있는 고속 재기입 가능한 혹은 임의의 기입 소거 단위를 시스템적으로 설정할 수 있기 때문에, 상기 메모리 카드, IC 카드뿐만 아니라, 차량 탑재용 시스템, 하드디스크 드라이버, 휴대 전화, 고속 네트워크용 모뎀 기기 등 폭넓은 응용 분야가 존재한다.
도 1은 본 발명의 비교예의 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리의 모식적 회로 구성도.
도 2는 본 발명의 실시예1에 따른, NAND형 플래시 메모리의 (a) 모식적 평면 레이아웃 패턴 구성도, (b) 회로 구성도.
도 3은 본 발명의 실시예1의 변형예1에 따른, NAND형 플래시 메모리의 (a) 모식적 평면 레이아웃 패턴 구성도, (b) 회로 구성도.
도 4는 본 발명의 실시예1의 변형예2에 따른, NAND형 플래시 메모리의 (a) 모식적 평면 레이아웃 패턴 구성도, (b) 회로 구성도.
도 5는 본 발명의 실시예1의 변형예3에 따른, NAND형 플래시 메모리의 (a) 모식적 평면 레이아웃 패턴 구성도, (b) 회로 구성도.
도 6은 본 발명의 실시예1의 변형예4에 따른, NAND형 플래시 메모리의 (a) 모식적 평면 레이아웃 패턴 구성도, (b) 회로 구성도.
도 7은 본 발명의 실시예1의 변형예5에 따른, NAND형 플래시 메모리의 모식적 소자 단면 구조도.
도 8은 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치에서의 기본 단위로서의 메모리 셀의 동작 방법의 설명도로서, (a) 4치 메모리인 경우의 임계값 특성, (b) 2치 메모리인 경우의 임계값 특성, (c) 선택 게이트로서 기능하는 메모리 셀 트랜지스터의 임계값 특성.
도 9는 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치에서 실시예1의 동작 방법의 설명도로서, 1개의 NAND 스트링 중의 1개의 워드선 WLn에 접속되는 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 예.
도 10은 워드선 WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 경우의 동작 흐름도 설명도.
도 11은 본 발명의 실시예1에 따른 불휘발성 반도체 기억 장치에서 제2 동작 방법의 설명도로서, 1개의 NAND 스트링 중의 2개의 워드선 WLm, WLn에 접속되는 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 예.
도 12는 워드선 WLm, WLn에 접속된 메모리 셀 트랜지스터를 선택 게이트로서 기능하도록 하는 경우의 동작 흐름도 설명도.
도 13은 본 발명의 실시예1에서, 그 변형예6에 따른 불휘발성 반도체 기억 장치로서, MONOS 구조의 소자 단면 구조도.
도 14는 본 발명의 실시예1의 변형예7에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 평면도.
도 15는 본 발명의 실시예1의 변형예7에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 단면도.
도 16은 본 발명의 실시예1의 변형예8에 따른 불휘발성 반도체 기억 장치의 평면도로서, NAND 스트링 방향으로 확장되어, 비트선 방향의 절첩 패턴 구성을 설명하는 평면도.
도 17은 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 평면도.
도 18은 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 단면도.
도 19는 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 20은 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 21은 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 22는 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 23은 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 24는 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 25는 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 26은 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 27은 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 28은 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 29는 본 발명의 실시예1의 변형예9에 따른 불휘발성 반도체 기억 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 30은 본 발명의 실시예1의 변형예10에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 단면도.
도 31은 본 발명의 실시예1의 변형예11에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 단면도.
도 32는 본 발명의 실시예1의 변형예12에 따른 불휘발성 반도체 기억 장치의 제조 방법에서의 공정을 도시하는 단면도.
도 33은 본 발명의 실시예1의 변형예12에 따른 불휘발성 반도체 기억 장치의 제조 방법에서의 일 공정을 도시하는 단면도.
도 34는 본 발명의 실시예1의 변형예12에 따른 불휘발성 반도체 기억 장치의 제조 방법에서의 일 공정을 도시하는 단면도.
도 35는 본 발명의 실시예1의 변형예13에 따른 불휘발성 반도체 기억 장치로서, 64M비트 NAND형 플래시 메모리의 예의 모식적 회로 구성도.
도 36은 본 발명의 실시예2에 따른 불휘발성 반도체 기억 장치의 회로 시스템 구성도.
도 37은 본 발명의 실시예2의 변형예1에 따른 불휘발성 반도체 기억 장치의 회로 시스템 구성도.
도 38은 본 발명의 실시예2의 변형예2에 따른 불휘발성 반도체 기억 장치의 회로 시스템 구성도.
도 39는 본 발명의 실시예2의 변형예3에 따른 불휘발성 반도체 기억 장치의 회로 시스템 구성도.
도 40은 본 발명의 실시예2의 변형예4에 따른 불휘발성 반도체 기억 장치의 회로 시스템 구성도.
도 41은 본 발명의 실시예2의 변형예8에 따른 불휘발성 반도체 기억 장치의 회로 시스템 구성도.
도 42는 본 발명의 실시예2의 변형예12에 따른 불휘발성 반도체 기억 장치의 회로 시스템 구성도.
도 43은 본 발명의 실시예3에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성도.
도 44는 본 발명의 실시예3의 변형예1에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성도.
도 45는 본 발명의 실시예3의 변형예2에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성도.
도 46은 본 발명의 실시예3의 변형예3에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성도.
도 47은 본 발명의 실시예3의 변형예4에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성도.
도 48은 본 발명의 실시예3의 변형예5에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성도.
도 49는 본 발명의 실시예3의 변형예6에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성도.
도 50은 본 발명의 실시예4에 따른 불휘발성 반도체 기억 장치 시스템의 블록 구성도.
도 51은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 페이지형 플래시 메모리의 모식적 블록 구성도.
도 52는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 바이트형 플래시 메모리의 모식적 블록 구성도.
도 53은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 ROM 영역을 갖는 EEPROM형 플래시 메모리의 모식적 블록 구성도.
도 54는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 55는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 56은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 57은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 58은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 59는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드 및 카드 홀더의 모식적 구성도.
도 60은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드 및 그 카드 홀더를 수용할 수 있는 접속 장치의 모식적 구성도.
도 61은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드를 내장하고, 접속 와이어를 통해 퍼스널 컴퓨터에 접속하기 위한 결합 장치의 모식적 구성도.
도 62는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드를 내장 가능한, 디지털 카메라 시스템.
도 63은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 모식적 구성도.
도 64는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 65는 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 66은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 67은 본 발명의 실시예5에 따른 불휘발성 반도체 기억 장치 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1j-1, 1j, 1j+1 : 메모리 셀 게이트
2, 2j-1, 2j, 2j+1, 21, 21j-1, 21j, 21j+1 : 선택 게이트
3 : 소자 활성 영역
4 : 소자 분리 영역
5, 5j-1, 5j, 5j+1, 5j+2, 23, 23j-1, 23j , 23j+1 : NAND 스트링
6, 24 : 컨택트 플러그
10 : 반도체 기판
11 : 소스·드레인 확산층
11a : 제1 메모리 셀 게이트군
12 : 채널 이온 주입층
12b : 제2 메모리 셀 게이트군
13 : 게이트 절연막
14 : 제1 도전층(전하 축적층)
15 : 게이트간 절연막(ONO막)
16 : (제2) 도전층(제어 게이트)
17 : 블록 절연막
18 : 전하 축적층
70 : 메모리 블록
20 : 반도체 집적 회로 칩
21a, 21b, 21c : 제1 선택 게이트군
22, 34 : 개구부
22a, 22b, 22c : 제2 선택 게이트군
23a, 23b, 23c : 제3 선택 게이트군
24a, 24b, 24c : 제4 선택 게이트군
25 : 선택 트랜지스터의 채널 이온 주입층
27, 28, 29 : 버스 배선
30 : 실리콘 산화막
31, 32 : 마스크재
33 : 포토레지스트
50, 501 : 분할 기입 소거형 메모리
60 : 메모리 카드
71, 72 : 인터페이스 유닛(I/F)
73 : MPU
74 : 버퍼 RAM
75 : 에러 정정 코드 유닛
76 : 컨트롤러
80 : 메모리 카드 홀더
90 : 접속 장치
91 : 회로 보드
92 : 접속 와이어
93 : 인터페이스 회로
94, 160, 430 : CPU
95 : 버스
120 : 분할 기입 소거형 NAND형(플래시) 메모리
130 : 프로그램 어드레스 기억부
140 : 암호 정보 기억부
150, 602 : 감지 증폭기
170 : NAND 인터페이스
210 : NAND형 플래시 메모리
290 : 톱 페이지 버퍼
291 : 보텀 페이지 버퍼
292 : 레프트 로우 디코더/차지 펌프
293 : 라이트 로우 디코더/차지 펌프
300 : 워드선 드라이버
301 : 비트선 제어 회로
302 : 컬럼 디코더
303 : 분할 기입 소거형 NAND형 플래시 메모리 셀 어레이
310 : 로우 디코더
311 : 승압 회로
320 : 선택 게이트 기능화 제어 회로
322, 324 : 선택 게이트 기능화 제어 신호선(SCSL)
350 : 퍼스널 컴퓨터
400 : MPU
410 : ROM
420 : RAM
431 : 연산부
432 : 제어부
500 : IC 카드
502 : 메모리 혼재 MPU
503, 510 : ROM 영역을 갖는 EEPROM 모드의 플래시 메모리
506, 507, 508, 509 : 시스템 LSI 칩
600 : 플레인 터미널
601 : 플래시 메모리 셀 어레이
603 : 비트선
604 : 워드선
605, 606, 611, 612 : 메모리 셀 열
607, 608, 613 : 메모리 셀
609 : 플래시 메모리
610 : ROM 영역을 갖는 EEPROM
650 : 디지털 카메라
Vbl, VBL : 비트선 전압
Vth : 임계값 전압
Vsgref0, Vsgref1 : 선택 게이트로서 기능하는 메모리 셀 트랜지스터의 임계값 전압 레벨
Vpgm : 기입 전압
Vpass : 중간 전압
Vscs : 선택 게이트 기능화 제어 신호 전압
Vref0, Vrref1, Vref2, Vref3 : 임계값 전압 레벨
Vread : 판독 전압
Vera : 소거 전압
M0, M1, M2, …, M15, …, M31, M32, Mi, Mj, Mm, Mm+1, Mn, Mn+1 : 메모리 셀 트랜지스터
MSG, MSGm, MSGm+1, MSGn-1, MSGn, MSGn+1, MSGi, MSGj, MSGk : 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열
MSGD, MSGD1, MSGD2, MSGS, MSGS1, MSGS2 : 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열
SG1, SG11, SG12 : 비트선측 선택 트랜지스터
SG2, SG21, SG22 : 소스선측 선택 트랜지스터
SGD, SGD1, SGD2, SGS, SGS1, SGS2 : 선택 게이트선
DQ, BL0, BL1, BLi, BLj+1, …, BLn : 비트선
WL, WL1, WL2, …, WLm, WLm+1, …, WLn, WLn+1, …, WL31, WL32, WLi, WLj, WLk : 워드선
CS, SL : 소스선
BS, SC : 컨택트홀
W1, W2 : 게이트 폭
F : 스케일링 유닛(최소 가공 치수)
XF, ZF, YF : 치수 S0, S1, S2, …, S10, ST0, ST1, …, ST11 : 스텝
CLE : 커맨드 라인 인에이블 시그널 라인
ALE : 어드레스 라인 인에이블 시그널 라인
DAT : 시그널 라인
R/B : 레디/비지 시그널 라인
CMD : 커맨드 시그널 라인
CLK : 클럭 시그널 라인
SCS : 선택 게이트 기능화 제어 신호
RDS : 제어 신호

Claims (30)

  1. 행 방향으로 배열되는 복수의 워드선과,
    상기 워드선과 직교하는 열 방향으로 배열되는 비트선과,
    상기 열 방향으로 배열되며, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하축적층을 갖는 메모리 셀 트랜지스터와,
    상기 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 상기 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 상기 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와,
    상기 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 상기 워드선에 대하여 접속되며, 상기 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 트랜지스터의 배열의 일단측에, 상기 열 방향에 인접하여 배치되며, 상기 배열된 메모리 셀 트랜지스터를 선택하는, 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터의 게이트에 접속된 제1 선택 게이트 배선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 트랜지스터의 배열의 일단측에, 상기 열 방향에 인접하여 배치되며, 상기 배열된 메모리 셀 트랜지스터를 선택하는, 복수개 직렬되어 있는 선택 트랜지스터를 구비하고, 상기 선택 트랜지스터 중의 메모리 셀측의 선택 트랜지스터의 임계값이 그 외측의 선택 트랜지스터보다 낮거나 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 메모리 셀 트랜지스터의 배열의 타단측에, 상기 열 방향에 인접하여 배치되며, 상기 배열된 메모리 셀 트랜지스터를 선택하는 제2 선택 트랜지스터와,
    상기 제2 선택 트랜지스터의 게이트에 접속된 제2 선택 게이트 배선
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제1 선택 트랜지스터, 상기 제2 선택 트랜지스터 중 어느 한쪽 혹은 양방이, 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 의해 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 열 방향으로 배열되며, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하축적층을 갖는 메모리 셀 트랜지스터 중, 상호 이격된 2개의 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터로서 구성한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 열 방향으로 배열되며, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하축적층을 갖는 메모리 셀 트랜지스터 중, 상호 이격된 복수개의 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터로서 구성한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 상호 직렬 접속된 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 열 방향으로 복수개 접속된 메모리 셀 스트링을 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 메모리 셀 스트링은 NAND 구조를 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 메모리 셀 어레이 블록을 플래시 소거한 후, NAND 스트링 중의 n번째의 선택 게이트로서 기능하는 메모리 셀에 전자 주입하는 수순과,
    상기 NAND 스트링 중, n+1번째로부터 최후까지의 메모리 셀을 메모리 셀로서 인식하고, 순서대로 또는 랜덤하게 프로그램하는 수순과,
    상기 NAND 스트링 중, n번째로부터 비트선측의 메모리 셀 트랜지스터를 ON으로 하고, 비트선으로부터 상기 선택 게이트로서 기능하는 메모리 셀에 저전위의 비트선 전압을 초기 설정하며, 비선택 메모리 셀에 고전위의 비트선 전압을 전송하는 수순과,
    상기 선택 게이트로서 기능하는 메모리 셀에 컷오프 전압을 인가하여, 소스선을 저전위로 하는 수순과,
    상기 NAND 스트링 중, n+1번째로부터 최후까지의 메모리 셀을 프로그램하는 수순
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 NAND 스트링 중의 m번째의 워드선에 접속된 선택 게이트로서 기능하는 메모리 셀에 전자 주입하는 수순과,
    상기 NAND 스트링 중, m+1번째로부터 n-1번째까지의 메모리 셀을 메모리 셀로서 인식하고, 순서대로 또는 랜덤하게 프로그램하는 수순과,
    상기 NAND 스트링 중, m번째로부터 비트선측의 메모리 셀 트랜지스터를 ON으로 하고, n번째로부터 소스선측의 메모리 셀 트랜지스터를 ON으로 하며, 비트선으로부터 상기 선택 게이트로서 기능하는 메모리 셀에 저전위의 비트선 전압을 초기 설정하고, 비선택 메모리 셀에 고전위의 비트선 전압을 전송하는 수순과,
    상기 선택 게이트로서 기능하는 메모리 셀에 컷오프 전압을 인가하여, 소스선을 저전위로 하는 수순과,
    상기 NAND 스트링 중, m+1번째로부터 n-1번째까지의 메모리 셀을 프로그램하는 수순
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 동작 방법.
  13. 행 방향으로 배열되는 복수의 제1 워드선과, 상기 제1 워드선과 직교하는 열 방향으로 배열되는 비트선과, 상기 열 방향으로 배열되며, 또한 상기 복수의 제1 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 제1 전하 축적층을 갖는 제1 메모리 셀 트랜지스터와, 상기 제1 전하 축적층을 갖는 제1 메모리 셀 트랜지스터 중, 접속된 상기 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 제1 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, 상기 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 상기 워드선에 대하여 접속되며, 상기 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로를 구비하는 분할 기입 소거형 메모리와,
    행 방향으로 배열되는 복수의 제2 워드선과, 상기 제2 워드선과 직교하는 열 방향으로 배열되는 상기 비트선과, 상기 열 방향으로 배열되며, 또한 상기 복수의 제2 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 제2 전하 축적층을 갖는 제2 메모리 셀 트랜지스터를 구비하는 NAND형 플래시 메모리
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  14. 제13항에 있어서,
    상기 제1 메모리 셀 트랜지스터의 배열의 일단측에, 상기 열 방향에 인접하여 배치되며, 상기 배열된 제1 메모리 셀 트랜지스터를 선택하는, 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터의 게이트에 접속된 제1 선택 게이트 배선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  15. 제13항에 있어서,
    상기 제1 메모리 셀 트랜지스터의 배열의 타단측에, 상기 열 방향에 인접하여 배치되며, 상기 배열된 제1 메모리 셀 트랜지스터를 선택하는 제2 선택 트랜지스터와,
    상기 제2 선택 트랜지스터의 게이트에 접속된 제2 선택 게이트 배선을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  16. 제13항에 있어서,
    상기 제1 선택 트랜지스터, 상기 제2 선택 트랜지스터 중 어느 한쪽 혹은 양방이, 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 의해 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  17. 제13항에 있어서,
    상기 열 방향으로 배열되며, 또한 상기 복수의 제1 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 제1 전하 축적층을 갖는 제1 메모리 셀 트랜지스터 중, 상호 이격된 2개의 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터로서 구성한 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  18. 제13항에 있어서,
    상기 열 방향으로 배열되며, 또한 상기 복수의 제1 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 제1 전하 축적층을 갖는 제1 메모리 셀 트랜지스터 중, 상호 이격된 복수개의 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터로서 구성한 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  19. 제13항에 있어서,
    상기 분할 기입 소거형 메모리는, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열에 의해 3분할되어 암호 기억부 혹은, 프로그램 어드레스 기억부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  20. 제13항에 있어서,
    상기 NAND형 플래시 메모리는, 선택 게이트로서 기능하는 메모리 셀 트랜지스터 열에 의해 2분할되어 암호 기억부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  21. 제13항에 있어서,
    상기 분할 기입 소거형 메모리에 버스 배선에 의해 접속된 감지 증폭기를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 시스템.
  22. 반도체 칩과,
    상기 반도체 칩에 탑재되며, 행 방향으로 배열되는 복수의 워드선과, 상기 워드선과 직교하는 열 방향으로 배열되는 비트선과, 상기 열 방향으로 배열되며, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와,
    상기 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 상기 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 상기 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, 상기 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 상기 워드선에 대하여 접속되며, 상기 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로를 구비하는 분할 기입 소거형 메모리와,
    상기 반도체 칩에 탑재되며, 상기 분할 기입 소거형 메모리를 제어하는 논리 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  23. 제22항에 있어서,
    상기 메모리 셀 트랜지스터의 배열의 일단측에, 상기 열 방향에 인접하여 배치되며, 상기 배열된 메모리 셀 트랜지스터를 선택하는, 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터의 게이트에 접속된 제1 선택 게이트 배선을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  24. 제23항에 있어서,
    상기 메모리 셀 트랜지스터의 배열의 타단측에, 상기 열 방향에 인접하여 배치되며, 상기 배열된 메모리 셀 트랜지스터를 선택하는 제2 선택 트랜지스터와,
    상기 제2 선택 트랜지스터의 게이트에 접속된 제2 선택 게이트 배선
    을 더 구비하는 것을 특징으로 하는 반도체 집적 회로.
  25. 제24항에 있어서,
    상기 제1 선택 트랜지스터, 상기 제2 선택 트랜지스터 중 어느 한쪽 혹은 양방이, 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로.
  26. 제22항에 있어서,
    상기 열 방향으로 배열되며, 또한 상기 복수의 제1 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 상호 이격된 2개의 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터로서 구성한 것을 특징으로 하는 반도체 집적 회로.
  27. 제22항에 있어서,
    상기 열 방향으로 배열되며, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하축적층을 갖는 메모리 셀 트랜지스터 중, 상호 이격된 복수개의 메모리 셀 트랜지스터를 선택 게이트로서 기능하는 메모리 셀 트랜지스터로서 구성한 것을 특징으로 하는 반도체 집적 회로.
  28. 행 방향으로 배열되는 복수의 워드선과,
    상기 워드선과 직교하는 열 방향으로 배열되는 비트선과,
    상기 열 방향으로 배열되며, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와,
    상기 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 상기 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 상기 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, 상기 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 상기 워드선에 대하여 접속되며, 상기 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로
    를 구비하는 분할 기입 소거형 메모리를 포함하는 메모리 카드를 구비하고, 정보를 기억함과 함께, 정보 매체에 액세스하기 위한 불휘발성 반도체 기억 장치 시스템.
  29. 행 방향으로 배열되는 복수의 워드선과,
    상기 워드선과 직교하는 열 방향으로 배열되는 비트선과,
    상기 열 방향으로 배열되며, 또한 상기 복수의 워드선 중 어느 하나에 의해, 각각 전하 축적 상태가 제어되는 전하 축적층을 갖는 메모리 셀 트랜지스터와,
    상기 전하 축적층을 갖는 메모리 셀 트랜지스터 중, 접속된 상기 워드선에 대하여, 선택 게이트 기능화 제어 신호를 인가하여, 상기 전하 축적층에 전하를 주입함으로써 증강형 모드의 트랜지스터를 형성하여 선택 게이트로서 기능하는 메모리 셀 트랜지스터와, 상기 선택 게이트로서 기능하는 메모리 셀 트랜지스터에 접속된 상기 워드선에 대하여 접속되며, 상기 선택 게이트 기능화 제어 신호를 발생하는 선택 게이트 기능화 제어 회로
    를 구비하는 분할 기입 소거형 메모리를 포함하는 IC 카드를 구비하고, 정보를 기억함과 함께, 정보 매체에 액세스하기 위한 불휘발성 반도체 기억 장치 시스템.
  30. 반도체 기판의 표면 근방에 채널 이온 주입층을 형성한 후, 게이트 산화막 및 부유 게이트로 되는 제1 도전층을 순차적으로 형성하는 공정과,
    게이트간 산화막을 ONO막으로 퇴적하는 공정과,
    다음으로 복수개의 선택 트랜지스터의 채널 예정 영역을 리소그래피로 패터닝하여 개구부를 형성하고, 이온 주입에 의해, 채널 확산층을 형성하는 공정과,
    다음으로 상기 개구부 아래의 게이트간 산화막을 에칭 개구한 후, 제어 게이트 전극재를 퇴적하는 공정과,
    다음으로 리소그래피로 패터닝하여, 적층 게이트 구조를 에칭 가공하여, 메모리 셀 트랜지스터의 게이트 전극, 복수개의 선택 트랜지스터의 게이트 전극을 형성한 후, 상기 반도체 기판 중에 불순물을 이온 주입하여, 소스·드레인 확산층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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