KR100910042B1 - 이중 패터닝 기술을 이용한 플래시 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
이중 패터닝 기술을 이용하여 스트링이 형성되는 플래시 메모리 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 의한 플래시 메모리 소자는, 스트링 선택 라인, 그라운드 선택 라인, 스트링 선택 라인과 그라운드 선택 라인의 사이에 형성된 홀수 개의 워드 라인들을 포함하는 스트링을 포함한다.
플래시 메모리, 스트링, 워드 라인
Description
도 1a 및 1b는 본 발명의 제일 및 제이 실시예에 의한 플래시 메모리 소자의 단위 스트링을 개략적으로 도시한 종단면도이다.
도 2는 본 발명의 제삼 실시예에 의한 플래시 메모리 소자의 단위 스트링을 개략적으로 도시한 종단면도이다.
도 3a 및 3b는 본 발명의 제사 및 제오 실시예에 의한 플래시 메모리 소자의 단위 스트링을 개략적으로 도시한 종단면도이다.
도 4a 내지 4j는 본 발명의 제일 및 제이 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법을 설명하기 위한 도면들이다.
도 5a 내지 5h는 본 발명의 제삼 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법을 설명하기 위한 도면들이다.
도 6a 내지 6f는 본 발명의 제오 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법을 설명하기 위한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200, 300: 단위 스트링
110, 210, 310: 기판
120, 220, 320: 전도층
130, 230, 330: 하드 마스크
140, 240, 340: 폴리 실리콘
150, 250, 350: 반사 방지층
160, 260, 360: 포토레지스트 패턴
170, 270, 370: 실리콘 산화막
180, 280, 380: 폴리 실리콘
190: 포토레지스트 패턴
SSL: 스트링 선택 라인
GSL: 그라운드 선택 라인
WL: 워드 라인
본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로서 특히 이중 패터닝 기술을 사용하여 형성한 단위 스트링의 스트링 선택 라인, 그라운드 선택 라인 및 워드 라인들의 구조 및 그 형성 방법에 관한 것이다.
고집적 플래시 메모리 소자의 기술적 난점은 미세하게 패턴을 형성하는데 있다. 구체적으로, 정보를 저장하는 기능을 갖는 게이트들을 미세하게 형성하는 것이 플래시 메모리 소자의 집적도를 높이는데 중요한 과제인 것이다. 플래시 메모리 소 자를 비롯한 모든 반도체 소자의 집적도를 높이는 것은 기본적으로 패턴을 미세하게 형성하는 포토리소그래피 공정이 고도로 발전되어야만 가능하다. 포토리소그래피 공정은, 사용하는 빛의 파장, 포토리소그래피 장비, 포토리소그래피 공정에 사용되는 포토레지스트 및 기타 다양한 변수에 의존된다고 볼 수 있다. 그 중, 1차적으로 패턴을 형성하고, 그 1차 패턴들의 사이에 2차적인 패턴을 형성하여 최종 패턴을 형성하는 기술이 최근에 연구되고 있으며, 이를 이중 패터닝(double pattering) 방법이라 한다.
그러나 이중 패터닝 기술은 1차 패턴을 형성하고, 그 1차 패턴들의 사이에 2차 패턴을 형성하는 것이므로, 최후에 형성된 최종 개수가 홀수라는 특징이 있다. 그래서, 이중 패터닝 기술은 일반적인 반도체 소자를 형성하는데 쉽게 적용할 수 없다는 단점이 있다. 이중 패터닝 기술로 반도체 소자의 패턴을 형성하는 경우, 필요 없는 패턴이 마지막 부분에 하나가 형성되기 때문에 이를 제거해주는 공정이 필수적으로 삽입되어야 한다. 또, 제거된 영역에 다른 패턴을 형성할 수 없기 때문에 데드 스페이스로 남게 되어, 반도체 소자의 집적도 면에서, 어느 정도의 손실을 감수해야 한다는 단점이 있다. 통상적으로 반도체 소자는 모든 패턴들이 짝수개로 쌍을 이루어진다고 볼 수 있다. 그러므로 이중 패터닝 기술은 개념적으로는 반도체 소자의 집적도를 향상시키기에 매우 좋은 기술이나, 실용성 면에서는 해결해야 할 과제가 간단하지 않은 것이다.
본 발명이 이루고자 하는 기술적 과제는, 이중 패터닝 기술을 이용하여 형성 한 스트링을 포함하는 플래시 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이중 패터닝 기술을 이용하여 스트링을 형성하는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 플래시 메모리 소자는, 스트링 선택 라인, 그라운드 선택 라인, 스트링 선택 라인과 그라운드 선택 라인의 사이에 형성된 홀수 개의 워드 라인들을 포함하는 단위 스트링을 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 플래시 메모리 소자는, 스트링 선택 라인, 그라운드 선택 라인, 스트링 선택 라인과 이트 선택 라인의 사이에 형성된 짝수 개의 워드 라인들을 포함하되, 스트링 선택 라인과 인접한 워드 라인의 간격이 워드 라인들의 간격보다 넓게 형성된 단위 스트링을 포함한다.
상기 본 발명의 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 플래시 메모리 소자의 제조 방법은, 기판 상에 전도층을 형성하고, 전도층 상에 하드 마스크층을 형성하고, 하드 마스크층 상에 제1 물질층을 형성하고, 제1 물질층 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 상 기 제1 물질층을 패터닝하여 하드 마스크층의 표면을 선택적으로 노출시키는 제1 물질 패턴을 형성하고, 포토레지스트 패턴을 제거하고, 제1 물질 패턴 및 선택적으로 표면이 노출된 하드 마스크층 상에 제2 물질층을 형성하고, 제2 물질층 상에 제3 물질층을 형성하고, 제3 물질층을 패터닝하여 제2 물질층의 사이에 형성되며 제2 물질층의 상부를 노출시키는 제3 물질 패턴을 형성하고, 상부가 노출된 제2 물질층을 수직으로 제거하여 제1 물질 패턴, 제3 물질 패턴 및 하드 마스크층의 표면을 선택적으로 노출시키며 제3 물질 패턴의 하부에만 남아있는 제2 물질 패턴을 형성하고, 제1 물질 패턴 및 제3 물질 패턴을 식각 마스크로 선택적으로 표면이 노출된 하드 마스크층을 패터닝하여 하드 마스크 패턴을 형성하고, 제1 물질 패턴, 제2 물질 패턴 및 제3 물질 패턴을 제거하고, 하드 마스크 패턴을 식각 마스크로 전도층을 패터닝하여 전도 패턴을 형성하고, 하드 마스크 패턴을 제거하는 것을 포함한다.
전도층은 스트링 선택 라인, 그라운드 선택 라인 및 스트링 선택 라인과 상기 그라운드 선택 라인의 사이에 형성된 워드 라인들을 포함할 수 있다.
워드 라인들의 폭 및 간격이 동일하게 형성될 수도 있고, 워드 라인들의 폭이 워드 라인들의 간격보다 크게 형성될 수 있다.
워드 라인들은 홀수 개로 형성될 수 있으며, 그라운드 선택 라인과 인접하게 형성되는 워드 라인 하나가 정보 저장에 관여하지 않을 수 있고, 또 그라운드 선택 라인과 인접하게 형성되는 워드 라인 두개가 정보 저장에 관여하지 않을 수 있다.
스트링 선택 라인과 인접하게 형성되는 워드 라인과의 간격은 워드 라인들의 간격의 2배로 형성될 수 있다.
그라운드 선택 라인과 인접하게 형성되는 워드 라인과의 간격은 워드 라인들의 간격의 2배로 형성될 수 있다.
전도 패턴을 형성한 후에, 워드 라인과 인접하는 스트링 선택 라인의 일부를 트리밍하는 것을 더 포함할 수 있다.
제1 물질 패턴을 형성한 이후에 스트링 선택 라인 또는 그라운드 선택 라인과 인접하는 워드 라인을 제거하는 것을 더 포함할 수 있다.
제1 물질층 및 제2 물질층은 실리콘일 수 있고, 제2 물질층은 실리콘 산화물일 수 있으며, 하드 마스크층은 실리콘 질화물 또는 실리콘 산화질화물일 수 있다.
또한 상기 본 발명의 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 제조 방법은, 스트링 선택 라인, 그라운드 선택 라인 및 스트링 선택 라인과 그라운드 선택 라인의 사이에 형성된 다수 개의 워드 라인들의 반 이상을 형성하기 위한 제1 패터닝 마스크 패턴을 형성하고, 제1 패터닝 마스크 패턴 사이에 다수 개의 워드 라인들 중 나머지 반 이하를 형성하기 위한 제2 패터닝 마스크 패턴을 형성하고, 제1 마스크 패턴 및 제2 마스크 패턴을 패터닝 마스크로 스트링 선택 라인, 그라운드 선택 라인 및 워드 라인들을 형성하는 것을 포함한다.
워드 라인들의 폭 및 간격이 동일하게 형성될 수 있고, 워드 라인들은 홀수 개이며, 제1 마스크 패턴이 제2 마스크 패턴보다 1개 더 많은 워드 라인 형성용 패턴을 가질 수 있다.
스트링 선택 라인과 인접하는 워드 라인과의 간격은 워드 라인들의 간격의 2배로 형성될 수 있고, 그라운드 선택 라인과 인접하는 워드 라인과의 간격도 워드 라인들의 간격의 2배로 형성될 수 있다.
또는, 워드 라인들이 짝수 개이며, 제1 마스크 패턴과 제2 마스크 패턴이 동일한 수의 워드 라인 형성용 패턴을 가질 수 있다.
스트링 선택 라인과 인접한 워드 라인과의 간격 및 그라운드 선택 라인과 인접한 워드 라인과의 간격은 워드 라인들의 간격의 2배로 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 실시예들에 의한 다양한 플래시 메모리 소자의 단위 스트링 구조들과 그 형성 방법들을 도면을 참조하여 설명한다.
도 1a는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 단위 스트링을 개략적으로 도시한 종단면도이다.
도 1a를 참조하면, 본 발명의 제일 실시예에 의한 플래시 메모리 소자의 단위 스트링(100a)은, 기판 상에 형성된 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL), 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL) 사이에 형성된 홀수 개의 워드 라인들(WLx)을 포함한다.
기판은 반도체 기판이며, 실리콘 기판, SiGe 기판, SOI, SOS 및 기타 다양한 반도체 기판이 사용될 수 있음은 본 발명의 기술 분야에 잘 알려져 있으므로 본 명세서에서는 구체적인 설명을 생략한다.
본 실시예에서 기판은 활성 영역이다. 각 라인들(SSL, GSL, WLx)의 사이에 해당하는 기판의 내부는 소스 또는 드레인의 기능을 수행할 수 있다. 즉, 도시하지 않았으나, 기판의 내부에는 기판에 전도성을 부여하기 위한 불순물 이온들이 주입된 영역일 수 있다.
각 라인들(SSL, GSL, WLx)은 게이트 트랜지스터의 구조이다. 즉, 기판과의 경계면에 절연층이 형성되고, 절연층 상에 전도층이 형성된 구조일 수 있다. 보다 상세하게, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)은 하나의 게이트 전극을 가지며, 워드 라인들(WLx)은 제어 게이트와 플로팅 게이트를 포함하는 이중 게이트 구조일 수 있다. 각 라인들(SSL, GSL, WLx)의 동작 및 구조는 잘 알려져 있으므로 본 명세서에서는 상세한 설명을 생략한다.
워드 라인들(WLx)은 각기 하나의 플래시 메모리 소자의 셀을 형성할 수 있다.
본 실시예에서는 스트링, 즉 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL) 사이의 워드 라인들(WLx)이 홀수 개로 구성된다. 통상적인 플래시 메모리 소자의 스트링은 짝수 개의 워드 라인들로 구성된다. 예를 들어, 8개, 16개 또는 32개로 구성되어 하나의 스트링을 구성한다. 이것은 플래시 메모리 소자의 표준 규격이며, 정보의 저장 및 입출력의 효율을 고려하여 설정된 것이다. 그러나, 본 실시예에서는 홀수 개로 구성된다. 보다 상세하게, 정보 저장에 관여하는 워드 라인들(WL1-WL32)외에 정보 저장에 관여하지 않는 하나의 워드 라인(WL33)을 더 포함한다. 예를 들어 하나의 스트링이 32개의 워드 라인으로 구성되는 경우 본 실시예에서는 33개의 워드 라인으로 구성된다. 도면에서, 그라운드 선택 라인(GSL)과 인접한 33번째 워드 라인(WL33)은 정보 저장에 사용되지 않으며, 32번째 워드 라인(WL32)과 그라운드 선택 라인(GSL)의 커플링을 방지하는 기능을 갖는다. 또한, 정보 저장에 관여하지 않는 워드 라인(WL33)이 그라운드 선택 라인(GSL)에 인접하는 것으로 도시 및 설명되지만, 스트링 선택 라인(SSL)에 인접하는 워드 라인(WL1) 이 정보 저장에 관여하지 않을 수도 있다.
본 실시예에서 워드 라인들(WLx)이 홀수 개로 구성되는 이유는 이중 패터닝(double patterning) 기술을 이용하여 워드 라인들(WLx)이 형성되기 때문이다. 본 실시예에서 워드 라인들(WLx)이 홀수 개로 구성되는 이유와, 홀수 개로 형성하는 방법에 대한 상세한 설명은 후술된다.
본 실시예에서, 워드 라인들(WLx)의 폭(Dw)과 간격(Ds)은 동일하도록 설정된다. 이것은 본 발명이 좀 더 바람직한 경우를 설명하고자 한 것이고 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위한 것이다. 그러므로, 워드 라인들(WLx)의 폭(Dw)과 간격(Ds)이 도면과 같이 모두 동일할 필요는 없다. 이것은 본 발명의 다른 실시예에서 설명될 것이다.
본 실시예에서, 워드 라인들(WLx)의 폭(Dw) 및 간격(Ds)은 워드 라인들(WLx)의 0.5배 피치(P)로 설정될 수 있다. 이 폭(Dw) 및 간격(Ds)은 스트링 선택 라인과(SSL) 인접한 워드 라인(WL1)과의 간격(Dsw) 및 그라운드 선택 라인(GSL)과 인접한 워드 라인(WL33)과의 간격(Dgw)에도 적용될 수 있다. 즉, 본 실시예에서, 스트링 선택 라인(SSL), 워드 라인들(WLx) 및 그라운드 선택 라인(GSL)들의 상호 간격은 모두 동일하게 설정될 수 있다. 본 실시예에서 각 라인들(SSL, GSL, WLx)의 간격이 동일하게 설정되는 이유는 역시 이중 패터닝 기술을 이용하여 각 라인들(SSL, GSL, WLx)이 형성되기 때문이다.
본 실시예에서, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 거리(Dc1)는 각 워드 라인들(WLx)의 피치(P)의 33.5배로 설정될 수 있다. 보다 상세 하게, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 거리(Dc1)는 정보 저장에 관여하는 {워드 라인(WL1-WL32)의 총 수 + 1}에 해당하는 피치(P)에 0.5피치(P)를 더한 값으로 설정될 수 있다. 본 실시예에서는 정보 저장에 관여하는 워드 라인들(WL1-WL32)의 개수가 32개 이므로, 33배의 피치(P)에 0.5피치(P)를 더한 33.5피치(P)로 설정될 수 있다. 만약, 본 실시예에서, 정보 저장에 관여하는 워드 라인이 8개라면 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 거리(Dc1)는 9.5피치(P)로 설정될 수 있고, 16개라면 17.5피치(P)로 설정될 수 있다.
도 1b는 본 발명의 제이 실시예에 의한 플래시 메모리 소자의 단위 스트링 구조를 개략적으로 도시한 종단면도이다.
도 1b를 참조하면, 도 1a와 비교하여, 스트링 선택 라인(SSLt)이 트리밍된다. 본 실시예에서, 스트링 선택 라인(SSLt)이 트리밍되는 이유는 인접한 워드 라인(WL1)과의 간격(Dt)을 넓게 하기 위해서이다. 보다 상세하게, 트리밍된 스트링 선택 라인(SSLt)과 인접한 워드 라인(WL1)은 다른 워드 라인들(WL2-WL33)의 간격(Ds)보다 넓은 간격(De)으로 설정된다. 스트링 선택 라인(SSLt)을 트리밍하는 정도(Dt)는 각 소자의 동작 특성에 따라 다양하게 설정될 수 있으므로 구체적인 수치를 제시할 필요는 없다. 본 실시예에서는 본 발명의 기술적 사상을 이해하기 쉽도록 워드 라인들(WLx)의 간격(Ds)만큼 트리밍하는 것으로 도시한다. 본 실시예에서, 스트링 선택 라인(SSLt)을 인접한 워드 라인(WL1)과 처음부터 넓게 형성하지 않고 워드 라인들(WLx)의 간격(Ds)와 같게 형성한 다음 스트링 선택 라인(SSLt)을 트리밍하는 이유는 역시 이중 패터닝 기술을 이용하여 형성되기 때문에 워드 라인 들(WLx)이 홀수 개이기 때문이다. 이중 패터닝 기술은 패턴을 미세하게 형성하기 위한 기술로서, 1차 패턴을 형성한 다음 1차 패턴들의 사이에 2차 패턴을 형성하여 1차 및 2차 패턴을 합한 최종 패턴을 얻는 방법이다. 이중 패터닝 기술은 후술된다.
본 실시예에서, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 거리(Dc2)는 워드 라인들(WLx)의 피치(P)의 34배로 설정될 수 있다. 보다 상세하게, 스트링 선택 라인(SSLt)과 그라운드 선택 라인(GSL)의 간격(Dc2)은 정보 저장에 관여하는 {워드 라인들(WL1-WL32)의 총 수 + 1}에 해당하는 피치에 0.5피치(P)를 더하고 트리밍된 간격(Dt)을 더한 거리(Dc2)로 설정될 수 있다. 본 실시예에서는 트리밍된 간격(St)을 0.5피치(P)인 경우로 예시하였으므로 스트링 선택 라인(SSLt)과 그라운드 선택 라인(GSL)의 거리(Dc2)는 워드 라인들(WLx)의 피치(P)의 34배로 설정될 수 있다.
도 2는 본 발명의 제삼 실시예에 의한 플래시 메모리 소자의 단위 스트링 구조를 개략적으로 도시한 종단면도이다.
도 2를 참조하면, 본 발명의 제삼 실시예에 의한 플래시 메모리 소자의 단위 스트링은 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 사이에 워드 라인들(WLx)이 짝수 개로 구성되며, 스트링 선택 라인(SSL)과 인접한 워드 라인(WL1)은 넓은 간격(De)으로 형성된다. 본 실시예에서는 워드 라인들(WLx)이 짝수 개로서, 정보 저장에 관여하지 않는 워드 라인(WLx)이 없다. 대신 스트링 선택 라인(SSL)과 인접한 워드 라인(WL1)이 다른 워드 라인(WLx)들 간의 간격(Ds)보다 넓은 간격(De) 으로 형성된다. 간격 De는 간격 Ds에 비하여 약 2배로 설정될 수 있다. 본 실시예에서, 워드 라인들(WLx)이 짝수 개로 구성되며, 간격 De가 간격 Ds에 비하여 약 2배로 형성되는 이유는 역시 이중 패터닝 기술을 이용하여 각 라인들(SSL, GSL, WLx)이 형성되기 때문이다.
본 실시예에서, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 거리(Dc3)는 워드 라인들(WLx)의 피치(P)의 33배로 설정될 수 있다. 보다 상세하게, 정보 저장에 관여하는 워드 라인들(WL1-WL32)의 총 수 + 1}에 해당하는 거리(Dc3)로 설정될 수 있다. 다른 말로, 정보 저장에 관여하는 워드 라인들(WL1-WL32)의 수에 해당하는 피치(P)에 넓어진 간격(De)을 더한 거리(Dc3)로 설정될 수 있다. 본 실시예에서는 넓어진 간격(De)이 워드 라인들(WLx)의 간격(Ds)의 2배, 즉 워드 라인들(WLx)의 피치(P)로 설정될 수 있으므로, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 거리(Dc3)는 33배 피치(P)의 값으로 설정될 수 있다.
도 3a는 본 발명의 제사 실시예에 의한 플래시 메모리 소자의 단위 스트링 구조를 개략적으로 도시한 종단면도이다.
도 3a를 참조하면, 본 발명의 제사 실시예에 의한 플래시 메모리 소자의 단위 스트링(300a)은, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL) 사이에 워드 라인들(WLx, WLDx)이 홀수 개로 형성되며, 정보 저장에 관여하지 않는 워드 라인(WLD1-WLD3)이 세 개이다. 각 라인들(SSL, GSL, WLx, WLDx)의 간격(Ds)은 각 워드 라인들(WLx, WLDx)의 폭(Dw)와 동일하게 설정될 수 있으며, 워드 라인들(WLx, WLDx)의 피치(P)의 0.5배로 설정될 수 있다. 본 실시예에서, 워드 라인들(WLx, WLDx)이 홀수 개로 형성되는 이유도 이중 패터닝 기술을 이용하여 형성되기 때문이다.
본 실시예에서, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 거리(Dc4)는 워드 라인들(WLx, WLDx)의 35.5배 피치(P)로 설정될 수 있다. 보다 상세하게, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL) 사이에는 정보 저장에 관여하는 워드 라인들(WL1-WL32)의 수와 정보 저장에 관여하지 않는 워드 라인들(WLD1-WLD3)의 수에 해당하는 피치(P)를 합하고 0.5피치(P)를 더한 값으로 설정될 수 있다.
도 3b는 본 발명의 제오 실시예에 의한 플래시 메모리 소자의 단위 스트링 구조를 개략적으로 도시한 종단면도이다.
도 3b를 참조하면, 본 발명의 제오 실시예에 의한 플래시 메모리 소자의 단위 스트링(300b)은 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 사이에 홀수 개의 워드 라인들(WLx, WLD)이 위치하며, 스트링 선택 라인(SSL)과 인접한 워드 라인(WL1) 사이의 간격(Des)과 그라운드 선택 라인(GSL)과 인접한 워드 라인(WLD) 사이의 간격(Deg)은 워드 라인들의 간격(Ds)보다 넓은 간격들(Des, Deg)로 설정된다.
본 실시예에서, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)의 거리(Dc5)는 워드 라인들(WLx, WLD)의 피치(P)의 34.5배로 설정될 수 있다. 보다 상세하게, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL) 사이에 형성된 워드 라인들(WLx, WLD)의 수에 해당하는 피치(P)를 합하고, 넓어진 간격들(Des, Deg)과 하나의 워드 라인(WLx, WLD)의 폭(Dw)을 합한 거리(Dc5)로 설정될 수 있다. 본 실시예에서, 넓어진 간격들(Des, Deg)이 워드 라인들(WLx, WLD)의 피치(P)와 동일한 값으로 설정될 수 있으므로 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL) 사이에 형성된 {워드 라인들(WLx, WLD)의 총 수 + 2}에 해당하는 피치(P)를 합하고, 0.5피치(P)를 더한 값으로 설정될 수 있다. 다른 말로, 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL) 사이에 형성된 {워드 라인들(WLx, WLD)의 총 수 - 1}에 해당하는 피치(P)를 합하고, 스트링 선택 라인(SSL)과 인접한 워드 라인(WL1) 간의 간격(Des)과 그라운드 선택 라인(GSL))과 인접한 워드 라인(WLD) 간의 간격(Deg)을 합하고, 하나의 워드 라인(WLx, WLD)의 폭(Dw)을 합한 거리(Dc5)로 설정될 수 있다.
본 발명의 모든 실시예들에서, 워드 라인들(WLx)의 폭(Dw)이 워드 라인들(WLx)의 간격(Ds)보다 클 수 있다. 도면들에는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 워드 라인들(WLx)의 폭(Dw)과 간격(Ds)이 같은 것으로 도시하였고, 설명하였을 뿐이다. 본 실시예들에 의한 라인들(SSL, GSL, WLx)은 이중 패터닝 방법으로 형성될 수 있는데, 이중 패터닝을 위한 마스크를 형성할 때 두께를 조절하여 라인들(SSL, GSL, WLx)의 간격을 조절할 수 있다. 이 설명은 후술된다.
이어서, 본 발명의 다양한 실시예들에 의한 플래시 메모리 소자를 형성하는 방법들을 설명한다. 먼저, 본 발명의 다양한 실시예들에 의한 플래시 메모리 소자의 패턴을 형성하는 방법들은, 본 기술 분야의 통상적인 지식을 가진 자가 첨부된 도면을 참조하여 충분히 이해할 수 있을 것이다. 따라서, 도면을 참조한 설명에서 충분히 설명하지 않은 부분들은 도면을 참조하여 이해될 수 있다.
도 4a 내지 4j는 본 발명의 제일 및 제이 실시예들에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법을 설명하기 위한 도면들이다.
특히, 도 4a 내지 4h는 본 발명의 제일 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법을 설명하기 위한 도면들이고, 도 4i 및 4j는 본 발명의 제이 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법을 부가적으로 설명하기 위한 도면들이다.
도 4a를 참조하면, 기판(110) 상에 각 전도성 라인들을 형성하기 위한 전도층(120)을 형성하고, 전도층(120) 상에 하드 마스크층(130)을 형성하고, 하드 마스크층(130) 상에 제1 폴리 실리콘층(140)을 형성하고, 제1 폴리 실리콘층(140) 상에 반사 방지층(150)을 형성한 다음, 각 라인을 패터닝하기 위한 제1 포토레지스트 패턴(160)을 형성한다.
기판(110)은 일반적으로 잘 알려진 반도체 기판으로서 예를 들어 실리콘 기판, SiGe 기판, SOI, SOS 및 기타 다양한 반도체용 기판을 적용할 수 있다.
전도층(120)은 플래시 메모리 소자의 게이트 트랜지스터를 형성하기 위한 구조일 수 있다. 예를 들어, 단일 물질층이 아니라 게이트 절연막, 플로팅 게이트 및 제어 게이트 등을 동시에 형성하기 위한 다층 구조일 수 있다. 플래시 메모리 소자의 게이트 트랜지스터 구조에 대한 기술은 잘 알려져있으므로 상세한 설명을 생략한다.
하드 마스크층(130)은 전도층(120)을 패터닝하기 위한 식각 마스크로 이용될 수 있다. 본 실시예에서는, 예를 들어 화학 기상 증착법을 이용하여 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
제1 폴리 실리콘층(140)은 하드 마스크층(130)을 패터닝하기 위한 식각 마스크로 이용될 수 있다. 본 실시예에서는 예시적으로 제1 폴리실리콘층(140)을 형성한 것이며, 본 발명의 기술적 사상을 실시하고자 하는 자의 의도에 따라 다양한 막질이 적용될 수 있다. 본 실시예에서는 반도체 소자 제조 공정에서 통상적으로 널리 사용되는 막질을 적용하는 것을 예시하기 위하여 폴리 실리콘을 적용한 것이다.
반사 방지층(150)은 고분자 유기물 또는 무기물로 형성될 수 있다. 고분자 유기물로 형성할 경우 코팅 방법 등을 이용하여 포토레지스트 또는 고분자 수지(resin)를 형성할 수 있고, 무기물로 형성할 경우 예를 들어 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다.
전도층(120)을 제외한 구성 요소들은 최종적인 결과물에서 모두 제거되어 남지 않게 되므로 본 실시예에서 형성한 물질과 다른 물질들을 다양하게 적용할 수 있다.
제1 포토레지스트 패턴(160)은 1차적으로 제1 폴리실리콘층(140)을 패터닝하기 위한 식각 마스크로 이용될 수 있다. 본 실시예에서, 제1 포토레지스트 패턴(160)은 라인들(SSL, GSL, WLx)의 간격(Ds)의 3배(3Ds)로 형성될 수 있다. 본 실시예에서 포토레지스트 패턴(160)의 간격이 라인들(SSL, GSL, WLx)의 간격(Ds)의 3배인 이유는 본 실시예에서 이중 패터닝 기술을 이용하기 때문이다. 즉, 본 도면에서 워드 라인들(WLx)의 폭(Dw)과 간격(Ds)이 동일하게 설정되기 때문에 3Ds는 3Dw 와 동일하게 설정될 수 있다.
도 4b를 참조하면, 제1 포토레지스트 패턴(160)을 식각 마스크로 반사 방지 패턴(150a) 및 제1 폴리 실리콘 패턴(140a)을 형성하여 하드 마스크층(130)의 표면을 선택적으로 노출시킨다. 반사 방지층(150)이 고분자 유기물인 경우, 반사 방지 패턴(150a)은 도 4a의 단계에서 형성될 수 있다. 즉, 제1 포토레지스트 패턴(160)을 형성할 때 동시에 형성될 수 있다. 반사 방지층(150)이 실리콘 질화막 또는 실리콘 산화질화막 등의 무기물로 형성된 경우, 제1 포토레지스트 패턴(160)을 식각 마스크로 식각 공정을 수행하여 패터닝될 수 있다. 이어서, 제1 폴리 실리콘층(140)을 식각하여 제1 폴리 실리콘 패턴(140a)을 형성한다. 무기 반사 방지층과 제1 폴리 실리콘층을 식각하는 방법은 잘 알려져있으므로 상세한 설명을 생략한다.
도 4c를 참조하면, 제1 포토레지스트 패턴(160)과 반사 방지 패턴(150a)을 제거한 후, 제1 폴리 실리콘 패턴(140a) 및 노출된 하드 마스크층(130)의 표면에 실리콘 산화막(170)을 형성한다. 본 실시예에서, 실리콘 산화막(170)은 제1 폴리 실리콘 패턴(140a)의 측면에 형성된 두께가 라인들(SSL, GSL, WLx)의 간격(Ds)과 동일하도록 형성된다.
도 4d를 참조하면, 실리콘 산화막(170) 상에 제2 폴리 실리콘층(180)을 형성한다. 제2 폴리 실리콘층(180)은 실리콘 산화막(170)의 사이를 채우며 형성된다. 제2 폴리 실리콘층(180)을 형성하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
도 4e를 참조하면, 제2 폴리 실리콘층(180)을 식각하여 제2 폴리 실리콘 패 턴(180a)을 형성한다. 제2 폴리 실리콘 패턴(180a)은 실리콘 산화막(170)의 사이에 형성될 수 있으며, 실리콘 산화막(170)의 상부 표면보다 약간 낮게 형성될 수 있다. 제2 폴리 실리콘 패턴(180a)은 건식 식각 또는 습식 식각 방법 중 어떤 방법을 선택하여도 무방하다. 제2 폴리 실리콘 패턴(180a)을 형성하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
도 4f를 참조하면, 노출된 실리콘 산화막(170)을 수직으로 제거하여 제2 폴리 실리콘 패턴(180a)의 하부에만 남겨진 실리콘 산화막 패턴(170a)을 형성한다. 이때, 제2 폴리 실리콘 패턴(180a)은 그대로 남게 되며, 제1 폴리 실리콘 패턴(140)과 하드 마스크층(130)의 표면이 선택적으로 노출된다.
도 4g를 참조하면, 노출된 제1 폴리 실리콘 패턴(140a) 및 제2 폴리 실리콘 패턴(180a)을 식각 마스크로 이용하여 노출된 하드 마스크층(130)을 식각하여, 전도층(120)의 상부 표면을 선택적으로 노출시키는 하드 마스크 패턴(130a)을 형성한다. 하드 마스크(130)를 식각하는 방법도 잘 알려져 있으므로 상세한 설명을 생략한다.
도 4h를 참조하면, 하드 마스크 패턴(130a)을 식각 마스크로 전도층(120)을 식각하여 전도 패턴(120a)을 형성한다. 이후, 하드 마스크 패턴(130a)을 제거 하여 도 1a에 도시된 본 발명의 제일 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성한다. 하드 마스크 패턴(130a)을 제거하는 방법도 잘 알려져 있으므로 상세한 설명을 생략한다.
도 4i를 참조하면, 도 4h에 도시된 단계 이후에 스트링 선택 라인(SSL)의 일 부를 트리밍하기 위한 윈도우(W)를 가진 제2 포토레지스트 패턴(190)을 형성한다. 윈도우(W)는 스트링 선택 라인(SSL)의 트리밍할 부분(t)만을 노출시키도록 형성될 수 있다.
도 4j를 참조하면, 스트링 선택 라인(SSL)을 트리밍하여 인접한 워드 라인과의 간격(Dt)을 확보한다. 스트링 선택 라인(SSL)을 트리밍하는 방법은 노출된 하드 마스크 패턴(130a) 및 전도층 패턴(120a)을 제거하는 식각 공정이다. 이후, 제2 포토레지스트 패턴(190)을 제거하여 도 1b에 도시된 본 발명의 제이 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성한다.
도 4a 내지 도 4j에 도시되고 설명된 본 발명의 실시예들에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법에서, 실리콘 산화막(170)의 두께에 해당하는 Ds를 워드 라인들(WLx)의 폭(Dw)과 같게 설정하지 않고 그 보다 작게 형성하면 워드 라인들(WLx)의 간격(Ds)이 각 라인들(SSL, GSL, WLx)의 폭(Dw)보다 작게 형성될 수 있다. 예를 들어, 실리콘 산화막(170)의 두께인 Ds를 ½Dw로 형성하고, 제1 폴리 실리콘층(140)을 패터닝한 워드 라인들(WLx)의 간격을 2DW로 하면, 각 라인들(SSL, GSL, WLx)의 폭(Ds)이 워드 라인들(WLx)의 폭(Dw)의 반으로 형성될 수 있다. 이때, 2Dw는 4Ds와 같은 경우라 할 수 있다. 즉, 도 4a에서, 제1 포토레지스트 패턴(160)의 간격을 3Ds로 하지 않고 4Ds로 형성한다.
도 5a 내지 5h는 본 발명의 제삼 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법을 설명하기 위한 도면들이다.
도 5a를 참조하면, 기판(210) 상에 전도층(220)을 형성하고, 전도층(220) 상에 하드 마스크층(230)을 형성하고, 하드 마스크층(230) 상에 제1 폴리 실리콘층(240)을 형성하고, 제1 폴리 실리콘층(240) 상에 반사 방지층(250)을 형성하고, 반사 방지층(250) 상에 포토레지스트 패턴(260)을 형성한다. 각 구성 요소를 형성하는 방법은 도 4a 및 그 설명을 참조할 수 있다. 본 실시예에서, 스트링 선택 라인(SSL)을 형성하기 위한 포토레지스트 패턴(260s)과 인접한 워드 라인(WL1)을 형성하기 위한 포토레지스트 패턴(260w1)의 간격(De)은 도 1b의 간격(De)로 형성되고, 워드 라인들(WLx)을 형성하기 위한 포토레지스트 패턴(260w1, 260w2)의 간격(3Ds)은 각 워드 라인들(WLx)의 간격(Ds)의 3배로 형성될 수 있다. 각 포토레지스트 패턴들(260x)의 간격을 De 또는 3Ds로 형성하는 이유는 이중 패터닝 기술을 적용하기 때문이다.
도 5b를 참조하면, 포토레지스트 패턴(260)을 식각 마스크로 반사 방지층(250) 및 제1 폴리 실리콘층(240)을 패터닝하여 하드 마스크층(230)의 표면을 선택적으로 노출하는 반사 방지층 패턴(250a) 및 제1 폴리 실리콘 패턴(240a)을 형성한다. 도 5b에 대한 상세한 설명은 도 4b 및 그 설명을 참조할 수 있다.
도 5c를 참조하면, 제1 폴리 실리콘 패턴(240a)과 선택적으로 노출된 하드 마스크층(230)의 표면에 실리콘 산화막(270)을 형성한다. 도 4c 및 그 설명을 참조할 수 있다. 이때, 스트링 선택 라인(SSL)을 형성하기 위한 제1 폴리 실리콘 패턴(240s)과 워드 라인(WL1)을 형성하기 위한 제1 폴리 실리콘 패턴(240w)의 사이에는 도 4c와는 달리 공간이 형성되지 않는다. 각기 제1 폴리 실리콘 패턴(240a)의 측면에 Ds에 해당하는 두께로 실리콘 산화막(270)이 형성되기 때문이다.
도 5d를 참조하면, 실리콘 산화막(270) 상에 제2 폴리 실리콘층(280)을 형성한다. 도 4d 및 그 설명을 참조할 수 있다.
도 5e를 참조하면, 제2 폴리 실리콘층(280)을 식각하여 제2 폴리 실리콘 패턴(280a)을 형성한다. 도 4e 및 그 설명을 참조할 수 있다.
도 5f를 참조하면, 노출된 실리콘 산화막(270)을 수직으로 제거하여 제1 폴리 실리콘 패턴(240a), 제2 폴리 실리콘 패턴(280a) 및 하드 마스크층(230)의 표면을 선택적으로 노출시킨다. 도 4f 및 그 설명을 참조할 수 있다.
도 5g를 참조하면, 노출된 하드 마스크층(230)의 표면을 수직으로 식각하여 전도층(220)의 표면을 선택적으로 노출시키는 하드 마스크 패턴(230a)을 형성한다. 도 4g 및 그 설명을 참조할 수 있다.
도 5h를 참조하면, 제1 폴리 실리콘 패턴(240a), 제2 폴리 실리콘 패턴(280a) 및 제2 폴리 실리콘 패턴(280a) 하부의 실리콘 산화막 패턴(270a)을 제거하고 하드 마스크 패턴(230a)을 식각 마스크로 전도층(220)을 패터닝하여 전도층 패턴(220a)을 형성한다. 이후, 하드 마스크 패턴(230a)을 제거 하여 도 2에 도시된 본 발명의 제삼 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성한다. 전도층 패턴(220a)은 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL) 및 워드 라인들(WLx)일 수 있다.
도 5a 내지 5h에 도시되고 설명된 본 발명의 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법에서, 실리콘 산화막(270)의 두께에 해당하는 Ds를 워드 라인들(WLx)의 폭(Dw)과 같게 설정하지 않고, 그 보다 작게 형성하면 워 드 라인들(WLx)의 간격(Ds)이 각 라인들(SSL, GSL, WLx)의 폭(Dw)보다 작게 형성될 수 있다. 예를 들어, 실리콘 산화막(270)의 두께를 ½Dw로 형성하면 각 라인들(SSL, GSL, WLx)의 폭(Ds)이 워드 라인들(WLx)의 폭(Dw)의 반으로 형성될 수 있다.
도 6a 내지 6e는 도 3b에 도시된 본 발명의 제오 실시예에 의한 플래시 메모리 소자의 단위 스트링 구조를 형성하는 방법을 설명하기 위한 도면들이다.
도 6a를 참조하면, 기판(310) 상에 전도층(320)을 형성하고, 전도층(320) 상에 하드 마스크층(330)을 형성하고, 하드 마스크층(330) 상에 제1 폴리 실리콘 패턴(340)을 형성하고, 제1 폴리 실리콘 패턴(340) 및 선택적으로 노출된 하드 마스크층(330) 상에 실리콘 산화막(370)을 형성한다. 도 4c, 5c 및 그 설명들을 참조할 수 있다. 이때, 스트링 선택 라인(SSL)을 형성하기 위한 제1 폴리 실리콘 패턴(340s)과 인접한 워드 라인(WLx)을 형성하기 위한 제1 폴리 실리콘 패턴(340w1)의 간격과 그라운드 선택 라인(GSL)을 형성하기 위한 제1 폴리 실리콘 패턴(340g)과 인접한 워드 라인(WLx)을 형성하기 위한 제1 폴리 실리콘 패턴(340w2)의 간격은 De로 형성될 수 있다. De는 각 라인들(SSL, GSL, Wlx)의 간격(Ds)의 2배 간격일 수 있다.
도 6b를 참조하면, 실리콘 산화막(370) 상에 제2 폴리 실리콘층(380)을 형성한다. 도 4d, 5d 및 그 설명들을 참조할 수 있다. 이때, De 영역에는 폴리 실리콘 층(380)이 형성되지 않는다.
도 6c를 참조하면, 제2 폴리 실리콘층(380)을 식각하여 제2 폴리 실리콘 패턴(380a)을 형성한다. 도 4e, 5e 및 그 설명들을 참조할 수 있다.
도 6d를 참조하면, 노출된 실리콘 산화막(370)을 수직으로 식각하여 제1 폴리 실리콘 패턴(340), 제2 폴리 실리콘 패턴(380a) 및 하드 마스크층(330)의 표면을 선택적으로 노출시킨다. 도 4f, 5f 및 그 설명들을 참조할 수 있다.
도 6e를 참조하면, 제1 폴리 실리콘 패턴(340) 및 제2 폴리 실리콘 패턴(380a)을 식각 마스크로 하드 마스크층(330)을 식각하여 하드 마스크 패턴(330a)을 형성한다. 도 4g, 5g 및 그 설명들을 참조할 수 있다.
도 6f를 참조하면, 제1 폴리 실리콘 패턴(340), 제2 폴리 실리콘 패턴(380a) 및 제2 폴리 실리콘 패턴(380a) 하부의 실리콘 산화막 패턴(370a)을 제거하고 하드 마스크 패턴(330a)을 식각 마스크로 전도층(320)을 패터닝하여 전도층 패턴(320a)을 형성한다. 이후, 하드 마스크 패턴(330a)을 제거 하여 도 3b에 도시된 본 발명의 제오 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성한다. 전도층 패턴(320a)은 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL) 및 워드 라인들(WLx)일 수 있다.
도 6a 내지 도 6f에 도시되고 설명된 본 발명의 실시예에 의한 플래시 메모리 소자의 단위 스트링을 형성하는 방법에서, 실리콘 산화막(370)의 두께에 해당하는 Ds를 워드 라인들(WLx)의 폭(Dw)과 같게 설정하지 않고, 그 보다 작게 형성하면 워드 라인들(WLx)의 간격(Ds)이 각 라인들(SSL, GSL, WLx)의 폭(Dw)보다 작게 형성 될 수 있다. 예를 들어, 실리콘 산화막(370)의 두께를 ½Dw로 형성하면 각 라인들(SSL, GSL, WLx)의 폭(Ds)이 워드 라인들(WLx)의 폭(Dw)의 반으로 형성될 수 있다.
부가하여, 본 발명의 모든 실시예들에서, 제1 폴리 실리콘들(140, 240, 340)의 간격과 실리콘 산화막들(170, 270, 370)의 두께를 조절하면 다양한 간격을 가진 워드 라인들(WLx)을 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 의한 다양한 플래시 메모리 소자 및 그 제조 방법들에 의하면, 이중 패터닝 기술을 이용하여 미세한 패턴을 형성할 수 있으며, 소자의 동작적인 측면에서도 안정적으로 동작할 수 있는 패턴들 간의 간격을 확보할 수 있으므로, 반도체 소자의 집적도를 높일 수 있다.
Claims (40)
- 스트링 선택 라인,그라운드 선택 라인, 및상기 스트링 선택 라인과 그라운드 선택 라인의 사이에 형성된 홀수 개의 워드 라인들을 포함하고, 상기 워드 라인들 중 적어도 하나가 정보 저장에 관여하지 않는 스트링을 포함하고,상기 스트링 선택 라인과 인접한 상기 워드 라인의 간격 및 상기 그라운드 선택 라인과 인접한 상기 워드 라인의 간격은 상기 워드 라인들의 간격과 동일하며,상기 스트링 선택 라인과 상기 그라운드 선택 라인의 거리는 상기 워드 라인들의 수에 해당하는 피치의 합에 0.5피치를 더한 거리인 플래시 메모리 소자.
- 삭제
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- 제1항에서,상기 정보 저장에 관여하지 않는 워드 라인은 상기 그라운드 선택 라인에 인접하게 형성된 플래시 메모리 소자.
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- 삭제
- 스트링 선택 라인,그라운드 선택 라인, 및상기 스트링 선택 라인과 그라운드 선택 라인의 사이에 형성된 홀수 개의 워드 라인들을 포함하고, 상기 워드 라인들 중 적어도 하나가 정보 저장에 관여하지 않는 스트링을 포함하고,상기 스트링 선택 라인과 인접한 상기 워드 라인 사이의 간격은 상기 워드 라인들의 간격보다 넓고,상기 스트링 선택 라인과 인접한 상기 워드 라인 사이의 간격은, 상기 워드 라인들의 간격의 2배이며,상기 스트링 선택 라인과 상기 그라운드 선택 라인의 거리는 상기 워드 라인들의 수에 해당하는 피치의 합에 1피치를 더한 거리인 플래시 메모리 소자.
- 삭제
- 삭제
- 스트링 선택 라인,그라운드 선택 라인, 및상기 스트링 선택 라인과 그라운드 선택 라인의 사이에 형성된 홀수 개의 워드 라인들을 포함하고, 상기 워드 라인들 중 적어도 하나가 정보 저장에 관여하지 않는 스트링을 포함하고,상기 스트링 선택 라인과 인접한 상기 워드 라인 사이의 간격은 상기 워드 라인들의 간격보다 넓고,상기 그라운드 선택 라인과 인접한 상기 워드 라인의 간격은 상기 워드 라인들의 간격보다 넓고,상기 그라운드 선택 라인과 인접한 상기 워드 라인 사이의 간격은 상기 워드 라인들의 간격의 2배이며,상기 스트링 선택 라인과 상기 그라운드 선택 라인의 거리는 상기 워드 라인들의 수에 해당하는 피치의 합에 0.5피치를 더한 거리인 플래시 메모리 소자.
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- 제1항에서,상기 워드 라인들 중 세 개가 정보 저장에 관여하지 않는 플래시 메모리 소자.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제13항에서,하나는 상기 스트링 선택 라인과 인접하게 형성되고, 다른 두 개는 상기 그라운드 선택 라인에 인접하게 형성된 플래시 메모리 소자.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제1항에서,상기 스트링 선택 라인, 상기 그라운드 선택 라인 및 상기 워드 라인들은 이중 패터닝 기술로 형성된 플래시 메모리 소자.
- 스트링 선택 라인,그라운드 선택 라인, 및상기 스트링 선택 라인과 상기 그라운드 선택 라인의 사이에 형성된 짝수 개의 워드 라인들을 포함하되,상기 스트링 선택 라인과 인접한 상기 워드 라인의 간격이 상기 워드 라인들의 간격보다 넓게 형성된 스트링을 포함하고,상기 스트링 선택 라인과 상기 그라운드 선택 라인의 거리는 상기 워드 라인들의 수에 해당하는 피치의 합에 1피치를 더한 거리인 플래시 메모리 소자.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제16항에서,상기 그라운드 선택 라인과 인접한 상기 워드 라인의 간격이,상기 워드 라인들의 간격보다 넓게 형성된 플래시 메모리 소자.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제17항에서,상기 워드 라인들의 간격의 2배인 플래시 메모리 소자.
- 삭제
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제16항에서,상기 스트링 선택 라인, 상기 그라운드 선택 라인 및 상기 워드 라인들은 이중 패터닝 기술로 형성된 플래시 메모리 소자.
- 기판 상에 전도층을 형성하고,상기 전도층 상에 하드 마스크층을 형성하고,상기 하드 마스크층 상에 제1 물질층을 형성하고,상기 제1 물질층 상에 포토레지스트 패턴을 형성하고,상기 포토레지스트 패턴을 식각 마스크로 상기 제1 물질층을 패터닝하여 상기 하드 마스크층의 표면을 선택적으로 노출시키는 제1 물질 패턴을 형성하고,상기 포토레지스트 패턴을 제거하고,상기 제1 물질 패턴 및 상기 선택적으로 표면이 노출된 하드 마스크층 상에 제2 물질층을 형성하고,상기 제2 물질층 상에 제3 물질층을 형성하고,상기 제3 물질층을 패터닝하여 상기 제2 물질층의 사이에 형성되며 상기 제2 물질층의 상부를 노출시키는 제3 물질 패턴을 형성하고,상기 상부가 노출된 제2 물질층을 수직으로 제거하여 상기 제1 물질 패턴, 제3 물질 패턴 및 상기 하드 마스크층의 표면을 선택적으로 노출시키며 상기 제3 물질 패턴의 하부에만 남아있는 제2 물질 패턴을 형성하고,상기 제1 물질 패턴 및 상기 제3 물질 패턴을 식각 마스크로 상기 선택적으로 표면이 노출된 상기 하드 마스크층을 패터닝하여 하드 마스크 패턴을 형성하고,상기 제1 물질 패턴, 상기 제2 물질 패턴 및 상기 제3 물질 패턴을 제거하고,상기 하드 마스크 패턴을 식각 마스크로 상기 전도층을 패터닝하여 전도 패턴을 형성하고,상기 하드 마스크 패턴을 제거하는 것을 포함하는 플래시 메모리 소자의 제조 방법.
- 제21항에서,상기 전도층은 스트링 선택 라인, 그라운드 선택 라인 및 상기 스트링 선택 라인과 상기 그라운드 선택 라인의 사이에 형성된 워드 라인들을 포함하는 플래시 메모리 소자의 제조 방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제22항에서,상기 워드 라인들의 폭이 상기 워드 라인들의 간격 이상으로 형성되는 플래시 메모리 소자의 제조 방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제23항에서,상기 워드 라인들은 홀수 개인 플래시 메모리 소자의 제조 방법.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제24항에서,상기 워드 라인들 중,상기 그라운드 선택 라인과 인접하게 형성되는 워드 라인 하나가 정보 저장에 관여하지 않는 플래시 메모리 소자의 제조 방법.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제24항에서,상기 워드 라인들 중,상기 스트링 선택 라인과 인접하게 형성되는 워드 라인 하나와 상기 그라운드 선택 라인과 인접하게 형성되는 워드 라인 두개가 정보 저장에 관여하지 않는 플래시 메모리 소자의 제조 방법.
- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.상기 스트링 선택 라인과 인접하게 형성되는 워드 라인의 간격은,상기 워드 라인들의 간격의 2배인 플래시 메모리 소자의 제조 방법.
- 청구항 28은(는) 설정등록료 납부시 포기되었습니다.제23항에서,상기 그라운드 선택 라인과 인접한 상기 워드 라인 사이의 간격은,상기 워드 라인들의 간격의 2배인 플래시 메모리 소자의 제조 방법.
- 청구항 29은(는) 설정등록료 납부시 포기되었습니다.제22항에서,상기 전도 패턴을 형성한 후에,상기 워드 라인과 인접하는 스트링 선택 라인의 일부를 트리밍하는 것을 더 포함하는 플래시 메모리 소자의 제조 방법.
- 청구항 30은(는) 설정등록료 납부시 포기되었습니다.제21항에서,상기 제1 물질층 및 상기 제3 물질층은 실리콘인 플래시 메모리 소자의 제조 방법.
- 청구항 31은(는) 설정등록료 납부시 포기되었습니다.제21항에서,상기 제2 물질층은 실리콘 산화물인 플래시 메모리 소자의 제조 방법.
- 청구항 32은(는) 설정등록료 납부시 포기되었습니다.상기 하드 마스크층은 실리콘 질화물 또는 실리콘 산화질화물인 플래시 메모리 소자의 제조 방법.
- 청구항 33은(는) 설정등록료 납부시 포기되었습니다.제21항에서,상기 하드 마스크층은 실리콘 질화물 또는 실리콘 산화질화물인 플래시 메모리 소자의 제조 방법.
- 스트링 선택 라인, 그라운드 선택 라인 및 상기 스트링 선택 라인과 상기 그라운드 선택 라인의 사이에 형성된 다수 개의 워드 라인들의 1/2 이상을 형성하기 위한 제1 패터닝 마스크 패턴을 형성하고,상기 제1 패터닝 마스크 패턴 사이에 상기 다수 개의 워드 라인들 중 나머지 1/2 이하를 형성하기 위한 제2 패터닝 마스크 패턴을 형성하고,상기 제1 패터닝 마스크 패턴 및 제2 패터닝 마스크 패턴을 패터닝 마스크로 상기 스트링 선택 라인, 상기 그라운드 선택 라인 및 상기 워드 라인들을 형성하는 것을 포함하는 플래시 메모리 소자의 제조 방법.
- 제34항에서,상기 워드 라인들의 폭이 상기 워드 라인들의 간격 이상으로 형성되는 플래시 메모리 소자의 제조 방법.
- 청구항 36은(는) 설정등록료 납부시 포기되었습니다.제35항에서,상기 워드 라인들은 홀수 개이며, 상기 제1 패터닝 마스크 패턴이 상기 제2 패터닝 마스크 패턴보다 1개 더 많은 워드 라인 형성용 패턴을 가지는 플래시 메모리 소자의 제조 방법.
- 청구항 37은(는) 설정등록료 납부시 포기되었습니다.제36항에서,상기 스트링 선택 라인과 인접하는 상기 워드 라인의 간격은,상기 워드 라인들의 간격의 2배인 플래시 메모리 소자의 제조 방법.
- 청구항 38은(는) 설정등록료 납부시 포기되었습니다.제36항에서,상기 그라운드 선택 라인과 인접하는 상기 워드 라인의 간격은,상기 워드 라인들의 간격의 2배인 플래시 메모리 소자의 제조 방법.
- 청구항 39은(는) 설정등록료 납부시 포기되었습니다.제35항에서,상기 워드 라인들은 짝수 개이며, 상기 제1 패터닝 마스크 패턴과 상기 제2 패터닝 마스크 패턴은 동일한 수의 워드 라인 형성용 패턴을 가지는 플래시 메모리 소자의 제조 방법.
- 청구항 40은(는) 설정등록료 납부시 포기되었습니다.제39항에서,상기 워드 라인들의 간격의 2배인 플래시 메모리 소자의 제조 방법.
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| E902 | Notification of reason for refusal | ||
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