KR100680485B1 - 비휘발성 메모리 소자 - Google Patents

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KR100680485B1 KR1020050037101A KR20050037101A KR100680485B1 KR 100680485 B1 KR100680485 B1 KR 100680485B1 KR 1020050037101 A KR1020050037101 A KR 1020050037101A KR 20050037101 A KR20050037101 A KR 20050037101A KR 100680485 B1 KR100680485 B1 KR 100680485B1
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Abstract

본 발명은, 소스 선택 라인에 접속되는 소스 선택 트랜지스터들과 첫번째 워드라인에 접속되는 메모리 셀들 사이에 제1 더미 워드라인을 통해서 제1 그룹의 더미 메모리 셀들을 삽입하고, 드레인 선택 라인에 접속되는 드레인 선택 트랜지스터들과 마지막 워드라인에 접속되는 메모리 셀들 사이에 제2 더미 워드라인을 통해서 제2 그룹의 더미 메모리 셀들을 삽입함으로써 비선택된 셀 스트링에서 프로그램 디스터브가 발생되는 것을 방지하고, 선택된 스트링에서 프로그램/소거 속도가 저하되는 것을 방지하는 것에 관한 것이다.
더미 메모리 셀, 더미 트랜지스터, 프로그램 디스터브, 프로그램 속도

Description

비휘발성 메모리 소자{Non-volatile memory device}
도 1은 일반적인 NAND형 플래시 메모리 소자를 나타낸 도면이다.
도 2는 도 1의 NAND형 플래시 메모리 소자의 프로그램 디스터브가 발생되는 워드라인을 나타낸 그래프이다.
도 3은 도 1의 낸드형 플래시 메모리 소자의 프로그램 속도가 저하되는 워드라인을 나타낸 그래프이다.
도 4a는 본 발명의 바람직한 제1 실시예에 따른 NAND형 플래시 메모리 소자를 나타낸 도면이다.
도 4b는 도 4a의 비선택된 셀 스트링의 구조를 나타낸 도면이다..
도 4c는 도 4a의 프로그램, 독출, 소거 전압 조건을 나타낸 도표이다.
도 4d는 도 4a의 비선택된 셀 스트링에서 전자 이동방향을 나타낸 도면이다.
도 5a는 본 발명의 바람직한 제2 실시예에 따른 NAND형 플래시 메모리 소자를 나타낸 도면이다.
도 5b는 도 5a의 비선택된 셀 스트링의 구조를 나타낸 도면이다.
도 5c는 도 5a의 프로그램, 독출, 소거 전압 조건을 나타낸 도표이다.
도 6a은 본 발명의 바람직한 제3 실시예에 따른 NAND형 플래시 메모리 소자 를 나타낸 도면이다.
도 6b는 도 6a의 비선택된 셀 스트링의 구조를 나타낸 도면이다.
도 7a는 본 발명의 바람직한 제4 실시예에 따른 NAND형 플래시 메모리 소자를 나타낸 도면이다.
도 7b는 도 7a의 비선택된 셀 스트링의 구조를 나타낸 도면이다.
도 8a는 본 발명의 바람직한 제5 실시에 따른 NAND형 플래시 메모리 소자를 나타낸 도면이다.
도 8b는 도 8a의 선택된 셀 스트링의 구조를 나타낸 도면이다.
도 8c는 도 8a의 프로그램, 독출, 소거 전압 조건을 나타낸 도표이다.
도 9a는 본 발명의 바람직한 제6 실시에 따른 NAND형 플래시 메모리 소자를 나타낸 도면이다.
도 9b는 도 9a의 선택된 셀 스트링의 구조를 나타낸 도면이다.
도 10a는 더미 트랜지스터가 삽입된 NAND형 플래시 메모리 소자의 셀 스트링의 레이아웃이다.
도 10b는 도 10a의 A와 A'간의 단면도이다.
도 11a는 더미 메모리 셀이 삽입된 NAND형 플래시 메모리 소자의 셀 스트링의 레이아웃이다.
도 11b는 도 5a 및 도 11b의 A와 A'간의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
DWL : 더미 워드라인 DMC : 더미 메모리 셀
DTR : 더미 트랜지스터 MC : 메모리 셀
SSL : 소스 선택 라인 SST : 소스 선택 트랜지스터
DSL : 드레인 선택 라인 DST : 드레인 선택 트랜지스터
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 드레인 선택 트랜지스터와 소오스 선택 트랜지스터에 인접한 메모리 셀들의 프로그램 디스터브를 방지하면서 이들 메모리 셀들의 프로그램 속도를 향상시킬 수 있는 NAND형 플래쉬 메모리 소자에 관한 것이다.
플래시 메모리란 전원이 차단되었을 때 데이터를 보관할 수 있는 비휘발성 메모리의 하나로 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리키며, 소거란 데이터를 메모리에서 삭제(erase)하는 동작을 가리킨다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해 크게 노아(NOR)와 낸드(NAND) 플래시로 나뉘어진다. 노아형 플래시 메모리는 각 메모리 셀 트랜지스터의 소스가 접지단자(VSS)에 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하며, 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스와 드레인에 연결되어 있는 구조로서 고집적 데이터 보관 응용분야에서 주로 사용된다.
도 1은 일반적인 NAND형 플래시 메모리 소자를 나타낸다.
도 1을 참조하면, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되는 메모리 셀들(MC0~MC31)의 개수는 디바이스(device) 및 밀도(density)를 고려하여 16개, 32개, 또는 64개 등으로 한다.
도 1에서는 32개의 메모리 셀을 하나의 스트링으로 하여 N개의 스트링이 존재한다. 메모리 셀들(예컨대 MC0)은 하나의 워드라인(WL0)에 의해 제어되며, 하나의 페이지, 즉 메모리 셀들의 그룹을 형성한다. 도 1에서는 32개의 페이지가 존재한다.
도 1과 같은 낸드형 플래시 메모리 소자는 소스 선택 라인(SSL)과 인접한 첫번째 워드라인(WL0)과 비선택된 비트라인(BL0)에 접속된 메모리 셀들(MC0)과 드레인 선택 라인(DSL)과 인접한 마지막 워드라인(WL31)과 비선택된 비트라인(BL0)에 접속된 메모리 셀들(MC31)에서 프로그램 디스터브가 발생된다. 그 이유는 프로그램 동작 시에 인접한 소스 선택 라인(SSL)에는 접지전압(0V)이 인가되고 드레인 선택 라인(DSL)에는 전원전압(VCC)이 인가되며 나머지 워드라인(WL0, WL1-WL31)에 프로그램 금지전압(Vpass)가 인가됨으로써, 소스 선택 트랜지스터(SST)의 채널이 0V, 드레인 선택 트랜지스터(DST)의 채널이 1V, 메모리 셀(MC0, MC1-MC31)의 채널이 대 략 8V 정도로 부스팅되기 때문이다.
좀더 구체적으로 설명하면, 소스 선택 트랜지스터(SST)의 0V의 채널전압과 메모리 셀(MC0)의 8V의 채널전압 간의 전압차에 의해서, 소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 사이에, 강한 횡방향의 전기장이 존재하고, 드레인 선택 트랜지스터(DST)의 1V의 채널전압과 메모리 셀(MC31)의 8V의 채널전압 간의 전압차에 의해 드레인 선택 트랜지스터(DST)와 메모리 셀(MC31) 사이에도 강한 횡방향의 전기장이 존재하게 된다. 이러한 전압차에 의해 횡방향으로 강한 전기장이 발생되면, 소스 선택 트랜지스터(SST)의 게이트 산화막과 실리콘 기판(Si-Sub) 간의 계면에서 발생되는 전자(electron)가 실리콘 기판(Si-Sub)의 표면을 따라 메모리 셀(MC0)쪽으로 이동하면서 핫 일렉트론(hot electron)이 된다. 이렇게 발생된 핫 일렉트론은 종방향으로 이동하여 프로그램을 원하지 않는 메모리 셀(MC0, MC31)의 플로팅 게이트로 유입되어 메모리 셀(MC0, MC31)에 데이터를 프로그램시킨다.
한편, 선택된 비트라인(BL1)과 첫번째 및 마지막 워드라인(WL0, WL31)에 접속되는 메모리 셀들(MC0, MC31)의 프로그램 속도는 다른 메모리 셀들(MC1-MC30)의 프로그램 속도보다 느리다. 그 이유는 소스 선택 라인(SSL)과 첫번째 워드라인(WL0) 간에 그리고 드레인 선택 라인(DSL)과 마지막 워드라인(WL31) 간에 전압 차가 발생하여, 첫번째 및 마지막 워드라인(WL0, WL31)과 선택된 비트라인(BL1)에 접속되는 메모리 셀들(MC0, MC31)의 문턱전압(Vt)이 나머지 워드라인(WL1-WL30)에 접속되는 메모리 셀들의 문턱전압(Vt)보다 낮기 때문이다.
즉, 메모리 셀들(MC0, M31)이 소스 선택 트랜지스터(SST)와 드레인 선택 트 랜지스터(DST)의 전위에 의한 간섭을 받아, 이들 메모리 셀들(MC0, M31)의 문턱전압이 다른 메모리 셀들(MC1-MC30)의 문턱전압보다 낮아짐으로써, 메모리 셀들(MC0, M31)의 프로그램 속도가 다른 메모리 셀들(MC1-MC30)의 프로그램 속도보다 느리게 된다.
도 2는 메모리 셀(MC0, MC31; 핫 일렉트론에 의한 프로그램 디스터브가 발생되는 메모리 셀)의 문턱전압(Vt)과 프로그램 금지 전압(Vpass)과의 관계를 나타낸 그래프이다.
도 2에 도시한 바와 같이, 첫번째와 마지막 워드라인(WL0, WL31)에 접속된 메모리 셀(MC0, M31)은 다른 워드라인(WL1-WL30)에 접속된 메모리 셀(MC1-MC30)과는 전혀 다른 특성을 나타낸다는 것을 알 수 있다. 그 원인은 위에서 설명한 핫 일렉트론(hot electron)에 의한 프로그램 디스터브 현상 때문이다.
도 3은 선택된 비트라인(BL1)에 접속되는 메모리 셀들(MC0-MC31)의 각 워드라인(WL0-WL31)에 동일한 전압을 동시에 인가하여 프로그램을 실시하였을 경우 각 메모리 셀(MC0-MC31)의 문턱 전압(Vt) 분포를 나타낸 그래프이다. 여기서, 문턱전압이 낮다는 것은 프로그램 속도가 느리다는 것을 의미한다.
도 3에 도시된 바와 같이 첫번째와 마지막 워드라이인(WL0, WL31)에 접속되는 메모리 셀들(MC0 및 MC31)의 문턱전압은 다른 메모리 셀들(WL1-WL30)보다 문턱 전압(Vt)이 낮아 프로그램 속도가 저하된다는 것을 알 수 있다.
도 2에 나타낸 프로그램 디스터브 현상과 도 3에 나타낸 프로그램 속도 저하 현상은 메모리 셀의 크기가 작을수록 더욱더 심해지고, 싱글 레벨 셀보다는 멀티 레벨 셀에서 더욱더 심해진다. 이러한 프로그램 디스터브 현상과 프로그램 속도 저하는 디바이스의 성능을 저하시키는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 비선택된 셀 스트링에서 드레인 선택 트랜지스터에 인접한 메모리 셀들과 소스 선택 트랜지스터에 인접한 메모리 셀들에서 프로그램 디스터브가 발생되는 것을 방지하는 것에 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 선택된 스트링에서 드레인 선택 트랜지스터에 인접한 메모리 셀들과 소스 선택 트랜지스터에 인접한 메모리 셀들의 프로그램 속도가 저하되는 것을 방지하는 것에 있다.
본 발명의 제1 관점에 따른 낸드형 플래쉬 메모리 소자는 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들; 공통 소스 라인에 연결되는 제2 선택 트랜지스터들; 상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 메모리 셀들 중에는 첫번째 워드라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 프로그램 동작이 수행되지 않는 더미 메모리 셀들이 포함된다.
본 발명의 제2 관점에 따른 낸드형 플래쉬 메모리 소자는 복수개의 비트라인 들 각각에 연결되는 제1 선택 트랜지스터들; 공통 소스 라인에 연결되는 제2 선택 트랜지스터들; 및 상기 제1 선택 트랜지스터들 각각과 상기 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되며 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 메모리 셀들 중에는 마지막 워드라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 사이에 프로그램 동작이 수행되지 않는 더미 메모리 셀들이 포함된다.
본 발명의 제3 관점에 따른 낸드형 플래쉬 메모리 소자는 복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들; 공통 소스 라인에 연결되는 제2 선택 트랜지스터들; 및 상기 제1 선택 트랜지스터들 각각과 상기 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되며 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 메모리 셀들 중에는 첫번째 워드라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 프로그램 동작이 수행되지 않는 제1 그룹의 더미 메모리 셀들이 포함되고, 마지막 워드라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 사이에 프로그램 동작이 수행되지 않는 제2 그룹의 더미 메모리 셀들이 포함된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 도면 상에서 동일 참조부호는 동일한 부재(member)를 나타낸다.
도 4a는 첫번째 워드라인에 접속되는 메모리 셀들의 프로그램 디스터브를 방지하기 위한 본 발명의 바람직한 제1 실시예에 따른 낸드형 플래쉬 메모리 소자의 하나의 메모리 블록을 나타낸다.
도 4a를 참조하면, 낸드형 플래시 메모리 소자는 32개의 메모리 셀을 하나의 스트링으로 하여 N(N은 자연수)개의 셀 스트링(10-1 내지 10-n)을 포함한다. 메모리 셀들(예컨대 MC0)은 하나의 워드라인(WL0)에 의해 제어되며, 하나의 페이지, 즉 메모리 셀들의 그룹을 형성한다. 셀 스트링(10-0~10-n) 각각은 공통 소스 라인(CSL)에 접속되는 소스 선택 트랜지스터(SST)와, 비트라인(BL0-BLn) 각각에 접속되는 드레인 선택 트랜지스터(DST)와, 소스 선택 트랜지스터(SST)와 드레인 선택된 트랜지스터(DST) 사이에 직렬로 접속되는 더미 메모리 셀(DMC)과 메모리 셀들(MC0~MC31)를 포함한다. 여기서, 더미 메모리 셀(DMC)은 소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 사이에 접속된다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 접속되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 접속되며, 메모리 셀(MC0~MC31)들의 게이트 각각은 제1 내지 제31 워드라인(WL0-WL31)에 접속되고, 더미 메모리 셀(DMC)의 게이트는 더미 워드라인(DWL)에 접속된다. 더미 메모리 셀들(DMC)은 첫번째 워드라인(WL0)에 접속되는 비선택된 셀 스트링(10-1) 내의 메모리 셀들(MC0)에서 프로그램 디스터브가 발생되 는 것을 방지하기 위해서 설치되어 있다.
도 4a에서는 소스 선택 트랜지스터(SST)와 드레인 선택된 트랜지스터(DST) 사이에 직렬로 접속되는 메모리 셀들(MC0~MC31)과 더미 메모리 셀(DMC)의 개수는 총 33개이지만, 2n+1개인 것이 바람직하다.
도 4b는 비선택된 셀 스트링(10-1)에서 프로그램 동작 시에 각 라인에 인가되는 전압을 나타낸다.
도 4b에 도시한 바와 같이, 비선택된 셀 스트링(10-1)은 프로그램 동작 시에 메모리 셀들(MC0-MC31)이 프로그램되지 않도록 비선택된 비트라인(BL0)으로 전원전압(VCC)를 인가받는다. 프로그램 동작 시에는 프로그램 대상 워드라인(예컨대 WL2)에 프로그램 전압(Vpgm)이 인가되고, 나머지 워드라인(WL0, WL1, WL3-WL31)에 프로그램 금지 전압(Vpass)이 인가되며, 더미 워드라인(DWL)에 프로그램 금지 전압(Vpass) 또는 2VCC 이상 Vpass이하의 프로그램 금지 전압(Vpass2)이 인가되고, 소스 선택 라인(SSL)에 접지전압(0V)이 인가되며, 드레인 선택 라인(DSL)에 전원전압(VCC)이 인가되고, 공통 소스 라인(CSL)에 전원전압(VCC)이 인가된다.
도 4c는 프로그램, 독출, 및 소거 동작 시에 각 라인에 인가되는 전압을 나타낸다.
도 4c를 참조하면, 프로그램 동작 시에는 더미 워드라인(DWL)에 프로그램 금지 전압(Vpass) 또는 2VCC 이상 Vpass이하의 프로그램 금지 전압(Vpass2)이 인가되며, 독출 동작시에는 더미 워드라인(DWL)에는 비선택된 워드라인(WL)에 인가되는 판독전압(Vread)이 인가되고, 독출 동작시에는 접지전압(0V)이 인가된다.
이하, 도 4d를 참조하면서 도 4b에 나타낸 비선택된 스트링(20-1) 내에서 더미 메모리 셀들(DMC)에 의해 메모리 셀들(MC0)에 프로그램 디스터브가 발생되지 않는 이유를 설명하기로 한다.
도 4d를 참조하면, 소스 선택 트랜지스터(SST)의 게이트 산화막과 실리콘 기판(Si-Sub) 간의 계면에는 전자와 홀 쌍(e-h pair)의 전류에 의한 누설전류가 발생한다. 이렇게 발생한 홀(hole)은 실리콘 기판(Si-Sub)으로 빠져나가고, 전자(electron)는 실리콘 기판(Si-Sub)의 표면을 따라 메모리 셀(MC0)쪽으로 이동하게 된다. 이때, 전자는 더미 메모리 셀(DMC)을 통과해서 메모리 셀(MC0)로 이동하게 된다. 이러한 더미 메모리 셀들(DMC)은 단순히 전자를 전달하는 기능만 수행하는 것으로서, 이 더미 메모리 셀들(DMC)에서는 프로그램이 수행되지 않는다. 도 4d에 도시한 바와 같이 더미 메모리 셀(DMC)에 의해서 전자가 메모리 셀(MC0)까지 이동하는 거리는 종래보다 길어지게 된다. 이렇게 되면, 전자가 메모리 셀(MC0)쪽으로 이동하는 동안 전자의 에너지가 약해져서(weak), 전자는 에너지가 약한 핫 일렉트론이 된다. 에너지가 약한 핫 일렉트론은 메모리 셀(MC0)의 근처에서 산란을 해도, 메모리 셀(MC0)의 플로팅 게이트(FG)로 유입되지 못한다. 왜냐하면, 핫 일렉트론의 에너지가 약해져서 이들 전자들이 종방향으로 이동하지 못하기 때문이다. 이로 인해 프로그램 금지 셀(MC0)에는 프로그램 디스터브가 발생되지 않게 되는 것이다.
다음에, 더미 워드라인(DWL)에 더미 메모리 셀 대신에 더미 트랜지스터를 설치한 경우에 대해서, 도 5a 및 도 5c를 참조하면서 설명하기로 한다.
도 5a는 첫번째 워드라인에 접속되는 메모리 셀들의 프로그램 디스터브를 방 지하기 위한 본 발명의 바람직한 제2 실시예에 따른 낸드형 플래시 메모리 소자를 나타낸 것인데, 도 5a가 도 4a와 다른 점은 더미 워드라인(DWL)에 더미 메모리 셀(DMC) 대신에 더미 트랜지스터(DTR)가 설치되어 있다는 것이다.
도 5b는 비선택된 스트링(20-1)에서 각 라인에 인가되는 전압을 나타낸 것인데, 도 5b가 도 4b와 다른 점은 도 4b의 더미 워드라인(DWL)에는 프로그램 금지 전압(Vpass 홀은 Vpass2)이 인가되는 것에 반해, 도 5b의 더미 워드라인(DWL)에는 전원전압(VCC)이 인가된다는 것이다. 이렇게 더미 워드라인(DWL)에 전원전압(VCC)이 인가되면, 더미 트랜지스터(DTR)는 단순히 패스 트랜지스터로서만 동작하게 된다.
도 5c는 도 5a에 나타낸 낸드형 플래시 메모리 소자의 프로그램, 독출, 소거 동작시에 각 라인에 인가되는 전압을 나타낸다.
도 5c를 참조하면, 프로그램 동작 시에는 더미 워드라인(DWL)에 전원전압(VCC)가 인가되고, 독출 동작시에도 더미 워드라인(DWL)에 전원전압(VCC)이 인가되며, 소거 동작시에는 더미 워드라인(DWL)이 플로팅(floating) 상태가 된다.
이하, 도 5b에 나타낸 비선택된 스트링(20-1)의 메모리 셀(MC0)에서 더미 트랜지스터(DTR)에 의해 프로그램 디스터브가 발생되지 않는 이유를 설명하기로 한다.
이전에 설명한 도 4d에서와 같이, 소스 선택 트랜지스터(SST)의 게이트 산화막과 실리콘 기판(Si-Sub) 간의 계면에서는 전자가 발생된다. 발생된 전자는 실리콘 기판(Si-Sub)의 표면을 따라 더미 트랜지스터(DTR)를 통과하여 메모리 셀(MC0)쪽으로 이동하게 된다. 이러한 더미 트랜지스터(DTR)는 단순히 전자를 전달하는 기 능만 수행한다. 이때, 소스 선택 트랜지스터(SST)와 메모리 셀(MC0) 사이에는 존재하는 더미 트랜지스터(DTR)에 의해 전자가 메모리 셀(MC0)까지 이동하는 거리는 종래보다 길어지게 된다. 이렇게 되면, 전자는 메모리 셀(MC0)쪽으로 이동하는 동안 에너지가 약해져서(weak), 에너지가 약한 핫 일렉트론이 된다. 에너지가 약한 핫 일렉트론은 메모리 셀(MC0)의 근처에서 산란을 해도, 메모리 셀(MC0)의 플로팅 게이트로 유입되지 못한다. 왜냐하면, 핫 일렉트론의 에너지가 약해져서 이들 전자들이 종방향으로 이동하지 못하기 때문이다. 이로 인해 프로그램 금지 셀(MC0)에는 프로그램 디스터브가 발생되지 않게 되는 것이다.
도 6a는 첫번째와 마지막 워드라인에 접속되는 메모리 셀들의 프로그램 디스터브를 방지하기 위한 본 발명의 바람직한 제3실시예에 따른 낸드형 플래시 메모리 소자를 나타낸다.
도 6a에서는, 메모리 셀들(MC0, MC31)에 프로그램 디스터브가 발생되는 것을 방지하기 위해서, 소스 선택 트랜지스터들(SST)과 메모리 셀들(MC0) 사이에, 더미 메모리 셀들(DMC1)이 삽입되고, 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC31) 사이에 더미 메모리 셀들(DMC2)이 삽입되어 있다. 여기서, 소스 선택 트랜지스터(SST)와 드레인 선택된 트랜지스터(DST) 사이에 직렬로 접속되는 메모리 셀들(MC0~MC31)과 더미 메모리 셀(DMC)의 개수는 총 34개이지만, 2n+2개인 것이 바람직하다.
도 6b는 도 6a의 비선택된 셀 스트링(30-1)에서 프로그램 동작시에 각 라인에 인가되는 전압을 나타낸 것인데, 도 6b가 도 4b와 다른 점은 드레인 선택 트랜 지스터(DST)와 메모리 셀(MC31) 사이에 더미 메모리 셀(DMC2)이 더 삽입되어 있다는 것이다.
도 6a에 나타낸 낸드형 플래시 메모리 소자의 프로그램, 독출, 및 소거 동작시에 각 라인에 인가되는 전압은 도 4c에 나타낸 전압 조건과 동일하다.
상기 설명한 바와 같이 도 6b의 비선택된 스트링(40-1) 내의 메모리 셀들(MC0, MC31)에서는 더미 메모리 셀들(DMC1, DMC2)에 의해 도 4d에서 설명한 것과 같은 현상으로 프로그램 디스터브가 발생되지 않는다. 메모리 셀(MC0, MC31)에서 프로그램 디스터브가 발생되지 않는 구체적인 설명은 도 4d를 참조하면 충분히 이해할 수 있으므로 생략하기로 한다.
도 7a는 첫번째와 마지막 워드라인에 접속되는 메모리 셀들의 프로그램 디스터브를 방지하기 위한 본 발명의 바람직한 제4실시예에 따른 낸드형 플래시 메모리 소자를 나타낸다.
도 7a에서는, 메모리 셀들(MC0, MC31)에 프로그램 디스터브가 발생되는 것을 방지하기 위해서, 소스 선택 트랜지스터들(SST)과 메모리 셀들(MC0) 사이에, 더미 트랜지스터들(DTR1)이 삽입되고, 드레인 선택 트랜지스터들(DST)과 메모리 셀들(MC31) 사이에 더미 트랜지스터들(DTR2)이 삽입되어 있다.
도 7b는 도 7a의 비선택된 셀 스트링(40-1)에서 프로그램 동작시에 각 라인에 인가되는 전압을 나타낸 것인데, 도 7b가 도 5b와 다른 점은 드레인 선택 트랜지스터(DST)와 메모리 셀(MC31) 사이에 더미 트랜지스터(DTR2)가 더 삽입되어 있다는 것이다.
도 7a에 나타낸 낸드형 플래시 메모리 소자의 프로그램, 독출, 및 소거 동작시에 각 라인에 인가되는 전압은 도 5c에 나타낸 전압 조건과 동일하다.
상술한 바와 같이 도 7b의 비선택된 스트링(50-1) 내의 메모리 셀(MC0, MC31)에는 패스 트랜지스터와 같은 역할을 수행하는 더미 트랜지스터(DTR1,DTR2)에 의해 제2 실시에서 설명한 것과 같은 현상으로 프로그램 디스터브가 발생되지 않는다. 메모리 셀(MC0, MC31)에서 프로그램 디스터브가 발생되지 않는 구체적인 설명은 제2 실시예를 참조하면 충분히 이해할 수 있으므로 생략하기로 한다.
이하, 마지막 워드라인에 접속되는 메모리 셀들 혹은 첫번째 워드라인과 마지막 워드라인에 접속되는 메모리 셀들의 프로그램 속도를 향상시키기 위한 실시예를 설명하기로 한다.
도 8a는 마지막 워드라인에 접속되는 메모리 셀들의 프로그램 속도를 향상시키기 위한 본 발명의 바람직한 제5 실시예에 따른 낸드형 플래시 메모리 소자를 나타낸다.
도 8a에서는 드레인 선택 트랜지스터들(DST)과 메모리 셀들(MC31) 사이에 더미 메모리 셀들(DMC)이 삽입되어 있다. 이 더미 메모리 셀(DMC)은 마지막 워드라인(WL31)에 접속된 메모리 셀들(MC31)의 프로그램 속도가 다른 메모리 셀(MC0-MC30)보다 저하되는 것을 방지한다.
도 8b는 도 8a의 선택된 스트링(50-2)에서 프로그램 동작 시에 각 라인에 인가되는 전압을 나타낸다.
도 8b에 도시한 바와 같이, 프로그램 동작 시에는 더미 워드라인(DWL)에 프 로그램 금지 전압(Vpass)이 인가된다. 이렇게 되면, 메모리 셀(MC31)의 커플링비가 다른 메모리 셀들(MC0-MC30)과 동일하게 유지된다. 즉, 메모리 셀(MC31) 옆에 더미 메모리 셀(DMC)이 존재함으로써 메모리 셀들(MC31)이 드레인 선택 트랜지스터(DST)의 전위에 의한 영향을 받지 않게 되어, 메모리 셀(MC31)이 다른 메모리 셀들(MC0-MC30)과 같은 조건이 된다. 그로 인해 메모리 셀(MC31)의 문턱전압(Vt)이 높아져서 다른 메모리 셀들(MC0-MC30)의 문턱전압(Vt)과 같게 됨으로써, 메모리 셀(MC31)의 프로그램 속도가 다른 메모리 셀들(MC0-MC30)의 프로그램 속도와 같게 된다.
도 8c는 도 8a의 낸드형 플래시 메모리 소자의 프로그램, 독출 및 소거 동작 시에 각 라인에 인가되는 전압조건을 나타낸다.
도 8c를 참조하면, 프로그램 동작 시에는 더미 워드라인(DWL)에 프로그램 금지 전압(Vpass)이 인가되고, 독출 동작시에는 판독전압(Vread)이 인가되며, 소거 동작시에는 더미 워드라인(DWL)에 접지전압(0V)이 인가된다.
도 8c의 도표에 나타낸 바와 같이 소거 동작 시에 더미 워드라인(DWL)에 다른 워드라인과 같은 프로그램 소거 전압(OV)이 인가되면, 메모리 셀들(MC31)이 드레인 선택 트랜지스터(DST)의 전위에 의한 영향을 받지 않게 되어, 메모리 셀(MC31)이 다른 메모리 셀들(MC0-MC30)과 같은 조건이 된다. 그로 인해 메모리 셀(MC31)의 소거 속도가 다른 메모리 셀들(MC0-MC30)의 소거 속도와 같게 된다.
도 9a는 첫번째 워드라인과 마지막 워드라인에 접속되는 메모리 셀들의 프로그램 속도를 향상시키기 위한 본 발명의 바람직한 제6 실시예에 따른 낸드형 플래시 소자를 나타낸다.
도 9a에서는 드레인 선택 트랜지스터들(DST)과 메모리 셀들(MC31) 사이에 더미 메모리 셀들(DMC2)이 삽입되고, 소스 선택 트랜지스터들(SST)과 메모에 셀들(MC0) 사이에도 더미 메모리 셀들(DMC1)가 삽입되어 있다. 이 더미 메모리 셀(DMC)은 첫번째 워드라인(WL0)에 접속되는 메모리 셀 들(MC0)과 마지막 워드라인(WL31)에 접속된 메모리 셀들(MC31)의 프로그램 속도가 다른 메모리 셀(MC0-MC30)보다 저하되는 것을 방지한다.
도 9b는 도 9a의 선택된 셀 스트링(60-2)에서 각 라인에 인가되는 전압을 나타낸다.
도 9b에 도시한 바와 같이, 프로그램 동작 시에는 더미 워드라인(DWL1, DWL2)에 프로그램 금지 전압(Vpass)이 인가된다. 이렇게 되면, 메모리 셀들(MC0, MC31)의 커플링비가 다른 메모리 셀들(MC1-MC30)과 동일하게 유지된다. 즉, 메모리 셀들(MC0,MC31)의 옆에 더미 메모리 셀(DMC1,DMC2)이 각각 존재함으로써 메모리 셀들(MC0, MC31)이 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 전위에 의한 영향을 받지 않게 되어, 메모리 셀들(MC0, MC31)이 다른 메모리 셀들(MC1-MC30)과 같은 조건이 된다. 그로 인해 메모리 셀(MC0, MC31)의 문턱전압(Vt)이 높아져서 다른 메모리 셀들(MC1-MC30)의 문턱전압(Vt)과 같게 됨으로써, 메모리 셀(MC0, MC31)의 프로그램 속도가 다른 메모리 셀들(MC1-MC30)의 프로그램 속도와 같게 된다.
도 9a의 낸드형 플래시 메모리 소자의 프로그램, 독출 및 소거 동작 시에 각 라인에 인가되는 전압조건은 도 8c에 나타낸 전압 조건과 동일하다.
도 9a에서, 소거 동작 시에 더미 워드라인(DWL1, DWL2)에 다른 워드라인과 같은 프로그램 소거 전압(OV)이 인가되면, 메모리 셀들(MC0, MC31)이 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 전위에 의한 영향을 받지 않게 되어, 메모리 셀(MC0, MC31)이 다른 메모리 셀들(MC1-MC30)과 같은 조건이 된다. 그로 인해 메모리 셀(MC0, MC31)의 소거 속도가 다른 메모리 셀들(MC1-MC30)의 소거속도와 같게 된다.
도 10a는 소스 선택 라인에 접속되는 소스 선택 트랜지스터와 첫번째 워드라인에 접속되는 메모리 셀 사이에 더미 워드라인을 통해서 더미 트랜지스터가 삽입되어 있는 셀 스트링의 레이아웃을 나타내고, 도 10b는 도 10a의 A와 A' 간의 공정 단면을 나타낸다.
도 10a 및 도 10b에서 참조번호 1은 터널 산화막, 2는 플로팅 게이트(폴리-실리콘막), 3은 절연막(dielectric layer), 4는 컨트롤 게이트(폴리-실리콘막), 5는 메탈 또는 메탈 실리사이드, 6은 층간 절연막, 7은 액티브 영역, 8은 플로팅 게이트 제거영역, 9는 플로팅 게이트와 컨트롤 게이트 간 절연막 제거영역을 나타낸다.
먼저, 분리(isolation)공정을 진행하여 액티브 영역(7)을 형성한다. 이후에 터널 산화막(1)과 플로팅 게이트(2)로 이용되는 폴리-실리콘(poly-si)막을 증착한 후에 리쏘그라피(lithography) 및 식각 공정을 진행하여, 폴리 실리콘막을 제거한다. 다음에, 플로팅 게이트(2)와 컨트롤 게이트(4) 사이를 분리하는 절연막(3)을 증착한 후에 소스 선택 트랜지스터(SST)의 절연막(3)뿐만 아니라 더미 트랜지스터 (DTR)의 절연막(3)의 일부 또는 전체를 제거한다(도 10a 및 도 10b에서 참조부호 9로 표시된 부분). 여기서는 더미 트랜지스터(DTR)의 일부 절연막을 제거하는 것으로 표시되어 있지만, 더미 트랜지스터(DTR)의 전체 절연막을 제거해도 된다. 절연막(3)이 제거된 후 컨트롤 게이트(4)로 사용되는 폴리 실리콘막, 메탈 실리사이드(silicide)막(5) 또는 금속막 등을 증착한다. 일련의 증착공정이 완료되면 다시 리쏘그라피 공정 및 식각공정을 수행하여 전체 게이트 형성 공정을 완료한다. 게이트 형성 공정이 완료된 후 다시 층간 절연막(6)의 증착공정이 진행되고, 공통 소스 라인 콘택(CSL)을 형성한다. 이러한 게이트 형성 공정이 완료되면 다시 후속 금속 배선공정을 진행한다.
도 11a는 소스 선택 라인에 접속되는 소스 선택 트랜지스터와 첫번째 워드라인에 접속되는 메모리 셀 사이에 더미 워드라인을 통해서 더미 메모리 셀이 삽입되어 있는 셀 스트링의 레이아웃을 나타내고, 도 11b는 도 11a의 A와 A' 간의 공정 단면을 나타낸다.
도 11a 및 도 11b는 플로팅 게이트(2)와 컨트롤 게이트(4)를 분리하는 절연막(3)을 제거하는 공정에서, 절연막(3)이 제거되는 부분이 소스 선택 트랜지스터(SST)까지만 포함되도록 하였다(도 11a 및 도 11b에서 참조부호 9로 표시된 부분). 추가되는 더미 메모리 셀(DMC)은 다른 메모리 셀(MC0-MC31)과 동일한 공정 및 동일한 구조로 형성된다.
제1 내지 제6 실시예에서 설명한 더미 메모리 셀들(DMC, DMC0 및 DMC1)과 더미 트랜지스터(DTR, DTR1, DTR2)는 다른 메모리 셀들(MC1 내지 MC31)과 동일한 사 이즈로 형성되거나 30%이상 차이가 나지 않도록 형성하는 것이 바람직하다.
본 발명은 더미 메모리 셀 또는 더미 트랜지스터를 이용해서 첫번째 워드라인에 접속되는 메모리 셀들과 마지막 워드라인에 접속되는 메모리 셀들이 받는 주변환경의 영향을 나머지 워드라인들에 접속되는 메모리 셀들과 동일하게 하였다. 이 더미 메모리 셀들과 더미 트랜지스터들은 공정상 다른 메모리 셀들과 동일하게 진행 형성되고, 프로그램 동작은 적용되지 않으며, 패스 트랜지스터로서의 역할만 수행한다.
게다가, 본 발명은 셀 스트링 내의 메모리 셀의 개수가 증가하는 경우와 좁은 문턱전압 분포를 필요로 하는 멀티 레벨 셀(Multi-Level Cell)의 경우에 큰 효과를 제공할 수 있다.
상술한 바와 같이, 본 발명에 의하면 첫번째와 마지막 워드라인에 접속되는 메모리 셀들을 나머지 메모리 셀처럼 동작하게 함으로써, 비선택된 셀 스트링 내의 첫번째와 마지막 워드라인에 접속되는 메모리 셀들에서 프로그램 디스터브가 발생되는 것을 방지할 수 있고, 또한, 선택된 셀 스트랭 내의 첫번째와 마지막 워드라인에 접속되는 메모리 셀들의 프로그램/소거 속도를 향상시킬 수 있다. 그 결과, 수율 향상에 크게 기여할 수 있는 이점이 있다.

Claims (25)

  1. 낸드형 플래시 메모리 소자에 있어서,
    복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들;
    공통 소스 라인에 연결되는 제2 선택 트랜지스터들;
    상기 제1 선택 트랜지스터 각각과 상기 제2 선택 트랜지스터 각각의 사이에 직렬로 접속되며, 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하며,
    상기 복수개의 메모리 셀들 중에는 첫번째 워드라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 각각 접속되며 프로그램 동작이 수행되지 않는 더미 메모리 셀들이 포함되는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 첫번째 워드라인과 상기 복수개의 비트라인들 중 비선택된 비트라인에 접속된 메모리 셀들에는 상기 더미 메모리 셀에 의해 프로그램 디스터브가 발생되지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 더미 메모리 셀들 대신에 더미 트랜지스터들로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서,
    상기 더미 트랜지스터들이 연결되는 더미 워드라인에는 프로그램 및 판독 동작 시에 전원전압이 인가되고, 소거 동작 시에는 접지전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 더미 메모리 셀들이 연결되는 더미 워드라인에는 프로그램 동작 시에 두배의 전원전압이상 상기 복수개의 워드라인들에 인가되는 프로그램 금지 전압 이하의 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 더미 메모리 셀들이 연결되는 더미 워드라인에는 프로그램 동작 시에 상기 복수개의 워드라인들에 인가되는 프로그램 금지 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 더미 워드라인에는 소거 동작 시에는 접지전압이 인가되고, 판독 동작시에는 상기 복수개의 워드라인들에 인가되는 판독전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서,
    상기 더미 메모리 셀들은 프로그램 동작이 수행되는 메모리 셀들과 동일한 사이즈로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서,
    상기 복수개의 메모리 셀들 중에서 상기 제1 및 제2 그룹의 더미 메모리 셀들을 제외한 나머지 메모리 셀들은 멀티 레벨 셀인 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 낸드형 플래시 메모리 소자에 있어서,
    복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들;
    공통 소스 라인에 연결되는 제2 선택 트랜지스터들; 및
    상기 제1 선택 트랜지스터들 각각과 상기 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되며 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하고,
    상기 복수개의 메모리 셀들 중에는 마지막 워드라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 사이에 각각 접속되며 프로그램 동작이 수행되지 않는 더미 메모리 셀들이 포함되는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 10 항에 있어서,
    상기 마지막 워드라인과 상기 복수개의 비트라인들 중 선택된 비트라인에 접속된 메모리 셀들의 문턱전압은 상기 더미 메모리 셀에 의해 나머지 메모리 셀들의 문턱전압과 같게 되는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 10 항에 있어서,
    상기 더미 메모리 셀들이 연결되는 더미 워드라인에는 프로그램 동작 시에 상기 복수개의 워드라인들에 인가되는 프로그램 금지 전압이 인가되는 것을 특징으로 하는 플래시 메모리 소자.
  13. 제 10 항에 있어서,
    상기 더미 메모리 셀들이 연결되는 더미 워드라인에는 소거 동작 시에는 접지전압이 인가되며, 판독 동작시에는 상기 복수개의 워드라인에 인가되는 판독 전압이 인가되는 것을 특징으로 하는 플래쉬 메모리 소자.
  14. 제 10 항에 있어서,
    상기 더미 메모리 셀들은 프로그램 동작이 수행되는 메모리 셀들과 동일한 사이즈로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
  15. 제 10 항에 있어서,
    상기 복수개의 메모리 셀들 중에서 상기 제1 및 제2 그룹의 더미 메모리 셀들을 제외한 나머지 메모리 셀들은 멀티 레벨 셀인 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 낸드형 플래시 메모리 소자에 있어서,
    복수개의 비트라인들 각각에 연결되는 제1 선택 트랜지스터들;
    공통 소스 라인에 연결되는 제2 선택 트랜지스터들; 및
    상기 제1 선택 트랜지스터들 각각과 상기 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되며 복수개의 워드라인들 각각에 접속되는 복수개의 메모리 셀들을 포함하고,
    상기 복수개의 메모리 셀들 중에는 첫번째 워드라인에 접속되는 메모리 셀들과 상기 제2 선택 트랜지스터들 사이에 각각 접속되며 프로그램 동작이 수행되지 않는 제1 그룹의 더미 메모리 셀들이 포함되고, 마지막 워드라인에 접속되는 메모리 셀들과 상기 제1 선택 트랜지스터들 사이에 각각 접속되며 프로그램 동작이 수행되지 않는 제2 그룹의 더미 메모리 셀들이 포함되는 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제 16 항에 있어서,
    상기 첫번째 및 마지막 워드라인과 상기 비트라인들 중 비선택된 비트라인에 접속되는 메모리 셀들에는 상기 제1 및 제2 그룹의 더미 트랜지스터들에 의해서 프로그램 디스터브가 발생되지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제 16 항에 있어서,
    상기 첫번째 및 마지막 워드라인과 상기 비트라인들 중 선택된 비트라인에 접속되는 메모리 셀들의 문턱전압은 상기 제1 및 제2 그룹의 더미 트랜지스터들에 의해서 나머지 메모리 셀들의 문턱전압과 같게 되는 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 제 16 항에 있어서,
    상기 제1 그룹의 더미 메모리 셀들 대신에 제1 그룹의 더미 트랜지스터들로 구성되고, 상기 제2 그룹의 더미 메모리 셀들 대신에 제2 그룹의 더미 트랜지스터들로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 제 19 항에 있어서,
    상기 제1 그룹의 더미 트랜지스터들이 접속되는 제1 더미 워드라인과 상기 제2 그룹의 더미 트랜지스터들이 접속되는 제2 더미 워드라인에는 프로그램 및 판독 동작 시에 전원전압이 인가되고, 소거 동작 시에는 접지전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제 16 항에 있어서,
    상기 제1 그룹의 더미 메모리 셀들이 접속되는 제1 더미 워드라인과 상기 제 2 그룹의 더미 메모리 셀들이 접속되는 제2 더미 워드라인에는 프로그램 동작 시에 두배의 전원전압이상 상기 복수개의 워드라인들에 인가되는 프로그램 금지 전압 이하의 전압이 인가되는 것을 특징으로 하는 플래쉬 메모리 소자.
  22. 제 16 항에 있어서,
    상기 제1 그룹의 더미 메모리 셀들이 연결되는 제1 더미 워드라인과 상기 제2 그룹의 더미 메모리 셀들이 연결되는 제2 더미 워드라인에는 프로그램 동작 시에 상기 복수개의 워드라인에 인가되는 프로그램 금지 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 제1 및 제2 더미 워드라인에는 소거 동작 시에는 접지전압이 인가되고, 판독 동작시에는 상기 복수개의 워드라인에 인가되는 판독 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  24. 제 16 항에 있어서,
    상기 제1 및 제2 그룹의 더미 메모리 셀들은 프로그램 동작이 수행되는 메모 리 셀들과 동일한 사이즈로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  25. 제 16 항에 있어서,
    상기 복수개의 메모리 셀들 중에서 상기 제1 및 제2 그룹의 더미 메모리 셀들을 제외한 나머지 메모리 셀들은 멀티 레벨 셀인 것을 특징으로 하는 비휘발성 메모리 소자.
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