KR101514784B1 - 비휘발성 메모리 소자 - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 상기 비휘발성 메모리 소자는 기판 상에 전하저장 패턴들을 갖는 복수 개의 워드 라인들을 포함하는 워드 라인 그룹 및 워드 라인 그룹의 일측에 배열되며, 절연층 및 게이트 전극을 포함하는 특정 라인을 포함하되, 워드 라인들의 전하저장 패턴들은 각각 서로 분리되며, 워드 라인들 중 특정 라인에 가장 인접한 최외곽 워드 라인의 전하저장 패턴은 옆으로 연장되어 특정 라인의 절연층과 연결된다.
가장자리 전계, 전하저장 패턴
Description
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 소자(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 소자(nonvolatile memory device)로 구분된다. 플래시 메모리 소자는 비휘발성 메모리 소자로서, 프로그램 및 소거가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM:Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다.
플래시 메모리 소자는 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 낸드형은 복수 개의 메모리 셀들을 하나의 스트링(string)으로 묶어 일체로 제어할 수 있어 고집적화에 유리하다. 낸드형 플래시 메모리 소자는 워드 라인들의 일측에 배열된 접지 선택 라인들 및 워드 라인들의 타측에 배열된 스트링 선택 라인들을 포함한다.
본 발명의 목적은 균일성이 향상된 비휘발성 메모리 소자에 관한 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 기판 상에, 전하저장 패턴들을 갖는 복수 개의 워드 라인들을 포함하는 워드 라인 그룹, 및 상기 워드 라인 그룹의 일측에 배열되며, 절연층 및 게이트 전극을 포함하는 특정 라인을 포함하되, 상기 워드 라인들의 전하저장 패턴들은 각각 서로 분리되며, 상기 워드 라인들 중 상기 특정 라인에 가장 인접한 최외곽 워드 라인의 전하저장 패턴은 옆으로 연장되어 상기 특정 라인의 절연층과 연결된다.
상기 비휘발성 메모리 소자의 소거 동작시 가장자리 전계(fringing field)에 의하여, 상기 최외곽 워드 라인의 연장된 전하저장 패턴에 전하가 주입될 수 있다.
본 발명의 일 실시예에 따르면, 상기 특정 라인은 더미(dummy) 워드 라인일 수 있다.
본 발명의 일 실시예에 따르면, 상기 더미 워드 라인의 상기 절연층은 상기 전하저장 패턴과 동일한 물질로 형성된 물질층을 가지며, 상기 최외곽 워드 라인의 전하저장 패턴은 상기 더미 워드 라인의 상기 물질층과 연결될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 상기 더미 워드 라인의 일측에 배치된 선택 라인을 더 포함하되, 상기 더미 워드 라인은 상기 워드 라인 그룹과 상기 선택 라인 사이에 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 특정 라인은 선택 라인일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 선택 라인의 절연층은 상기 전하저장 패턴과 동일한 물질로 형성된 물질층을 가지며, 상기 최외곽 워드 라인의 전하저장 패턴은 상기 선택 라인의 상기 물질층과 연결될 수 있다.
상기 복수 개의 워드 라인들 각각은 상기 전하저장 패턴 상에 배치된 게이트 전극을 포함하며, 상기 워드 라인들 중 최외곽 워드 라인을 제외한 중간 워드 라인들의 게이트 전극의 양측면은 상기 전하저장 패턴의 양측면과 공면(coplanar)을 이루며, 상기 중간 워드 라인들과 마주보는 상기 최외곽 워드 라인의 전하저장 패턴의 측면은, 상기 중간 워드 라인들과 마주보는 상기 최외곽 워드 라인의 게이트 전극의 측면과 공면을 이룰 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 상기 중간 워드 라인들 사이, 상기 중간 워드 라인들과 상기 최외곽 워드 라인 사이, 및 상기 최외곽 워드 라인과 상기 특정라인 사이의 갭들의 적어도 아랫부분에 채워지는 스페이서를 더 포함할 수 있다.
상기 워드 라인들은 상기 전하저장 패턴 상에 배치된 게이트 전극을 포함하며, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 상기 워드 라인들 중 최외곽 워드 라인을 제외한 중간 워드 라인들 및 상기 최외곽 워드 라인의 게이트 전극 양측면에 배치되는 스페이서를 더 포함하되, 상기 중간 워드 라인들과 마주보는 상기 최외곽 워드 라인의 전하저장 패턴 및 상기 중간 워드 라인들의 전하저장 패턴들은 상기 스페이서 아래로, 상기 스페이서의 바닥면의 폭만큼 신장될 수 있다.
본 발명의 실시예에 따르면, 최외곽 워드 라인의 전하저장 패턴은 연장되어 선택 라인 또는 더미 라인의 절연층과 연결된다. 소거 동작시 상기 최외곽 워드 라안의 연장된 전하저장 패턴에 정공이 주입되어, 최외곽 워드 라인의 소거 속도가 향상될 수 있다. 이에 따라, 소거 전압을 증가시키지 않으면서도, 워드 라인들의 문턱전압의 균일성을 확보할 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예들에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 기판(100) 상에 워드 라인 그룹이 배치된다. 상기 워드 라인 그룹은 최외곽 워드 라인들(EWL)과 상기 최외곽 워드 라인들(EWL) 사이의 중간 워드 라인들(MWL)로 구분될 수 있다. 상기 워드 라인 그룹의 일측에 절연층을 포함하는 특정 라인이 배치된다. 본 발명의 일 실시예에 따르면, 상기 특정 라인은 접지 선택 라인(GSL) 또는 스트링 선택 라인(SSL)일 수 있다. 상기 최외곽 워드 라인(EWL) 중 어느 하나는 접지 선택 라인(Ground Select Line: GSL)에 인접하여 배치되며, 상기 최외곽 워드 라인(EWL) 중 다른 하나는 스트링 선택 라인(String Select Line: SSL)에 인접하여 배치된다. 상기 워드 라인 그룹(WL)은 그 개수가 8개, 16개, 32개일 수 있다. 상기 중간 워드 라인들(MWL) 및 최외곽 워드 라인(EWL)은 반도체 기판(100) 상의 터널 절연 패턴(112), 전하저장 패턴(114), 블로킹 절연 패턴(116) 및 게이트 전극(118)을 포함한다. 상기 반도체 기판(100)은 웰 영역을 포함할 수 있다.
상기 접지 선택 라인(GSL) 또는 스트링 선택 라인(SSL)은 차례로 적층된 절연층(113) 및 게이트 전극(117)을 포함한다. 상기 절연층(113)은 상기 전하저장 패턴(114)과 동일한 물질을 포함하는 물질층(113b)을 포함할 수 있다. 이에 더하여, 상기 절연층(113)은 상기 터널 절연 패턴(112)와 동일한 물질을 포함하는 하부층(113a) 및 상기 블로킹 절연 패턴(116)과 동일한 물질을 포함하는 상부층(113c)을 더 포함할 수 있다.
상기 터널절연 패턴(112)은 실리콘 산화막, 실리콘 산화질화막 중 적어도 어느 하나를 포함할 수 있다. 상기 터널절연 패턴(112)을 구성하는 실리콘 산화막은 직접 터널링(direct tunneling)이 일어나지 않는 두께를 가질 수 있다. 예를 들면, 상기 터널절연 패턴(112)은 약 25Å보다 두껍게 형성하여 실리콘 산화막을 가로지르는 직접 터널링이 일어나지 않도록 할 수 있다.
상기 전하저장 패턴(114)은 실리콘 질화막, 지르코늄 산화막(ZrO), 탄탈륨 산화막(TaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 산화질화막(HfON), 지르코늄 산화질화막(ZrON), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 알루미늄 산화질화막(HfAlON) 중 어느 하나일 수 있다.
상기 블로킹 절연 패턴(116)은 터널절연 패턴(112)보다 큰 유전 상수를 가지는 고유전막(high k)을 포함할 수 있다. 즉, 블로킹 절연 패턴(116)은 절연성 금속 산화막을 포함할 수 있다. 예를 들면, 블로킹 절연 패턴(116)은 알루미늄 산화막, 란타늄 하프늄 산화막(LaHfO), 란타늄 알루미늄 산화막(LaAlO), 디스프로슘 스칸듐 산화막(DyScO) 중 어느 하나를 포함할 수 있다.
상기 게이트 전극(118)은 일함수(work function)가 적어도 4eV 이상인 도전 물질을 포함한다. 상기 게이트 전극(118)으로부터 블로킹 절연 패턴(116)을 통하여 전하저장 패턴(114)으로 이동하는 전하의 터널링 확률은 게이트 전극(118)의 일함수에 반비례한다. 상기 게이트 전극(118)은 일함수가 4.0eV보다 높은 도전막으로 형성할 수 있다. 이로써, 상기 블로킹 절연 패턴(116)을 통한 전하의 터널링 확률을 낮출 수 있다. 상기 게이트 전극(118)은 4.0eV보다 높은 일함수를 가지는 도전 체로서 금속 또는 도핑된 실리콘으로 형성될 수 있다. 예를 들면, 게이트 전극(118)은 도핑된 실리콘, Ti, TiN, TaN, TaTi, TaSiN, Ta, W, Hf, HfN, Nb, Mo, RuO2, RuO, Mo2N, WN, WSi, NiSi, Ti3Al, Ti2AlN, Pd, Ir, Pt, Co, Cr, CoSi, NiSi 또는 AlSi일 수 있다.
상기 중간 워드 라인들(MWL), 상기 최외곽 워드라인(EWL)의 전하저장 패턴들(114)은 각각 분리되어 배치된다. 상기 접지 선택 라인(GSL)에 인접한 최외곽 워드 라인(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 접지 선택 라인(GSL)의 절연층(113), 특히 상기 물질층(113b)과 연결된다. 즉, 상기 최외곽 워드 라인(EWL)과 접지 선택 라인(GSL) 사이에 연장된 전하저장 패턴(114)이 배치된다. 또한, 상기 스트링 선택 라인(SSL)에 인접한 최외곽 워드 라인들(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 스트링 선택 라인(SSL)의 절연층(113), 특히 상기 물질층(113b)과 연결된다.
상기 워드 라인들(MWL, EWL) 및 반도체 기판(100)에 소거 전압을 인가한다. 예를 들면, 상기 워드 라인 그룹(WL)에 0V를 인가하고, 반도체 기판(100)의 웰 영역에 양의 소거 전압(예를 들면, 약 20V)을 인가하며, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 전기적으로 부유(floating) 상태가 된다. 소거 전압이 인가됨으로써, 상기 워드 라인 그룹(WL)의 게이트 전극들(118) 바로 아래에 배치된 전하저장 패턴(114)에 전하가 주입된다(화살표 ②). 워드 라인 그룹(WL)의 워드 라인 간의 간격이 좁아 워드 라인들(MWL, EWL)의 가장자리 전계(fringing field)가 소거 속도에 영향을 미친다.
상기 중간 워드 라인들(MWL)은 양쪽의 가장자리 전계(화살표 ①)에 의하여 소거 전계가 강화된다. 그리고, 접지 선택 라인(GSL)에 인접하는 최외곽 워드 라인(EWL)과 스트링 선택 라인(WL)에 인접한 최외곽 워드 라인(EWL)의 가장자리 전계(화살표 ①)에 의하여, 최외곽 워드 라인들(EWL)과 접지 선택 라인(GSL) 사이 및 최외곽 워드 라인(EWL)과 스트링 선택 라인(SSL) 사이의 연장된 전하저장 패턴(114)에 전하가 저장된다(화살표 ③).
상기 연장된 전하저장 패턴(114)에 전하(정공)가 주입됨으로써, 상기 최외곽 워드 라인(EWL)의 소거 속도가 빨라지는 효과가 있다. 따라서, 최외곽 워드 라인(EWL)의 소거 속도를 향상시키기 위하여 소거 전압을 증가시키지 않아도 된다. 이에 의해, 비휘발성 메모리 소자의 소모 전력이 감소될 수 있다. 또한, 상기 연장된 전하저장 패턴(114)에 주입된 전하가 상기 최외곽 워드 라인(EWL)의 게이트 전극(118) 바로 아래에 배치된 전하저장 패턴(114)으로 유입될 수 있다.
상기 연장된 전하저장 패턴(114)에 저장된 전하는 읽기 동작에서 상기 최외곽 워드 라인들(EWL)의 문턱전압을 낮추는 역할을 할 수 있다. 즉, 상기 연장된 전하저장 패턴(114)에 저장된 전하에 의하여, 상기 최외곽 워드 라인들(EWL)의 채널 영역에 채널이 용이하게 형성될 수 있다. 또한, 상기 연장된 전하저장 패턴(114)에 저장된 전하에 의하여, 최외곽 워드 라인들(EWL)과 접지 선택 라인(GSL) 사이 및 최외곽 워드 라인(EWL)과 스트링 선택 라인(SSL) 사이의 반도체 기판(100)에 소오스/드레인으로 기능하는 반전층이 용이하게 형성될 수 있다. 이에 따라, 상기 최외곽 워드 라인(EWL)의 채널과 소오스/드레인으로 기능하는 반전층은 중간 워드 라인들(MWL)의 채널 및 소오스/드레인과의 전류특성과 균형을 이룰 수 있다.
만일, 상기 연장된 전하저장 패턴(114)이 존재하지 않는 경우, 최외곽 워드 라인(EWL)의 소거 속도가 중간 워드 라인들(MWL)에 비하여 느리다. 따라서, 소거 전압을 증가시켜야 하며, 이는 소자의 소모 전력을 증가시키는 문제를 유발할 수 있다. 한편, 소거 전압을 증가시키지 않는다면, 중간 워드 라인들(MWL)과 달리, 최외곽 워드 라인(EWL)은 좌우 비대칭적인 가장자리 전계에 영향을 받는다. 이에 따라, 중간 워드 라인들(MWL)의 문턱 전압보다 최외곽 워드 라인(EWL)의 문턱 전압이 높게 된다.
도 2 및 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 상세한 구조를 설명하기 위한 도면들이다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 2를 참조하면, 반도체 기판(100) 상에 워드 라인 그룹(WL)이 배치된다. 상기 워드 라인 그룹(WL)은 최외곽 워드 라인들(EWL)과 상기 최외곽 워드 라인들(EWL) 사이의 중간 워드 라인들(MWL)로 구분될 수 있다. 상기 최외곽 워드 라인(EWL) 중 어느 하나는 접지 선택 라인(Ground Select Line: GSL)에 인접하여 배치되며, 상기 최외곽 워드 라인(EWL) 중 다른 하나는 스트링 선택 라인(String Select Line: SSL)에 인접하여 배치된다. 상기 중간 워드 라인들(MWL) 및 최외곽 워드 라인(EWL)은 반도체 기판(100) 상의 터널 절연 패턴(112), 전하저장 패턴(114), 블로킹 절연 패턴(116) 및 게이트 전극(118)을 포함한다.
상기 접지 선택 라인(GSL) 또는 스트링 선택 라인(SSL)은 차례로 적층된 절연층(113) 및 게이트 전극(117)을 포함한다. 상기 절연층(113)은 상기 전하저장 패턴(114)과 동일한 물질을 포함하는 물질층(113b)을 포함할 수 있다. 이에 더하여, 상기 절연층(113)은 상기 터널 절연 패턴(112)와 동일한 물질을 포함하는 하부층(113a) 및 상기 블로킹 절연 패턴(116)과 동일한 물질을 포함하는 상부층(113c)을 더 포함할 수 있다. 상기 중간 워드 라인들(MWL), 최외곽 워드 라인(EWL), 접지 선택 라인(GSL), 스트링 선택 라인(SSL)의 최상부층은 캡핑 패턴(119)이 적층될 수 있다.
상기 중간 워드 라인들(MWL), 상기 최외곽 워드라인(EWL)의 전하저장 패턴들(114)은 서로 분리되어 배치된다. 상기 접지 선택 라인(GSL)에 인접한 최외곽 워드 라인들(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 접지 선택 라인(GSL)의 절연층(113), 특히 물질층(113b)과 연결된다. 즉, 상기 최외곽 워드 라인(EWL)과 접지 선택 라인(GSL) 사이에 연장된 전하저장 패턴(114)이 배치된다. 또한, 상기 스트링 선택 라인(SSL)에 인접한 최외곽 워드 라인들(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 스트링 선택 라인(SSL)의 절연층(113), 특히 물질층(113b)과 연결된다.
상기 중간 워드 라인(MWL)의 게이트 전극(118)의 양측면은 상기 전하저장 패턴(114)의 양측면과 각각 공면(coplanar)을 이룰 수 있다. 또한, 상기 중간 워드 라인들(MWL)과 마주보는 상기 최외곽 워드 라인(EWL)의 전하저장 패턴(114)의 측면은 상기 최외곽 워드 라인(EWL)의 게이트 전극(118)의 측면과 공면(coplanar)을 이룰 수 있다.
상기 중간 워드 라인들(MWL) 사이, 상기 중간 워드 라인들(MWL)과 상기 최외곽 워드 라인(EWL) 사이, 상기 최외곽 워드 라인(EWL)과 상기 접지 선택 라인(GSL) 사이, 및 상기 최외곽 워드 라인(EWL)과 상기 스트링 선택 라인(SSL) 사이를 채워지는 스페이서(125)가 배치된다. 상기 스페이서(125)는 예를 들면, 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막 중 어느 하나를 포함할 수 있다. 상기 접지 선택 라인(GSL)이 서로 마주보는 측면 및 상기 스트링 선택 라인(SSL)이 서로 마주보는 측면에 상기 스페이서(125)가 배치된다. 상기 접지 선택 라인(GSL) 사이 및 상기 스트링 선택 라인(SSL) 사이의 상기 반도체 기판(100)에 소오스/드레인 전극(108)이 배치된다.
상기 워드 라인 그룹을 덮는 제 1 층간 절연막(200)이 배치된다. 상기 제 1 층간 절연막(200)에 상기 소오스/드레인 전극(108)과 접촉하는 공통 소오스 라인(Common Source Line:CSL, 220)이 배치된다. 상기 제 1 층간 절연막(200) 상에 제 2 층간 절연막(300)이 배치된다. 상기 제 1, 제 2 층간 절연막(200, 300)에 상기 스트링 선택 라인(SSL) 사이의 소오스/드레인 전극(108)과 접촉하는 비트라인 콘택(320)이 배치된다.
도 3을 참조하면, 도 2와 다르게 상기 중간 워드 라인들(MWL)의 게이트 전극(118) 및 상기 최외곽 워드 라인(EWL)의 양측면에 스페이서(126)가 배치된다. 상기 중간 워드 라인들(MWL), 및 상기 최외곽 워드 라인(EWL)의 전하저장 패턴들(114)은 상기 스페이서(126) 아래로, 상기 스페이서(126)의 바닥면의 폭만큼 신장될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다. 더미 워드 라인이 더 배치되는 차이를 제외하면 이 실시예는 앞서 일 실시예의 그것과 유사하다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 4를 참조하면, 반도체 기판(100) 상에 워드 라인 그룹(WL)이 배치된다. 상기 워드 라인 그룹(WL)은 최외곽 워드 라인들(EWL)과 상기 최외곽 워드 라인들(EWL) 사이의 중간 워드 라인들(MWL)로 구분될 수 있다. 상기 워드 라인 그룹(WL)의 일측에 절연층을 포함하는 특정 라인이 배치된다. 본 발명의 다른 실시예에 따르면, 상기 특정 라인은 더미(dummy) 워드 라인(DWL)이다. 상기 더미 워드 라인(DWL)은 상기 워드 라인 그룹(WL)과 다르게, 데이터를 저장하지 않을 수 있다.
상기 더미 워드 라인(DWL)에 인접하여, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 배치된다. 즉, 상기 더미 워드 라인(DWL)은 상기 접지 선택 라인(GSL)과 워드 라인 그룹(WL) 사이 및 상기 스트링 선택 라인(SSL)과 워드 라인 그룹(WL) 사이에 배치될 수 있다. 상기 중간 워드 라인들(MWL) 및 최외곽 워드 라인(EWL)은 반도체 기판(100) 상의 터널 절연 패턴(112), 전하저장 패턴(114), 블로킹 절연 패턴(116) 및 게이트 전극(118)을 포함한다. 상기 더미 워드 라인(DWL)은 차례로 적층된 절연층(115) 및 게이트 전극(115d)를 포함할 수 있다. 상기 절연층(115)은 터널 절연 패턴(112)과 동일한 물질을 포함하는 하부층(115a), 전하저장 패턴(114)과 동일한 물질을 포함하는 물질층(115b) 및 블로킹 절연 패턴(116)과 동일한 물질을 포함하는 상부층(115c)을 포함할 수 있다.
상기 중간 워드 라인들(MWL), 상기 최외곽 워드라인(EWL)의 전하저장 패턴들(114)은 서로 분리되어 배치된다. 상기 더미 워드 라인(DWL)에 인접한 최외곽 워드 라인들(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 더미 워드 라인(DWL)의 절연층(115), 특히 물질층(115b)과 연결된다. 즉, 상기 최외곽 워드 라인(EWL)과 상기 더미 워드 라인(DWL) 사이에 연장된 전하저장 패턴(114)이 배치된다.
상기 워드 라인 그룹 및 반도체 기판(100)에 소거 전압을 인가한다. 예를 들면, 상기 워드 라인 그룹(WL)에 0V를 인가하고, 반도체 기판(100)의 웰 영역에 양의 소거 전압(예를 들면, 약 20V)을 인가하다. 소거 전압이 인가됨으로써, 상기 워드 라인 그룹(WL)의 게이트 전극(118) 바로 아래에 배치된 전하저장 패턴(114)에 전하가 주입된다(화살표 ②). 워드 라인 그룹(WL)의 워드 라인 간의 간격이 좁아 인접한 워드 라인 그룹(WL)의 가장자리 전계(fringing field)가 소거 속도에 영향을 미친다.
상기 중간 워드 라인들(MWL)은 양쪽의 가장자리 전계(화살표 ①)에 의하여 소거 전계가 강화된다. 그리고, 더미 워드 라인(DWL)에 인접하는 최외곽 워드 라인(EWL)의 가장자리 전계(화살표 ①)에 의하여, 최외곽 워드 라인들(EWL)과 더미 워드 라인(DWL) 사이의 연장된 전하저장 패턴(114)에 전하가 저장된다(화살표 ③).
상기 연장된 전하저장 패턴(114)에 저장된 전하는 읽기 동작에서 상기 최외곽 워드 라인들(EWL)의 문턱전압을 낮추는 역할을 할 수 있다. 즉, 상기 연장된 전하저장 패턴(114)에 저장된 전하에 의하여, 상기 최외곽 워드 라인들(EWL)의 채널 영역에 채널이 용이하게 형성될 수 있다. 또한, 상기 연장된 전하저장 패턴(114)에 저장된 전하에 의하여, 최외곽 워드 라인(EWL)과 더미 워드 라인(DWL) 사이 및 최외곽 워드 라인(EWL)과 더미 워드 라인(DWL) 사이의 반도체 기판(100)에 소오스/드레인으로 기능하는 반전층이 용이하게 형성될 수 있다. 이에 따라, 상기 더미 워드 라인(DWL)의 채널과 소오스/드레인으로 기능하는 반전층은 중간 워드 라인들(MWL)의 채널 및 소오스/드레인과의 전류특성과 균형을 이룰 수 있다.
도 5a 내지 5d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 5a를 참조하면, 반도체 기판(100) 상에 터널 절연막(112a), 전하저장막(114a), 블로킹 절연막(116a)이 차례로 형성된다. 상기 터널절연막(112)은 실리콘 산화막, 실리콘 산화질화막 중 적어도 어느 하나로 형성될 수 있다. 상기 터널절연막(112a)는 열산화 공정을 진행하여 형성될 수 있다. 상기 전하저장막(114a)은 실리콘 질화막, 지르코늄 산화막(ZrO), 탄탈륨 산화막(TaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 산화질화막(HfON), 지르코늄 산화질화막(ZrON), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 알루미늄 산화질화막(HfAlON) 중 어느 하나로 형성될 수 있다.
상기 블로킹 절연막(116a)은 터널절연막(112a)보다 큰 유전 상수를 가지는 고유전막(high k)으로 형성될 수 있다. 즉, 상기 블로킹 절연막(116a)은 절연성 금속 산화막으로 형성될 수 있다. 예를 들면, 상기 블로킹 절연막(116a)은 알루미늄 산화막, 란타늄 하프늄 산화막(LaHfO), 란타늄 알루미늄 산화막(LaAlO), 디스프로슘 스칸듐 산화막(DyScO) 중 어느 하나로 형성될 수 있다.
상기 반도체 기판(100) 상에 예비 최외곽 워드 라인들(Preliminary Edge Word Line: PEWL), 상기 예비 최외곽 워드 라인들(PEWL) 사이에 배치된 예비 중간 워드 라인들(Preliminary Middle Word Line: PMWL), 예비 접지 선택 라인(Preliminary Ground Select Line: PGSL) 및 예비 스트링 선택 라인(Preliminary String Select Line: PSSL)이 형성된다. 상기 예비 최외곽 워드 라인들(PEWL), 예비 중간 워드 라인들(PMWL), 예비 접지 선택 라인(PGSL) 및 예비 스트링 선택 라인(PSSL)은 게이트 전극(117, 118) 및 캡핑 패턴(119)이 차례로 적층되어 형성될 수 있다.
상기 게이트 전극(117, 118)은 일함수(work function)가 적어도 4eV 이상인 도전 물질로 형성될 수 있다. 예를 들면, 상기 게이트 전극(118)은 도핑된 실리콘, Ti, TiN, TaN, TaTi, TaSiN, Ta, W, Hf, HfN, Nb, Mo, RuO2, RuO, Mo2N, WN, WSi, NiSi, Ti3Al, Ti2AlN, Pd, Ir, Pt, Co, Cr, CoSi, NiSi 또는 AlSi로 형성될 수 있다. 상기 캡핑 패턴(119)는 실리콘 질화막으로 형성될 수 있다.
도 5b를 참조하면, 상기 예비 최외곽 선택 라인(PEWL)과 예비 접지 선택 라인(PGSL) 사이 및 상기 예비 최외곽 선택 라인(PEWL)과 예비 스트링 선택 라인(PSSL) 사이의 전하저장막(114a)을 덮는 식각 마스크(138)가 형성된다. 상기 식각 마스크(138)는 포토 레지스트 패턴일 수 있다. 상기 식각 마스크(138) 및 예비 최외곽 워드 라인(PEWL), 예비 접지 선택 라인(PGSL), 예비 스트링 선택 라인(PSSL), 예비 중간 워드 라인들(PMWL)을 마스크로 식각 공정을 진행한다. 이에 의하여, 각각 터널절연 패턴(112), 전하저장 패턴(114), 블로킹 절연 패턴(116)을 가지는 중간 워드 라인들(MWL) 및 최외곽 워드 라인(EWL)이 형성된다. 상기 최외곽 워드 라인(EWL) 및 중간 워드 라인들(MWL)은 워드 라인 그룹을 구성할 수 있다.
이와 동시에, 절연층(113)을 포함하는 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 형성된다. 상기 절연층(113)은 상기 터널절연 패턴(112)과 동일한 물질을 포함하는 하부층(113a), 상기 전하저장 패턴(114)과 동일한 물질을 포함하는 물질층(113b) 및 상기 블로킹 절연 패턴(116)과 동일한 물질을 포함하는 상부층(113b)을 포함할 수 있다.
상기 최외곽 워드 라인(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 접지 선택 라인(GSL)의 절연층(113), 특히 물질층(113b)과 연결될 수 있다. 또한, 상기 최외곽 워드 라인(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 스트링 선택 라인(SSL)의 절연층(113), 특히 물질층(113b)과 연결될 수 있다. 따라서, 상기 최외곽 워드 라인(EWL)과 접지 선택 라인(GSL)의 사이 및 최외곽 워드 라인(EWL)과 스트링 선택 라인(SSL) 사이에 연장된 전하저장 패턴(114)이 배치된다.
상기 중간 워드 라인(MWL)의 게이트 전극(118)의 양측면은 상기 전하저장 패턴(114)의 양측면과 각각 공면(coplanar)을 이룰 수 있다. 또한, 상기 중간 워드 라인들(MWL)과 마주보는 상기 최외곽 워드 라인(EWL)의 전하저장 패턴(114)의 측면은 상기 최외곽 워드 라인(EWL)의 게이트 전극(118)의 측면과 공면(coplanar)을 이룰 수 있다.
도 5c를 참조하면, 도 5b와 다르게 식각 마스크(137)는 예비 스트링 선택 라인들(PSSL) 사이 및 예비 접지 선택 라인들(PGSL) 사이에도 배치된다. 따라서, 상기 스트링 선택 라인들(SSL) 사이 및 접지 선택 라인들(GSL) 사이에 상기 절연층(113)이 연결되어 형성될 수 있다.
도 5d를 참조하면, 상기 중간 워드 라인들(MWL) 사이, 상기 중간 워드 라인들(MWL)과 상기 최외곽 워드 라인(EWL) 사이, 상기 최외곽 워드 라인(EWL)과 상기 접지 선택 라인(GSL) 사이, 및 상기 최외곽 워드 라인(EWL)과 상기 스트링 선택 라인(SSL) 사이를 채우는 스페이서(125)가 형성된다. 상기 스페이서(125)는 절연막을 형성하고, 상기 절연막에 이방성 식각 공정을 진행하여 형성될 수 있다. 상기 스페이서(125)는 예를 들면, 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막 중 어느 하나로 형성될 수 있다. 또한, 상기 접지 선택 라인(GSL)이 서로 마주보는 측면 및 상기 스트링 선택 라인(SSL)이 서로 마주보는 측면에 상기 스페이서(125)가 형성된다.
상기 접지 선택 라인(GSL) 사이 및 상기 스트링 선택 라인(SSL) 사이의 상기 반도체 기판(100)에 소오스/드레인 전극(108)이 형성된다. 상기 소오스/드레인 전극(108)은 이온 주입 공정을 진행하여 형성될 수 있다. 상기 워드 라인 그룹을 덮는 제 1 층간 절연막(200)이 형성된다. 상기 제 1 층간 절연막(200)에 상기 소오스/드레인 전극(108)과 접촉하는 공통 소오스 라인(Common Source Line:CSL, 220)이 형성된다. 상기 제 1 층간 절연막(200) 상에 제 2 층간 절연막(300)이 형성된다. 상기 제 1, 제 2 층간 절연막(200, 300)에 상기 스트링 선택 라인(SSL) 사이의 소오스/드레인 전극(108)과 접촉하는 비트라인 콘택(320)이 형성된다.
도 5e는 주변 영역의 트랜지스터를 설명하기 위한 도면이다. 주변 영역의 트랜지스터는 절연층(111) 및 상기 게이트 전극(118)을 포함한다. 상기 절연층(111)은 상기 터널절연 패턴(112), 전하저장 패턴(114) 및 블로킹 절연 패턴(116)을 포함할 수 있다. 또한, 상기 게이트 전극(118) 상에 캡핑 패턴(119)이 형성되며, 상기 게이트 전극(118) 양측면에 상기 스페이서(125)가 형성된다. 즉, 상기 스페이서(125)가 형성된 후, 상기 절연층(111)이 형성될 수 있다. 상기 게이트 전극(118) 양측면에 인접한 반도체 기판(100)에 소오스/드레인 전극(108)이 형성된다. 상기 소오스/드레인 전극(108)은 상기 접지 선택 라인들(GSL) 사이 및 상기 스트링 선택 라인들(SSL) 사이에 형성된 소오스/드레인 전극(108)과 동시에 형성될 수 있다.
도 6a 내지 6d는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다. 더미 워드 라인을 형성하는 방법에서의 차이를 제외하면 이 실시예는 앞선 일 실시예의 그것과 유사하다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 6a를 참조하면, 반도체 기판(100) 상에 터널 절연막(112a), 전하저장막(114a), 블로킹 절연막(116a)이 차례로 형성된다. 상기 터널절연막(112)은 실리콘 산화막, 실리콘 산화질화막 중 적어도 어느 하나로 형성될 수 있다. 상기 터널절연막(112a)는 열산화 공정을 진행하여 형성될 수 있다. 상기 전하저장막(114a)은 실리콘 질화막, 지르코늄 산화막(ZrO), 탄탈륨 산화막(TaO), 하프늄 실리콘 산화 막(HfSiO), 하프늄 산화질화막(HfON), 지르코늄 산화질화막(ZrON), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 알루미늄 산화질화막(HfAlON) 중 어느 하나로 형성될 수 있다.
상기 블로킹 절연막(116a)은 터널절연막(112a)보다 큰 유전 상수를 가지는 고유전막(high k)으로 형성될 수 있다. 즉, 상기 블로킹 절연막(116a)은 절연성 금속 산화막으로 형성될 수 있다. 상기 반도체 기판(100) 상에 예비 더미 워드 라인(Preliminary Dummy Word Line: PDWL), 예비 최외곽 워드 라인들(Preliminary Edge Word Line: PEWL), 상기 예비 최외곽 워드 라인들(PEWL) 사이에 배치된 예비 중간 워드 라인들(Preliminary Middle Word Line: PMWL), 예비 접지 선택 라인(Preliminary Ground Select Line: PGSL) 및 예비 스트링 선택 라인(Preliminary String Select Line: PSSL)이 형성된다. 상기 예비 더미 워드 라인(PDWL), 예비 최외곽 워드 라인들(PEWL), 예비 중간 워드 라인들(PMWL), 예비 접지 선택 라인(PGSL) 및 예비 스트링 선택 라인(PSSL)은 게이트 전극(115d, 117, 118) 및 캡핑 패턴(119)이 차례로 적층되어 형성될 수 있다. 상기 게이트 전극(118)은 일함수(work function)가 적어도 4eV 이상인 도전 물질로 형성될 수 있다. 상기 캡핑 패턴(119)는 실리콘 질화막으로 형성될 수 있다.
도 6b를 참조하면, 상기 예비 최외곽 선택 라인(PEWL)과 예비 더미 워드 라인(PDWL) 사이 및 상기 예비 최외곽 선택 라인(PEWL)과 예비 더미 워드 라인(PDWL) 사이의 전하저장막(114a)을 덮는 식각 마스크(144)가 형성된다. 상기 식각 마스크(144)는 포토 레지스트 패턴일 수 있다. 상기 식각 마스크(144) 및 예비 더미 워드 라인(PDWL), 예비 최외곽 워드 라인(PEWL), 예비 접지 선택 라인(PGSL), 예비 스트링 선택 라인(PSSL), 예비 중간 워드 라인들(PMWL)을 마스크로 식각 공정을 진행한다. 이에 의하여, 각각 터널절연 패턴(112), 전하저장 패턴(114), 블로킹 절연 패턴(116)을 가지는 중간 워드 라인들(MWL) 및 최외곽 워드 라인(EWL)이 형성된다. 상기 최외곽 워드 라인(EWL) 및 중간 워드 라인들(MWL)은 워드 라인 그룹을 구성할 수 있다.
이와 동시에, 더미 워드 라인(DWL), 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 형성된다. 상기 더미 워드 라인(DWL)은 절연층(115)을 포함한다. 상기 절연층(115)은 상기 터널절연 패턴(112)과 동일한 물질을 포함하는 하부층(115a), 상기 전하저장 패턴(114)과 동일한 물질을 포함하는 물질층(115b), 블로킹 절연 패턴(115c)과 동일한 물질을 포함하는 상부층(115c)을 포함할 수 있다. 또한, 상기 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 절연층(113)을 포함한다. 상기 절연층(113)은 상기 터널절연 패턴(112)과 동일한 물질을 포함하는 하부층(113a), 상기 전하저장 패턴(114)과 동일한 물질을 포함하는 물질층(113b), 블로킹 절연 패턴(115c)과 동일한 물질을 포함하는 상부층(113c)을 포함할 수 있다.
상기 최외곽 워드 라인(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 더미 워드 라인(DWL)의 절연층(115), 특히 물질층(115b)과 연결될 수 있다. 따라서, 상기 최외곽 워드 라인(EWL)과 더미 워드 라인(DWL)의 사이에 연장된 전하저장 패턴(114)이 배치된다.
상기 중간 워드 라인(MWL)의 게이트 전극(118)의 양측면은 상기 전하저장 패턴(114)의 양측면과 각각 공면(coplanar)을 이룰 수 있다. 또한, 상기 중간 워드 라인들(MWL)과 마주보는 상기 최외곽 워드 라인(EWL)의 전하저장 패턴(114)의 측면은 상기 최외곽 워드 라인(EWL)의 게이트 전극(118)의 측면과 공면(coplanar)을 이룰 수 있다.
도 6c를 참조하면, 도 6b와 다르게 식각 마스크(142)는 예비 스트링 선택 라인들(PSSL) 사이 및 예비 접지 선택 라인들(PGSL) 사이에도 배치된다. 따라서, 상기 스트링 선택 라인들(SSL) 사이 및 접지 선택 라인들(GSL)에 절연층(113)이 연결되어 형성될 수 있다.
도 6d를 참조하면, 상기 중간 워드 라인들(MWL) 사이, 상기 중간 워드 라인들(MWL)과 상기 최외곽 워드 라인(EWL) 사이, 상기 최외곽 워드 라인(EWL)과 더미 워드 라인(DWL) 사이, 더미 워드 라인(DWL)과 상기 접지 선택 라인(GSL) 사이, 및 상기 더미 워드 라인(DWL)과 상기 스트링 선택 라인(SSL) 사이를 채우는 스페이서(125)가 형성된다. 상기 스페이서(125)는 절연막을 형성하고, 상기 절연막에 이방성 식각 공정을 진행하여 형성될 수 있다. 상기 스페이서(125)는 예를 들면, 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막 중 어느 하나로 형성될 수 있다. 또한, 상기 접지 선택 라인(GSL)이 서로 마주보는 측면 및 상기 스트링 선택 라인(SSL)이 서로 마주보는 측면에 상기 스페이서(125)가 형성된다.
상기 접지 선택 라인(GSL) 사이 및 상기 스트링 선택 라인(SSL) 사이의 상기 반도체 기판(100)에 소오스/드레인 전극(108)이 형성된다. 상기 소오스/드레인 전극(108)은 이온 주입 공정을 진행하여 형성될 수 있다. 상기 워드 라인 그룹을 덮 는 제 1 층간 절연막(200)이 형성된다. 상기 제 1 층간 절연막(200)에 상기 소오스/드레인 전극(108)과 접촉하는 공통 소오스 라인(Common Source Line:CSL, 220)이 형성된다. 상기 제 1 층간 절연막(200) 상에 제 2 층간 절연막(300)이 형성된다. 상기 제 1, 제 2 층간 절연막(200, 300)에 상기 스트링 선택 라인(SSL) 사이의 소오스/드레인 전극(108)과 접촉하는 비트라인 콘택(320)이 형성된다.
도 7a 내지 7e는 본 발명의 변형예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다. 변형예에서 더미 워드 라인에 관하여 언급하지는 않지만, 변형예에서 개시하는 기술적 사상이 더미 워드 라인이 형성되는 경우에도 적용될 수 있다.
도 7a를 참조하면, 반도체 기판(100) 상에 터널 절연막(112a), 전하저장막(114a), 블로킹 절연막(116a)이 차례로 형성된다. 상기 터널절연막(112)은 실리콘 산화막, 실리콘 산화질화막 중 적어도 어느 하나로 형성될 수 있다. 상기 터널절연막(112a)는 열산화 공정을 진행하여 형성될 수 있다. 상기 전하저장막(114a)은 실리콘 질화막, 지르코늄 산화막(ZrO), 탄탈륨 산화막(TaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 산화질화막(HfON), 지르코늄 산화질화막(ZrON), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 알루미늄 산화질화막(HfAlON) 중 어느 하나로 형성될 수 있다.
상기 블로킹 절연막(116a)은 터널절연막(112a)보다 큰 유전 상수를 가지는 고유전막(high k)으로 형성될 수 있다. 즉, 상기 블로킹 절연막(116a)은 절연성 금속 산화막으로 형성될 수 있다. 예를 들면, 상기 블로킹 절연막(116a)은 알루미늄 산화막으로 형성될 수 있다. 또는 블로킹 절연막(116a)은 란타늄 하프늄 산화막(LaHfO), 란타늄 알루미늄 산화막(LaAlO), 디스프로슘 스칸듐 산화막(DyScO)으로 형성될 수 있다.
상기 반도체 기판(100) 상에 예비 최외곽 워드 라인들(Preliminary Edge Word Line: PEWL), 상기 예비 최외곽 워드 라인들(PEWL) 사이에 배치된 예비 중간 워드 라인들(Preliminary Middle Word Line: PMWL), 예비 접지 선택 라인(Preliminary Ground Select Line: PGSL) 및 예비 스트링 선택 라인(Preliminary String Select Line: PSSL)이 형성된다. 상기 예비 최외곽 워드 라인들(PEWL), 예비 중간 워드 라인들(PMWL), 예비 접지 선택 라인(PGSL) 및 예비 스트링 선택 라인(PSSL)은 게이트 전극(117, 118) 및 캡핑 패턴(119)이 차례로 적층되어 형성될 수 있다.
상기 게이트 전극(118)은 일함수(work function)가 적어도 4eV 이상인 도전 형성될 수 있다. 예를 들면, 상기 게이트 전극(118)은 도핑된 실리콘, Ti, TiN, TaN, TaTi, TaSiN, Ta, W, Hf, HfN, Nb, Mo, RuO2, RuO, Mo2N, WN, WSi, NiSi, Ti3Al, Ti2AlN, Pd, Ir, Pt, Co, Cr, CoSi, NiSi 또는 AlSi로 형성될 수 있다. 상기 캡핑 패턴(119)는 실리콘 질화막으로 형성될 수 있다.
도 7b를 참조하면, 상기 예비 최외곽 워드 라인들(PEWL), 예비 중간 워드 라인들(PMWL), 예비 접지 선택 라인(PGSL) 및 예비 스트링 선택 라인(PSSL)의 게이트 전극(118) 양측면에 스페이서(126)가 형성된다. 상기 스페이서(126)는 절연 물질을 증착하고 이방성 식각 공정을 진행하여 형성될 수 있다.
도 7c를 참조하면, 상기 예비 최외곽 선택 라인(PEWL)과 예비 접지 선택 라인(PGSL) 사이 및 상기 예비 최외곽 선택 라인(PEWL)과 예비 스트링 선택 라인(PSSL) 사이의 전하저장막(114a)을 덮는 식각 마스크(135)가 형성된다. 상기 식각 마스크(138)는 포토 레지스트 패턴일 수 있다. 상기 식각 마스크(138), 제 2 스페이서(126) 및 예비 최외곽 워드 라인(PEWL), 예비 접지 선택 라인(PGSL), 예비 스트링 선택 라인(PSSL), 예비 중간 워드 라인들(PMWL)을 마스크로 식각 공정을 진행한다. 이에 의하여, 각각 터널절연 패턴(112), 전하저장 패턴(114), 블로킹 절연 패턴(116)을 가지는 중간 워드 라인들(MWL), 최외곽 워드 라인(EWL)이 형성된다. 또한, 위에 설명한 바와 같이 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 형성된다. 상기 최외곽 워드 라인(EWL) 및 중간 워드 라인들(MWL)은 워드 라인 그룹을 구성할 수 있다.
상기 최외곽 워드 라인(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 접지 선택 라인(GSL)의 절연층(113), 특히 물질층(113b)과 연결될 수 있다. 또한, 상기 최외곽 워드 라인(EWL)의 전하저장 패턴(114)은 옆으로 연장되어 상기 스트링 선택 라인(SSL)의 절연층(113), 특히 물질층(113b)과 연결될 수 있다. 따라서, 상기 최외곽 워드 라인(EWL)과 접지 선택 라인(GSL)의 사이 및 최외곽 워드 라인(EWL)과 스트링 선택 라인(SSL) 사이에 연장된 전하저장 패턴(114)이 배치된다.
상기 중간 워드 라인들(MWL)의 전하저장 패턴들(114)은 상기 스페이서(126) 바닥면의 폭만큼 신장될 수 있다. 이는 상기 스페이서(126)를 식각 공정에서 마스크로 사용하기 때문이다. 또한, 상기 중간 워드 라인들(MWL)과 마주보는 최외곽 워드 라인(EWL)의 측면에 배치된 스페이서(126)에 의하여, 최외곽 워드 라인(EWL)의 전하저장 패턴들(114)은 스페이서(126) 바닥면의 폭만큼 신장될 수 있다. 상기 스페이서(126)가 상기 전하저장 패턴들(114)을 형성하는 마스크로 사용됨으로써, 상기 전하저장 패턴들(114)이 식각 과정에서 손상된 부분이 차지하는 비율이 감소될 수 있다.
도 7d를 참조하면, 도 7c와 다르게 식각 마스크(130)는 예비 스트링 선택 라인들(PSSL) 사이 및 예비 접지 선택 라인들(PGSL) 사이에도 배치된다. 따라서, 상기 스트링 선택 라인들(SSL) 사이 및 접지 선택 라인들(GSL) 사이에도 절연층(113)이 연장될 수 있다.
도 7e를 참조하면, 상기 워드 라인들(MWL, EWL), 상기 접지 선택 라인(GSL) 사이 및 상기 스트링 선택 라인(SSL)을 덮는 제 1 층간 절연막(200)이 형성된다. 상기 접지 선택 라인(GSL) 사이 및 상기 스트링 선택 라인(SSL) 사이의 상기 반도체 기판(100)에 소오스/드레인 전극(108)이 형성된다. 상기 소오스/드레인 전극(108)은 이온 주입 공정을 진행하여 형성될 수 있다. 상기 제 1 층간 절연막(200)에 상기 소오스/드레인 전극(108)과 접촉하는 공통 소오스 라인(Common Source Line:CSL, 220)이 형성된다. 상기 제 1 층간 절연막(200) 상에 제 2 층간 절연막(300)이 형성된다. 상기 제 1, 제 2 층간 절연막(200, 300)에 상기 스트링 선택 라인(SSL) 사이의 소오스/드레인 전극(108)과 접촉하는 비트라인 콘택(320)이 형성된다.
도 7f를 참조하면, 주변 영역의 트랜지스터를 설명하기 위한 도면이다. 주변 영역의 트랜지스터는 절연층(111) 및 상기 게이트 전극(118)을 포함한다. 상기 절연층(111)은 상기 터널절연 패턴(112), 전하저장 패턴(114) 및 블로킹 절연 패턴(116)을 포함할 수 있다. 또한, 상기 게이트 전극(118) 상에 캡핑 패턴(119)이 형성되며, 상기 게이트 전극(118) 양측면에 상기 스페이서(126)가 형성된다. 즉, 상기 스페이서(126)가 형성된 후, 상기 터널 절연 패턴(112), 전하저장 패턴(114) 및 블로킹 절연 패턴(116)이 형성될 수 있다. 상기 게이트 전극(118) 양측면에 인접한 반도체 기판(100)에 소오스/드레인 전극(108)이 형성된다. 상기 소오스/드레인 전극(108)은 상기 접지 선택 라인들(GSL) 사이 및 상기 스트링 선택 라인들(SSL) 사이에 형성된 소오스/드레인 전극(108)과 동시에 형성될 수 있다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 8을 참조하면, 전자 시스템(400)은 제어기(410), 입출력 장치(420) 및 기억 장치(430)를 포함할 수 있다. 상기 제어기(410), 입출력 장치(420) 및 기억 장치(430)는 버스(450, bus)를 통하여 서로 커플링(coupling)될 수 있다. 상기 버스(450)는 데이터들 및/또는 동작 신호들이 이동하는 통로에 해당한다. 상기 제어기(410)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(420)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(430)는 데이 터를 저장하는 장치이다. 상기 기억 장치(430)는 데이터 및/또는 상기 제어기(410)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(430)는 상술한 실시예에 개시된 비휘발성 메모리 소자를 포함할 수 있다. 상기 전자 시스템(400)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(440)를 더 포함할 수 있다. 상기 인터페이스(440)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(440)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(400)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(400)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(100)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 9를 참조하면, 메모리 카드(500)는 기억 장치(510) 및 메모리 제어기(520)를 포함한다. 상기 기억 장치(510)는 데이터를 저장할 수 있다. 상기 기억 장치(510)는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는 것이 바람직하다. 상기 기억 장치(510)는 상술한 실시예에 개시된 비휘발성 메모리 소자를 포함할 수 있다. 상기 메모리 제어기(520)는 호스트(host)의 판독/쓰기 요청에 응답하여 상기 기억 장치(510)에 저장된 데이터를 독출하거나, 상기 기억 장치(510)에 데이터를 저장할 수 있다.
도 1 내지 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 5a 내지 5e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 6a 내지 6d는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 7a 내지 7f는 본 발명의 변형예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
Claims (10)
- 기판 상에, 전하저장 패턴들을 갖는 최외곽 워드 라인 및 복수 개의 중간 워드 라인들을 포함하는 워드 라인 그룹; 및상기 워드 라인 그룹의 일측에 배열되며, 게이트 전극 및 상기 게이트 전극과 상기 기판 사이의 절연층을 포함하는 특정 라인을 포함하되,상기 중간 워드 라인들의 상기 전하저장 패턴들은 각각 서로 분리되며, 상기 최외곽 워드 라인은 상기 중간 워드 라인들과 상기 특정 라인 사이에 있으며, 상기 최외곽 워드 라인의 전하저장 패턴은 옆으로 연장되어 상기 특정 라인의 절연층과 연결되고,소거 동작 시 가장자리 전계(fringing field)에 의하여 상기 최외곽 워드 라인의 연장된 전하저장 패턴에 전하가 주입되는 비휘발성 메모리 소자.
- 삭제
- 청구항 1에 있어서,상기 특정 라인은 더미(dummy) 워드 라인인 비휘발성 메모리 소자.
- 청구항 3에 있어서,상기 더미 워드 라인의 상기 절연층은 상기 최외곽 워드 라인의 상기 전하저장 패턴과 동일한 물질로 형성된 물질층을 가지며, 상기 최외곽 워드 라인의 상기 전하저장 패턴은 상기 더미 워드 라인의 상기 물질층과 연결되는 비휘발성 메모리 소자.
- 청구항 3에 있어서,상기 더미 워드 라인의 일측에 배치된 선택 라인을 더 포함하되,상기 더미 워드 라인은 상기 워드 라인 그룹과 상기 선택 라인 사이에 배치되는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 특정 라인은 선택 라인인 비휘발성 메모리 소자.
- 청구항 6에 있어서,상기 선택 라인의 상기 절연층은 상기 전하저장 패턴과 동일한 물질로 형성된 물질층을 가지며, 상기 최외곽 워드 라인의 상기 전하저장 패턴은 상기 선택 라인의 상기 물질층과 연결되는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 복수 개의 워드 라인들 각각은 상기 전하저장 패턴 상에 배치된 게이트 전극을 포함하며,상기 워드 라인들 중 상기 최외곽 워드 라인을 제외한 상기 중간 워드 라인들의 상기 게이트 전극의 양측면은 상기 전하저장 패턴의 양측면과 공면(coplanar)을 이루며,상기 중간 워드 라인들과 마주보는 상기 최외곽 워드 라인의 상기 전하저장 패턴의 측면은, 상기 최외곽 워드 라인의 상기 게이트 전극의 측면과 공면을 이루는 비휘발성 메모리 소자.
- 청구항 8에 있어서,상기 중간 워드 라인들 사이, 상기 중간 워드 라인들과 상기 최외곽 워드 라인 사이, 및 상기 최외곽 워드 라인과 상기 특정라인 사이의 갭들의 적어도 아랫부분에 채워지는 스페이서를 더 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 워드 라인들은 상기 전하저장 패턴 상에 배치된 게이트 전극을 포함하며,상기 워드 라인들 및 상기 최외곽 워드 라인의 게이트 전극 양측면에 배치되는 스페이서를 더 포함하되,상기 중간 워드 라인들과 마주보는 상기 최외곽 워드 라인의 전하저장 패턴 및 상기 중간 워드 라인들의 전하저장 패턴들은 상기 스페이서 아래로, 상기 스페이서의 바닥면의 폭만큼 신장되는 비휘발성 메모리 소자.
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