KR101416741B1 - 비휘발성 기억 소자 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 기억 소자를 제공한다. 이 소자는 터널 절연막 및 블로킹 절연막 사이에 개재되고 전위우물의 바닥을 이루는 에너지 준위를 갖는 물질막을 포함한다.

Description

비휘발성 기억 소자{NONVOLATILE MEMORY DEVICES}
본 발명은 반도체 소자에 관한 것으로서, 더 상세하게는, 비휘발성 기억소자에 관한 것이다.
반도체 기억 소자들은 휘발성 기억 소자 및 비휘발성 기억 소자로 구분될 수 있다. 휘발성 기억 소자는 전원공급이 중단되면 저장된 데이터를 모두 잃어 버릴 수 있다. 디램 소자(Dynamic Random Access Memory device; DRAM device) 및 에스램 소자(Static RAM device; SRAM device)등은 대표적인 휘발성 기억 소자라 할 수 있다. 비휘발성 기억 소자는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 특성을 갖는다. 이러한 특성으로 인하여, 비휘발성 기억 소자는 휴대용 및/또는 전자 제품등에 장착된 저장 매체등으로 사용될 수 있다.
반도체 산업이 고도로 발전함에 따라, 비휘발성 기억 소자의 여러 특성들이 향상되는 것이 요구되고 있다. 예컨대, 비휘발성 기억 소자에 저장된 데이터들은 여러 외적 요인 및/또는 내적 요인들에 의해 손실될 수 있다. 비휘발성 기억 소자에서 데이터의 손실은 매우 중요한 오류들 중에 하나일 수 있다. 현재, 고도로 발전된 반도체 산업의 요구에 따라, 비휘발성 기억 소자의 여러 특성들을 향상시키기 위한 많은 연구들이 활발히 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 우수한 신뢰성을 갖는 비휘발성 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 데이터 유지 특성을 갖는 비휘발성 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 데이터 저장 상태에서 저장된 전하의 손실을 최소화할 수 있는 비휘발성 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 프로그램 동작시에 전하 손실을 최소화할 수 있는 비휘발성 기억 소자를 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 기판 상에 배치된 제어 게이트 전극; 상기 제어 게이트 전극과 상기 기판 사이에 개재된 전하저장 절연막; 상기 전하저장 절연막 및 상기 기판 사이에 개재된 터널 절연막; 상기 전하저장 절연막 및 상기 제어 게이트 전극 사이에 개재된 블로킹 절연막; 및 상기 터널 절연막 및 상기 블로킹 절연막 사이에 개재되고, 전위우물의 바닥을 이루는 에너지 준위를 갖는 물질막을 포함한다.
일 실시예에 따르면, 상기 물질막은 도전물질을 포함할 수 있다. 상기 물질막에 포함된 상기 도전물질의 페르미 준위는 상기 물질막의 상기 에너지 준위에 포 함되고, 상기 도전물질의 일함수는 상기 전하저장 절연막의 전자친화도 보다 클 수 있다. 상기 물질막에 포함된 상기 도전물질의 일함수는 적어도 4eV일 수 있다. 상기 물질막에 포함된 상기 도전물질은 금속을 함유할 수 있다.
일 실시예에 다르면, 상기 물질막은 절연물질을 포함할 수 있다. 상기 물질막에 포함된 상기 절연물질의 전도대 하단 가장자리는 상기 물질막의 에너지 준위에 포함되고, 상기 절연물질의 전자친화도는 상기 전하저장 절연막의 전자친화도 보다 클 수 있다. 상기 물질막에 포함된 상기 절연물질은 트랩을 포함할 수 있다. 이때, 상기 절연물질의 트랩의 바닥 및 진공준위 사이의 에너지 차이는 상기 전하저장 절연막의 트랩의 바닥 및 상기 진공 준위 사이의 에너지 차이 보다 클 수 있다. 상기 물질막에 포함된 상기 절연물질은 상기 터널 절연막 비하여 높은 유전상수를 가질 수 있다.
일 실시예에 따르면, 상기 전위 우물은 상기 전하저장 절연막에 의해 생성된 내부 전위 장벽을 포함할 수 있다.
일 실시예에 따르면, 상기 전위 우물은 상기 블로킹 절연막에 의해 생성된 내부 전위 장벽을 더 포함할 수 있다.
일 실시예에 따르면, 상기 전위 우물은 상기 터널 절연막에 의해 생성된 내부 전위 장벽을 더 포함할 수도 있다.
일 실시예에 따르면, 상기 물질막은, 상기 터널 절연막 및 전하저장 절연막 사이에 개재되고 제1 전위 우물의 바닥을 이루는 에너지 준위를 포함하는 제1 막; 및 상기 전하저장 절연막 사이에 개재되고 제2 전위 우물의 바닥을 이루는 에너지 준위를 포함하는 제2 막을 포함할 수 있다. 이때, 상기 제1 전위 우물의 양 내부 전위 장벽들은 상기 터널 절연막 및 전하저장 절연막에 의해 생성될 수 있으며, 상기 제2 전위 우물의 양 내부 전위 장벽들은 상기 전하저장 절연막 및 블로킹 절연막에 의해 생성될 수 있다.
일 실시예에 따르면, 상기 전하저장 절연막의 전자친화도는 상기 블로킹 절연막의 전자친화도 보다 클 수 있다.
본 발명에 따르면, 상기 터널 절연막 및 상기 블로킹 절연막 사이에 전위 우물의 바닥면을 이루는 에너지 준위를 갖는 물질막이 개재된다. 상기 전위 우물로 인하여, 상기 전하저장 절연막에 저장된 전하들이 상기 터널 절연막 및/또는 블로킹 절연막을 통하여 누설되는 것을 최소화할 수 있다. 이로써, 우수한 신뢰성을 갖는 비휘발성 기억 소자를 구현할 수 있다. 좀더 구체적으로, 상기 전위 우물로 인하여, 데이터 저장 상태에서 상기 전하저장 절연막에 저장된 전하들의 상기 터널 절연막 및/또는 블로킹 절연막을 통해 손실되는 것을 최소화할 수 있다. 따라서, 우수한 데이터 유지 특성을 갖는 비휘발성 기억 소자를 구현할 수 있다. 또한, 프로그램 동작시에 상기 터널 절연막을 통해 터닐링되어 상기 전하저장 절연막으로 이동된 전하들이 손실되는 것을 최소화할 수 있다. 이로써, 비휘발성 기억 소자의 프로그램 효율성을 향상시킬 수 있다. 그 결과, 비휘발성 기억 소자의 손상을 최소화할 수 있을 뿐만 아니라 소비전력을 최소화할 수 있다. 이러한 본 발명에 따른 우수한 신뢰성을 갖는 비휘발성 기억 소자는 고집적화에 최적화될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 제어 게이트 전극(150)이 반도체 기판(100, 이하, 기판이라 함) 상에 배치된다. 상기 제어 게이트 전극(150)은 상기 기판(100)에 정의된 활성영역 상에 배치될 수 있다. 상기 활성영역은 소자분리 패턴(미도시함)에 의해 둘러싸인 상기 기판(100)의 일부분일 수 있다. 상기 제어 게이트 전극(150)과 상기 활성영역 사이에 전하저장 절연막(120)이 개재된다. 상기 전하저장 절연막(120)과 상기 활성영역 사이에 터널 절연막(110)이 개재되고, 상기 전하저장 절연막(120) 및 상기 제어 게이트 전극(150) 사이에 블로킹 절연막(140)이 개재된다. 상기 터널 절연막(110) 및 블로킹 절연막(140) 사이에 물질막(130)이 개재된다. 본 발명의 일 실시예에 따르면, 상기 물질막(130)은 상기 전하저장 절연막(120) 및 상기 블로킹 절연막(140) 사이에 개재될 수 있다. 상기 제어 게이트 전극(150) 양측의 상기 활성영역에 소오스/드레인(160)이 배치될 수 있다. 상기 소오스/드레인(160)은 도펀트에 의해 도핑된 영역일 수 있다. 이와는 달리, 상기 소오스/드레인(160)은 비휘발성 기억 소자의 동작시에 상기 제어 게이트 전극(150)의 가장자리 전계(fringe field)에 의해 생성되는 반전층일 수 있다.
상기 전하저장 절연막(120)은 전하를 저장하는 트랩들을 포함할 수 있다. 예컨대, 상기 전하저장 절연막(120)은 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 및 절연성 금속산화물(ex, 하프늄산화막 또는 알루미늄산화막등)등과 같은 고유전체 물질 중에서 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 전하저장 절연막(120)은 금속 트랩 사이트들을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 전하저장 절연막(120)은 금속 및 반도체 중에서 적어도 하나로 이루어진 도트들(dots)을 포함할 수 있다. 예컨대, 상기 전하저장 절연막(120)은 나노 결정 실리콘(nano crystalline silicon)으로 형성된 도트(dot), 나노 결정 실리콘-게르마늄(nano crystalline silicon-germanium)으로 형성된 도트 및 나노 결정 금속(nano crystalline metal)으로 형성된 도트 중에서 적어도 하나를 포함할 수 있다. 상기 전하저장 절연막(120)에 포함된 도트들은 산화물, 질화물, 산화질화물 및 고유전체 중에서 적어도 하나에 의하여 서로 절연될 수 있다. 상기 전하저장 절연막(120)은 상술한 여러 실시예들에서 개시된 여러 물질들이 서로 조합되어 형성될 수도 있다.
상기 터널 절연막(110)은 산화막(ex, 열산화막)을 포함할 수 있다. 상기 블로킹 절연막(140)은 산화막을 포함할 수 있다. 상기 블로킹 절연막(140)이 산화막만을 포함하는 경우에, 상기 블로킹 절연막(140)은 상기 터널 절연막(110)에 비하여 두꺼울 수 있다.
본 발명의 일 실시예에 따르면, 상기 블로킹 절연막(140)은 상기 터널 절연막(110)에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예컨대, 상기 블로킹 절연막(140)은 상기 고유전막인 SiN, SiON, AlO, Al2O3, HfO2, La2O3, HfAlxOy, HfAlON, HfSixOy, HfSiON, ZrO2, ZrSixOy, Ta2O3, TiO2, PZT, PbTiO3, PbZrO3, PbO, SrTiO3, BaTiO3, V2O5, BST[(Ba, Sr)TiO3] 및 SBT(SrBi2Ta2O9) 중에서 적어도 하나를 포함할 수 있다. 전계는 유전상수에 반비례한다. 즉, 유전상수가 높을수록 낮은 전계가 형성되고, 유전상수가 낮을수록 높은 전계가 형성된다. 따라서, 상기 블로킹 절연막(140)이 상기 고유전막을 포함하는 경우에, 프로그램 동작 및/또는 소거 동작시에, 상기 블로킹 절연막(140) 내에 생성되는 전계의 세기가 상기 터널 절연막(110) 내에 생성되는 전계의 세기 보다 작을 수 있다. 그 결과, 상기 프로그램 동작 및/또는 소거 동작시, 상기 블로킹 절연막(140)을 터널링하는 전하들의 량을 최소화시킬 수 있다. 이로써, 우수한 내구성 및 저소비전력화된 비휘발성 기억 소자를 구현할 수 있다.
절연막에 동일한 전계가 인가되는 경우 절연막의 두께가 두꺼울수록 절연막을 통한 전하의 터널링 확률이 낮아질 수 있다. 따라서, 상기 터널 절연막(110)의 두께는 상기 블로킹 절연막(140)의 두께보다 얇게 형성되는 것이 바람직하다. 이로써, 프로그램 동작 및/또는 소거 동작시에 상기 블로킹 절연막(140)을 터널링하는 전하량을 최소화시킬 수 있다.
상기 제어 게이트 전극(150)은 일함수가 적어도 4 eV인 도전물질을 포함할 수 있다. 예컨대, 상기 제어 게이트 전극(150)은 실리콘, 실리콘-게르마늄, Ti, TiN, TaN, TaTi, TaSiN, Ta, W, Hf, HfN, Nb, MO, RuO2, RuO, Mo2N, WN, WSi, Ti3Al, Ti2AlN, Pd, Ir, Pt, Co, Cr, CoSi 또는 AlSi 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제어 게이트 전극(150)이 4 eV 보다 큰 도전물질을 포함함으로써, 상기 제어 게이트 전극(150)으로부터 상기 블로킹 절연막(140)을 통하여 터널링할 수 있는 전하들의 량을 최소화할 수 있다. 이로써, 비휘발성 기억 소자의 프로그램 효율을 향상시킬 수 있다.
상기 물질막(130)은 전위 우물의 바닥(bottom)을 이루는 에너지 준위를 갖는 것이 바람직하다. 상기 물질막(130)이 상기 터널 절연막(110) 및 블로킹 절연막(140) 사이에 개재됨으로써, 상기 전위 우물도 상기 터널 절연막(110) 및 블로킹 절연막(140) 사이에 개재된다. 상기 물질막(130)에 의한 전위 우물로 인하여, 상기 전하저장 절연막(120)에 저장된 전하들의 누설을 최소화하여 우수한 신뢰성의 비휘발성 기억 소자를 구현할 수 있다. 상기 물질막(130)은 도전물질을 포함할 수 있다. 이를 도 2a 및 도 2b의 에너지 밴드 다이어그램을 참조하여 좀더 구체적으로 설명한다.
도 2a는 도 1의 물질막이 도전물질을 포함하는 경우에, 평형 상태에서 도 1의 I-I'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 1 및 도 2a를 참조하면, 상기 물질막(130)은 상기 전하저장 절연막(120)의 전자친화도(125) 보다 큰 일함수(135)를 갖는 도전물질을 포함할 수 있다. 상기 전하저장 절연막(120)의 전자친화도(125)는 진공준위와 상기 전하저장 절연막(120)의 전도대(conduction band)의 하단 가장자리(bottom edge)간 에너지 차이로 정의할 수 있다. 상기 물질막(130)에 포함된 상기 도전물질의 일함수(135)는 진공준위와 상기 도전물질의 페르미 준위(136, Fermi level) 간 에너지 차이로 정의할 수 있다. 이때, 상기 물질막(130)에 포함된 상기 도전물질의 페르미 준위(136)는 전위 우물(170, potential well)의 바닥을 이루는 상기 물질막(130)의 에너지 준위에 포함된다. 상기 전하저장 절연막(120)의 전자친화도(125)는 상기 블로킹 절연막(140)의 전자 친화도(145) 보다 클 수 있다. 상기 블로킹 절연막(140)의 전자 친화도(145)는 상기 진공준위와 상기 블로킹 절연막(140)의 전도대의 하단 가장자리간 에너지 차이로 정의할 수 있다. 상기 전하저장 절연막(120)의 전자친화도(125)가 상기 블로킹 절연막(140)의 전자친화도(145) 보다 큼으로써, 상기 물질막(130)의 상기 도전물질의 일함수는 상기 블로킹 절연막(140)의 전자친화도(145) 보다 클 수 있다. 상기 전하저장 절연막(120)의 전자친화도(125)는 상기 터널 절연막(110)의 전자친화도 보다 클 수 있다.
평형 상태에서 상기 막들(110,120,130,140,150)의 밴드들은 실질적으로 플랫(flat)할 수 있다. 상기 막들(110,120,130,140,150)의 일함수들 및 전자 친화도들의 차이들로 인하여 상기 막들(110,120,130,140,150)의 밴드들은 부분적으로 휘어질 수도 있다.
본 실시예에서, 상기 물질막(130)은 상기 전하저장 절연막(120) 및 블로킹 절연막(140) 사이에 개재될 수 있다. 따라서, 상기 전위 우물(170)은 상기 전하저장 절연막(120) 및 블로킹 절연막(140) 사이에 개재될 수 있다. 상기 전위 우물(170)을 좀더 구체적으로 설명한다. 상기 전위 우물(170)은 바닥 및 제1 내부 전위 장벽(172) 및 제2 내부 전위 장벽(174)을 포함한다. 상기 제1 및 제2 내부 전위 장벽들(172,174)은 상기 전위 우물(170)에서 바라본 전위 장벽에 해당할 수 있다. 상술한 바와 같이, 상기 전위 우물(170)의 바닥은 상기 도전물질의 페르미 준위(136)을 포함할 수 있다. 상기 전위 우물(170)의 제1 내부 전위 장벽(172)은 상기 전하저장 절연막(140)에 의하여 생성될 수 있으며, 상기 전위 우물(170)의 제2 내부 전위 장벽(174)은 상기 블로킹 절연막(140)에 의해 생성될 수 있다. 구체적으로, 상기 물질막(130)은 상기 전하저장 절연막(120) 및 블로킹 절연막(140)과 접촉될 수 있다. 이때, 상기 제1 내부 전위 장벽(172)은 상기 전하저장 절연막(120) 및 상기 물질막(130)간 계면 전위 장벽에 해당할 수 있으며, 상기 제2 내부 전위 장벽(174)은 상기 물질막(130) 및 블로킹 절연막(140)간 계면 전위 장벽에 해당할 수 있다. 상기 전위 우물(170)로 인하여, 평형 상태에서 상기 전하저장 절연막(120)내에 저장된 전하들이 누설되는 현상을 최소화할 수 있다. 특히, 상기 전위 우물(170)이 상기 전하저장 절연막(120) 및 블로킹 절연막(140) 사이에 개재됨으로써, 상기 전하저장 절연막(120)에 저장된 전하들이 상기 블로킹 절연막(140)을 통하여 누설되는 현상을 최소화시킬 수 있다. 이에 따라, 비휘발성 기억 소자의 데이터 유지 특성을 향상시킬 수 있다. 결과적으로, 우수한 신뢰성을 갖는 비휘발성 기억 소자를 구현할 수 있다.
상기 전하저장 절연막(120)의 전자친화도(125) 및 상기 블로킹 절연막(140)의 전자친화도(145)의 차이가 적을 수 있다. 만약, 상기 물질막(130)이 생략되면(예컨대, 상기 전하저장 절연막(120)이 상기 블로킹 절연막(140)과 직접 접촉하면), 상기 전하저장 절연막(120)에 저장된 전하들은 외부 환경(예컨대, 열적 여기 또는 노이즈등)에 의하여 여기되어 전하저장 절연막(120)의 전도대로부터 상기 블로킹 절연막(140)의 전도대를 통하여 상기 제어 게이트 전극(150)으로 누설될 수 있다. 이는, 상기 전하저장 절연막(120) 및 블로킹 절연막(140)간 낮은 전위 장벽(즉, 이들의 전자친화들(125,145)간 적은 차이)에 기인한다. 하지만, 본 발명에 따르면, 상기 물질막(130)으로 인하여 전위 우물(170)이 생성되고, 상기 전위 우물(170)은 매우 큰 내부 전위 장벽들(172,174)을 갖는다. 이에 따라, 상기 전하저장 절연막(120)에 저장된 전하들이 여기될지라도, 상기 여기된 전하들이 상기 블로킹 절연막(140)을 통하여 누설되는 현상을 최소화할 수 있다.
상기 물질막(130)에 포함된 상기 도전물질은 일함수가 적어도 4 eV인 도전물질일 수 있다. 상기 물질막(130)에 포함된 상기 도전 물질은 금속을 포함할 수 있다. 예컨대, 상기 물질막(130)에 포함된 상기 도전 물질은 Ti, TiN, TaN, TaTi, TaSiN, Ta, W, Hf, HfN, Nb, MO, RuO2, RuO, Mo2N, WN, WSi, Ti3Al, Ti2AlN, Pd, Ir, Pt, Co, Cr, CoSi 및 AlSi 중에서 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 물질막(130)은 일함수가 적어도 4 eV인 실리콘, 실리콘-게르마늄을 포함할 수도 있다.
도 2b는 도 1의 물질막이 도전물질을 포함하는 경우에, 프로그램 동작시에 도 1의 I-I'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 1 및 도 2b를 참조하면, 프로그램 동작시에, 상기 제어 게이트 전극(150) 및 상기 기판(100) 사이에 프로그램 전압을 인가하는 것에 의하여, 에너지 밴드 다이어 그램은 휘어질 수 있다. 도 2b는 프로그램 동작시에 상기 제어 게이트 전극(150)에 양의 전압이 인가된 상태에 대해 개시한다. 이 경우에, 상기 제어 게이트 전극(140)에 인가된 양의 전압에 기인하여, 상기 물질막(130)의 상기 도전물질의 일함수(136)가 내려갈 수 있다. 이로써, 상기 전위 우물(170)의 내부 전위 장벽들(172,174)의 높이가 증가될 수 있다. 특히, 상기 제2 내부 전위 장벽(174)의 높이가 증가될 수 있다. 이에 따라, 상기 프로그램 동작시에 상기 전하저장 절연막(120)에 저장되는 전하들이 상기 블로킹 절연막(140)을 통하여 누설되는 현상을 최소화할 수 있다. 그 결과, 비휘발성 기억 소자의 프로그램 효율성을 향상시킬 수 있다. 프로그램 효율성이 향상됨으로써, 프로그램 동작 전압을 감소시킬 수 있으며, 또한, 프로그램 시간을 감소시킬 수 있으며, 상기 터널 절연막(110)의 손상을 감소시킬 수 있다. 따라서, 우수한 신뢰성의 비휘발성 기억 소자를 구현할 수 있을 뿐만 아니라, 저소비전력화 및/또는 고속화된 비휘발성 기억 소자를 구현할 수 있다.
한편, 상기 물질막(130)은 절연물질을 포함할 수도 있다. 이를 도 3a 및 도 3b를 참조하여 좀더 구체적으로 설명한다.
도 3a는 도 1의 물질막이 절연물질을 포함하는 경우에, 평형 상태에서 도 1의 I-I'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이고, 도 3b는 도 1의 물질막이 절연물질을 포함하는 경우에, 프로그램 동작시에 도 3의 I-I'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 1 및 도 3a를 참조하면, 상기 물질막(130)은 상기 전하저장 절연막(120)의 전자친화도(125) 보다 큰 전자친화도(137)를 갖는 절연물질을 포함할 수 있다. 상기 절연물질의 전자친화도(137)는 진공준위 및 상기 절연물질의 전도대 하단 가장자리(138)간 에너지 차이로 정의될 수 있다. 상기 절연물질의 전도대 하단 가장자리(138)는 전위 우물(170)의 바닥을 이루는 상기 물질막(130)의 에너지 준위에 포함된다. 상기 전하저장 절연막(120)의 전자친화도(125)는 상기 블로킹 절연막(140)의 전자친화도(145) 보다 클 수 있다. 이로써, 상기 절연물질의 전자친화도(137)도 상기 블로킹 절연막(140)의 전자친화도(145) 보다 크다. 상기 전위 우물(170)은 상기 절연물질의 전도대 하단 가장자리(138)로 이루어진 바닥, 제1 내부 전위 장벽(172) 및 제2 내부 전위 장벽(174)을 포함할 수 있다.
평형 상태에서, 상기 전하저장 절연막(120)에 저장된 전하들은 상기 물질막(130)에 포함된 상기 절연물질의 전도대 하단 가장자리(138)를 바닥으로 하는 상 기 전위 우물(170)에 의하여 상기 블로킹 절연막(140)을 통하여 누설되는 현상을 최소화할 수 있다. 따라서, 비휘발성 기억 소자의 데이터 유지 특성을 향상시킬 수 있다.
상기 물질막(130)에 포함된 상기 절연 물질은 트랩들을 포함할 수 있다. 이때, 상기 진공 전위 및 상기 절연물질의 트랩의 바닥 사이의 에너지 차이는 상기 진공 준위 및 상기 전하저장 절연막(120)의 트랩의 바닥 사이의 에너지 차이 보다 큰 것이 바람직하다. 이에 따라, 상기 전하저장 절연막(120)에 저장된 전하들이 여기될지라도, 상기 절연막내 트랩들에 의하여 상기 여기된 전하들이 상기 블로킹 절연막(140)으로 통하여 누설되는 현상이 더욱 최소화될 수 있다. 이에 더하여, 상기 물질막(130)에 포함된 상기 절연물질은 상기 터널 절연막(110)에 비하여 높은 유전상수를 가질 수 있다. 예컨대, 상기 물질막(130)에 포함된 상기 절연물질은 탄탈늄산화물(TaO), 바륨티타늄산화물(BaTiO), 지르코늄산화물(ZrO), 하프늄산화물(HfO), 이트륨산화물(YO) 및 지르코늄실리콘산화물(ZrSiO) 중에서 적어도 하나를 포함할 수 있다.
도 3b에 개시된 바와 같이, 제어 게이트 전극(150)에 양의 전압을 인가하는 프로그램 동작시에, 상기 물질막(130)에 포함된 상기 절연물질의 전도대 하단 가장자리의 적어도 일부가 낮아질 수 있다. 특히, 상기 블로킹 절연막(140)에 인접한 상기 절연물질의 전도대 하단 가장자리의 일부가 낮아질 수 있다. 이로써, 상기 전위 장벽(170)의 제2 내부 전위 장벽(174)의 높이가 증가될 수 있다. 그 결과, 상기 전하저장 절연막(120)에 저장된 전하들이 상기 블로킹 절연막(140)을 통하여 누설 되는 현상이 더욱 감소될 수 있다.
상술한 바와 같이, 상기 물질막(130)은 전위 우물(170)의 바닥에 해당되는 페르미 준위를 갖는 도전물질, 또는 전위 우물(170)의 바닥에 해당하는 전도대의 하단 가장자리를 갖는 절연물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 물질막(130)은 상기 도전물질 및 상기 절연물질을 모두 포함할 수도 있다. 이 경우에, 상기 물질막(130)내 상기 도전물질 및 상기 절연물질은 적층될 수 있다.
(제2 실시예)
본 실시예는 터널 절연막을 통하여 누설되는 전하들을 최소화시킬 수 있는 비휘발성 기억 소자를 개시한다. 본 실시예에서, 상술한 제1 실시예와 동일한 구성들은 동일한 참조부호를 사용한다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다.
도 4를 참조하면, 기판(100)의 활성영역 상에 제어 게이트 전극(150)이 배치되고, 상기 제어 게이트 전극(150)과 상기 활성영역 사이에 전하저장 절연막(120)이 개재된다. 상기 전하저장 절연막(120) 및 상기 활성영역 사이에 터널 절연막(110)이 개재되고, 블로킹 절연막(140)이 상기 전하저장 절연막(120) 및 제어 게이트 전극(150) 사이에 개재된다. 물질막(130a)이 상기 터널 절연막(110) 및 전하저장 절연막(120) 사이에 개재될 수 있다. 상기 물질막(130a)은 전위 우물(170a)의 바닥을 이루는 에너지 준위를 갖는 것이 바람직하다. 상기 물질막(130a)에 대해 도 5a 및 도 5b를 참조하여 좀더 구체적으로 설명한다.
도 5a는 도 4의 물질막이 도전물질을 포함하는 경우에, 평형 상태에서 도 4의 Ⅱ-Ⅱ'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이고, 도 5b는 도 4의 물질막이 절연물질을 포함하는 경우에, 평형 상태에서 도 4의 Ⅱ-Ⅱ'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 4 및 도 5a를 참조하면, 상기 물질막(130a)은 도전물질을 포함할 수 있다. 특히, 상기 물질막(130a)에 포함된 상기 도전물질은 상기 전하저장 절연막(120)의 전자친화도(125) 보다 큰 일함수(135)를 갖는 것이 바람직하다. 이때, 상기 물질막(130a)에 포함된 상기 도전 물질의 페르미 준위(136)는 전위 우물(170a)의 바닥에 해당한다. 상기 물질막(130a)에 포함된 상기 도전물질은 도 1 및 도 2a를 참조하여 설명한 물질막(130)에 포함된 도전물질과 동일한 물질을 포함할 수 있다.
상기 물질막(130a)이 상기 전하저장 절연막(120) 및 터널 절연막(110) 사이에 배치됨으로써, 상기 전위 우물(170a)도 상기 전하저장 절연막(120) 및 터널 절연막(110) 사이에 배치될 수 있다. 제1 실시예에서 상술된 바와 같이, 상기 전하저장 절연막(120)의 전자친화도는 상기 터널 절연막(110)의 전자친화도(125) 보다 클 수 있다. 따라서, 상기 전위 우물(170a)은 제1 내부 전위 장벽(172a) 및 제2 내부 전위 장벽(174a)을 포함할 수 있다. 상기 제1 내부 전위 장벽(172a)은 상기 전하저장 절연막(120)에 의해 생성될 수 있으며, 상기 제2 내부 전위 장벽(174a)은 상기 터널 절연막(110)에 의해 생성될 수 있다. 예컨대, 상기 제1 내부 전위 장벽(172a) 은 상기 전하저장 절연막(120) 및 상기 물질막(130a) 간 계면 장벽에 해당할 수 있으며, 상기 제2 내부 전위 장벽(174a)은 상기 물질막(130a) 및 상기 터널 절연막(110)간 계면 장벽에 해당할 수 있다.
상기 물질막(130a)에 의해 생성된 상기 전위 우물(170a)로 인하여, 상기 전하저장 절연막(120)에 저장된 전하가 상기 터널 절연막(110)을 통하여 누설되는 현상을 최소화할 수 있다. 이에 따라, 비휘발성 기억 소자의 데이터 유지 특성을 향상시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 비휘발성 기억 소자를 구현할 수 있다.
도 4 및 도 5b를 참조하면, 상기 물질막(130a)은 절연물질을 포함할 수도 있다. 상기 물질막(130a)에 포함된 상기 절연물질은 상기 전하저장 절연막(120)의 전자친화도(125) 보다 큰 전자친화도(137)를 갖는 것이 바람직하다. 상기 물질막(130a)에 포함된 상기 절연물질의 전도대 하단 가장자리(138)는 전위 우물(170a)의 바닥을 이룰 수 있다. 상기 물질막(130a)에 포함된 상기 절연물질은 트랩들을 포함할 수 있다. 이때, 진공 준위 및 상기 물질막(130a)에 포함된 상기 절연물질의 트랩들간 에너지 차이는 상기 진공 준위 및 상기 전하저장 절연막(120)의 트랩들간 에너지 차이보다 클 수 있다. 상기 물질막(130a)에 포함된 상기 절연 물질은 상기 터널 절연막(110)에 비하여 높은 유전상수를 가질 수 있다. 상기 물질막(130a)에 포함된 상기 절연물질은 도 1 및 도 3a를 참조하여 설명한 물질막(130)에 포함된 절연물질과 동일한 물질로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 물질막(130a)은 도 5a를 참조하여 설명 한 상기 도전물질 및 도 5b를 참조하여 설명한 상기 절연물질을 모두 포함할 수도 있다.
본 실시예에 따르면, 상기 물질막(130a)은 상기 터널 절연막(110) 및 전하저장 절연막(120)에 사이에 개재될 수 있다. 이로써, 상기 전위 우물(170a)이 상기 터널 절연막(110) 및 전하저장 절연막(120) 사이에 개재될 수 있다. 이로써, 상기 전하저장 절연막(120)에 저장된 전하들이 상기 터널 절연막(110)을 통하여 손실되는 것을 최소화할 수 있다.
(제3 실시예)
본 실시예는 전하저장 절연막에 저장된 전하들이 터널 절연막 및 블로킹 절연막을 통하여 누설되는 것을 최소화시킬 수 있는 비휘발성 기억 소자를 제공한다. 본 실시예에서, 상술한 제1 및 제2 실시예들과 동일한 구성요소는 동일한 참조부호를 사용한다.
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이고, 도 7은 평형 상태에서 도 6의 Ⅲ-Ⅲ'을 따라 취해진 에너지 밴드 다이어드 그램을 나타내는 도면이다.
도 6 및 도 7을 참조하면, 제어 게이트 전극(150)이 기판(100)에 정의된 활성영역 상에 배치되고, 전하저장 절연막(120)이 상기 제어 게이트 전극(150) 및 활성영역 사이에 개재된다. 터널 절연막(110)이 상기 전하저장 절연막 및 활성영역 사이에 개재되고, 상기 블로킹 절연막(140)이 상기 전하저장 절연막 및 상기 제어 게이트 전극(150) 사이에 개재된다. 제어 게이트 전극(150) 양측에 인접한 상기 활성영역에 소오스/드레인(160)이 배치된다.
상기 터널 절연막(110) 및 블로킹 절연막(140) 사이에 제1 물질막(130a) 및 제2 물질막(130)이 개재될 수 있다. 좀더 구체적으로, 상기 제1 물질막(130a)은 상기 터널 절연막(110) 및 전하저장 절연막(120) 사이에 개재되어 제1 전위 우물(170a)을 생성시킬 수 있다. 상기 제2 물질막(130)은 상기 전하저장 절연막(120) 및 블로킹 절연막(140) 사이에 개재되어 제2 전위 우물(170)을 생성시킬 수 있다.
상기 제1 물질막(130a)은 제2 실시예에서 설명한 것과 동일할 수 있다. 즉, 상기 제1 물질막(130a)은 상술한 제2 실시예에 개시된 전하저장 절연막(120)의 전자친화도(125) 보다 큰 전자친화도를 갖는 절연물질, 및 전하저장 절연막(120)의 전자친화도(125) 보다 큰 일함수를 갖는 도전 물질 중에서 적어도 하나를 포함할 수 있다. 이와 마찬가지로, 상기 제2 물질막(130)은 제1 실시예에서 설명한 것과 동일할 수 있다. 즉, 상기 제2 물질막(130)은 상술한 제1 실시예에 개시된 전하저장 절연막(120)의 전자친화도(125) 보다 큰 전자친화도를 갖는 절연물질, 및 전하저장 절연막(120)의 전자친화도(125) 보다 큰 일함수를 갖는 도전 물질 중에서 적어도 하나를 포함할 수 있다.
도 7의 에너지 밴드 다이어그램은 상기 제1 물질막(130a)이 전하저장 절연막(120)의 전자친화도(125) 큰 전자친화도(135)를 갖는 절연물질을 포함하고 상기 제2 물질막(130)이 전하저장 절연막(120)의 전자친화도(125) 보다 큰 일함수(137)를 갖는 도전물질을 포함하는 경우를 나타낸다.
본 실시예에 따르면, 상기 제1 물질막(130a)에 의해 생성된 제1 전위 우물(170a)에 의하여 상기 전하저장 절연막(120)에 저장된 전하들이 상기 터널 절연막(110)을 통하여 누설되는 것을 최소화할 수 있다. 또한, 상기 제2 물질막(130)에 의해 생성된 제2 전위 우물(170)로 인하여 상기 전하저장 절연막(120)이 상기 블로킹 절연막(140)을 통하여 누설되는 것을 최소화할 수 있다. 이로써, 비휘발성 기억 소자의 데이터 유지 특성을 월등히 향상시킬 수 있다. 또한, 상기 제2 전위 우물(170)로 인하여, 프로그램 효율성을 향상시킬 수 있다. 결과적으로, 매우 우수한 신뢰성을 갖고 저소비전력화된 비휘발성 기억 소자를 구현할 수 있다.
(제4 실시예)
본 실시예는 낸드형 비휘발성 기억 소자를 개시한다. 본 실시예에 따른 낸드형 비휘발성 기억 소자는 상술한 제1, 제2 및 제3 실시예들에 개시된 물질막들을 포함할 수 있다. 본 실시예에서 상술한 실시예들과 동일한 구성은 동일한 참조부호를 사용한다.
도 8은 본 발명의 또 다른 실시예에 따른 낸드(NAND)형 비휘발성 기억소자를 나타내는 평면도이고, 도 9는 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 낸드(NAND)형 비휘발성 기억 소자는 셀 영역을 구비하는 기판(100)을 포함한다. 소자 분리막(300)이 상기 기판(100)에 배치된다. 상기 소자 분리막(300)은 활성영역들(ACT)을 정의한다. 상기 소자분리막(300)은 트렌치형 소자분리막일 수 있다. 상기 활성영역들(ACT)은 제1 방향으로 나란히 배열될 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 상기 활성영들(ACT)을 나란히 가로지르고, 복수의 워드라인들(WL)이 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이의 활성영역들(ACT)을 나란히 가로지른다. 상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 워드라인들(WL)은 상기 제1 방향에 직교한 제2 방향을 따라 나란히 연장될 수 있다. 상기 스트링 선택 라인(SSL), 워드라인들(WL), 및 접지 선택 라인(GSL)은 셀 스트링 군에 포함될 수 있다. 복수의 상기 셀 스트링 군이 상기 제1 방향을 따라 미러(mirror) 대칭으로 반복적으로 배치될 수 있다.
상기 스트링 선택 라인(SSL) 일측의 상기 활성영역(ACT)에 공통 드레인(160d)이 배치되고, 상기 접지 선택 라인(GSL) 일측의 활성영역(ACT)에 공통 소오스(160s)가 배치된다. 상기 각 워드라인(WL) 양측의 상기 활성영역(ACT)에 셀 소오스/드레인(160)이 배치된다. 상기 스트링 선택 라인(SSL), 복수의 워드라인들(WL) 및 접지 선택 라인(GSL)은 상기 공통 드레인(160d) 및 상기 공통 소오스(160s) 사이에 배치된다. 상기 공통 드레인(160d), 공통 소오스(160s) 및 셀 소오스/드레인(160)은 도펀트들로 도핑된 영역일 수 있다. 이와는 달리, 적어도 상기 셀 소오스/드레인(160)은 상기 워드라인(WL)에 인가된 동작 전압에 의한 가장자리 전계(fringe field)에 의해 생성되는 반전층일 수 있다.
공통 소오스 라인(CSL)이 공통 소오스들(160s) 상에 배치된다. 상기 공통 소오스 라인(CSL)은 상기 접지 선택 라인(GSL)과 평행하고, 또한, 상기 공통 소오스들(160s)과 접속한다. 상기 워드라인(WL) 및 셀 소오스/드레인(160)은 셀 트렌지스 터를 구성하고, 상기 접지 선택 라인(GSL) 및 상기 접지 선택 라인(GSL) 양측에 인접하게 배치된 공통 소오스(160s) 및 셀 소오스/드레인(160)은 접지 선택 트렌지스터를 구성한다. 상기 접지 선택 트랜지스터 및 상기 접지 선택 트랜지스터에 인접한 상기 셀 트랜지스터는 상기 접지 선택 라인(GSL) 및 이에 가장 인접한 워드라인(WL) 사이의 셀 소오스/드레인(160)을 공유할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 스트링 선택 라인(SSL) 양측에 인접하게 배치된 공통 드레인(160d) 및 셀 소오스/드레인(160)은 스트링 선택 트렌지스터를 구성한다. 상기 스트랭 선택 트랜지스터 및 상기 스트링 선택 트랜지스터에 상기 스트링 선택 라인(SSL) 및 이에 가장 인접한 워드라인(WL) 사이의 셀 소오스/드레인(160)을 공유할 수 있다.
상기 워드라인(WL)은 제어 게이트 전극(150), 전하저장 절연막(120), 터널 절연막(110), 블로킹 절연막(140) 및 물질막(130)을 포함할 수 있다. 상기 제어 게이트 전극(150)은 활성영역(ACT)을 가로지르고, 상기 전하저장 절연막(120)은 상기 제어 게이트 전극(150)과 상기 활성영역(ACT) 사이에 개재된다. 상기 터널 절연막(110)은 상기 전하저장 절연막(120) 및 상기 활성영역(ACT) 사이에 개재되고, 상기 블로킹 절연막(140)은 상기 제어 게이트 전극(150) 및 상기 전하저장 절연막(120) 사이에 개재된다. 상기 물질막(130)은 상기 터널 절연막(110) 및 블로킹 절연막(140) 사이에 개재된다. 상기 물질막(130)은 상기 전하저장 절연막(120) 및 상기 블로킹 절연막(140) 사이에 개재될 수 있다. 상기 물질막(130)은 제1 실시예에서 설명한 것과 동일한 물질로 형성될 수 있다. 이와는 달리, 상기 워드라인(WL) 은 상기 터널 절연막(110) 및 상기 전하저장 절연막(120) 사이에 개재된 제2 실시예의 물질막(도 4의 130a)을 포함할 수도 있다. 이와는 또 다르게, 상기 워드라인(WL)은 상기 제3 실시예에 개시된 바와 같이 상기 터널 절연막(110) 및 전하저장 절연막(120) 사이의 제1 물질막(도 6의 130a) 및 상기 전하저장 절연막(120) 및 블로킹 절연막(140) 사이의 제2 물질막(도 6의 130)을 포함할 수도 있다.
상기 제어 게이트 전극(150) 상에는 하드마스크 패턴(미도시)이 배치될 수 있다. 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 선택 라인(SSL)는 상기 워드라인(WL)와 동일한 수직 구조를 가질 수 있다. 다만, 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)의 선폭은 워드라인(WL)의 선폭과 다를 수 있다. 특히, 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)의 선폭은 워드라인(WL)에 비하여 클 수 있다. 상기 터널 절연막(110), 전하저장 절연막(120), 도전막(130), 및 블로킹 절연막(140)에 대응되는 상기 접지 및 스트링 선택 라인(GSL,SSL)내의 층들은 상기 접지 및 스트링 선택 트렌지스터들의 게이트 절연막으로 사용될 수 있다.
상기 터널 절연막(110), 전하저장 절연막(120), 물질막(130) 및 블로킹 절연막(140)은 인접한 반도체 기판 상으로 연장될 수 있다. 상기 복수의 워드라인(WL)은 상기 터널 절연막(110), 전하저장 절연막(120), 물질막(130) 및 블로킹 절연막(140)를 공유할 수 있다. 또한, 상기 접지 및 스트링 선택 라인들(GSL,SSL)도 상기 연장된 터널 절연막(110), 전하 저장막(120), 물질막(130) 및 블로킹 절연막(140)을 공유할 수 있다. 셀 스페이서(미도시)가 상기 제어 게이트 전극(150)의 측벽에 배치될 수 있다. 상기 셀 스페이서(미도시)는 연장된 블로킹 절연막(140) 상에 위치할 수 있다. 상기 낸드(NAND)형 비휘발성 기억소자의 동작 방법은 미국특허 US 5,473,563호에 개시된 기술적 특징을 포함할 수 있다.
(제5 실시예)
본 실시예는 노어(NOR)형 비휘발성 기억 소자를 개시한다. 본 실시예에 따른 노어형 비휘발성 기억 소자는 상술한 제1, 제2 및 제3 실시예들에 개시된 물질막들을 포함할 수 있다. 본 실시예에서 상술한 실시예들과 동일한 구성은 동일한 참조부호를 사용한다.
도 10은 본 발명의 또 다른 실시예에 따른 노아(NOR)형 비휘발성 기억소자를 나타내는 평면도이고, 도 11은 도 10의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 실시예들에 따른 노아(NOR)형 비휘발성 기억 소자는 셀 영역을 구비하는 기판(100)을 포함할 수 있다. 소자 분리막(205)이 반도체 기판(100)에 배치되어 활성영역들(200,210,220)을 정의한다. 제1 활성영역들(200)은 제1 방향으로 나란히 배열될 수 있다. 상기 제1 활성영역들(200) 사이에 규칙적으로 소오스 스트래핑 활성영역들(210)이 배치될 수 있다. 상기 소오스 스트래핑 활성영역들(210)은 상기 제 1 방향으로 연장될 수 있다. 제2 활성영역들(220)이 상기 제1 방향에 수직한 제2 방향으로 나란히 연장될 수 있다. 상기 제2 활성영역들(220)은 상기 제1 활성영역들(200) 및 스트래핑 활성영역들(210)을 상기 제2 방향으로 가로지를 수 있다. 상기 제2 활성영역들(220)은 소오 스 라인의 역활을 수행할 수 있다.
한쌍의 워드라인들(WL)이 상기 제2 방향으로 연장되어 상기 제1 활성영역들(200)과 상기 소스 스트래핑 활성영역들(210)의 상부를 가로지를 수 있다. 상기 각 워드라인들(WL) 양측의 활성영역들(200,210,220) 내에 소오스/드레인(260)이 배치된다. 상기 소오스/드레인(260)은 도펀트로 도핑된 영역일 수 있다. 상기 한 쌍의 워드라인들(WL)의 양측에 위치한 제1 활성영역(200)에 형성된 소오스/드레인(260)은 비트라인 콘택 플러그(240)를 통하여 비트라인과 전기적으로 접속될 수 있다. 상기 한 쌍의 워드라인들(WL) 사이에 형성된 소오스/드레인(260)은 상기 제2 활성영역(220)을 따라 연장되어, 상기 제2 방향으로 이웃한 소오스/드레인들(260)과 전기적으로 접속될 수 있다. 따라서, 상기 제2 활성영역(220)은 소오스 라인의 역활을 수행할 수 있다.상기 제2 활성영역(220)과 상기 소오스 스트래핑 활성영역(210)이 교차하는 위치에서 소오스 콘택(230)이 형성될 수 있다.
제1 실시예와 개시된 것과 같이, 워드라인(WL)은 상기 기판(100) 상에 차례로 적층된 터널 절연막(110), 전하저장 절연막(120), 물질막(130), 블로킹 절연막(140), 및 제어 게이트 전극(150)을 포함할 수 있다. 이와는 달리, 제2 실시예에 개시된 것과 같이, 상기 워드라인(WL)은 상기 터널 절연막(110) 및 전하저장 절연막(120) 사이에 개재된 물질막(도 4의 130a)을 포함할 수도 있다. 이와는 또 다르게, 제3 실시예에 개시된 것과 같이, 상기 워드라인(WL)은 상기 터널 절연막(110) 및 전하저장 절연막(120) 사이에 개재된 제1 물질막(도 6의 130a) 및 상기 전하저장 절연막(120) 및 블로킹 절연막(140) 사이에 개재된 제2 물질막(도 6의 130)을 포함할 수도 있다. 상기 터널 절연막(110), 전하저장 절연막(120), 물질막(130) 및 블로킹 절연막(140)은 제 2 방향으로 연장될 수 있고, 상기 워드라인들(WL)은 상기 터널 절연막(110), 전하 저장막(120), 물질막(130) 및 블로킹 절연막(140)를 공유할 수 있다. 스페이서(미도시)는 연장된 블로킹 절연막(150) 상에 위치할 수 있다.
한편, 본 발명의 일 실시예들에 따르면, 상술한 실시예들에 개시된 비휘발성 기억 소자는 전자 시스템내에 포함될 수 있다. 상기 전자 시스템을 도면을 참조하여 구체적으로 설명한다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 갖는 전자 시스템을 나타내는 블럭도이다.
도 12를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 서로 결합 되어 있다. 상기 버스(1350)는 데이터들이 이동하는 통로에 해당한다. 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 상술한 제1 내지 제5 실시예들에 개시된 비휘발성 기억 소자들 중에서 선택된 적어도 하나를 포함할 수 있 다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
다음으로, 본 발명의 실시예들에 따른 메모리 카드를 도면을 참조하여 구체적으로 설명한다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 갖는 메모리 카드를 나타내는 블록도이다.
도 13을 참조하면, 메모리 카드(1400)는 비휘발성 기억 장치(1410) 및 메모리 제어기(1420)를 포함한다. 상기 비휘발성 기억 장치(1410)는 데이터를 저장하거 나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 상술한 제1 내지 제5 실시예들에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 장치(1410)를 제어한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억소자를 설명하기 위한 단면도이다.
도 2a는 도 1의 물질막이 도전물질을 포함하는 경우에, 평형 상태에서 도 1의 I-I'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 2b는 도 1의 물질막이 도전물질을 포함하는 경우에, 프로그램 동작시에 도 1의 I-I'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 3a는 도 1의 물질막이 절연물질을 포함하는 경우에, 평형 상태에서 도 1의 I-I'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 3b는 도 1의 물질막이 절연물질을 포함하는 경우에, 프로그램 동작시에 도 3의 I-I'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다.
도 5a는 도 4의 물질막이 도전물질을 포함하는 경우에, 평형 상태에서 도 4의 Ⅱ-Ⅱ'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 5b는 도 4의 물질막이 절연물질을 포함하는 경우에, 평형 상태에서 도 4의 Ⅱ-Ⅱ'을 따라 취해진 에너지 밴드 다이어그램을 나타내는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 단면도이다.
도 7은 평형 상태에서 도 6의 Ⅲ-Ⅲ'을 따라 취해진 에너지 밴드 다이어드 그램을 나타내는 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 낸드(NAND)형 비휘발성 기억소자를 나타내는 평면도이다.
도 9는 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 노아(NOR)형 비휘발성 기억소자를 나타내는 평면도이다.
도 11은 도 10의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 갖는 전자 시스템을 나타내는 블럭도이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 갖는 메모리 카드를 나타내는 블록도이다.

Claims (20)

  1. 기판 상에 배치된 제어 게이트 전극;
    상기 제어 게이트 전극과 상기 기판 사이에 개재된 전하저장 절연막;
    상기 전하저장 절연막 및 상기 기판 사이에 개재된 터널 절연막;
    상기 전하저장 절연막 및 상기 제어 게이트 전극 사이에 개재된 블로킹 절연막; 및
    상기 터널 절연막 및 상기 블로킹 절연막 사이에 개재되고, 전위우물의 바닥을 이루는 에너지 준위를 갖는 물질막을 포함하되,
    상기 물질막은 절연물질을 포함하고,
    상기 물질막에 포함된 상기 절연물질의 전도대 하단의 가장자리는 상기 물질막의 에너지 준위에 포함되고, 상기 절연물질의 전자친화도는 상기 전하저장 절연막의 전자친화도보다 큰 비휘발성 기억 소자.
  2. 청구항 1항에 있어서,
    상기 물질막은 도전물질을 더 포함하는 비휘발성 기억 소자.
  3. 청구항 2항에 있어서,
    상기 물질막에 포함된 상기 도전물질의 페르미 준위는 상기 물질막의 상기 에너지 준위에 포함되고, 상기 도전물질의 일함수는 상기 전하저장 절연막의 전자친화도 보다 큰 비휘발성 기억 소자.
  4. 청구항 3항에 있어서,
    상기 물질막에 포함된 상기 도전물질의 일함수는 적어도 4eV인 비휘발성 기 억 소자.
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  8. 기판 상에 배치된 제어 게이트 전극;
    상기 제어 게이트 전극과 상기 기판 사이에 개재된 전하저장 절연막;
    상기 전하저장 절연막 및 상기 기판 사이에 개재된 터널 절연막;
    상기 전하저장 절연막 및 상기 제어 게이트 전극 사이에 개재된 블로킹 절연막; 및
    상기 터널 절연막 및 상기 블로킹 절연막 사이에 개재되고, 전위우물의 바닥을 이루는 에너지 준위를 갖는 물질막을 포함하되,
    상기 물질막은 절연물질을 포함하고,
    상기 물질막에 포함된 상기 절연물질은 트랩을 포함하되, 상기 절연물질의 트랩의 바닥 및 진공준위 사이의 에너지 차이는 상기 전하저장 절연막의 트랩의 바닥 및 상기 진공준위 사이의 에너지 차이 보다 큰 비휘발성 기억 소자.
  9. 청구항 1항에 있어서,
    상기 물질막에 포함된 상기 절연물질은 상기 터널 절연막에 비하여 높은 유전상수를 갖는 비휘발성 기억 소자.
  10. 청구항 1항에 있어서,
    상기 전위 우물은 상기 전하저장 절연막 및 상기 물질 간 계면 전위 장벽에 해당하는 제1 내부 전위 장벽을 포함하는 비휘발성 기억 소자.
  11. 청구항 10항에 있어서,
    상기 전위 우물은 상기 물질막 및 상기 블로킹 절연막 간 계면 전위 장벽에해당하는 제2 내부 전위 장벽을 더 포함하는 비휘발성 기억 소자.
  12. 청구항 10항에 있어서,
    상기 전위 우물은 상기 물질막 및 상기 터널 절연막 간 계면 전위 장벽에 해당하는 제2 내부 전위 장벽을 더 포함하는 비휘발성 기억 소자.
  13. 기판 상에 배치된 제어 게이트 전극;
    상기 제어 게이트 전극과 상기 기판 사이에 개재된 전하저장 절연막;
    상기 전하저장 절연막 및 상기 기판 사이에 개재된 터널 절연막;
    상기 전하저장 절연막 및 상기 제어 게이트 전극 사이에 개재된 블로킹 절연막; 및
    상기 터널 절연막 및 상기 블로킹 절연막 사이에 개재되고, 전위우물의 바닥을 이루는 에너지 준위를 갖는 물질막을 포함하되,
    상기 물질막은,
    상기 터널 절연막 및 전하저장 절연막 사이에 개재되고 제1 전위 우물의 바닥을 이루는 에너지 준위를 포함하는 제1 막; 및
    상기 블로킹 절연막 및 상기 전하저장 절연막 사이에 개재되고 제2 전위 우물의 바닥을 이루는 에너지 준위를 포함하는 제2 막을 포함하는 비휘발성 기억 소자.
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