JPH05267684A - 不揮発性記憶素子 - Google Patents
不揮発性記憶素子Info
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- JPH05267684A JPH05267684A JP6225792A JP6225792A JPH05267684A JP H05267684 A JPH05267684 A JP H05267684A JP 6225792 A JP6225792 A JP 6225792A JP 6225792 A JP6225792 A JP 6225792A JP H05267684 A JPH05267684 A JP H05267684A
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- JP
- Japan
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- film
- oxide film
- floating gate
- insulating film
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Abstract
(57)【要約】
【目的】キャパシタ絶縁膜の実効膜厚を薄くできる不揮
発性メモリセル提供をする。 【構成】フローティングゲート１２とコントロールゲー
ト１４との間に介在されるキャパシタ絶縁膜１３を、フ
ローティングゲート１２からコントロールゲート１４に
向かって、第１の窒化膜１３ａ、第１の酸化膜１３ｂ、
第２の窒化膜１３ｃ、第２の酸化膜１３ｄを順次積層し
て、ＮＯＮＯ構造とする。 【効果】最下層の窒化膜１３ａによって、第１の酸化膜
１３ｂへのフローティングゲート１２内のホットエレク
トロンの注入がブロックされる。そのため、第１の酸化
膜１３ｂを薄くしても、リーク電流をカットできると共
に、電荷保持特性の確保できる。
発性メモリセル提供をする。 【構成】フローティングゲート１２とコントロールゲー
ト１４との間に介在されるキャパシタ絶縁膜１３を、フ
ローティングゲート１２からコントロールゲート１４に
向かって、第１の窒化膜１３ａ、第１の酸化膜１３ｂ、
第２の窒化膜１３ｃ、第２の酸化膜１３ｄを順次積層し
て、ＮＯＮＯ構造とする。 【効果】最下層の窒化膜１３ａによって、第１の酸化膜
１３ｂへのフローティングゲート１２内のホットエレク
トロンの注入がブロックされる。そのため、第１の酸化
膜１３ｂを薄くしても、リーク電流をカットできると共
に、電荷保持特性の確保できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ、フラシュ
ＥＥＰＲＯＭ、ＮＡＮＤ−ＥＥＰＲＯＭ等の不揮発性記
憶素子に関する。
ＥＥＰＲＯＭ、ＮＡＮＤ−ＥＥＰＲＯＭ等の不揮発性記
憶素子に関する。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラシュＥＥＰＲＯ
Ｍ、ＮＡＮＤ−ＥＥＰＲＯＭ等の不揮発性記憶素子（以
下、不揮発性メモリセルという）は、図３の如く、チャ
ネル領域１ａを挟んでＮ型ソース領域１ｂおよびＮ型ド
レイン領域１ｃが形成されたＰ型シリコン基板１と、チ
ャネル領域１ａの上部にトンネル絶縁膜２を介して形成
された浮遊ゲート（以下、フローティングゲート（ｆｌ
ｏａｔｉｎｇ ｇａｔｅ）という）３と、フローティン
グゲート３の上部にキャパシタ絶縁膜４を介して形成さ
れた制御ゲート（以下、コントロールゲート（ｃｏｎｔ
ｒｏｌ ｇａｔｅ）という）５とを備えており、ソース
領域１ｂおよびコントロールゲート５に各所定の電圧を
印加して、ドレイン領域１ｃとチャネル領域１ａとの境
界で生じたホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒ
ｏｎ）をフローティングゲート３に注入させることによ
り、情報の書き込みを行う。
Ｍ、ＮＡＮＤ−ＥＥＰＲＯＭ等の不揮発性記憶素子（以
下、不揮発性メモリセルという）は、図３の如く、チャ
ネル領域１ａを挟んでＮ型ソース領域１ｂおよびＮ型ド
レイン領域１ｃが形成されたＰ型シリコン基板１と、チ
ャネル領域１ａの上部にトンネル絶縁膜２を介して形成
された浮遊ゲート（以下、フローティングゲート（ｆｌ
ｏａｔｉｎｇ ｇａｔｅ）という）３と、フローティン
グゲート３の上部にキャパシタ絶縁膜４を介して形成さ
れた制御ゲート（以下、コントロールゲート（ｃｏｎｔ
ｒｏｌ ｇａｔｅ）という）５とを備えており、ソース
領域１ｂおよびコントロールゲート５に各所定の電圧を
印加して、ドレイン領域１ｃとチャネル領域１ａとの境
界で生じたホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒ
ｏｎ）をフローティングゲート３に注入させることによ
り、情報の書き込みを行う。
【０００３】フローティングゲート３とコントロールゲ
ート５との間に介在されたキャパシタ絶縁膜４は、フロ
ーティングゲート３である多結晶シリコンを熱酸化して
形成されたＳｉＯ2 膜である。近年、不揮発性メモリセ
ルの高性能化、微細化が望まれているが、セルを高性能
化、微細化する上で、フローティングゲートとコントロ
ールゲートとの間に介在されたキャパシタ絶縁膜の薄膜
化が最も重要な課題となっている。すなわち、キャパシ
タ絶縁膜を薄くすることで、コントロールゲートの電位
を効率よくフローティングゲートに伝達でき、セルの書
き込み、読み出しが達成され、微細化が可能となる。一
方、キャパシタ絶縁膜は、不揮発性の要求を満たすた
め、フローティングゲートに注入されたホットエレクト
ロンを長期間閉じ込めておく必要がある。
ート５との間に介在されたキャパシタ絶縁膜４は、フロ
ーティングゲート３である多結晶シリコンを熱酸化して
形成されたＳｉＯ2 膜である。近年、不揮発性メモリセ
ルの高性能化、微細化が望まれているが、セルを高性能
化、微細化する上で、フローティングゲートとコントロ
ールゲートとの間に介在されたキャパシタ絶縁膜の薄膜
化が最も重要な課題となっている。すなわち、キャパシ
タ絶縁膜を薄くすることで、コントロールゲートの電位
を効率よくフローティングゲートに伝達でき、セルの書
き込み、読み出しが達成され、微細化が可能となる。一
方、キャパシタ絶縁膜は、不揮発性の要求を満たすた
め、フローティングゲートに注入されたホットエレクト
ロンを長期間閉じ込めておく必要がある。
【０００４】しかし、図３に示す不揮発性メモリセルに
おいて、キャパシタ絶縁膜４を薄膜化すると、膜の欠陥
の増大や、リーク電流量がデバイスで要求される仕様を
満たさなくなるといった問題点が発生する。上記に対処
するため、図４に示すような、キャパシタ絶縁膜４をＯ
ＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造
とした不揮発性メモリセルが提案されている。すなわ
ち、キャパシタ絶縁膜４は、Ｓｉ3 Ｎ4 からなる窒化膜
４ｂを、ＳｉＯ2 からなるボトム酸化膜４ａと、ＳｉＯ
2 からなるトップ酸化膜４ｃとでサンドイッチした構造
とされている。なお、図４中、６はトンネル絶縁膜２、
フローティングゲート３、キャパシタ絶縁膜４およびコ
ントロールゲート５を覆う層間絶縁膜である。
おいて、キャパシタ絶縁膜４を薄膜化すると、膜の欠陥
の増大や、リーク電流量がデバイスで要求される仕様を
満たさなくなるといった問題点が発生する。上記に対処
するため、図４に示すような、キャパシタ絶縁膜４をＯ
ＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造
とした不揮発性メモリセルが提案されている。すなわ
ち、キャパシタ絶縁膜４は、Ｓｉ3 Ｎ4 からなる窒化膜
４ｂを、ＳｉＯ2 からなるボトム酸化膜４ａと、ＳｉＯ
2 からなるトップ酸化膜４ｃとでサンドイッチした構造
とされている。なお、図４中、６はトンネル絶縁膜２、
フローティングゲート３、キャパシタ絶縁膜４およびコ
ントロールゲート５を覆う層間絶縁膜である。
【０００５】
【発明が解決しようとする課題】図４に示したＯＮＯ構
造を有する不揮発性メモリセルは、セルのリーク特性と
電荷保持特性とを向上させる点では一応の効果があるも
のの、１６Ｍビット以降の大容量高信頼性不揮発性メモ
リを実現するためには、さらにＯＮＯ構造のキャパシタ
絶縁膜（以下、ＯＮＯ膜という）４を薄膜化する必要が
ある。
造を有する不揮発性メモリセルは、セルのリーク特性と
電荷保持特性とを向上させる点では一応の効果があるも
のの、１６Ｍビット以降の大容量高信頼性不揮発性メモ
リを実現するためには、さらにＯＮＯ構造のキャパシタ
絶縁膜（以下、ＯＮＯ膜という）４を薄膜化する必要が
ある。
【０００６】ＯＮＯ膜４の最上層のトップ酸化膜４ｃに
おいては、その膜厚を厚くするほど、全域にわたってリ
ーク電流が低下しするが、３ｎｍ付近までの膜厚がリー
ク電流の低減に有効に働く。窒化膜４ｂ中は、ホットエ
レクトロンが特に低電界側に流れやすい。コントロール
ゲート５側からのホール（ｈｏｌｅ）の注入量は、コン
トロールゲート５側の酸化膜、すなわちトップ酸化膜４
ｃの膜厚によって大きく左右される。ＯＮＯ膜４の薄膜
化を図るために、トップ酸化膜４ｃの膜厚を３ｎｍ以下
にすると、ホールがトップ酸化膜４ｃをトンネルして窒
化膜４ｂに流入する。ボトム酸化膜４ａは、ホールが流
れにくいので、注入されたホールは、ボトム酸化膜４ａ
と窒化膜４ｂとの界面付近に蓄積され、このホールが結
果的にボトム酸化膜４ａの電界を高め、ボトム酸化膜４
ａのファウラーノルドハイム（Ｆｏｗｌｅｒ Ｎｏｒｄ
ｈｅｉｍ）トンネル機構による電子電流を増加させる。
すなわち、トップ酸化膜４ｃは、ホールの注入を防ぐた
めには３ｎｍ以上の膜厚が必要である。
おいては、その膜厚を厚くするほど、全域にわたってリ
ーク電流が低下しするが、３ｎｍ付近までの膜厚がリー
ク電流の低減に有効に働く。窒化膜４ｂ中は、ホットエ
レクトロンが特に低電界側に流れやすい。コントロール
ゲート５側からのホール（ｈｏｌｅ）の注入量は、コン
トロールゲート５側の酸化膜、すなわちトップ酸化膜４
ｃの膜厚によって大きく左右される。ＯＮＯ膜４の薄膜
化を図るために、トップ酸化膜４ｃの膜厚を３ｎｍ以下
にすると、ホールがトップ酸化膜４ｃをトンネルして窒
化膜４ｂに流入する。ボトム酸化膜４ａは、ホールが流
れにくいので、注入されたホールは、ボトム酸化膜４ａ
と窒化膜４ｂとの界面付近に蓄積され、このホールが結
果的にボトム酸化膜４ａの電界を高め、ボトム酸化膜４
ａのファウラーノルドハイム（Ｆｏｗｌｅｒ Ｎｏｒｄ
ｈｅｉｍ）トンネル機構による電子電流を増加させる。
すなわち、トップ酸化膜４ｃは、ホールの注入を防ぐた
めには３ｎｍ以上の膜厚が必要である。
【０００７】また、窒化膜４ｂの薄膜化には、いくつか
の制約要因がある。まず、トップ酸化膜４ｃを形成する
酸化工程において、あまり窒化膜４ｂが薄いと異常酸化
が発生する。また、ＯＮＯ膜４の経時破壊特性（ＴＤＤ
Ｂ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒ
ｉｃ Ｂｒｅａｋｄｏｗｎ）は、窒化膜４ｂが薄くなる
と劣化し、膜が絶縁破壊しやすい。すなわち、窒化膜４
ｂを薄膜化すると、電荷保持特性は改善されるが、窒化
膜４ｂを５ｎｍ以下まで薄膜化すると、絶縁膜の信頼性
が低下する場合がある。
の制約要因がある。まず、トップ酸化膜４ｃを形成する
酸化工程において、あまり窒化膜４ｂが薄いと異常酸化
が発生する。また、ＯＮＯ膜４の経時破壊特性（ＴＤＤ
Ｂ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒ
ｉｃ Ｂｒｅａｋｄｏｗｎ）は、窒化膜４ｂが薄くなる
と劣化し、膜が絶縁破壊しやすい。すなわち、窒化膜４
ｂを薄膜化すると、電荷保持特性は改善されるが、窒化
膜４ｂを５ｎｍ以下まで薄膜化すると、絶縁膜の信頼性
が低下する場合がある。
【０００８】トップ酸化膜４ｃ、窒化膜４ｂは、もとも
と膜厚が薄いので、ＯＮＯ膜４の実効膜厚に占める各層
の割合は、膜厚１０〜１５ｎｍであるボトム酸化膜４ａ
が最も大きい。したがって、ＯＮＯ膜４の実効膜厚を薄
膜化しようとする場合に、最も効果があるのはボトム酸
化膜４ａの薄膜化である。ボトム酸化膜４ａは、高濃度
にリンがドープされた多結晶シリコンであるフローティ
ングゲート３を熱酸化することで形成されるが、その膜
質は本質的にシリコン基板１上に形成したものよりも悪
い。これは、多結晶シリコン上に均一な膜厚で酸化膜
が成長しないこと、酸化膜中にリンが取り込まれ酸化
膜質を劣化させること等が本質的な要因である。さら
に、多結晶シリコンは、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積され
るが、その膜中に混入する不純物のレベルが高いと、成
長させる酸化膜厚が５ｎｍ程度と薄い場合には、顕著な
欠陥密度の増大を招く。
と膜厚が薄いので、ＯＮＯ膜４の実効膜厚に占める各層
の割合は、膜厚１０〜１５ｎｍであるボトム酸化膜４ａ
が最も大きい。したがって、ＯＮＯ膜４の実効膜厚を薄
膜化しようとする場合に、最も効果があるのはボトム酸
化膜４ａの薄膜化である。ボトム酸化膜４ａは、高濃度
にリンがドープされた多結晶シリコンであるフローティ
ングゲート３を熱酸化することで形成されるが、その膜
質は本質的にシリコン基板１上に形成したものよりも悪
い。これは、多結晶シリコン上に均一な膜厚で酸化膜
が成長しないこと、酸化膜中にリンが取り込まれ酸化
膜質を劣化させること等が本質的な要因である。さら
に、多結晶シリコンは、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積され
るが、その膜中に混入する不純物のレベルが高いと、成
長させる酸化膜厚が５ｎｍ程度と薄い場合には、顕著な
欠陥密度の増大を招く。
【０００９】ボトム酸化膜４ａの膜質、膜厚が不十分な
場合、ボトム酸化膜４ａがフローティングゲート３から
のホットエレクトロンの注入を十分にブロックできない
ため、窒化膜４ｂにホットエレクトロンが注入されてし
まう。そうすると、ボトム酸化膜４ａと窒化膜４ｂとの
界面で、ホットエレクトロンがコントロールゲート５か
ら入ってくるホールと再結合し、電流が発生してしま
う。すなわち、ボトム酸化膜４ａによって、低電界側で
のリーク電流を十分にカットできない。また、窒化膜４
ｂ中にホットエレクトロンが注入されると、その上部の
トップ酸化膜４ｃも薄いので、ホットエレクトロンはコ
ントロールゲート５まで容易にトンネルしてしまう。こ
れにより、電荷保持特性も劣化する。
場合、ボトム酸化膜４ａがフローティングゲート３から
のホットエレクトロンの注入を十分にブロックできない
ため、窒化膜４ｂにホットエレクトロンが注入されてし
まう。そうすると、ボトム酸化膜４ａと窒化膜４ｂとの
界面で、ホットエレクトロンがコントロールゲート５か
ら入ってくるホールと再結合し、電流が発生してしま
う。すなわち、ボトム酸化膜４ａによって、低電界側で
のリーク電流を十分にカットできない。また、窒化膜４
ｂ中にホットエレクトロンが注入されると、その上部の
トップ酸化膜４ｃも薄いので、ホットエレクトロンはコ
ントロールゲート５まで容易にトンネルしてしまう。こ
れにより、電荷保持特性も劣化する。
【００１０】上記のように、ＯＮＯ膜４の実効膜厚に占
める割合が最も大きいボトム酸化膜４ａの薄膜化には限
界があるので、ＯＮＯ膜４の実効膜厚を２０ｎｍ以下に
薄膜化するのが困難となっていた。本発明は、上記に鑑
み、浮遊デートと制御ゲートとの間に介在させたキャパ
シタ絶縁膜の実効膜厚を薄くできる不揮発性記憶素子の
提供を目的とする。
める割合が最も大きいボトム酸化膜４ａの薄膜化には限
界があるので、ＯＮＯ膜４の実効膜厚を２０ｎｍ以下に
薄膜化するのが困難となっていた。本発明は、上記に鑑
み、浮遊デートと制御ゲートとの間に介在させたキャパ
シタ絶縁膜の実効膜厚を薄くできる不揮発性記憶素子の
提供を目的とする。
【００１１】
【課題を解決するための手段】本発明による課題解決手
段は、チャネル領域を挟んでソース領域およびドレイン
領域が形成された半導体基板と、チャネル領域の上部に
トンネル絶縁膜を介して形成された浮遊ゲートと、浮遊
ゲートの上部にキャパシタ絶縁膜を介して形成された制
御ゲートとを備え、ドレイン領域および制御ゲートに各
所定の電圧を印加して、ドレイン領域とチャネル領域と
の境界で生じたホットエレクトロンを浮遊ゲートに注入
させることにより、情報の書き込みを行う不揮発性記憶
素子において、上記キャパシタ絶縁膜は、浮遊ゲートか
ら制御ゲートに向かって、第１の窒化膜、第１の酸化
膜、第２の窒化膜、第２の酸化膜を順次積層したＮＯＮ
Ｏ構造を有するものである。
段は、チャネル領域を挟んでソース領域およびドレイン
領域が形成された半導体基板と、チャネル領域の上部に
トンネル絶縁膜を介して形成された浮遊ゲートと、浮遊
ゲートの上部にキャパシタ絶縁膜を介して形成された制
御ゲートとを備え、ドレイン領域および制御ゲートに各
所定の電圧を印加して、ドレイン領域とチャネル領域と
の境界で生じたホットエレクトロンを浮遊ゲートに注入
させることにより、情報の書き込みを行う不揮発性記憶
素子において、上記キャパシタ絶縁膜は、浮遊ゲートか
ら制御ゲートに向かって、第１の窒化膜、第１の酸化
膜、第２の窒化膜、第２の酸化膜を順次積層したＮＯＮ
Ｏ構造を有するものである。
【００１２】
【作用】上記課題解決手段において、キャパシタ絶縁膜
の最下層に第１の窒化膜があるため、この窒化膜によっ
て、第１の酸化膜への浮遊ゲート内のホットエレクトロ
ンの注入がブロックされる。そのため、浮遊ゲート側の
第１の酸化膜の膜厚を薄くしても、第１の酸化膜と第２
の窒化膜との界面で、ホットエレクトロンと制御ゲート
から入ってくるホールとが再結合して電流が発生すると
いったことはなくなり、リーク電流をカットできる。
の最下層に第１の窒化膜があるため、この窒化膜によっ
て、第１の酸化膜への浮遊ゲート内のホットエレクトロ
ンの注入がブロックされる。そのため、浮遊ゲート側の
第１の酸化膜の膜厚を薄くしても、第１の酸化膜と第２
の窒化膜との界面で、ホットエレクトロンと制御ゲート
から入ってくるホールとが再結合して電流が発生すると
いったことはなくなり、リーク電流をカットできる。
【００１３】また、第２の窒化膜中にホットエレクトロ
ンが注入されることもないので、ホットエレクトロンが
制御ゲートまでトンネルすることもなく、電荷保持特性
も確保できる。
ンが注入されることもないので、ホットエレクトロンが
制御ゲートまでトンネルすることもなく、電荷保持特性
も確保できる。
【００１４】
【実施例】以下、本発明の一実施例を図１，２に基づい
て詳述する。本実施例に係る不揮発性記憶素子（以下、
不揮発性メモリという）は、ＥＰＲＯＭ、フラシュＥＥ
ＰＲＯＭ、ＮＡＮＤ−ＥＥＰＲＯＭ等に利用可能なスタ
ック型とされており、その構造について、図１を参照し
つつ説明する。図１は本発明の一実施例に係る不揮発性
メモリの断面図である。
て詳述する。本実施例に係る不揮発性記憶素子（以下、
不揮発性メモリという）は、ＥＰＲＯＭ、フラシュＥＥ
ＰＲＯＭ、ＮＡＮＤ−ＥＥＰＲＯＭ等に利用可能なスタ
ック型とされており、その構造について、図１を参照し
つつ説明する。図１は本発明の一実施例に係る不揮発性
メモリの断面図である。
【００１５】上記スタック型不揮発性メモリは、図１の
如く、表層部にチャネル領域１０ａを挟んでＮ型ソース
領域１０ｂおよびＮ型ドレイン領域１０ｃが形成された
Ｐ型シリコン基板１０と、チャネル領域１０ａの上部
に、ソース領域１０ｂおよびドレイン領域１０ｃを架橋
させて設けられたトンネル絶縁膜１１を介して形成され
た浮遊ゲート（以下、フローティングゲート（ｆｌｏａ
ｔｉｎｇ ｇａｔｅ）という）１２と、フローティング
ゲート１２の上部にキャパシタ絶縁膜１３を介して形成
された制御ゲート（以下、コントロールゲート（ｃｏｎ
ｔｒｏｌ ｇａｔｅ）という）１４と、トンネル絶縁膜
１１、フローティングゲート１２、キャパシタ絶縁膜１
３およびコントロールゲート１４を覆う層間絶縁膜１５
とを備えている。
如く、表層部にチャネル領域１０ａを挟んでＮ型ソース
領域１０ｂおよびＮ型ドレイン領域１０ｃが形成された
Ｐ型シリコン基板１０と、チャネル領域１０ａの上部
に、ソース領域１０ｂおよびドレイン領域１０ｃを架橋
させて設けられたトンネル絶縁膜１１を介して形成され
た浮遊ゲート（以下、フローティングゲート（ｆｌｏａ
ｔｉｎｇ ｇａｔｅ）という）１２と、フローティング
ゲート１２の上部にキャパシタ絶縁膜１３を介して形成
された制御ゲート（以下、コントロールゲート（ｃｏｎ
ｔｒｏｌ ｇａｔｅ）という）１４と、トンネル絶縁膜
１１、フローティングゲート１２、キャパシタ絶縁膜１
３およびコントロールゲート１４を覆う層間絶縁膜１５
とを備えている。
【００１６】トンネル絶縁膜１１および層間絶縁膜１５
は、ＳｉＯ2 からなり、フローティングゲート１２およ
びコントロールゲート１４は、高濃度にリンがドープさ
れた多結晶シリコン（以下、ポリシリコンという）から
なる。フローティングゲート１２とコントロールゲート
１４との間に介在されたキャパシタ絶縁膜１３は、フロ
ーティングゲート１２からコントロールゲート１４に向
かって、Ｓｉ3 Ｎ4 からなる第１の窒化膜１３ａ、Ｓｉ
Ｏ2 からなる第１の酸化膜（以下、ボトム酸化膜とい
う）１３ｂ、Ｓｉ3 Ｎ4 からなる第２の窒化膜１３ｃ、
ＳｉＯ2 からなる第２の酸化膜（以下、トップ酸化膜と
いう）１３ｄが順次積層されてなる。すなわち、キャパ
シタ絶縁膜１３は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄ
ｅ−Ｏｘｉｄｅ）構造のボトム酸化膜１３ｂ下に、窒化
膜１３ａを形成することにより、ＮＯＮＯ（Ｎｉｔｒｉ
ｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造
としたものである。
は、ＳｉＯ2 からなり、フローティングゲート１２およ
びコントロールゲート１４は、高濃度にリンがドープさ
れた多結晶シリコン（以下、ポリシリコンという）から
なる。フローティングゲート１２とコントロールゲート
１４との間に介在されたキャパシタ絶縁膜１３は、フロ
ーティングゲート１２からコントロールゲート１４に向
かって、Ｓｉ3 Ｎ4 からなる第１の窒化膜１３ａ、Ｓｉ
Ｏ2 からなる第１の酸化膜（以下、ボトム酸化膜とい
う）１３ｂ、Ｓｉ3 Ｎ4 からなる第２の窒化膜１３ｃ、
ＳｉＯ2 からなる第２の酸化膜（以下、トップ酸化膜と
いう）１３ｄが順次積層されてなる。すなわち、キャパ
シタ絶縁膜１３は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄ
ｅ−Ｏｘｉｄｅ）構造のボトム酸化膜１３ｂ下に、窒化
膜１３ａを形成することにより、ＮＯＮＯ（Ｎｉｔｒｉ
ｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造
としたものである。
【００１７】ここで、上記不揮発性メモリの製造方法に
ついて、図２を参照しつつ説明する。図２は不揮発性メ
モリの製造方法を工程順に示す断面図である。図２
（ａ）のように、Ｐ型シリコン基板１０を熱酸化して、
シリコン基板１０上にＳｉＯ2 からなるトンネル絶縁膜
１１を積層し、さらにＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕ
ｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法によりポリシリコンを積層し、その後導電
性を付与するため、ポリシリコンに対して高濃度にリン
をドープしてフローティングゲート１２を形成する。
ついて、図２を参照しつつ説明する。図２は不揮発性メ
モリの製造方法を工程順に示す断面図である。図２
（ａ）のように、Ｐ型シリコン基板１０を熱酸化して、
シリコン基板１０上にＳｉＯ2 からなるトンネル絶縁膜
１１を積層し、さらにＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕ
ｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法によりポリシリコンを積層し、その後導電
性を付与するため、ポリシリコンに対して高濃度にリン
をドープしてフローティングゲート１２を形成する。
【００１８】次に、図２（ｂ）のように、ＬＰＣＶＤ法
あるいは熱窒化によりフローティングゲート１２上にＳ
ｉ3 Ｎ4 からなる第１の窒化膜１３ａを積層する。窒化
膜１３ａの膜厚は、電荷保持特性を確保するため、５ｎ
ｍ以下にするのが好ましい。そして、図２（ｃ）のよう
に、第１の窒化膜１３ａ上に窒化膜を厚く堆積させた
後、所定時間ウェット酸化を行う。そうすると、堆積さ
れた窒化膜が酸素により浸食されて、ＳｉＯ2 からなる
ボトム酸化膜１３ｂが形成される。このように、窒化膜
１３ａ上に窒化膜を厚く堆積させてウェット酸化を行う
のは、窒化膜１３ａが５ｎｍ以下と薄いので、熱酸化に
より窒化膜１３ａ上にボトム酸化膜１３ｂを形成しよう
とすると、下地となる窒化膜１３ａまでが異常酸化する
ことがあるからである。ボトム酸化膜１３ｂの膜厚は、
５ｎｍ程度が好ましい。
あるいは熱窒化によりフローティングゲート１２上にＳ
ｉ3 Ｎ4 からなる第１の窒化膜１３ａを積層する。窒化
膜１３ａの膜厚は、電荷保持特性を確保するため、５ｎ
ｍ以下にするのが好ましい。そして、図２（ｃ）のよう
に、第１の窒化膜１３ａ上に窒化膜を厚く堆積させた
後、所定時間ウェット酸化を行う。そうすると、堆積さ
れた窒化膜が酸素により浸食されて、ＳｉＯ2 からなる
ボトム酸化膜１３ｂが形成される。このように、窒化膜
１３ａ上に窒化膜を厚く堆積させてウェット酸化を行う
のは、窒化膜１３ａが５ｎｍ以下と薄いので、熱酸化に
より窒化膜１３ａ上にボトム酸化膜１３ｂを形成しよう
とすると、下地となる窒化膜１３ａまでが異常酸化する
ことがあるからである。ボトム酸化膜１３ｂの膜厚は、
５ｎｍ程度が好ましい。
【００１９】つづいて、図２（ｄ）のように、ＬＰＣＶ
Ｄ法あるいは熱窒化によりボトム酸化膜１３ｂ上にＳｉ
3 Ｎ4 からなる第２の窒化膜１３ｃを積層する。窒化膜
１３ｃの膜厚は、電荷保持特性およびリーク特性を確保
するため、５ｎｍ以上にするのが好ましい。その後、図
２（ｅ）のように、図２（ｃ）の工程と同様、第２の窒
化膜１３ｃ上に窒化膜を厚く堆積させた後、所定時間ウ
ェット酸化を行い、トップ酸化膜１３ｄを積層する。こ
れにより、キャパシタ絶縁膜１３は、下からＮＯＮＯ
（Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘ
ｉｄｅ）構造となる。
Ｄ法あるいは熱窒化によりボトム酸化膜１３ｂ上にＳｉ
3 Ｎ4 からなる第２の窒化膜１３ｃを積層する。窒化膜
１３ｃの膜厚は、電荷保持特性およびリーク特性を確保
するため、５ｎｍ以上にするのが好ましい。その後、図
２（ｅ）のように、図２（ｃ）の工程と同様、第２の窒
化膜１３ｃ上に窒化膜を厚く堆積させた後、所定時間ウ
ェット酸化を行い、トップ酸化膜１３ｄを積層する。こ
れにより、キャパシタ絶縁膜１３は、下からＮＯＮＯ
（Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘ
ｉｄｅ）構造となる。
【００２０】キャパシタ絶縁膜１３の成膜後、図２
（ｆ）のように、図２（ａ）の工程と同様、トップ酸化
膜１３ｄ上にＬＰＣＶＤ法によりポリシリコンを積層
後、導電性を付与するため、ポリシリコンに対して高濃
度にリンをドープしてコントロールゲート１４を形成す
る。そして、図２（ｇ）のように、フォソリソグラフィ
ー技術により、必要な部分を残して、トンネル絶縁膜１
１、フローティングゲート１２、キャパシタ絶縁膜１３
およびコントロールゲート１４を除去し、その後シリコ
ン基板１０に不純物をドープして、Ｎ型ソース領域１０
ｂおよびＮ型ドレイン領域１０ｃを形成する。
（ｆ）のように、図２（ａ）の工程と同様、トップ酸化
膜１３ｄ上にＬＰＣＶＤ法によりポリシリコンを積層
後、導電性を付与するため、ポリシリコンに対して高濃
度にリンをドープしてコントロールゲート１４を形成す
る。そして、図２（ｇ）のように、フォソリソグラフィ
ー技術により、必要な部分を残して、トンネル絶縁膜１
１、フローティングゲート１２、キャパシタ絶縁膜１３
およびコントロールゲート１４を除去し、その後シリコ
ン基板１０に不純物をドープして、Ｎ型ソース領域１０
ｂおよびＮ型ドレイン領域１０ｃを形成する。
【００２１】しかる後、図２（ｈ）のように、層間絶縁
膜１５で、トンネル絶縁膜１１、フローティングゲート
１２、キャパシタ絶縁膜１３およびコントロールゲート
１４を覆う。その後の工程は、従来の不揮発性メモリセ
ルの製造工程と同様であるので説明を省略する。次に、
上記不揮発性メモリセルの読み出し、書き込みおよび消
去の動作について説明する。
膜１５で、トンネル絶縁膜１１、フローティングゲート
１２、キャパシタ絶縁膜１３およびコントロールゲート
１４を覆う。その後の工程は、従来の不揮発性メモリセ
ルの製造工程と同様であるので説明を省略する。次に、
上記不揮発性メモリセルの読み出し、書き込みおよび消
去の動作について説明する。
【００２２】コントロールゲート１４およびドレイン領
域１０ｃに正の高電圧を印加すると共に、ソース領域１
０ｂを接地して、ソース−ドレイン間に電流を流すと、
ドレイン領域１０ｃとチャネル領域１０ａとの境界でホ
ットエレクトロン（ｈｏｔｅｌｅｃｔｒｏｎ）が発生す
る。このホットエレクトロンは、トンネル絶縁膜１１を
通過してフローティングゲート１２に注入され、情報の
書き込みが行われる。
域１０ｃに正の高電圧を印加すると共に、ソース領域１
０ｂを接地して、ソース−ドレイン間に電流を流すと、
ドレイン領域１０ｃとチャネル領域１０ａとの境界でホ
ットエレクトロン（ｈｏｔｅｌｅｃｔｒｏｎ）が発生す
る。このホットエレクトロンは、トンネル絶縁膜１１を
通過してフローティングゲート１２に注入され、情報の
書き込みが行われる。
【００２３】読み出しが行われるときは、ソース領域１
０ｂが接地されると共に、ドレイン領域１０ｃに所定の
電圧が印加される。この状態で、コントロールゲート１
４に所定のセンス電圧が印加される。ソース−ドレイン
間を導通させるしきい値電圧は、フローティングゲート
１２の状態によって異なる。すなわち、フローティング
ゲート１２にホットエレクトロンが注入された状態では
しきい値電圧は高くなり、ホットエレクトロンが未注入
の状態では低くなる。そこで、上記のセンス電圧を高い
しきい値電圧と低いしきい値電圧との間の電圧を選択し
ておけば、このようなセンス電圧をコントロールゲート
１４に印加すると共に、ソース−ドレイン間が導通する
か否かを監視することで、セルに蓄積された情報の読み
出しが達成できる。
０ｂが接地されると共に、ドレイン領域１０ｃに所定の
電圧が印加される。この状態で、コントロールゲート１
４に所定のセンス電圧が印加される。ソース−ドレイン
間を導通させるしきい値電圧は、フローティングゲート
１２の状態によって異なる。すなわち、フローティング
ゲート１２にホットエレクトロンが注入された状態では
しきい値電圧は高くなり、ホットエレクトロンが未注入
の状態では低くなる。そこで、上記のセンス電圧を高い
しきい値電圧と低いしきい値電圧との間の電圧を選択し
ておけば、このようなセンス電圧をコントロールゲート
１４に印加すると共に、ソース−ドレイン間が導通する
か否かを監視することで、セルに蓄積された情報の読み
出しが達成できる。
【００２４】情報の消去は、紫外線を照射してフローテ
ィングゲート１２内のホットエレクトロンを散逸させる
とによって行えるほか、コントロールゲート１４を接地
すると共に、ソース領域１０ｂに正の高電圧を印加し
て、フローティングゲート１２内のホットエレクトロン
をソース領域１０ｂへファウラーノルドハイム（Ｆｏｗ
ｌｅｒ Ｍｏｒｄｈｅｉｍ）トンネルさせることによっ
ても達成できる。
ィングゲート１２内のホットエレクトロンを散逸させる
とによって行えるほか、コントロールゲート１４を接地
すると共に、ソース領域１０ｂに正の高電圧を印加し
て、フローティングゲート１２内のホットエレクトロン
をソース領域１０ｂへファウラーノルドハイム（Ｆｏｗ
ｌｅｒ Ｍｏｒｄｈｅｉｍ）トンネルさせることによっ
ても達成できる。
【００２５】上記構成において、キャパシタ絶縁膜１３
の最下層に第１の窒化膜１３ａがあるため、この窒化膜
１３ａによって、ボトム酸化膜１３ｂへのフローティン
グゲート１２内のホットエレクトロンの注入が十分にブ
ロックされる。そのため、図４の不揮発性メモリセルの
ように、ボトム酸化膜１３ｂの膜厚を５ｎｍ程度まで薄
くしても、ボトム酸化膜１３ｂと第２の窒化膜１３ｃと
の界面で、ホットエレクトロンとコントロールゲート１
４から入ってくるホール（ｈｏｌｅ）とが再結合して電
流が発生するといったことはなくなり、低電界側でのリ
ーク電流を十分にカットできる。
の最下層に第１の窒化膜１３ａがあるため、この窒化膜
１３ａによって、ボトム酸化膜１３ｂへのフローティン
グゲート１２内のホットエレクトロンの注入が十分にブ
ロックされる。そのため、図４の不揮発性メモリセルの
ように、ボトム酸化膜１３ｂの膜厚を５ｎｍ程度まで薄
くしても、ボトム酸化膜１３ｂと第２の窒化膜１３ｃと
の界面で、ホットエレクトロンとコントロールゲート１
４から入ってくるホール（ｈｏｌｅ）とが再結合して電
流が発生するといったことはなくなり、低電界側でのリ
ーク電流を十分にカットできる。
【００２６】また、第２の窒化膜１３ｃ中にホットエレ
クトロンが注入されることもないので、ホットエレクト
ロンがコントロールゲート１４までトンネルすることも
なく、電荷保持特性も確保できる。このように、フロー
ティングゲート１２とコントロールゲート１４との間に
介在されるキャパシタ絶縁膜１３の最下層に窒化膜１３
ａを形成して、ＮＯＮＯ構造とすることで、ボトム酸化
膜１３ｂの膜厚を薄くしてキャパシタ絶縁膜１３の実効
膜厚を２０ｎｍ以下とすることができ、１６Ｍビット以
降の大容量高信頼性不揮発性メモリの実現に貢献するこ
とができる。
クトロンが注入されることもないので、ホットエレクト
ロンがコントロールゲート１４までトンネルすることも
なく、電荷保持特性も確保できる。このように、フロー
ティングゲート１２とコントロールゲート１４との間に
介在されるキャパシタ絶縁膜１３の最下層に窒化膜１３
ａを形成して、ＮＯＮＯ構造とすることで、ボトム酸化
膜１３ｂの膜厚を薄くしてキャパシタ絶縁膜１３の実効
膜厚を２０ｎｍ以下とすることができ、１６Ｍビット以
降の大容量高信頼性不揮発性メモリの実現に貢献するこ
とができる。
【００２７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。
【００２８】
【発明の効果】以上の説明から明らかな通り、本発明の
不揮発性記憶素子では、浮遊ゲートと制御ゲートとの間
に介在されるキャパシタ絶縁膜の最下層に窒化膜を形成
して、ＮＯＮＯ構造とすることによって、第１の酸化膜
への浮遊ゲート内のホットエレクトロンの注入がブロッ
クされる。そのため、浮遊ゲート側の第１の酸化膜の膜
厚を薄くしてキャパシタ絶縁膜の実効膜厚を２０ｎｍ以
下程度まで薄膜化しても、リーク電流をカットできると
共に、電荷保持特性の確保できるから、１６Ｍビット以
降の大容量高信頼性不揮発性メモリの実現に貢献するこ
とができるいった優れた効果がある。
不揮発性記憶素子では、浮遊ゲートと制御ゲートとの間
に介在されるキャパシタ絶縁膜の最下層に窒化膜を形成
して、ＮＯＮＯ構造とすることによって、第１の酸化膜
への浮遊ゲート内のホットエレクトロンの注入がブロッ
クされる。そのため、浮遊ゲート側の第１の酸化膜の膜
厚を薄くしてキャパシタ絶縁膜の実効膜厚を２０ｎｍ以
下程度まで薄膜化しても、リーク電流をカットできると
共に、電荷保持特性の確保できるから、１６Ｍビット以
降の大容量高信頼性不揮発性メモリの実現に貢献するこ
とができるいった優れた効果がある。
【図１】本発明の一実施例に係る不揮発性記憶素子の断
面図である。
面図である。
【図２】同じくその製造方法を工程順に示す断面図であ
る。
る。
【図３】従来の不揮発性記憶素子の断面図である。
【図４】ＯＮＯ構造を有する不揮発性記憶素子の断面図
である。
である。
１０ シリコン基板 １０ａ チャネル領域 １０ｂ ソース領域 １０ｃ ドレイン領域 １１ トンネル絶縁膜 １２ フローティングゲート １３ キャパシタ絶縁膜 １３ａ 第１の窒化膜 １３ｂ ボトム酸化膜（第１の酸化膜） １３ｃ 第２の窒化膜 １３ｄ トップ酸化膜（第２の酸化膜） １４ コントロールゲート
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｃ 8427−4Ｍ // Ｇ１１Ｃ 16/02 16/04 Ｈ０１Ｌ 21/318 Ｍ 8518−4Ｍ
Claims (1)
- 【請求項１】チャネル領域を挟んでソース領域およびド
レイン領域が形成された半導体基板と、チャネル領域の
上部にトンネル絶縁膜を介して形成された浮遊ゲート
と、浮遊ゲートの上部にキャパシタ絶縁膜を介して形成
された制御ゲートとを備え、 ドレイン領域および制御ゲートに各所定の電圧を印加し
て、ドレイン領域とチャネル領域との境界で生じたホッ
トエレクトロンを浮遊ゲートに注入させることにより、
情報の書き込みを行う不揮発性記憶素子において、 上記キャパシタ絶縁膜は、浮遊ゲートから制御ゲートに
向かって、第１の窒化膜、第１の酸化膜、第２の窒化
膜、第２の酸化膜を順次積層したＮＯＮＯ構造を有する
ことを特徴とする不揮発性記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6225792A JPH05267684A (ja) | 1992-03-18 | 1992-03-18 | 不揮発性記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6225792A JPH05267684A (ja) | 1992-03-18 | 1992-03-18 | 不揮発性記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267684A true JPH05267684A (ja) | 1993-10-15 |
Family
ID=13194917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6225792A Pending JPH05267684A (ja) | 1992-03-18 | 1992-03-18 | 不揮発性記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267684A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661056A (en) * | 1994-09-29 | 1997-08-26 | Nkk Corporation | Non-volatile semiconductor memory device and method of manufacturing the same |
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-
1992
- 1992-03-18 JP JP6225792A patent/JPH05267684A/ja active Pending
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| US6589877B1 (en) | 1998-02-02 | 2003-07-08 | Micron Technology, Inc. | Method of providing an oxide |
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| KR100833406B1 (ko) * | 2000-03-13 | 2008-05-28 | 다다히로 오미 | 플래시 메모리 소자 및 그 제조 방법, 유전체막의 형성 방법 |
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