JPH10178111A - スプリットゲートフラッシュメモリの構造及び製造方法 - Google Patents
スプリットゲートフラッシュメモリの構造及び製造方法Info
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- JPH10178111A JPH10178111A JP33564096A JP33564096A JPH10178111A JP H10178111 A JPH10178111 A JP H10178111A JP 33564096 A JP33564096 A JP 33564096A JP 33564096 A JP33564096 A JP 33564096A JP H10178111 A JPH10178111 A JP H10178111A
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Abstract
トフラッシュメモリの構造及びその製造方法を提供する
こと。 【解決手段】 シリコン基板1と、このシリコン基板1
の上方に形成される第1の隔離絶縁層2と、この第1の
隔離絶縁層2の一部の区域上方に形成される第1の導電
層3と、この第1の導電層3の左右側壁31、32と前
記第1の隔離絶縁層の別の一部の区域22上方に形成さ
れる第2の隔離絶縁層4と、前記第1の導電層3上方に
形成されると共にこの第1の導電層3の左右側壁31、
32に位置される第2の隔離絶縁4上方に形成され、前
記第1の導電層3の左右端部の尖角効果を減少させる第
3の隔離絶縁層5と、前記第2、第3の隔離絶縁層4、
5の上方に形成され、この第2第3の隔離絶縁層4、5
のもつ隔離作用により第1の導電層3と相互隔離された
第2の導電層6とを備えてなるスプリットゲートフラッ
シュメモリの構造。
Description
ニットの構造及び製造方法に関し、特にスプリットゲー
ト・フラッシュメモリの構造に関する。
して、消去可能プログラマブルROM(EPROM)、電気消
去可能プログラマブルROM(E2PROM)、フラッシュR
OM等がよく見られる。E2PROMとフラッシュROMのゲー
ト構造はEPROMと同じように浮動ゲートと制御ゲートと
を備えているが、E2PROMとフラッシュROMはデータクリ
アを行うときにいずれも紫外線を使用する必要がないこ
とから、データクリアの観点から見れば構造的にEPROM
より優れている。
ROMはいずれも搬送波により、浮動ゲート下方に位置す
る薄二酸化珪素層をトンネリングして浮動ゲートに入
り、又は負電圧を制御ゲートに印可して浮動ゲート内の
搬送波を該薄二酸化珪素にトンネリングさせることによ
り、データ書き込み及びクリアの目的を達成しているの
で、過度消去の問題が存在していた。このいわゆる“過
度消去”の問題を解決するために現在では一種のスプリ
ットゲートフラッシュメモリが使用されE2PROM及びフラ
ッシュROMの主流構造と目されている。
構造を図を参照しながら説明する。
ットゲートフラッシュメモリの理想的な構造及び現実の
構造を示す横断面図である。図14に示されるのは従来
のスプリットゲートフラッシュメモリの理想的な構造で
あり、シリコン基板1と、第1の隔離絶縁層2と、浮動
ゲート3’と、中間のポリシリコン絶縁層43と左右の
側壁酸化物層41、42からなる第2の隔離絶縁層4
と、制御ゲート6とを備えている。
コン絶縁層43及び酸化物層41、42はいずれも、浮
動ゲート3’と制御ゲート6との間に良好な隔絶効果が
奏されるように、それに応じた厚さに設定されている。
また、当該第1の隔離絶縁層2がゲート酸化物層であれ
ば、第2の隔離絶縁層4はトンネリング酸化物層とし、
反対に、第1の隔離絶縁層2がトンネリング酸化物層で
あれば、第2の隔離絶縁層はゲート酸化物層とすること
ができる。
図14に示すように理想的に行うことができず、予期し
ない問題が存在している。例えば、図15に示すものは
従来のスプリットゲートフラッシュメモリの実際の構造
であり、図14に示すものと同じように、シリコン基板
1と、第1の隔離絶縁層2と、浮動ゲート3’と、中間
のポリシリコン絶縁層43と左右の側壁酸化物層41、
42からなる第2の隔離絶縁層4と、制御ゲート6とを
備えている。しかし、浮動ゲート3’の左右端部S1、
S2が尖った角状をなしているため、中間のポリシリコ
ン絶縁層43及び左右の側壁酸化物層41、42は、浮
動ゲート3’の左右端部S1、S2と制御ゲート6との
間に良好な隔絶効果を付与できず、いわゆる尖角効果が
発生しやすい。
分における電界強度が特に強いため、浮動ゲート3’と
制御ゲート6内の電荷が、きわめて容易に当該尖角構造
を透過していわゆる“尖端放電”現象を引き起こし、本
来期待していた浮動ゲート3’と制御ゲート6との間の
隔離効果が発揮されず、フラッシュメモリ製品の信頼性
が低下するという問題が存在していた。
メモリの実際の製造方法においても問題が存在してお
り、これについても説明する。図11から図13は従来
のスプリットゲートフラッシュメモリの製造工程を示す
図である。
の隔離絶縁層2をシリコン基板1の上に形成し、(ロ)
ポリシリコン層(又はポリシリコン化金属層)を薄二酸
化珪素層2の上方に形成し、(ハ)フォトリソグラフィ
及びエッチング技術により一部のポリシリコン層を除去
し、残ったポリシリコン層を浮動ゲート3’とする。
酸化法で加熱工程を実行することにより浮動ゲート3’
の頂部表面に中間のポリシリコン絶縁層43を形成し、
左右側壁の部位に左、右側壁酸化物層41、42を形成
して隔離層とする。この時、浮動ゲート3’の左右端部
S1、S2の材料応力が比較的強いため、左右端部S
1、S2の酸化速度が浮動ゲート3’の頂部表面及び左
右側壁の中央部位の酸化速度より低くなり、その結果、
酸化工程が完了したときに浮動ゲート3’の左右端部S
1、S2に尖角構造が形成される。
ポリシリコン層を中間のポリシリコン絶縁層43及び左
右側壁酸化物層41、42の上方に形成し、(ヘ)フォ
トリソグラフィ及びエッチング技術により上記別のポリ
シリコン層の一部を除去し、残ったポリシリコン層を制
御ゲート6とする。
工程による従来のスプリットゲートフラッシュメモリの
構造は、浮動ゲート3’と制御ゲート6内の電荷が、極
めて容易に上記尖角構造を透過し、いわゆる“尖端放
電”現象を引き起こしてしまうおそれがある。その結
果、スプリットゲートフラッシュメモリがデータを正確
に記憶又はクリアできないことがあるという問題が生じ
ていた。
メモリにおける浮動ゲート3’と制御ゲート6との間に
は隔離不良の欠陥が存在しており、この欠点を改善し、
尖角を除去できる構造と製造工程を開発してスプリット
ゲートフラッシュメモリ製品の信頼性を向上させること
が期待されていた。
和させ得るスプリットゲートフラッシュメモリの構造及
びその製造方法を提供することにある。
本発明のスプリットゲートフラッシュメモリは、シリコ
ン基板と、このシリコン基板の上方に形成される第1の
隔離絶縁層と、この第1の隔離絶縁層の一部の区域上方
に形成される第1の導電層と、この第1の導電層の左右
側壁と前記第1の隔離絶縁層の別の一部の区域上方に形
成される第2の隔離絶縁層と、前記第1の導電層上方に
形成されると共にこの第1の導電層の左右側壁に位置さ
れる第2の隔離絶縁上方に形成され、前記第1の導電層
の左右端部の尖角効果を減少させる第3の隔離絶縁層
と、前記第2、第3の隔離絶縁層上方に形成され、この
第2第3の隔離絶縁層のもつ隔離作用により第1の導電
層と相互隔離する第2の導電層とを備えている。
Åの厚さを有するゲート酸化物層とし、前記第2の隔離
絶縁層を、好ましくは80Åから120Åの厚さを有す
るトンネリング酸化物層とすることができる。この場
合、前記シリコン基板上方に形成されたトンネリング酸
化物層は、好ましくは二酸化珪素(SiO2)層とされる。
Åから120Åの厚さを有するトンネリング酸化物層と
し、前記第2の隔離絶縁層を少なくとも80Åの厚さを
有するゲート酸化物としてもよい。この場合、前記シリ
コン基板上方に形成されたトンネリング酸化物層は、好
ましくは二酸化珪素(SiO2)層とされる。
ことができる。
(ポリサイド(polycide))であってもよい。
30Åから5000Åとされる。
とができる。
(ON)層としてもよい。
(NO)層としてもよい。
酸化物(ONO)層としてもよい。
酸化物−窒化物(ONON)層としてもよい。
ことができる。
との間にダミー層が備えられていてもよい。
食されないように保護するための窒化物層とすることが
できる。
よい。
もよい。
ラッシュメモリの製造方法は、(a)第3の隔離絶縁層
を、第1の隔離絶縁層と第1の隔離絶縁層上方に位置す
る第1の導電層とを有するシリコン基板上方に形成させ
るステップと、(b)第3の隔離絶縁層及び第1の導電
層の一部を除去して、この第1の導電層の左、右側壁と
第1の隔離絶縁層の一部とを露出させるステップと、
(c)酸化工程を実行することにより、前記第1の導電
層の左、右側壁と第1の隔離絶縁層の一部の上方とに第
2の隔離絶縁層を酸化形成させ、前記第1の導電層の
左、右端部の尖角効果が減少されるよう前記第2の隔離
絶縁上方に位置する第3の隔離絶縁層の酸化を阻止する
ステップと、(d)第2、第3の隔離絶縁層の上方に第
2の導電層を形成させて、スプリットゲートフラッシュ
メモリを形成するステップと、を備える。
化物層を前記シリコン基板上に形成させるステップと、
(a2)前記第1の導電層を前記酸化物層上方に形成さ
せるステップと、(a3)前記第3の隔離絶縁層を前記
第1の導電層上方に形成させるステップとを備えている
のが望ましい。
層は少なくとも80Åの厚さを有するゲート酸化物層と
することができる。前記ゲート酸化物層の形成は加熱酸
化法によりなされるのが望ましい。
層は好ましくは80Åから120Åの厚さを有するトン
ネリング酸化物層としてもよい。前記トンネリング酸化
物層は好ましくは二酸化珪素(SiO2)層である。前記ト
ンネリング酸化物層の形成方法は化学蒸着法(CVD)とす
ることができる。前記トンネリング酸化物層の形成方法
は加熱酸化法であってもよい。
層はポリシリコン層とすることができる。前記ステップ
(a2)における前記第1の導電層はポリシリコン化金
属(ポリサイド(polycide))層としてもよい。前記ス
テップ(a2)における第1の導電層の形成方法は化学
蒸着法(CVD)を用いることができる。
絶縁層の形成方法としては化学蒸着法(CVD)を用いるこ
とができる。前記ステップ(a3)における第3の隔離
絶縁層の厚さは好ましくは30Åから5000Åであ
る。前記ステップ(a3)における第3の隔離絶縁層は
窒化物層とすることができる。
絶縁層は酸化物−窒化物(ON)層であってもよい。
絶縁層窒化物−酸化物(NO)層であってもよい。
絶縁層酸化物−窒化物−酸化物(ONO)層であってもよ
い。
絶縁層酸化物−窒化物−酸化物−窒化物(ONON)層であ
ってもよい。
ォトレジスト層を第3の隔離絶縁層上方に形成させるス
テップと、(b2)フォトリソグラフィ及びエッチング
技術により第3の隔離絶縁層及び第1の導電層の一部を
エッチングして前記第1の導電層の左、右側壁及び一部
の酸化物層を露出させるステップとを備えているのが望
ましい。
縁及び第1の導電層の一部を除去する方法は好ましくは
ドライエッチング法である。
熱酸化法により実行されることが望ましい。
縁層はトンネリング酸化物層とすることができる。
酸化珪素(SiO2)層である。
くは80Åから120Åである。
学蒸着法(CVD)とすることができる。
熱酸化法としてもよい。
縁層はゲート酸化物層とすることができる。前記ゲート
酸化物層の厚さは少なくとも80Åであるのが望まし
い。前記ゲート酸化物層の形成方法は好ましくは加熱酸
化法である。
第2の導電層を前記第2、第3の隔離絶縁層の上方に形
成させるステップと、(d2)フォトレジストを前記第
2の導電層上方に形成させるステップと、(d3)フォ
トリソグラフィ及びエッチング技術により第2の導電層
の一部をエッチングしてスプリットゲートフラッシュメ
モリを形成するステップとを備えるのが望ましい。
は好ましくはポリシリコン層である。前記ステップ
(d)における第2の導電層の形成方法は化学蒸着法
(CVD)であることが望ましい。
前にさらに(e)前記第3の隔離絶縁層上方にダミー層
を形成させるステップと、(f)前記ダミー層の一部を
除去して残存したダミー層を第3の隔離絶縁層の上方に
保持させるステップとを備えていてもよい。
ましくは窒化物層である。
ー層は、第3の隔離絶縁層が酸化侵食されないよう、酸
化工程の実行の際にマスク層として使用される。
リシリコン層であってもよい。
成方法は化学蒸着法(CVD)とすることができる。
成方法はスパッタリング法であってもよい。
定形シリコン層であってもよい。
ュメモリ構造の異なるところは、本発明のスプリットゲ
ートフラッシュメモリ構造における第3の隔離絶縁層は
第1の導電層の左右側壁における左右側壁酸化物層の上
方に形成されていることである。すなわち、第3の隔離
絶縁層の形成範囲が左右側壁酸化物層をも包含している
ので、第1の導電層の左右端部において尖角構造の発生
を減少させることができる。
ュメモリの製造方法は加熱酸化法により酸化工程を実行
する前に、第1の導電層の上方に酸化マスク層、例えば
第3の隔離絶縁層及び/又はダミー層を形成させること
により、尖角構造の発生を緩和させ、尖角効果の発生を
最小限に抑えることができる。
明にかかるスプリットゲートフラッシュメモリの構造及
びその製造方法を説明する。
ラッシュメモリ構造の第1の実施形態を示す横断面図で
ある。図1において、1はシリコン基板、2は第1の隔
離絶縁層、3は第1の導電層、4は左・右側壁酸化物層
41、42を備えた第2の隔離絶縁層、5は第3の隔離
絶縁層、6は第2の導電層である。
さが少なくとも120Åのゲート酸化物層であり、前記
第2の隔離絶縁層はトンネリング酸化物層であって80
Åから120Åの酸化珪素(SiO2)層が使用される。言
うまでもなく、前記第1の隔離絶縁層2はトンネリング
酸化物層としても良く、反対に、前記第2の隔離絶縁層
4はゲート酸化物層であってもよい。
層、又はポリシリコン化金属(ポリサイド(polycide)
)層であり、そして前記第2の導電層はポリシリコン
層である。
0Åから5000Åの窒化物層であり、或いは、酸化物
−窒化物(ON)層、窒化物−酸化物(NO)層、酸化物−窒
化物−酸化物(ONO)層、又は酸化物−窒化物−酸化物−
窒化物(ONON)層であってもよい。
付加する目的は、窒化物の材料応力が第1の導電層3及
び第2の導電層6を破壊するのを防止して、電気的品質
がよりよい第1の導電層3及び第2の導電層6を得るた
めである。
縁層2はシリコン基板上に形成され、この第1の隔離絶
縁層2の局部領域21上方に第1の導電層3が形成され
ており、この第1の隔離絶縁層2の別の局部領域22上
方及び第1の導電層3の左右側壁には第2の隔離絶縁層
4がオーバーラップされている。この第1の導電層3は
浮動ゲートとして使用される。
電層3の上方に形成されており、そして前記第2の導電
層6は前記第2、第3の隔離絶縁層4、5の上方に形成
されている。この第2の導電層6は前記第2、第3の隔
離絶縁層4、5のもつ隔離作用により前記第1の導電層
3と相互隔離し、制御ゲートとして使用される。
のスプリットゲートフラッシュメモリ構造との異なると
ころは、図1における第3隔離絶縁層5が前記第1の導
電層3の左右側壁酸化物層41、42の上方に形成され
ていることである。即ち、前記第3の隔離絶縁層の形成
範囲は前記左、右側酸化物層41、42をも包含してい
るので、第1導電層3の左右端部において尖角効果の発
生を減少させることができる。
るスプリットゲートフラッシュメモリの製造方法を説明
する。
学蒸着法により前記シリコン基板上に厚さが少なくとも
80Åのゲート酸化物層、又は厚さが80Åから120
Åのトンネリング酸化物層である第1の隔離絶縁層2を
形成し、化学蒸着法により前記第1の導電層3を前記第
1の隔離絶縁層2の上方に形成し、化学蒸着法により前
記第1の導電層3の上方に厚さが30Åから5000Å
の第3の隔離絶縁層5を形成する。
の隔離絶縁層5の上方にフォトレジストを載せ、フォト
リソグラフィ及びエッチング技術により、第3の隔離絶
縁層5及び第1の導電層の一部をエッチングして、前記
第1の導電層3の左右側壁31、32、及び前記第1の
隔離絶縁層2の領域22を露出させる。好ましくは前記
エッチングにはドライエッチング法が使用される。
化法により酸化工程を実行することにより、前記第1の
導電層3の左右側壁31、32と第1の隔離絶縁層2の
エッチングされた領域22の上方に、左右側壁酸化物層
41、42と領域22の上方の酸化物層からなる第2の
隔離絶縁層4を形成する。この時に前記左右側壁酸化物
層41、42の上方に位置する第3の隔離絶縁層5の左
右端部の酸化が阻止されることにより、前記第1の導電
層3の左右端部の尖角構造の発生が緩和される。この場
合前記第2の隔離絶縁層4は厚さが80Åから120Å
のトンネリング酸化物層、又は厚さが少なくとも80Å
のゲート酸化物層である。
着法(CVD)により前記第2、第3の隔離絶縁層4、5の
上方に第2の導電層6を形成し、この第2の導電層6の
上方にフォトレジストを載せ、フォトリソグラフィ及び
エッチング技術により、この第2の導電層6をエッチン
グして、尖角構造の発生が緩和されたスプリットゲート
フラッシュメモリを形成する。
ラッシュメモリの第2の実施形態を示す横断面図であ
る。図1に対応する同一の構成要素は同じ符号を付して
説明は省略する。
は、図6の例には第3の隔離絶縁層5と第2の導電層6
との間にダミー層7が形成されていることである。この
ダミー層7は第3の隔離絶縁層が酸化侵食されないよう
に保護するための窒化物層である。ダミー層7としては
この他にポリシリコン層、無定形シリコン層を使用する
ことができる。
ートフラッシュメモリの製造方法の第2の実施形態を示
している。図7から図10を参照しつつそのステップを
説明する。
法又は化学蒸着法(CVD)により前記シリコン基板1上
に、厚さが少なくとも80Åのゲート酸化物層、又は厚
さが80Åから120Åのトンネリング酸化物層である
第1の隔離絶縁層2を形成し、化学蒸着法により前記第
1の導電層3を前記第1の隔離絶縁層2の上方に形成
し、化学蒸着法により前記第1の導電層3の上方に厚さ
が30Åから5000Åの第3の隔離絶縁層5を形成
し、化学蒸着法又はスパッタリング法により前記第3の
隔離絶縁層5の上方にダミー層7を形成する。
ー層7の上方にフォトレジストを載せ、フォトリソグラ
フィ及びエッチング技術により、ダミー層7、第3の隔
離絶縁層5及び第1の導電層3の一部をエッチングし
て、前記第1の導電層3の左右側壁31、32及び前記
第1の隔離絶縁層2の領域22を露出させる。前記エッ
チングには好ましくはドライエッチングが使用される。
化法により酸化工程を実行することにより、前記第1の
導電層3の左・右側壁31、32と第1の隔離絶縁層2
のエッチングされた領域22の上方に、左右側壁酸化物
層41、42と領域22の上方の酸化物層からなる第2
の隔離絶縁層4を形成する。この時、前記左・右側壁酸
化物層41、42の上方に位置する第3の隔離絶縁層5
と前記ダミー層7の左右端部について酸化が阻止される
ことにより、前記第1の導電層3の左右端部の尖角構造
の発生が緩和される。この場合、前記第2の隔離絶縁層
4は厚さが80Åから120Åのトンネリング酸化物層
又は厚さが少なくとも80Åのゲート酸化物層とされ
る。
蒸着法(CVD)により前記第2の隔離絶縁層4及びダミー
層7の上方に、第2の導電層6を形成し、この第2の導
電層6の上方にフォトレジストを載せ、フォトリソグラ
フィ及びエッチング技術によりこの第2の導電層6をエ
ッチングして、尖角構造の発生が緩和されたスプリット
ゲートフラッシュメモリを形成する。
モリの構造及び製造方法は加熱酸化法により酸化工程を
実行する前に、第1の導電層3の上方に酸化マスク層、
例えば第3の隔離絶縁層及び/又はダミー層を形成させ
ることにより、尖角構造の発生を緩和させ、尖角効果の
発生を最小限に抑えることができるので、フラッシュメ
モリ製品の信頼性を向上させることができる。
モリの構造の第1の実施形態を示す横断面図である。
モリの製造方法の第1の実施形態の第1工程を示す横断
面図である。
モリの製造方法の第1の実施形態の第2工程を示す横断
面図である。
モリの製造方法の第1の実施形態の第3工程を示す横断
面図である。
モリの製造方法の第1の実施形態の第4工程を示す横断
面図である。
モリの構造の第2の実施形態を示す横断面図である。
モリの製造方法の第2の実施形態の第1工程を示す横断
面図である。
モリの製造方法の第2の実施形態の第2工程を示す横断
面図である。
モリの製造方法の第2の実施形態の第3工程を示す横断
面図である。
メモリの製造方法の第2の実施形態の第4工程を示す横
断面図である。
造の第1工程を示す横断面図である。
造の第2工程を示す横断面図である。
造の第3工程を示す横断面図である。
理想的な構造を示す横断面図である。
実際の構造を示す横断面図である。
Claims (17)
- 【請求項1】 シリコン基板と、 このシリコン基板の上方に形成される第1の隔離絶縁層
と、 この第1の隔離絶縁層の一部の区域上方に形成される第
1の導電層と、 この第1の導電層の左右側壁と前記第1の隔離絶縁層の
別の一部の区域上方に形成される第2の隔離絶縁層と、 前記第1の導電層上方に形成されると共にこの第1の導
電層の左右側壁に位置する第2の隔離絶縁上方に形成さ
れ、前記第1の導電層の左右端部の尖角効果を減少させ
る第3の隔離絶縁層と、 前記第2、第3の隔離絶縁層上方に形成され、この第2
第3の隔離絶縁層のもつ隔離作用により第1の導電層と
相互隔離された第2の導電層とを備えてなるスプリット
ゲートフラッシュメモリの構造。 - 【請求項2】 前記第1の隔離絶縁層及び前記第2の隔
離絶縁層は厚さが少なくとも80Åのゲート酸化物層及
び厚さが80Åから120Åのトンネリング酸化物層の
相異なる組み合わせとなるように各々いずれか一方で形
成されていることを特徴とする請求項1に記載の構造。 - 【請求項3】 前記第1の導電層はポリシリコン層又は
ポリシリコン化金属(polycide)層であることを特徴と
する請求項1記載の構造。 - 【請求項4】 前記第3の隔離絶縁層は厚さが30Åか
ら5000Åの窒化物層、酸化物−窒化物(ON)層、窒
化物−酸化物(NO)層、酸化物−窒化物−酸化物(ONO)
層又は酸化物−窒化物−酸化物−窒化物(ONON)層の内
のいずれか1つであり、前記第2の導電層はポリシリコ
ン層であることを特徴とする請求項1に記載の構造。 - 【請求項5】 前記第3の隔離絶縁層と前記第2の導電
層との間にダミー層が備えられており、 このダミー層は第2の隔離絶縁層が酸化侵食されないよ
うに保護するための窒化物層、ポリシリコン層又は無定
形シリコン層であることを特徴とする請求項1に記載の
構造。 - 【請求項6】 (a)第3の隔離絶縁層を、第1の隔離
絶縁層とこの第1の隔離絶縁層上方に位置する第1の導
電層とを有するシリコン基板上方に形成させるステップ
と、 (b)第3の隔離絶縁層及び第1の導電層の一部を除去
して、この第1の導電層の左、右側壁と第1の隔離絶縁
層の一部とを露出させるステップと、 (c)酸化工程を実行することにより、前記第1の導電
層の左、右側壁と第1の隔離絶縁層の一部の上方とに第
2の隔離絶縁層を形成させ、前記第1の導電層の左、右
端部の尖角効果が減少されるよう前記第2の隔離絶縁上
方に位置する第3の隔離絶縁層の酸化を阻止するステッ
プと、 (d)第2、第3の隔離絶縁層の上方に第2の導電層を
形成させて、スプリットゲートフラッシュメモリを形成
するステップと、 を備えるスプリットゲートフラッシュメモリの製造方
法。 - 【請求項7】 前記ステップ(a)はさらに、 (a1)酸化物層を前記シリコン基板上に形成させるス
テップと、 (a2)前記第1の導電層を前記酸化物層上方に形成さ
せるステップと、 (a3)前記第3の隔離絶縁層を前記第1の導電層上方
に形成させるステップとを備えることを特徴とする請求
項6に記載の製造方法。 - 【請求項8】 前記ステップ(a1)における前記酸化
物層は厚さが少なくとも80Åのゲート酸化物層であっ
て、加熱酸化法により形成され、又は前記ステップ(a
1)における前記酸化物層は厚さが80Åから120Å
のトンネリング酸化物層であって、化学蒸着法(CVD)又
は加熱酸化法により形成されることを特徴とする請求項
7に記載の製造方法。 - 【請求項9】 前記ステップ(a2)における第1の導
電層はポリシリコン層又はポリシリコン化金属(ポリサ
イド(polycide))層であって化学蒸着法(CVD)により
形成される請求項7に記載の製造方法。 - 【請求項10】 前記ステップ(a3)における第3の
隔離絶縁層は、厚さが30Åから5000Åの窒化物
層、酸化物−窒化物(ON)層、窒化物−酸化物(NO)層、
酸化物−窒化物−酸化物(ONO)層又は酸化物−窒化物−
酸化物−窒化物(ONON)層の内のいずれか1つであっ
て、化学蒸着法により形成されることを特徴とする請求
項7に記載の製造方法。 - 【請求項11】 前記ステップ(b)はさらに、 (b1)フォトレジスト層を第3の隔離絶縁層上方に形
成させるステップと、 (b2)フォトリソグラフィ及びエッチング技術により
第3の隔離絶縁層及び第1の導電層の一部をエッチング
して前記第1の導電層の左、右側壁及び一部の酸化物層
を露出させるステップとを備え、 前記ステップ(b)における第3の隔離絶縁及び第1の
導電層の一部はドライエッチング法により除去されるこ
とを特徴とする請求項6に記載の製造方法。 - 【請求項12】 前記ステップ(c)における第2の隔
離絶縁層は厚さが80Åから120Åのトンネリング酸
化物層であって、化学蒸着法(CVD)又は加熱酸化方によ
り形成され、 前記ステップ(c)における酸化工程は加熱酸化法によ
り実行されることを特徴とする請求項6記載の製造方
法。 - 【請求項13】 前記ステップ(c)における第2の隔
離絶縁層は厚さが少なくとも80Åのゲート酸化物層で
あって、加熱酸化法により形成されることを特徴とする
請求項6に記載の製造方法。 - 【請求項14】 前記ステップ(d)はさらに (d1)前記第2の導電層を前記第2、第3の隔離絶縁
層の上方に形成させるステップと、 (d2)フォトレジストを前記第2の導電層上方に形成
させるステップと、 (d3)フォトリソグラフィ及びエッチング技術により
第2の導電層の一部をエッチングしてスプリットゲート
フラッシュメモリを形成するステップとを備えることを
特徴とする請求項6に記載の製造方法。 - 【請求項15】 前記ステップ(d)における第2の導
電層はポリシリコン層であって、化学蒸着法(CVD)によ
り形成されることを特徴とする請求項6記載の製造方
法。 - 【請求項16】 前記ステップ(b)の前にさらに (e)前記第3の隔離絶縁層上方にダミー層を形成させ
るステップと、 (f)前記ダミー層の一部を除去して残存したダミー層
を第3の隔離絶縁層の上方に保持させるステップとを備
えることを特徴とする請求項6記載の製造方法。 - 【請求項17】 前記ステップ(e)におけるダミー層
は窒化物層、ポリシリコン層及び無定形シリコン層の内
のいずれか1つであって、化学蒸着法(CVD)又はスパッ
タリング法により形成され、 前記ステップ(f)における残存したダミー層は、第3
の隔離絶縁層が酸化侵食されないよう酸化工程の実行の
際に、マスク層として使用される請求項16記載の製造
方法。
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1996
- 1996-12-16 JP JP33564096A patent/JP3211001B2/ja not_active Expired - Fee Related
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