JPH05267250A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05267250A JPH05267250A JP4061791A JP6179192A JPH05267250A JP H05267250 A JPH05267250 A JP H05267250A JP 4061791 A JP4061791 A JP 4061791A JP 6179192 A JP6179192 A JP 6179192A JP H05267250 A JPH05267250 A JP H05267250A
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract
(57)【要約】 （修正有）
【目的】 フィールド酸化膜エッチング時に、ゲート絶
縁膜の耐圧性の劣化を防止して、信頼性の高い素子を構
成する。 【構成】 シリコン基板２１の表面には、ゲート酸化膜
２２と図示しないフィールド酸化膜を形成し、そのゲー
ト酸化膜２２とフィールド酸化膜の上に導電性のポリシ
リコンを堆積させて、これをパターニングしてゲート電
極２８、２９を形成し、さらに、そのゲート電極２８、
２９上に窒化膜を堆積させた後、異方性エッチングを施
してゲート電極２８、２９の側壁部にサイドウォール３
２、３３を形成する。そして、ゲート電極２８、２９及
びサイドウォール３２、３３をマスク又はマスクの一部
としてゲート電極２８と２９の間のフィールド酸化膜を
エッチングしてシリコン基板２１を露出させ、そのシリ
コン基板２１中に例えばＡｓ+ などの不純物を導入して
不純物拡散層３０を形成するように構成する。
縁膜の耐圧性の劣化を防止して、信頼性の高い素子を構
成する。 【構成】 シリコン基板２１の表面には、ゲート酸化膜
２２と図示しないフィールド酸化膜を形成し、そのゲー
ト酸化膜２２とフィールド酸化膜の上に導電性のポリシ
リコンを堆積させて、これをパターニングしてゲート電
極２８、２９を形成し、さらに、そのゲート電極２８、
２９上に窒化膜を堆積させた後、異方性エッチングを施
してゲート電極２８、２９の側壁部にサイドウォール３
２、３３を形成する。そして、ゲート電極２８、２９及
びサイドウォール３２、３３をマスク又はマスクの一部
としてゲート電極２８と２９の間のフィールド酸化膜を
エッチングしてシリコン基板２１を露出させ、そのシリ
コン基板２１中に例えばＡｓ+ などの不純物を導入して
不純物拡散層３０を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造を有する半
導体装置及びその製造方法に関し、特にフィールド酸化
膜をエッチングして隣り合うゲート電極間の基板中に拡
散層を形成する例えば不揮発性メモリなどの半導体装置
及びその製造方法に関する。近年、不揮発性のメモリと
しては、例えば紫外線（ＵＶ）照射により記憶内容が消
去できるＥＰＲＯＭ（ Erasable Programmable ROM )
などがあるが、ＵＶ照射の手間や、書き換えコストがか
かっていたため、最近では電気的に情報の書き換えが可
能な不揮発性メモリとして、ＥＥＰＲＯＭ（Electrical
ly ErasableProgrammable ROM）が注目されている。そ
の中でもワード単位やチップ単位で一括消去が可能な、
いわゆるフラッシュメモリは、特にフロッピーディスク
などの磁気メモリに代わる不揮発性メモリとして注目を
集めている。
導体装置及びその製造方法に関し、特にフィールド酸化
膜をエッチングして隣り合うゲート電極間の基板中に拡
散層を形成する例えば不揮発性メモリなどの半導体装置
及びその製造方法に関する。近年、不揮発性のメモリと
しては、例えば紫外線（ＵＶ）照射により記憶内容が消
去できるＥＰＲＯＭ（ Erasable Programmable ROM )
などがあるが、ＵＶ照射の手間や、書き換えコストがか
かっていたため、最近では電気的に情報の書き換えが可
能な不揮発性メモリとして、ＥＥＰＲＯＭ（Electrical
ly ErasableProgrammable ROM）が注目されている。そ
の中でもワード単位やチップ単位で一括消去が可能な、
いわゆるフラッシュメモリは、特にフロッピーディスク
などの磁気メモリに代わる不揮発性メモリとして注目を
集めている。
【０００２】しかし、上記のような不揮発性メモリを製
造するにあたって、素子の小面積化を目的として、電極
（ゲート電極、キャパシタ電極等）をマスク又はマスク
の一部として使い、セルフアラインで隣り合うゲート電
極間のフィールド酸化膜をエッチング除去した後、基板
中に拡散層を形成する方法は知られていたが、エッチン
グによってフィールド酸化膜以外のゲート電極下などで
は、絶縁体膜（ゲート酸化膜、キャパシタ膜等）がエッ
チングイオンに曝されて浸食を受け、耐圧不良等により
素子の信頼性が著しく損なわれることがあった。
造するにあたって、素子の小面積化を目的として、電極
（ゲート電極、キャパシタ電極等）をマスク又はマスク
の一部として使い、セルフアラインで隣り合うゲート電
極間のフィールド酸化膜をエッチング除去した後、基板
中に拡散層を形成する方法は知られていたが、エッチン
グによってフィールド酸化膜以外のゲート電極下などで
は、絶縁体膜（ゲート酸化膜、キャパシタ膜等）がエッ
チングイオンに曝されて浸食を受け、耐圧不良等により
素子の信頼性が著しく損なわれることがあった。
【０００３】そこで、素子の信頼性を保ちつつ、ゲート
電極間のフィールド酸化膜を除去して、基板中に拡散層
を形成することが可能な半導体装置及びその製造方法が
要請されている。
電極間のフィールド酸化膜を除去して、基板中に拡散層
を形成することが可能な半導体装置及びその製造方法が
要請されている。
【０００４】
【従来の技術】図７は従来例の半導体装置を示す平面図
であり、（ａ）はフィールド酸化膜形成時の図、（ｂ）
は基板中の拡散層形成時の図である。図８は図７のＡ−
Ａ線断面における製造工程図である。図９は図７のＢ−
Ｂ線断面における製造工程図である。図１０は従来のＵ
Ｖ型ＥＰＲＯＭの断面構成図である。
であり、（ａ）はフィールド酸化膜形成時の図、（ｂ）
は基板中の拡散層形成時の図である。図８は図７のＡ−
Ａ線断面における製造工程図である。図９は図７のＢ−
Ｂ線断面における製造工程図である。図１０は従来のＵ
Ｖ型ＥＰＲＯＭの断面構成図である。
【０００５】これらの図において、１は単結晶シリコン
などからなる例えばｐ型のシリコン基板、２はシリコン
基板１の表面に例えばＬＯＣＯＳ法で形成したＳｉＯ2
などからなるフィールド酸化膜、３はドープトポリシリ
コンなどの導電材料からなるゲート電極、４及び５はレ
ジストマスク、６はシリコン基板１中に形成された不純
物拡散層、７は例えばシリコン基板１の表面を熱酸化し
て得られるＳｉＯ2 などのゲート酸化膜、８はゲート電
極を形成する導電性のポリシリコン層、９はフィールド
酸化膜２のエッチング時にシリコン基板中に形成される
基板溝部、１０はエッチングにより浸食されたゲート酸
化膜７のダメージ領域、１１は例えばＳｉＯ2 膜又はＯ
ＮＯ（酸化／窒化／酸化）膜などからなるゲート間絶縁
膜、１２は例えばＣＶＤのＳｉＯ2 などからなる層間絶
縁膜、１３は例えばＰＳＧなどによる層間絶縁膜、１４
は例えばＡｌなどによる配線層である。
などからなる例えばｐ型のシリコン基板、２はシリコン
基板１の表面に例えばＬＯＣＯＳ法で形成したＳｉＯ2
などからなるフィールド酸化膜、３はドープトポリシリ
コンなどの導電材料からなるゲート電極、４及び５はレ
ジストマスク、６はシリコン基板１中に形成された不純
物拡散層、７は例えばシリコン基板１の表面を熱酸化し
て得られるＳｉＯ2 などのゲート酸化膜、８はゲート電
極を形成する導電性のポリシリコン層、９はフィールド
酸化膜２のエッチング時にシリコン基板中に形成される
基板溝部、１０はエッチングにより浸食されたゲート酸
化膜７のダメージ領域、１１は例えばＳｉＯ2 膜又はＯ
ＮＯ（酸化／窒化／酸化）膜などからなるゲート間絶縁
膜、１２は例えばＣＶＤのＳｉＯ2 などからなる層間絶
縁膜、１３は例えばＰＳＧなどによる層間絶縁膜、１４
は例えばＡｌなどによる配線層である。
【０００６】まず、図７（ａ）に示すように、シリコン
基板１上に所定間隔ごとにフィールド酸化膜２がＬＯＣ
ＯＳ法などにより形成される。フィールド酸化膜２と次
のフィールド酸化膜２との間は、素子形成領域であり、
フィールド酸化膜２によって素子間分離が行われてい
る。次に、図７（ａ）のＡ−Ａ線断面は、図８（ａ）で
あり、シリコン基板１上の素子形成領域にマスクとなる
窒化膜（Ｓｉ3 Ｎ4 ）などをパターニング形成した後、
シリコン基板１の表面を熱酸化して６０００Å程度のフ
ィールド酸化膜２をＬＯＣＯＳ法によって形成する。
基板１上に所定間隔ごとにフィールド酸化膜２がＬＯＣ
ＯＳ法などにより形成される。フィールド酸化膜２と次
のフィールド酸化膜２との間は、素子形成領域であり、
フィールド酸化膜２によって素子間分離が行われてい
る。次に、図７（ａ）のＡ−Ａ線断面は、図８（ａ）で
あり、シリコン基板１上の素子形成領域にマスクとなる
窒化膜（Ｓｉ3 Ｎ4 ）などをパターニング形成した後、
シリコン基板１の表面を熱酸化して６０００Å程度のフ
ィールド酸化膜２をＬＯＣＯＳ法によって形成する。
【０００７】次に、図８（ｂ）に示すように、フィール
ド酸化膜２上にＣＶＤ法により４０００Å程度のドープ
トポリシリコン層を堆積させ、その上にフォトレジスト
を塗布してフォトリソグラフィ技術によってパターニン
グした後、レジストマスク４を形成する。そして、この
レジストマスク４をエッチングマスクとしてＲＩＥ等に
よりポリシリコン層をエッチングしてゲート電極３を形
成する。レジストマスク４は、アッシング等により除去
する。
ド酸化膜２上にＣＶＤ法により４０００Å程度のドープ
トポリシリコン層を堆積させ、その上にフォトレジスト
を塗布してフォトリソグラフィ技術によってパターニン
グした後、レジストマスク４を形成する。そして、この
レジストマスク４をエッチングマスクとしてＲＩＥ等に
よりポリシリコン層をエッチングしてゲート電極３を形
成する。レジストマスク４は、アッシング等により除去
する。
【０００８】次に、図８（ｃ）に示すように、フォトレ
ジストをフォトリソグラフィ技術によってフィールド酸
化膜２のエッチングしない部分を覆うと共に、両ゲート
電極３上にレジストマスク５の開口部のエッジが来るよ
うにパターニングし、ゲート電極３及びレジストマスク
５をマスクとしてフィールド酸化膜２をＲＩＥ等により
異方性エッチングする。これにより、隣接するゲート電
極３間のフィールド酸化膜２は、除去されてシリコン基
板１が露出する。
ジストをフォトリソグラフィ技術によってフィールド酸
化膜２のエッチングしない部分を覆うと共に、両ゲート
電極３上にレジストマスク５の開口部のエッジが来るよ
うにパターニングし、ゲート電極３及びレジストマスク
５をマスクとしてフィールド酸化膜２をＲＩＥ等により
異方性エッチングする。これにより、隣接するゲート電
極３間のフィールド酸化膜２は、除去されてシリコン基
板１が露出する。
【０００９】次に、図８（ｄ）に示すように、露出した
シリコン基板１に例えばイオン注入法などにより、Ａｓ
+ などの不純物を導入し、アニール処理を行ってｎ型の
不純物拡散層６を形成する。図７（ｂ）のＡ−Ａ線断面
図が、この図８（ｄ）である。一方、図７（ａ）の素子
形成領域におけるＢ−Ｂ線断面図は、図９（ａ）であ
る。
シリコン基板１に例えばイオン注入法などにより、Ａｓ
+ などの不純物を導入し、アニール処理を行ってｎ型の
不純物拡散層６を形成する。図７（ｂ）のＡ−Ａ線断面
図が、この図８（ｄ）である。一方、図７（ａ）の素子
形成領域におけるＢ−Ｂ線断面図は、図９（ａ）であ
る。
【００１０】図９（ａ）に示すように、シリコン基板１
を熱酸化により膜厚３００〜３５０Å程度のゲート酸化
膜を形成する。次に、図９（ｂ）に示すように、ゲート
酸化膜７上にＣＶＤ法により４０００Å程度の不純物を
ドーピングして導電化したポリシリコン層８を堆積させ
る。次に、図９（ｃ）に示すように、ポリシリコン層８
上にフォトレジストを塗布してフォトリソグラフィ技術
によってパターニングした後、レジストマスク４を形成
する。そして、このレジストマスク４をエッチングマス
クとしてＲＩＥ等によりポリシリコン層をエッチングし
てゲート電極３を形成し、レジストマスク４を除去す
る。
を熱酸化により膜厚３００〜３５０Å程度のゲート酸化
膜を形成する。次に、図９（ｂ）に示すように、ゲート
酸化膜７上にＣＶＤ法により４０００Å程度の不純物を
ドーピングして導電化したポリシリコン層８を堆積させ
る。次に、図９（ｃ）に示すように、ポリシリコン層８
上にフォトレジストを塗布してフォトリソグラフィ技術
によってパターニングした後、レジストマスク４を形成
する。そして、このレジストマスク４をエッチングマス
クとしてＲＩＥ等によりポリシリコン層をエッチングし
てゲート電極３を形成し、レジストマスク４を除去す
る。
【００１１】次に、図９（ｄ）に示すように、フォトレ
ジストをフォトリソグラフィ技術によってゲート酸化膜
７のエッチングしない部分を覆うと共に、両ゲート電極
３上にレジストマスク５の開口部のエッジが来るように
パターニングし、そのレジストマスク５及びゲート電極
３をマスクとしてゲート酸化膜７及びシリコン基板１の
一部がＲＩＥ等により異方性エッチングされ、基板溝部
９が形成される。そして、その後レジストマスク５を除
去する。このエッチング処理は、上記フィールド酸化膜
２を除去するためのものである。
ジストをフォトリソグラフィ技術によってゲート酸化膜
７のエッチングしない部分を覆うと共に、両ゲート電極
３上にレジストマスク５の開口部のエッジが来るように
パターニングし、そのレジストマスク５及びゲート電極
３をマスクとしてゲート酸化膜７及びシリコン基板１の
一部がＲＩＥ等により異方性エッチングされ、基板溝部
９が形成される。そして、その後レジストマスク５を除
去する。このエッチング処理は、上記フィールド酸化膜
２を除去するためのものである。
【００１２】そして、図９（ｅ）に示すように、基板溝
部９内に例えばイオン注入法などにより、Ａｓ+ などの
不純物を導入し、アニール処理を行って不純物拡散層６
を形成する。図７（ｂ）のＢ−Ｂ線断面図が、この図９
（ｅ）である。そして、図１０に示す従来のＵＶ型ＥＰ
ＲＯＭは、ＵＶ照射によってフローティングゲートに溜
まった電荷を放出させて消去するもので、上記したゲー
ト電極３の構造は、フローティングゲート電極３ａとコ
ントロールゲート電極３ｂとの間にゲート間絶縁膜１１
が配置されている。そして、これらのゲート電極３の素
子領域上がＳｉＯ2 の層間絶縁膜１２とＳＯＧの層間絶
縁膜１３とで覆われており、その層間絶縁膜１２、１３
上には、さらにＡｌなどの配線層１４が形成され、コン
タクトホール１５を介して不純物拡散層６とコンタクト
をとっている。
部９内に例えばイオン注入法などにより、Ａｓ+ などの
不純物を導入し、アニール処理を行って不純物拡散層６
を形成する。図７（ｂ）のＢ−Ｂ線断面図が、この図９
（ｅ）である。そして、図１０に示す従来のＵＶ型ＥＰ
ＲＯＭは、ＵＶ照射によってフローティングゲートに溜
まった電荷を放出させて消去するもので、上記したゲー
ト電極３の構造は、フローティングゲート電極３ａとコ
ントロールゲート電極３ｂとの間にゲート間絶縁膜１１
が配置されている。そして、これらのゲート電極３の素
子領域上がＳｉＯ2 の層間絶縁膜１２とＳＯＧの層間絶
縁膜１３とで覆われており、その層間絶縁膜１２、１３
上には、さらにＡｌなどの配線層１４が形成され、コン
タクトホール１５を介して不純物拡散層６とコンタクト
をとっている。
【００１３】
【発明が解決しようとする課題】上記したように、従来
の半導体装置は、ゲート電極をマスク又はマスクの一部
として使い、フィールド酸化膜をセルフアラインでエッ
チングした後、基板中に拡散層を形成するため、拡散層
となる領域と、それに隣接する電極の位置ずれがなく、
微細な構造が容易に形成されて、素子の小面積化を図る
ことができる。
の半導体装置は、ゲート電極をマスク又はマスクの一部
として使い、フィールド酸化膜をセルフアラインでエッ
チングした後、基板中に拡散層を形成するため、拡散層
となる領域と、それに隣接する電極の位置ずれがなく、
微細な構造が容易に形成されて、素子の小面積化を図る
ことができる。
【００１４】しかしながら、このような従来の半導体装
置の場合、図９（ｄ）に示すエッチング処理は、図８
（ｃ）に示すフィールド酸化膜２をエッチングしてシリ
コン基板１が露出するまで続けられる。このため、図９
（ｄ）では、ゲート電極３をマスクとしてゲート酸化膜
７及びシリコン基板１を異方性エッチングする際に、ゲ
ート電極３下のゲート酸化膜７がエッチングイオンに曝
され、図中の矢印Ｘで示す部分からゲート酸化膜７を浸
食して、欠陥や汚染物質等が入ることにより、欠陥領域
１０が形成される。これにより、ゲート絶縁膜の耐圧不
良による信頼性、すなわち素子の信頼性を損なうという
問題があった。このエッチングイオンによるゲート酸化
膜７に対する浸食は、エッチング中は継続され、エッチ
ャントやエッチング出力などのエッチング条件等によっ
ても、浸食される深さや程度が異なってくる。
置の場合、図９（ｄ）に示すエッチング処理は、図８
（ｃ）に示すフィールド酸化膜２をエッチングしてシリ
コン基板１が露出するまで続けられる。このため、図９
（ｄ）では、ゲート電極３をマスクとしてゲート酸化膜
７及びシリコン基板１を異方性エッチングする際に、ゲ
ート電極３下のゲート酸化膜７がエッチングイオンに曝
され、図中の矢印Ｘで示す部分からゲート酸化膜７を浸
食して、欠陥や汚染物質等が入ることにより、欠陥領域
１０が形成される。これにより、ゲート絶縁膜の耐圧不
良による信頼性、すなわち素子の信頼性を損なうという
問題があった。このエッチングイオンによるゲート酸化
膜７に対する浸食は、エッチング中は継続され、エッチ
ャントやエッチング出力などのエッチング条件等によっ
ても、浸食される深さや程度が異なってくる。
【００１５】そこで、メモリ等の大容量化傾向は、集積
度が上がるに従って素子が微細化し、ゲート酸化膜の膜
厚もこれに伴って薄くなることから、ゲート絶縁膜の信
頼性の向上が一層望まれている。さらに、上記したフラ
ッシュメモリなどでは、消去時にソース側に高電圧を印
加し、ファウラーノーダイムトンネル電流を利用して、
フローティングゲート電極内に溜めた電荷（ｅ- ）をゲ
ート酸化膜の一部のトンネル酸化膜（１２０Å程度）を
介して、ソース側に抜いて消去するため、特にゲート酸
化膜の耐圧特性が重要となる。
度が上がるに従って素子が微細化し、ゲート酸化膜の膜
厚もこれに伴って薄くなることから、ゲート絶縁膜の信
頼性の向上が一層望まれている。さらに、上記したフラ
ッシュメモリなどでは、消去時にソース側に高電圧を印
加し、ファウラーノーダイムトンネル電流を利用して、
フローティングゲート電極内に溜めた電荷（ｅ- ）をゲ
ート酸化膜の一部のトンネル酸化膜（１２０Å程度）を
介して、ソース側に抜いて消去するため、特にゲート酸
化膜の耐圧特性が重要となる。
【００１６】従って、上記したゲート酸化膜が薄膜化し
た素子やフラッシュメモリなどのように絶縁膜の耐圧特
性が重要な素子については、素子の信頼性を重視する
と、従来のフィールド酸化膜をゲート電極をマスクにし
てセルフアラインでエッチングし、基板中に拡散層を形
成する方法が使えなくなってしまい、小面積化できなく
なるという問題があった。
た素子やフラッシュメモリなどのように絶縁膜の耐圧特
性が重要な素子については、素子の信頼性を重視する
と、従来のフィールド酸化膜をゲート電極をマスクにし
てセルフアラインでエッチングし、基板中に拡散層を形
成する方法が使えなくなってしまい、小面積化できなく
なるという問題があった。
【００１７】そこで、本発明は、このような従来の課題
に鑑みてなされたものであり、隣り合うゲート電極間の
基板中に拡散層となる領域を形成するためのフィールド
酸化膜エッチング時に、ゲート電極下のゲート絶縁膜を
エッチングイオンに曝さないようにして、ゲート絶縁膜
の耐圧性の劣化を防止して、信頼性の高い半導体装置及
びその製造方法を提供することを目的とする。
に鑑みてなされたものであり、隣り合うゲート電極間の
基板中に拡散層となる領域を形成するためのフィールド
酸化膜エッチング時に、ゲート電極下のゲート絶縁膜を
エッチングイオンに曝さないようにして、ゲート絶縁膜
の耐圧性の劣化を防止して、信頼性の高い半導体装置及
びその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】請求項１記載の発明によ
る半導体装置は、上記目的を達成するため、表面に段差
を有する半導体基板表面に形成される絶縁膜と、該絶縁
膜表面にパターニング形成される導電層と、該導電層の
より前記段差に近い側の側面から前記絶縁膜上に延在す
るように、かつ少なくとも該導電層の端部において前記
絶縁膜の表面を覆うように形成される側壁とを有するも
のである。
る半導体装置は、上記目的を達成するため、表面に段差
を有する半導体基板表面に形成される絶縁膜と、該絶縁
膜表面にパターニング形成される導電層と、該導電層の
より前記段差に近い側の側面から前記絶縁膜上に延在す
るように、かつ少なくとも該導電層の端部において前記
絶縁膜の表面を覆うように形成される側壁とを有するも
のである。
【００１９】請求項２記載の発明による半導体装置は、
上記目的を達成するため、請求項１記載の要件に加え
て、浮遊ゲートとして用いられる前記導電層の表面に形
成される第２の絶縁膜と、該第２の絶縁膜表面に形成さ
れ、制御ゲートとして用いられる第２の導電層と、前記
段差表面に導電性不純物が添加されてなるソース・ドレ
イン領域とを有し、不揮発性半導体メモリとしたもので
ある。
上記目的を達成するため、請求項１記載の要件に加え
て、浮遊ゲートとして用いられる前記導電層の表面に形
成される第２の絶縁膜と、該第２の絶縁膜表面に形成さ
れ、制御ゲートとして用いられる第２の導電層と、前記
段差表面に導電性不純物が添加されてなるソース・ドレ
イン領域とを有し、不揮発性半導体メモリとしたもので
ある。
【００２０】請求項３記載の発明による半導体装置は、
上記目的を達成するため、半導体基板表面に一様に絶縁
膜を形成し、該絶縁膜表面に導電層をパターニング形成
する工程と、該導電層表面から前記半導体基板上に延在
するように、かつ該導電層と該半導体基板とでできる凹
凸を反映したなだらかな凹凸を表面に有するように絶縁
膜を形成する工程と、該絶縁膜を該導電層側面に側壁と
して残るようにエッチングする工程と、少なくとも該導
電層上から該半導体基板上に延在するように、マスクを
形成する工程と、該マスクおよび前記側壁を用いて、前
記半導体表面を異方性エッチングして、溝を形成する工
程とを有するものである。
上記目的を達成するため、半導体基板表面に一様に絶縁
膜を形成し、該絶縁膜表面に導電層をパターニング形成
する工程と、該導電層表面から前記半導体基板上に延在
するように、かつ該導電層と該半導体基板とでできる凹
凸を反映したなだらかな凹凸を表面に有するように絶縁
膜を形成する工程と、該絶縁膜を該導電層側面に側壁と
して残るようにエッチングする工程と、少なくとも該導
電層上から該半導体基板上に延在するように、マスクを
形成する工程と、該マスクおよび前記側壁を用いて、前
記半導体表面を異方性エッチングして、溝を形成する工
程とを有するものである。
【００２１】
【作用】本発明によれば、図１に示されるように、シリ
コン基板２１上のフィールド酸化膜（図示しない）及び
ゲート酸化膜２２の表面には、複数のゲート電極２８、
２９が所定間隔をおいて平行に配置されている。このゲ
ート電極２８、２９は、フローティングゲート電極２８
ａ、２９ａとコントロールゲート電極２８ｂ、２９ｂと
がゲート間絶縁膜２８ｃ、２９ｃを介して構成されてい
る。そして、各ゲート電極２８、２９の側壁部には、Ｓ
ｉＯ2 のフィールド酸化膜（図示しない）よりエッチン
グレートが小さい窒化膜（Ｓｉ3 Ｎ4 ）などを使ってサ
イドウォール３２、３３が形成されている。このため、
隣り合うゲート電極２８、２９間の基板２１中に拡散層
３０を形成するためのフィールド酸化膜エッチング時に
は、サイドウォール付のゲート電極２８、２９をマスク
又はマスクの一部として使ってエッチングすると、サイ
ドウォール３２、３３がフローティングゲート電極２８
ａ、２９ａ下のゲート絶縁膜２２やゲート間絶縁膜２８
ｃ、２９ｃを覆って保護し、エッチングイオンに曝され
ないので、ゲート絶縁膜２２及びゲート間絶縁膜２８
ｃ、２９ｃの耐圧性の劣化が防止され、信頼性の高い素
子とすることができる。
コン基板２１上のフィールド酸化膜（図示しない）及び
ゲート酸化膜２２の表面には、複数のゲート電極２８、
２９が所定間隔をおいて平行に配置されている。このゲ
ート電極２８、２９は、フローティングゲート電極２８
ａ、２９ａとコントロールゲート電極２８ｂ、２９ｂと
がゲート間絶縁膜２８ｃ、２９ｃを介して構成されてい
る。そして、各ゲート電極２８、２９の側壁部には、Ｓ
ｉＯ2 のフィールド酸化膜（図示しない）よりエッチン
グレートが小さい窒化膜（Ｓｉ3 Ｎ4 ）などを使ってサ
イドウォール３２、３３が形成されている。このため、
隣り合うゲート電極２８、２９間の基板２１中に拡散層
３０を形成するためのフィールド酸化膜エッチング時に
は、サイドウォール付のゲート電極２８、２９をマスク
又はマスクの一部として使ってエッチングすると、サイ
ドウォール３２、３３がフローティングゲート電極２８
ａ、２９ａ下のゲート絶縁膜２２やゲート間絶縁膜２８
ｃ、２９ｃを覆って保護し、エッチングイオンに曝され
ないので、ゲート絶縁膜２２及びゲート間絶縁膜２８
ｃ、２９ｃの耐圧性の劣化が防止され、信頼性の高い素
子とすることができる。
【００２２】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明の一実施例に係るフラッシュ型ＥＥＰＲＯＭ
の構成を説明する断面図であり、図２及び図３は図１の
フラッシュ型ＥＥＰＲＯＭの製造工程を説明する図であ
る。図４は本実施例の半導体装置の概略構成を説明する
平面図であり、図５は図４ののＡ−Ａ線断面における製
造工程図であり、図６は図４のＢ−Ｂ線断面における製
造工程図である。
１は本発明の一実施例に係るフラッシュ型ＥＥＰＲＯＭ
の構成を説明する断面図であり、図２及び図３は図１の
フラッシュ型ＥＥＰＲＯＭの製造工程を説明する図であ
る。図４は本実施例の半導体装置の概略構成を説明する
平面図であり、図５は図４ののＡ−Ａ線断面における製
造工程図であり、図６は図４のＢ−Ｂ線断面における製
造工程図である。
【００２３】これらの図において、２０はシリコン基板
の表面に例えばＬＯＣＯＳ法で形成したＳｉＯ2 などか
らなるフィールド酸化膜、２１は単結晶シリコンなどか
らなる例えばｐ型のシリコン基板、２２は例えばシリコ
ン基板２１の表面を熱酸化して得られるＳｉＯ2 のゲー
ト酸化膜、２３はフローティングゲート電極を形成する
ための第１のポリシリコン層、２４はゲート間絶縁膜を
形成するためのＳｉＯ 2 膜又はＯＮＯ（酸化／窒化／酸
化）膜、２５はコントロールゲート電極を形成するため
の第２のポリシリコン層、２６、２７はレジストマスク
である。２８、２９は隣接するゲート電極であって、２
８ａ、２９ａはドープトポリシリコンなどの導電材料か
らなるフローティングゲート電極、２８ｂ、２９ｂはド
ープトポリシリコンなどの導電材料からなるコントロー
ルゲート電極、２８ｃ、２９ｃはフローティングゲート
電極２８ａ、２９ａとコントロールゲート電極２８ｂ、
２９ｂとの間に設けられたゲート間絶縁膜である。３０
はシリコン基板２１中の基板段差部表面に形成された不
純物拡散層、３１はフィールド酸化膜２０よりエッチン
グレートが小さいＳｉ3 Ｎ4 などからなるサイドウォー
ルを形成するための絶縁体膜、３２、３３は絶縁体膜３
１を異方性エッチングしてゲート電極２８、２９の側壁
に形成したサイドウォール、３４はレジストマスク、３
５はフィールド酸化膜２０のエッチング時にシリコン基
板２１中に形成される基板段差部、３６は例えばＣＶＤ
などによるＳｉＯ2 の第１の層間絶縁膜、３７は例えば
ＰＳＧなどによる第２の層間絶縁膜、３８は例えばＡｌ
などによる配線層、３９はコンタクトホールである。
の表面に例えばＬＯＣＯＳ法で形成したＳｉＯ2 などか
らなるフィールド酸化膜、２１は単結晶シリコンなどか
らなる例えばｐ型のシリコン基板、２２は例えばシリコ
ン基板２１の表面を熱酸化して得られるＳｉＯ2 のゲー
ト酸化膜、２３はフローティングゲート電極を形成する
ための第１のポリシリコン層、２４はゲート間絶縁膜を
形成するためのＳｉＯ 2 膜又はＯＮＯ（酸化／窒化／酸
化）膜、２５はコントロールゲート電極を形成するため
の第２のポリシリコン層、２６、２７はレジストマスク
である。２８、２９は隣接するゲート電極であって、２
８ａ、２９ａはドープトポリシリコンなどの導電材料か
らなるフローティングゲート電極、２８ｂ、２９ｂはド
ープトポリシリコンなどの導電材料からなるコントロー
ルゲート電極、２８ｃ、２９ｃはフローティングゲート
電極２８ａ、２９ａとコントロールゲート電極２８ｂ、
２９ｂとの間に設けられたゲート間絶縁膜である。３０
はシリコン基板２１中の基板段差部表面に形成された不
純物拡散層、３１はフィールド酸化膜２０よりエッチン
グレートが小さいＳｉ3 Ｎ4 などからなるサイドウォー
ルを形成するための絶縁体膜、３２、３３は絶縁体膜３
１を異方性エッチングしてゲート電極２８、２９の側壁
に形成したサイドウォール、３４はレジストマスク、３
５はフィールド酸化膜２０のエッチング時にシリコン基
板２１中に形成される基板段差部、３６は例えばＣＶＤ
などによるＳｉＯ2 の第１の層間絶縁膜、３７は例えば
ＰＳＧなどによる第２の層間絶縁膜、３８は例えばＡｌ
などによる配線層、３９はコンタクトホールである。
【００２４】ここで、本実施例の半導体装置における概
略構成とその製造工程を図４〜図６に基づいて説明す
る。まず、図４に示すように、シリコン基板２１上の所
定間隔ごとに形成されたフィールド酸化膜２０は、素子
分離領域であり、そのフィールド酸化膜２０の間の素子
形成領域には図示しないゲート酸化膜が形成されてい
る。そして、フィールド酸化膜２０とゲート酸化膜の上
には、ゲート電極２８、２９が平行に配置されており、
この隣接するゲート電極２８、２９の間のフィールド酸
化膜２０等を除去した後のシリコン基板２１中に不純物
拡散層３０が形成されている。
略構成とその製造工程を図４〜図６に基づいて説明す
る。まず、図４に示すように、シリコン基板２１上の所
定間隔ごとに形成されたフィールド酸化膜２０は、素子
分離領域であり、そのフィールド酸化膜２０の間の素子
形成領域には図示しないゲート酸化膜が形成されてい
る。そして、フィールド酸化膜２０とゲート酸化膜の上
には、ゲート電極２８、２９が平行に配置されており、
この隣接するゲート電極２８、２９の間のフィールド酸
化膜２０等を除去した後のシリコン基板２１中に不純物
拡散層３０が形成されている。
【００２５】そこで、図４のＡ−Ａ線断面位置における
製造工程を以下説明する。まず、図５（ａ）に示すフィ
ールド酸化膜２０上にゲート電極２８、２９を形成する
までは、従来例の図８（ｂ）までと同様であり、ゲート
電極２８、２９を覆うように絶縁体膜３１をＣＶＤによ
り３０００Å程度堆積させる。この絶縁体膜３１は、ゲ
ート電極の側壁にサイドウォールを形成するもので、Ｓ
ｉＯ2 のフィールド酸化膜２０よりエッチングレートを
小さくできるＳｉ3 Ｎ4 等が使われる。
製造工程を以下説明する。まず、図５（ａ）に示すフィ
ールド酸化膜２０上にゲート電極２８、２９を形成する
までは、従来例の図８（ｂ）までと同様であり、ゲート
電極２８、２９を覆うように絶縁体膜３１をＣＶＤによ
り３０００Å程度堆積させる。この絶縁体膜３１は、ゲ
ート電極の側壁にサイドウォールを形成するもので、Ｓ
ｉＯ2 のフィールド酸化膜２０よりエッチングレートを
小さくできるＳｉ3 Ｎ4 等が使われる。
【００２６】次に、図５（ｂ）に示すように、絶縁体膜
３１をＲＩＥ等で異方性エッチングすることにより、サ
イドウォール３２、３３がゲート電極２８、２９の側壁
部に形成される。次に、図５（ｃ）に示すように、フォ
トレジストをフォトリソグラフィ技術によってフィール
ド酸化膜２０のエッチングしない部分を覆うと共に、両
ゲート電極３２、３３上にレジストマスク３４の開口部
のエッジが来るようにパターニングする。このゲート電
極３２、３３及びサイドウォール３２、３３は、マスク
の一部として使うことができるので、レジストマスク３
４の位置合わせが容易に行える。そして、これらをエッ
チングマスクとしてフィールド酸化膜２０をＲＩＥでエ
ッチングしてシリコン基板２１を露出させる。
３１をＲＩＥ等で異方性エッチングすることにより、サ
イドウォール３２、３３がゲート電極２８、２９の側壁
部に形成される。次に、図５（ｃ）に示すように、フォ
トレジストをフォトリソグラフィ技術によってフィール
ド酸化膜２０のエッチングしない部分を覆うと共に、両
ゲート電極３２、３３上にレジストマスク３４の開口部
のエッジが来るようにパターニングする。このゲート電
極３２、３３及びサイドウォール３２、３３は、マスク
の一部として使うことができるので、レジストマスク３
４の位置合わせが容易に行える。そして、これらをエッ
チングマスクとしてフィールド酸化膜２０をＲＩＥでエ
ッチングしてシリコン基板２１を露出させる。
【００２７】次に、図５（ｄ）に示すように、露出した
シリコン基板２１部分に例えばイオン注入法を使ってＡ
ｓ+ などの不純物を導入し、アニール処理を行ってｎ型
の不純物拡散層３０を形成する。図４（ｂ）のＡ−Ａ線
断面図が、この図５（ｄ）である。一方、図４のＢ−Ｂ
線断面位置における製造工程を以下説明する。
シリコン基板２１部分に例えばイオン注入法を使ってＡ
ｓ+ などの不純物を導入し、アニール処理を行ってｎ型
の不純物拡散層３０を形成する。図４（ｂ）のＡ−Ａ線
断面図が、この図５（ｄ）である。一方、図４のＢ−Ｂ
線断面位置における製造工程を以下説明する。
【００２８】まず、図６（ａ）に示すように、ここでは
フラッシュメモリを形成するため、シリコン基板２１を
熱酸化により膜厚１００Å程度の薄いゲート酸化膜２２
を形成し、そのゲート酸化膜２２上に従来と同様な工程
を経て、厚さ４０００Å程度のゲート電極２８、２９を
形成し、その上に絶縁体膜３１を堆積させる。次に、図
６（ｂ）に示すように、絶縁体膜３１を上記と同様にし
て異方性エッチングしてサイドウォール３２、３３をゲ
ート電極２８、２９の側壁部に形成する。
フラッシュメモリを形成するため、シリコン基板２１を
熱酸化により膜厚１００Å程度の薄いゲート酸化膜２２
を形成し、そのゲート酸化膜２２上に従来と同様な工程
を経て、厚さ４０００Å程度のゲート電極２８、２９を
形成し、その上に絶縁体膜３１を堆積させる。次に、図
６（ｂ）に示すように、絶縁体膜３１を上記と同様にし
て異方性エッチングしてサイドウォール３２、３３をゲ
ート電極２８、２９の側壁部に形成する。
【００２９】次に、図６（ｃ）に示すように、レジスト
マスク３４を形成して、ゲート電極２８、２９及びサイ
ドウォール３２、３３をマスクとして異方性エッチング
する。このエッチングは、上記図５（ｃ）において、フ
ィールド酸化膜２０をエッチングする際にゲート酸化膜
２２とシリコン基板２１とが一緒に削られて、基板溝部
３５が形成される。
マスク３４を形成して、ゲート電極２８、２９及びサイ
ドウォール３２、３３をマスクとして異方性エッチング
する。このエッチングは、上記図５（ｃ）において、フ
ィールド酸化膜２０をエッチングする際にゲート酸化膜
２２とシリコン基板２１とが一緒に削られて、基板溝部
３５が形成される。
【００３０】従来は、このエッチング工程の際に、ゲー
ト電極２８、２９下のゲート酸化膜２２がエッチングイ
オンに曝され、浸食が問題となっていた。ところが、本
実施例では、ゲート電極２８、２９の側壁部にサイドウ
ォール３２、３３を形成したため、ゲート電極２８の側
端面からサイドウォールの幅ｗだけゲート酸化膜２２が
覆われて保護されている。従って、ゲート酸化膜２２が
エッチングガスに曝されても、浸食される部分が幅ｗよ
りも小さい場合は、ゲート電極２８下の耐圧特性に影響
を与えることなく、ゲート酸化膜２２の信頼性、ひいて
は素子の信頼性を向上させることができる。
ト電極２８、２９下のゲート酸化膜２２がエッチングイ
オンに曝され、浸食が問題となっていた。ところが、本
実施例では、ゲート電極２８、２９の側壁部にサイドウ
ォール３２、３３を形成したため、ゲート電極２８の側
端面からサイドウォールの幅ｗだけゲート酸化膜２２が
覆われて保護されている。従って、ゲート酸化膜２２が
エッチングガスに曝されても、浸食される部分が幅ｗよ
りも小さい場合は、ゲート電極２８下の耐圧特性に影響
を与えることなく、ゲート酸化膜２２の信頼性、ひいて
は素子の信頼性を向上させることができる。
【００３１】次に、図６（ｄ）に示すように、基板段差
部３５内に例えばイオン注入法などにより、Ａｓ+ など
の不純物を導入し、アニール処理を行って不純物拡散層
３０を形成する。このように、本実施例の半導体装置に
よれば、サイドウォール付のゲート電極をマスクとして
セルフアラインでフィールド酸化膜をエッチング除去し
て、シリコン基板中に拡散層を形成しても、ゲート絶縁
膜の耐圧特性を劣化させることがなくなり、信頼性の高
い素子とすることができる。
部３５内に例えばイオン注入法などにより、Ａｓ+ など
の不純物を導入し、アニール処理を行って不純物拡散層
３０を形成する。このように、本実施例の半導体装置に
よれば、サイドウォール付のゲート電極をマスクとして
セルフアラインでフィールド酸化膜をエッチング除去し
て、シリコン基板中に拡散層を形成しても、ゲート絶縁
膜の耐圧特性を劣化させることがなくなり、信頼性の高
い素子とすることができる。
【００３２】そして、再び図１〜図３に戻って、本実施
例におけるフラッシュメモリの製造工程を具体的に説明
する。まず、図２（ａ）に示すように、シリコン基板２
１表面を熱酸化して１００Å程度のＳｉＯ2 からなるゲ
ート酸化膜２２を形成する。次に、図２（ｂ）に示すよ
うに、ゲート酸化膜２１上にＣＶＤ法により２０００Å
程度の不純物をドーピングして導電化したフローティン
グゲート電極となる第１のポリシリコン層２３を堆積さ
せ、さらにその上にゲート間絶縁膜となるＳｉＯ2 膜
（３層構造のＯＮＯ膜であってもよい）２４を２００Å
程度形成し、さらにその上にコントロールゲート電極と
なる第２のポリシリコン層２５を２０００Å程度堆積さ
せる。
例におけるフラッシュメモリの製造工程を具体的に説明
する。まず、図２（ａ）に示すように、シリコン基板２
１表面を熱酸化して１００Å程度のＳｉＯ2 からなるゲ
ート酸化膜２２を形成する。次に、図２（ｂ）に示すよ
うに、ゲート酸化膜２１上にＣＶＤ法により２０００Å
程度の不純物をドーピングして導電化したフローティン
グゲート電極となる第１のポリシリコン層２３を堆積さ
せ、さらにその上にゲート間絶縁膜となるＳｉＯ2 膜
（３層構造のＯＮＯ膜であってもよい）２４を２００Å
程度形成し、さらにその上にコントロールゲート電極と
なる第２のポリシリコン層２５を２０００Å程度堆積さ
せる。
【００３３】次に、図２（ｃ）に示すように、第２のポ
リシリコン層２５上にフォトレジストを塗布してフォト
リソグラフィ技術によってゲート電極形成部分を残すよ
うにパターニングし、レジストマスク２６、２７を形成
する。そして、このレジストマスク２６、２７をエッチ
ングマスクとしてＲＩＥ等によりエッチングして、フロ
ーティングゲート電極２８ａ、２９ａ、ゲート間絶縁膜
２８ｃ、２９ｃ及びコントロールゲート電極２８ｂ、２
９ｂからなるゲート電極２８、２９を形成する。
リシリコン層２５上にフォトレジストを塗布してフォト
リソグラフィ技術によってゲート電極形成部分を残すよ
うにパターニングし、レジストマスク２６、２７を形成
する。そして、このレジストマスク２６、２７をエッチ
ングマスクとしてＲＩＥ等によりエッチングして、フロ
ーティングゲート電極２８ａ、２９ａ、ゲート間絶縁膜
２８ｃ、２９ｃ及びコントロールゲート電極２８ｂ、２
９ｂからなるゲート電極２８、２９を形成する。
【００３４】この場合のエッチング条件は、エッチャン
トにＨＢｒ（ガス圧０．２Ｔｏｒｒ）を使い、ＲＦ周波
数１３．５６ＭＨｚ、出力３５０Ｗでポリシリコンをエ
ッチングすると、エッチングレートが３０００Å／分で
あって、ゲート電極（ポリシリコン）とゲート酸化膜
（ＳｉＯ2 ）とのエッチングレート比は１５：１とな
る。その後、レジストマスク２６、２７をＯ2 アッシン
グにより除去する。
トにＨＢｒ（ガス圧０．２Ｔｏｒｒ）を使い、ＲＦ周波
数１３．５６ＭＨｚ、出力３５０Ｗでポリシリコンをエ
ッチングすると、エッチングレートが３０００Å／分で
あって、ゲート電極（ポリシリコン）とゲート酸化膜
（ＳｉＯ2 ）とのエッチングレート比は１５：１とな
る。その後、レジストマスク２６、２７をＯ2 アッシン
グにより除去する。
【００３５】さらに、上記形成したゲート電極２８、２
９をマスクとして、ゲート酸化膜２２を通してシリコン
基板２１中にイオン注入法によりＡｓ+ などの不純物を
導入し、その後アニール処理して、不純物拡散層３０を
形成する。次に、図２（ｄ）に示すように、ゲート電極
２８、２９を覆うようにＳｉ3 Ｎ 4 などの絶縁体膜３１
をＣＶＤにより３０００Å程度堆積させる。この絶縁体
膜３１は、ゲート電極２８、２９の側壁部にサイドウォ
ールを形成するもので、ＳｉＯ2 のフィールド酸化膜２
０よりエッチングレートが小さくできるＳｉ3 Ｎ4等が
使われる。そして、この絶縁体膜３１をＲＩＥ等で異方
性エッチングしてサイドウォール３２、３３を形成す
る。
９をマスクとして、ゲート酸化膜２２を通してシリコン
基板２１中にイオン注入法によりＡｓ+ などの不純物を
導入し、その後アニール処理して、不純物拡散層３０を
形成する。次に、図２（ｄ）に示すように、ゲート電極
２８、２９を覆うようにＳｉ3 Ｎ 4 などの絶縁体膜３１
をＣＶＤにより３０００Å程度堆積させる。この絶縁体
膜３１は、ゲート電極２８、２９の側壁部にサイドウォ
ールを形成するもので、ＳｉＯ2 のフィールド酸化膜２
０よりエッチングレートが小さくできるＳｉ3 Ｎ4等が
使われる。そして、この絶縁体膜３１をＲＩＥ等で異方
性エッチングしてサイドウォール３２、３３を形成す
る。
【００３６】この場合のエッチング条件は、エッチャン
トにＣＦ4 ＋Ｏ2 （ガス圧０．４Ｔｏｒｒ）を使い、Ｒ
Ｆ周波数１３．５６ＭＨｚ、出力３５０Ｗで窒化膜をエ
ッチングすると、エッチングレートが３２００Å／分で
あって、窒化膜（Ｓｉ3 Ｎ4）とゲート酸化膜（ＳｉＯ
2 ）とのエッチングレート比は９：５となる。ここで形
成されたサイドウォール３２、３３の幅ｗは、０．３μ
ｍ程度であるが、上記したように形成する絶縁体膜３１
の膜厚に応じてサイドウォール幅ｗを適宜調整すること
ができる。
トにＣＦ4 ＋Ｏ2 （ガス圧０．４Ｔｏｒｒ）を使い、Ｒ
Ｆ周波数１３．５６ＭＨｚ、出力３５０Ｗで窒化膜をエ
ッチングすると、エッチングレートが３２００Å／分で
あって、窒化膜（Ｓｉ3 Ｎ4）とゲート酸化膜（ＳｉＯ
2 ）とのエッチングレート比は９：５となる。ここで形
成されたサイドウォール３２、３３の幅ｗは、０．３μ
ｍ程度であるが、上記したように形成する絶縁体膜３１
の膜厚に応じてサイドウォール幅ｗを適宜調整すること
ができる。
【００３７】次に、図３（ｅ）に示すように、フォトレ
ジストをフォトリソグラフィ技術によってゲート酸化膜
２２などのエッチングしない部分を覆うと共に、両ゲー
ト電極２８、２９上にレジストマスク３４の開口部のエ
ッジが来るようにパターニングし、そのレジストマスク
３４、ゲート電極２８、２９及びサイドウォール３２、
３３をマスクとして、図示しないＳｉＯ2 からなるフィ
ールド酸化膜をエッチングしてシリコン基板２１を露出
させる。また、この時、図３（ｅ）では、ゲート酸化膜
２２とシリコン基板２１とが削られて、基板溝部３５が
形成される。
ジストをフォトリソグラフィ技術によってゲート酸化膜
２２などのエッチングしない部分を覆うと共に、両ゲー
ト電極２８、２９上にレジストマスク３４の開口部のエ
ッジが来るようにパターニングし、そのレジストマスク
３４、ゲート電極２８、２９及びサイドウォール３２、
３３をマスクとして、図示しないＳｉＯ2 からなるフィ
ールド酸化膜をエッチングしてシリコン基板２１を露出
させる。また、この時、図３（ｅ）では、ゲート酸化膜
２２とシリコン基板２１とが削られて、基板溝部３５が
形成される。
【００３８】この場合のエッチング条件は、本実施例で
は、エッチャントにＣＦ4 ＋ＣＨＦ 3 （ガス圧０．３Ｔ
ｏｒｒ）を使い、ＲＦ周波数１３．５６ＭＨｚ、出力３
５０Ｗでフィールド酸化膜のＳｉＯ2 をエッチングする
と、エッチングレートが２７００Å／分であって、フィ
ールド酸化膜（ＳｉＯ2 ）とサイドウォール（Ｓｉ3Ｎ
4 ）とのエッチングレート比は２：１となる。また、フ
ィールド酸化膜（ＳｉＯ2 ）とシリコン基板（ポリシリ
コン）とのエッチングレート比は９：１となる。そし
て、基板段差部３５内に例えばイオン注入法などによ
り、Ａｓ+ などの不純物を導入し、アニール処理を行っ
て不純物拡散層３０を形成し、その後レジストマスク３
４を除去する。
は、エッチャントにＣＦ4 ＋ＣＨＦ 3 （ガス圧０．３Ｔ
ｏｒｒ）を使い、ＲＦ周波数１３．５６ＭＨｚ、出力３
５０Ｗでフィールド酸化膜のＳｉＯ2 をエッチングする
と、エッチングレートが２７００Å／分であって、フィ
ールド酸化膜（ＳｉＯ2 ）とサイドウォール（Ｓｉ3Ｎ
4 ）とのエッチングレート比は２：１となる。また、フ
ィールド酸化膜（ＳｉＯ2 ）とシリコン基板（ポリシリ
コン）とのエッチングレート比は９：１となる。そし
て、基板段差部３５内に例えばイオン注入法などによ
り、Ａｓ+ などの不純物を導入し、アニール処理を行っ
て不純物拡散層３０を形成し、その後レジストマスク３
４を除去する。
【００３９】次に、図２（ｆ）に示すように、ＣＶＤに
より全面にＳｉＯ2 膜を２０００Å程度堆積させて第１
の層間絶縁膜３６を形成すると共に、その上にＰＳＧな
どからなる第２の層間絶縁膜３７を形成し、その後熱処
理を加えてメルトさせる。そして、図１に示すように、
第２の層間絶縁膜３７の上にレジストマスクを形成して
エッチングし、第２の層間絶縁膜３７、第１の層間絶縁
膜３６及びゲート酸化膜２２を除去してコンタクトホー
ルを形成し、Ａｌをスパッタ法により埋め込んで配線層
３８を形成する。
より全面にＳｉＯ2 膜を２０００Å程度堆積させて第１
の層間絶縁膜３６を形成すると共に、その上にＰＳＧな
どからなる第２の層間絶縁膜３７を形成し、その後熱処
理を加えてメルトさせる。そして、図１に示すように、
第２の層間絶縁膜３７の上にレジストマスクを形成して
エッチングし、第２の層間絶縁膜３７、第１の層間絶縁
膜３６及びゲート酸化膜２２を除去してコンタクトホー
ルを形成し、Ａｌをスパッタ法により埋め込んで配線層
３８を形成する。
【００４０】上記のようにして形成された本実施例のフ
ラッシュメモリにおいて、例えばフローティングゲート
電極２８ａに書き込まれた情報を一括消去する場合は、
ソース拡散層３０ａ側に逆バイアスの高電圧（１２Ｖ程
度）を印加し、ドレイン拡散層３０ｂを解放することに
より、フローティングゲート電極２８ａとの間に生じた
電界によるファウラー・ノーダイムトンネル電流を利用
して、フローティングゲート電極２８ａに蓄積された電
荷（ｅ- ）がソース拡散層３０ａ側へ抜くものである。
このように、フラッシュメモリの場合は、消去時などに
ソース拡散層３０ａに高電圧が印加されるので、ゲート
酸化膜２２の耐圧特性が特に重要となるが、本実施例の
ようにサイドウォール３２、３３でゲート電極２８、２
９下のゲート酸化膜２２が覆われているので、エッチン
グイオンに曝されることなく、信頼性の高い素子とする
ことができる。
ラッシュメモリにおいて、例えばフローティングゲート
電極２８ａに書き込まれた情報を一括消去する場合は、
ソース拡散層３０ａ側に逆バイアスの高電圧（１２Ｖ程
度）を印加し、ドレイン拡散層３０ｂを解放することに
より、フローティングゲート電極２８ａとの間に生じた
電界によるファウラー・ノーダイムトンネル電流を利用
して、フローティングゲート電極２８ａに蓄積された電
荷（ｅ- ）がソース拡散層３０ａ側へ抜くものである。
このように、フラッシュメモリの場合は、消去時などに
ソース拡散層３０ａに高電圧が印加されるので、ゲート
酸化膜２２の耐圧特性が特に重要となるが、本実施例の
ようにサイドウォール３２、３３でゲート電極２８、２
９下のゲート酸化膜２２が覆われているので、エッチン
グイオンに曝されることなく、信頼性の高い素子とする
ことができる。
【００４１】なお、上記工程を経て形成された本実施例
に係るフラッシュメモリは、隣り合うゲート電極２８、
２９をマスクとしてセルフアラインでフィールド酸化膜
をエッチング除去し、シリコン基板２１中に不純物拡散
層３０を形成することができるため、微細な構造を形成
することができる。
に係るフラッシュメモリは、隣り合うゲート電極２８、
２９をマスクとしてセルフアラインでフィールド酸化膜
をエッチング除去し、シリコン基板２１中に不純物拡散
層３０を形成することができるため、微細な構造を形成
することができる。
【００４２】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、隣り合うゲート電極間の
基板中に拡散層を形成するために、ゲート電極をマスク
としてセルフアラインでフィールド酸化膜をエッチング
除去することによって、微細な素子構造が得られると共
に、そのフィールド酸化膜のエッチング時におけるゲー
ト電極下のゲート酸化膜の浸食がサイドウォールによっ
て防止され、耐圧性が良好で、信頼性の高い素子を形成
することができる。
置及びその製造方法によれば、隣り合うゲート電極間の
基板中に拡散層を形成するために、ゲート電極をマスク
としてセルフアラインでフィールド酸化膜をエッチング
除去することによって、微細な素子構造が得られると共
に、そのフィールド酸化膜のエッチング時におけるゲー
ト電極下のゲート酸化膜の浸食がサイドウォールによっ
て防止され、耐圧性が良好で、信頼性の高い素子を形成
することができる。
【図１】本発明の一実施例に係るフラッシュ型ＥＥＰＲ
ＯＭの構成を説明する断面図である。
ＯＭの構成を説明する断面図である。
【図２】図１のフラッシュ型ＥＥＰＲＯＭの製造工程を
説明する図である。
説明する図である。
【図３】図１のフラッシュ型ＥＥＰＲＯＭの製造工程を
説明する図である。
説明する図である。
【図４】本実施例の半導体装置の概略構成を説明する平
面図である。
面図である。
【図５】図４のＡ−Ａ線断面における製造工程図であ
る。
る。
【図６】図４のＢ−Ｂ線断面における製造工程図であ
る。
る。
【図７】従来例の半導体装置を示す平面図である。
【図８】図７のＡ−Ａ線断面における製造工程図であ
る。
る。
【図９】図７のＢ−Ｂ線断面における製造工程図であ
る。
る。
【図１０】従来のＵＶ型ＥＰＲＯＭの断面構成図であ
る。
る。
２１ シリコン基板（半導体基板） ２２ ゲート酸化膜（絶縁膜） ２８、２９ ゲート電極（導電層） ２８ａ、２９ａ フローティングゲート電極 ２８ｂ、２９ｂ コントロールゲート電極（第２の導電
層） ２８ｃ、２９ｃ ゲート間絶縁膜（第２の絶縁膜） ３０ 不純物拡散層（拡散層） ３２、３３ サイドウォール（側壁） ３５ 基板段差部（段差）
層） ２８ｃ、２９ｃ ゲート間絶縁膜（第２の絶縁膜） ３０ 不純物拡散層（拡散層） ３２、３３ サイドウォール（側壁） ３５ 基板段差部（段差）
Claims (3)
- 【請求項１】表面に段差（３５）を有する半導体基板
（２１）表面に形成される絶縁膜（２２）と、 該絶縁膜（２２）表面にパターニング形成される導電層
（２８，２９）と、 該導電層（２８，２９）のより前記段差（３５）に近い
側の側面から前記絶縁膜（２２）上に延在するように、
かつ少なくとも該導電層（２８，２９）の端部において
前記絶縁膜（２２）の表面を覆うように形成される側壁
（３２，３３）と、 を有する半導体装置。 - 【請求項２】請求項１記載の要件に加えて、 浮遊ゲートとして用いられる導電層（２８ａ）の表面に
形成される第２の絶縁膜（２９ｃ）と、 該第２の絶縁膜（２９ｃ）表面に形成され、制御ゲート
として用いられる第２の導電層（２９ｂ）と、 前記段差（３５）表面に導電性不純物が添加されてなる
ソース・ドレイン領域（３０）と、 を有し、 不揮発性半導体メモリとしたことを特徴とする半導体装
置。 - 【請求項３】半導体基板（２１）表面に一様に絶縁膜
（２２）を形成し、該絶縁膜（２２）表面に導電層（２
８，２９）をパターニング形成する工程と、 該導電層（２８，２９）表面から前記半導体基板（２
１）上に延在するように、かつ該導電層（２８，２９）
と該半導体基板（２１）とでできる凹凸を反映したなだ
らかな凹凸を表面に有するように絶縁膜（３１）を形成
する工程と、 該絶縁膜（３１）を、該導電層（２８，２９）側面に側
壁として残るようにエッチングする工程と、 少なくとも該導電層（２８，２９）上から該半導体基板
（２１）上に延在するように、マスク（３４）を形成す
る工程と、 該マスク（３４）および前記側壁（３２，３３）を用い
て、前記半導体基板（２１）表面を異方性エッチングし
て、溝を形成する工程と、を有する半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061791A JP3065164B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置及びその製造方法 |
| KR1019930004154A KR0121783B1 (ko) | 1992-03-18 | 1993-03-18 | 플래쉬메모리 및 그의 제조방법 |
| US08/423,817 US5568422A (en) | 1992-03-18 | 1995-04-18 | Flash memory having a side wall immediately adjacent the side of a gate electrode as a mask to effect the etching of a substrate |
| US08/688,243 US5661057A (en) | 1992-03-18 | 1996-07-29 | Method of making flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061791A JP3065164B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267250A true JPH05267250A (ja) | 1993-10-15 |
| JP3065164B2 JP3065164B2 (ja) | 2000-07-12 |
Family
ID=13181279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061791A Expired - Fee Related JP3065164B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5568422A (ja) |
| JP (1) | JP3065164B2 (ja) |
| KR (1) | KR0121783B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07288291A (ja) * | 1994-04-19 | 1995-10-31 | Nec Corp | 不揮発性半導体記憶装置 |
| EP0680080A2 (en) * | 1994-04-25 | 1995-11-02 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
| EP0867038A4 (ja) * | 1996-06-24 | 1998-09-30 | ||
| US7087955B2 (en) | 2003-03-31 | 2006-08-08 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| JP2008509571A (ja) * | 2004-08-11 | 2008-03-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | フローティングゲートメモリセル |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982924A (ja) * | 1995-09-14 | 1997-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
| DE19534778C1 (de) * | 1995-09-19 | 1997-04-03 | Siemens Ag | Verfahren zum Erzeugen der Sourcebereiche eines Flash-EEPROM-Speicherzellenfeldes |
| KR100224701B1 (ko) * | 1996-07-16 | 1999-10-15 | 윤종용 | 불휘발성 메모리장치 및 그 제조방법 |
| JPH10144886A (ja) * | 1996-09-11 | 1998-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| EP0851484B1 (en) | 1996-12-24 | 2004-08-25 | STMicroelectronics S.r.l. | Self-aligned etching process to realize word lines of semiconductor integrated memory devices |
| US5933730A (en) * | 1997-03-07 | 1999-08-03 | Advanced Micro Devices, Inc. | Method of spacer formation and source protection after self-aligned source is formed and a device provided by such a method |
| JP3176311B2 (ja) * | 1997-03-31 | 2001-06-18 | 日本電気株式会社 | シリコン層のエッチング方法 |
| US5909044A (en) * | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
| TW360955B (en) * | 1997-09-10 | 1999-06-11 | United Microelectronics Corp | Method for producing ETOX cell by self-aligned source etching |
| US6013551A (en) * | 1997-09-26 | 2000-01-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby |
| US5981341A (en) * | 1997-12-05 | 1999-11-09 | Advanced Micro Devices | Sidewall spacer for protecting tunnel oxide during isolation trench formation in self-aligned flash memory core |
| DE19756601A1 (de) | 1997-12-18 | 1999-07-01 | Siemens Ag | Verfahren zum Herstellen eines Speicherzellen-Arrays |
| US6051860A (en) * | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
| TW469650B (en) | 1998-03-20 | 2001-12-21 | Seiko Epson Corp | Nonvolatile semiconductor memory device and its manufacturing method |
| IT1301799B1 (it) * | 1998-06-25 | 2000-07-07 | St Microelectronics Srl | Processo di fabbricazione di una memoria non volatile con ridottaresistenza delle linee di source comune. |
| JP2000022114A (ja) * | 1998-07-02 | 2000-01-21 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
| JP3669221B2 (ja) * | 1998-12-11 | 2005-07-06 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6001687A (en) * | 1999-04-01 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for forming self-aligned source in flash cell using SiN spacer as hard mask |
| TW427018B (en) * | 1999-04-07 | 2001-03-21 | United Microelectronics Corp | Manufacturing method of flash memory cell |
| KR20010077099A (ko) * | 2000-01-31 | 2001-08-17 | 윤종용 | 자기 정렬된 웰 바이어스 영역을 갖는 모스 트랜지스터 및그 제조방법 |
| JP2002026156A (ja) * | 2000-07-12 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100381953B1 (ko) * | 2001-03-16 | 2003-04-26 | 삼성전자주식회사 | 노어형 플래시 메모리 소자의 제조방법 |
| JP2004055826A (ja) * | 2002-07-19 | 2004-02-19 | Renesas Technology Corp | 半導体装置の製造方法 |
| WO2004068578A2 (de) * | 2003-01-30 | 2004-08-12 | Infineon Technologies Ag | Verfahren zum herstellen von bitleitungen für ucp-flash-speicher |
| KR100620217B1 (ko) * | 2003-12-31 | 2006-09-11 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자의 제조 방법 |
| TWI253719B (en) * | 2004-11-15 | 2006-04-21 | Powerchip Semiconductor Corp | Manufacturing method of flash memory |
| WO2006099211A2 (en) * | 2005-03-11 | 2006-09-21 | Ponce Fernando A | Solid state light emitting device |
| KR100678478B1 (ko) * | 2005-06-29 | 2007-02-02 | 삼성전자주식회사 | 낸드형 불휘발성 메모리 장치 및 그 제조 방법 |
| KR100810414B1 (ko) * | 2006-10-31 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조 방법 |
| JP2009200384A (ja) * | 2008-02-25 | 2009-09-03 | Elpida Memory Inc | 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法 |
| US20120139023A1 (en) * | 2010-12-03 | 2012-06-07 | Spansion Llc | Method and apparatus for nand memory with recessed source/drain region |
| US8823096B2 (en) * | 2012-06-01 | 2014-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical power MOSFET and methods for forming the same |
| KR20200071349A (ko) | 2018-12-11 | 2020-06-19 | 대우조선해양 주식회사 | 극지운항선박의 엔진 및 hvac 흡기구 폐색방지구조 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312171A (ja) * | 1986-03-04 | 1988-01-19 | Seiko Epson Corp | 半導体装置 |
| JPS63213970A (ja) * | 1987-03-03 | 1988-09-06 | Nec Corp | 不揮発性半導体記憶素子 |
| JPH02360A (ja) * | 1987-11-11 | 1990-01-05 | Nec Corp | 不揮発生半導体装置の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61295653A (ja) * | 1985-06-24 | 1986-12-26 | Nec Corp | Ｃｍｏｓ半導体集積回路装置の製造方法 |
| JPS62241379A (ja) * | 1986-04-14 | 1987-10-22 | Toshiba Corp | 半導体装置の製造方法 |
| KR890001099A (ko) * | 1987-06-08 | 1989-03-18 | 미다 가쓰시게 | 반도체 기억장치 |
| JPH0272671A (ja) * | 1988-09-07 | 1990-03-12 | Sony Corp | 不揮発性メモリ装置の製造方法 |
| JPH02197136A (ja) * | 1989-01-26 | 1990-08-03 | Matsushita Electric Works Ltd | 半導体装置の製造方法 |
| JPH0346275A (ja) * | 1989-07-13 | 1991-02-27 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH03286571A (ja) * | 1990-04-03 | 1991-12-17 | Nec Corp | Ｍｏｓ型電界効果トランジスタ |
| JP2893894B2 (ja) * | 1990-08-15 | 1999-05-24 | 日本電気株式会社 | 不揮発性メモリ及びその製造方法 |
| KR920013709A (ko) * | 1990-12-21 | 1992-07-29 | 김광호 | 불휘발성 반도체 메모리장치 및 그 제조방법 |
| US5264718A (en) * | 1991-06-28 | 1993-11-23 | Texas Instruments Incorporated | EEPROM cell array with tight erase distribution |
| JP2603026B2 (ja) * | 1992-04-23 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2774734B2 (ja) * | 1992-05-26 | 1998-07-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5297082A (en) * | 1992-11-12 | 1994-03-22 | Micron Semiconductor, Inc. | Shallow trench source eprom cell |
| US5589412A (en) * | 1993-12-16 | 1996-12-31 | National Semiconductor Corporation | Method of making increased-density flash EPROM that utilizes a series of planarized, self-aligned, intermediate strips of conductive material to contact the drain regions |
| US5470773A (en) * | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
-
1992
- 1992-03-18 JP JP4061791A patent/JP3065164B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-18 KR KR1019930004154A patent/KR0121783B1/ko not_active IP Right Cessation
-
1995
- 1995-04-18 US US08/423,817 patent/US5568422A/en not_active Expired - Lifetime
-
1996
- 1996-07-29 US US08/688,243 patent/US5661057A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312171A (ja) * | 1986-03-04 | 1988-01-19 | Seiko Epson Corp | 半導体装置 |
| JPS63213970A (ja) * | 1987-03-03 | 1988-09-06 | Nec Corp | 不揮発性半導体記憶素子 |
| JPH02360A (ja) * | 1987-11-11 | 1990-01-05 | Nec Corp | 不揮発生半導体装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07288291A (ja) * | 1994-04-19 | 1995-10-31 | Nec Corp | 不揮発性半導体記憶装置 |
| EP0680080A2 (en) * | 1994-04-25 | 1995-11-02 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
| EP0680080A3 (en) * | 1994-04-25 | 1998-01-14 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
| EP0867038A4 (ja) * | 1996-06-24 | 1998-09-30 | ||
| EP0867038A1 (en) * | 1996-06-24 | 1998-09-30 | Macronix America Inc. | Self-aligned trench isolation for memory array using sidewall spacers |
| US7087955B2 (en) | 2003-03-31 | 2006-08-08 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| JP2008509571A (ja) * | 2004-08-11 | 2008-03-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | フローティングゲートメモリセル |
Also Published As
| Publication number | Publication date |
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| US5568422A (en) | 1996-10-22 |
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