JP4606580B2 - 半導体不揮発性メモリの制御ゲートおよびフローティングゲートの形成 - Google Patents
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Description
【０００１】
【技術分野】
この発明は半導体装置および製造プロセスに関するものであり、特に、不揮発性メモリ半導体装置に関連の方法および装置に関するものである。
【０００２】
【背景技術】
ＥＰ−Ａ−０８４１６９３は消去および書換可能なリードオンリメモリならびにその製造方法を開示する。この文献は本願の優先日後に公開された。
ＪＰ−Ａ−８０ ９７３０６は、添付の請求項１および１２のプリアンブルによる半導体装置およびその製造を開示する。
ＥＰ−Ａ−０ ５１１ ６２８は、ポリシリコンフローティングゲートストリップが半導体層の表面におけるチャネル領域の上方に形成されかつチャネル領域から絶縁されている不揮発性メモリアレイおよびその製造を開示する。フローティングゲートを分離するように構造の上方に形成される絶縁体層を形成する前に側壁酸化物が、フローティングゲートストリップの端縁上に選択的に形成されてもよい。
ＪＰ−Ａ−３２ ４６９７４は半導体サブストレートの上に形成されるメモリセルのアイソレーションを開示する。半導体サブストレートにおけるフィールド絶縁膜の形成の後、フローティングゲートがフィールド絶縁膜の両側に形成される。絶縁膜はフローティングゲートの上に形成され、かつ消去ゲートを形成するために用いられるポリシリコン膜がフィールド絶縁膜上方に形成される。アイソレーションが、次いで装置表面上方にさらなる層を形成する前に消去ゲートの上方に形成される。
半導体技術における引続き起こる傾向は、より多くのおよび／またはより高速な半導体装置を備えた集積回路を形成することである。超大規模集積化（ＵＬＳＩ）方向への動きの結果として、デバイスおよび回路特徴の減少が引続き生じる。デバイスおよび特徴が減少するに従って、新しい製造方法および／または新しい配列を必要とする新しい問題が発見される。
【０００３】
フラッシュまたはブロック消去の電気的に消去および書換可能なリードオンリメモリ（フラッシュＥＥＰＲＯＭ）半導体メモリは、独立してプログラムされかつ読出され得るメモリセルのアレイを含む。各メモリセルの寸法、かつそれゆえに、メモリアレイは、セルが独立して消去されるのを可能にするであろう選択トランジスタを省略することによって小さくされる。メモリセルのアレイは、典型的には、ビット線およびワード線に沿って配列され、ブロックとして一緒に消去される。このタイプのメモリの一例は、後述の金属酸化物半導体（ＭＯＳ）メモリセルを含み、その各々はソース、ドレイン、フローティングゲート、および制御ゲートを含み、それらに対し種々の電圧が印加されてセルを、２進１または０でプログラムする。各メモリセルは適当なワード線およびビット線を介してそれをアドレスすることによって読出されることができる。
【０００４】
典型的なメモリセル８が図１ａに描かれる。示されているように、メモリセル８はビット線を介して断面で観察される。メモリセル８は頂部面１１を有するドープされたサブストレート１２を含み、かつその内部にはソース１３ａおよびドレイン１３ｂが、サブストレート１２の領域を選択的にドーピングすることによって形成されている。トンネル酸化物１５がフローティングゲート１６をサブストレート１２から分離する。インターポリ誘電体２４はフローティングゲート１６を制御ゲート２６から分離する。フローティングゲート１６および制御ゲート２６は各々電気的に導電性であり、典型的にはポリシリコンから形成される。
【０００５】
制御ゲート２６の頂部上には、シリサイド層２８があり、この層２８は制御ゲート２６の電気的導電性を増大させる働きをする。シリサイド層２８は典型的にはタングステンシリサイド（たとえばＷＳｉ2）であり、従来の堆積およびアニールプロセスを用いて、パターニングの前に制御ゲート２６の頂部上に形成される。
【０００６】
当業者にとって知られているように、メモリセル８は、たとえば、適当なプログラミング電圧を制御ゲート２６へ印加することによってプログラムされることができる。同様に、メモリセル８は、たとえば、適切な消去電圧をソース１３ａに印加することによって消去されることができる。
【０００７】
プログラムされると、フローティングゲート１６は２進１または０のいずれかに対応する電荷を有する。たとえば、フローティングゲート１６は、プログラミング電圧を制御ゲート２６に印加することによって２進１にプログラムされることができ、それにより電荷がフローティングゲート１６上に形成される。もしフローティングゲートがしきい値レベルの電荷を含まなければ、フローティングゲート１６は２進０を表わす。消去の間に、電荷が、ソース１３へ印加された消去電圧によってフローティングゲート１６から除去される。
【０００８】
図１ｂはワード線を介して断面の透視図から数個の隣接するメモリセルの断面を描く（すなわち、図１ａに参照されるように透視図Ａから）。図１ｂ図において、断面は、ここのメモリセルがサブストレート１２上に形成される二酸化シリコンの分離領域によって分けられていることを表わしている。たとえば、図１ｂは第１のメモリセルの関連のフローティングゲート１６ａ、第２のメモリセルに関連のフローティングゲート１６ｂおよび第３のメモリセルに関連のフローティングゲート１６ｃの一部を示す。フローティングゲート１６ａはフィールドオキサイド（ＦＯＸ）１４ａによってフローティングゲート１６ｂから物理的に分けられかつ電気的に分離される。フローティングゲート１６ｂはフィールド酸化物１４ｂによってフローティングゲート１６ｃから分離される。フローティングゲート１６ａ，１６ｂおよび１６ｃ、サブストレート１、，トンネル酸化物１５、およびフィールド酸化物１４ａ，１４ｂの露出された部分の上方に堆積されたポリシリコンの１つの整合層を、選択的にパターニングすることによって電気的に形成される。インターポリ誘電体層２４は、フローティングゲート１６ａ−ｃおよびフィールド酸化物領域１４ａ，１４ｂの露出部分の上方に整合的に堆積される。インターポリ誘電体層２４はフローティングゲート１６ａ−ｃを次の整合層から分離し、この次の整合層は、制御ゲート２６を形成するようにパターン化（たとえば、ビット線に沿って）される、典型的なポリシリコン層である。インターポリ誘電体層２４は、典型的には、たとえば二酸化シリコンの底部膜、窒化シリコンの中間膜、および二酸化シリコンの頂部膜のような、複数の膜を含む。このタイプのインターポリ誘電体層は一般に酸化物−窒化物−酸化物（ＯＮＯ）層として参照される。
【０００９】
メモリセルの引続く減少、および特に図１ａ−ｂ図のメモリセルに描かれた特徴は、メモリセル内の有害な影響を作り出すことなく、フローティングゲート１６および制御ゲート２６を堆積／形成するように製造プロセスに負担を課す。寸法の減少により生じる特に関心事として、フローティングゲート１６ａ−ｃの各々間、およびフローティングゲート１６ａ−ｃの各々と制御ゲート２６との間の適正な分離を与えるとともに、適切に配列されたフローティング／制御ゲート構成を与えるニーズがある。
【００１０】
【発明の概要】
これらのニーズおよび他のニーズは本願発明によって満たされる。本願発明は半導体装置の製造中、特に、不揮発性メモリ半導体装置にフローティング／制御ゲート構成を形成する間のプロセス制御を増大する方法および配列を提供する。この発明の一局面によれば、ある半導体構成において、隣接のフローティングゲート（たとえば１６ａおよび１６ｂ）間のスペースによって作り出されるトポロジーは、形状が非常に厳しい（たとえば、深くおよび浅く）ため上に横たわる制御ゲート２６上に形成されるシリサイド層２８はしばしばそのスペースの上方に重要な凹みを含み得るということがわかる。これらの重要な凹みは半導体装置の後で行なわれる熱処理の間にシリサイド層２８にクラックを生じ得、これがシリサイド層２８にストレスを与えることになる。
【００１１】
本願発明の一局面によれば、パターニングに従いフローティングゲート間に配置されるオープンスペースの量および形状が減少されかつ変更されて、それほど厳格でない修正されたトポロジーを提示する。修正されたトポロジーは制御ゲート材料およびシリサイド材料の両方のステップカバレッジを改善し、かつそれによって問題となった凹みが、後で形成されたシリサイド層２８に形成されなくなる。したがって、シリサイド層２８のクラックは実質的に後続の熱処理の間に生じなくなる傾向となる。
【００１２】
したがって、この発明によれば、請求項１２に規定される方法および請求項１に規定される関連の配列が提供される。一実施例では、この方法はサブストレート内に、分離された領域により分けられる少なくとも２個の分離領域を形成するステップを含む。この方法はさらに、サブストレートの頂部面上にかつ分離された領域内にトンネル酸化物を形成し、サブストレートの上方にフローティングゲートを形成し、フローティングゲートと２個の分離領域の各々の少なくとも一部の上に誘電体層を形成し、かつ、誘電体層の一部分の上に少なくとも１つのスペーサを形成するステップを含み、誘電体層の一部は２個の分離領域の１つの直接上方に少なくとも部分的に配置されかつそれと接触する。
【００１３】
他の実施例では、半導体装置を製造する方法は、サブストレート内に、分離された領域により分けられる少なくとも２個の分離領域を形成するステップを含む。この方法は、さらに、サブストレートの上方にフローティングゲートを形成し、フローティングゲートと、２つの分離領域の１つとに接触する少なくとも１個のスペーサを形成し、かつフローティングゲートと、スペーサと、２個の分離領域の各々の少なくとも一部分との上に誘電体層を形成するステップを含む。
【００１４】
この発明の方法は、不揮発性メモリ装置に制御ゲートを形成するために用いられてもよい。一実施例では、この方法は、半導体装置内に配列されるフローティングゲート上に誘電体層を形成し、誘電体層上に導電性材料の第１の層を形成し、導電性材料の第１の層の一部分を除去し、導電性材料の第１の層の残りの部分上に導電性材料のの第２の層を形成し、かつ第２の層と、導電材料の第１の層の残りの部分とを選択的にパターニングして制御ゲートを形成するステップを含む。ある実施例において、第１の層の一部分を除去するステップは、さらに、第１の層のすべてを実質的に除去して少なくとも１個のスペーサを形成することを含む。
【００１５】
他の実施例では、この方法は、半導体装置のトンネル酸化物部分上に導電性材料の第１の層を形成し、導電性材料の第１の層を選択的にパターニングして初期フローティングゲートを形成し、初期のフローティングゲートおよび半導体装置の分離領域の少なくとも一部分上に導電性材料の第２の層を形成し、かつ導電性材料の第２の層の少なくとも一部分を除去して、分離領域および初期フローティングゲートと接触する少なくとも１つのスペーサを形成するステップを含む。
【００１６】
この発明の上述のおよび他の特徴、局面および利点は添付図面とともに行なうこの発明の以下の詳細な説明からより一層明らかとなろう。
【００１７】
この発明は同一の参照番号が類似のエレメントに付される添付図面において例示によって、かつ限定ではなく図解される。
【００１８】
【典型的な実施例の詳細な説明】
以下に説明するプロセスステップおよび構造は、集積回路を製造するための完全なプロセスフローを形成するものではない。この発明は技術分野において現在用いられている集積回路製造技術に関して実用化されることができ、かつ通常実施されるプロセスステップの多くは、本願発明の理解のために必要なものとして含まれる。製造中の集積回路装置の部分の断面を表わす図面は等倍に描かれてなく、代わりに、本願発明の特徴を示すために描かれる。
【００１９】
図２ａは（図１ｂと同様に）ワード線を介して断面透視図から見た半導体装置の一部分１０を表わす。図２ａにおいて、部分１０はポリシリコンの少なくとも１つの層からフローティングゲート１６ａ−ｃの形成を描く。示されているように、整合ポリシリコン層１６はサブストレート１２、トンネル酸化物１５、および分離領域を形成するフィールド酸化物１４ａ−ｂの上方に形成されている。ポリシリコン層１６は、たとえば、気相成長（ＣＶＤ）またはプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）技術のような従来の成長技術を用いて成長されることができる。ポリシリコン層１６をフローティングゲート１６ａ−ｃ（図２ｂを参照）にパターン化するために、マスク１８がポリシリコン層１６上に形成されかつパターン化される。典型的にはリソグラフィマスクであるマスク１８は、下に横たわるポリシリコン層１６の部分を選択的に露出する開口２０ａ−２０ｂを含む。フローティングゲート１６ａ−ｃの形成は、反応性イオンエッチング（ＲＩＥ）のような不等方性エッチング、または他の不等方性プラズマエッチングプロセスを含み、開口２０ａ−２０ｂを介してポリシリコン層１６の露出部分を除去し、フィールド酸化物１４ａ−１４ｂの上で止まる。図２ｂにおいて、部分１０がエッチングされ、マスク１８が、たとえば、従来のストリッピング技術を用いて引離され、フローティングゲート１６ａ−ｃを残す。エッチングプロセスはスペース２２ａおよび２２ｂを作り出す。スペース２２ａ，２２ｂは幅は比較的狭い傾向にある。たとえば、サブミクロンのフラッシュメモリでは、スペース２２ａおよび２２ｂは約０．１および０．４ミクロンの間であり得る。フローティングゲート１６ａ−１６ｃは典型的には約９００から１１００オングストロームの厚さである。したがって、スペース２２ａ，２２ｂの臨界的な大きさは極めて厳しいトポロジーを表わし、その上方に後続の層が形成される（たとえばインターポリ誘電体層２４、制御ゲート２６およびシリサイド層２８）。
【００２０】
図２ｃはフローティングゲート１６ａ−ｃの上方にかつスペース２２ａおよび２２ｂ（図２ｂ参照）にインターポリ誘電体層２４を成長させた後の図２ｂの部分１０を示す。この発明のある好ましい実施例では、インターポリ誘電体層２４はＯＮＯ層である。ＯＮＯ層は、たとえば、３段階プロセスによって形成されることができ、二酸化シリコンの第１の膜（たとえば約５０オングストロームの厚さ）が堆積または成長され、引続き窒化シリコンの第２の膜（たとえば約８０オングストロームの厚さ）が堆積され、次いで、二酸化シリコンの第３の膜（たとえば約４０オングストロームの厚さ）が堆積または成長される。ＯＮＯ層は図２ｄに描かれるように、制御ゲート２６からフローティングゲート１６を分離する、薄い、非常に絶縁性の誘電体層を与える。
【００２１】
図２ｄにおいて、図２ｃの部分１０が、制御ゲート２６を形成するようにパターン化されるポリシリコンの整合層を含むようにさらに処理されている。このポリシリコンは、ＣＶＤおよびＰＥＣＶＤ技術のような従来の成長技術を用いて約１２００オングストロームの厚さに堆積されることができる。たとえば、タングステンシリサイド（たとえば、ＷＳｉ2）のようなシリサイド層２８が、次に、図２ｅに描かれるように、ポリシリコンの頂部上に形成される。図２ｄのワード線断面斜視図からは見ることができないが、ポリシリコンは、次に、従来のポリシリコンエッチングプロセスを用いて選択的にパターン化されて制御ゲート２６を形成する。
【００２２】
シリサイド層２８は制御ゲート２６の導電性を増大し、かつメモリセルのプログラムの間にプログラミング電流の重要な部分を搬送するように設計される。しかしながら、シリサイド層２８は部分１０の後続の熱処理の間に、図２ｅにおけるクラック３０ａ−３０ｂのようなクラックを発生することがあり得るということがわかっている。クラック３０ａ−３０ｂはシリサイド層２８を介して部分的に延びることができ、ある場合にはシリサイド層２８を介して制御ゲート２６への全路に延びる。
【００２３】
シリサイド層２８のクラックは、スペース２２ａ−２２ｂ（図２ｂ参照）の厳しいトポロジーと、典型的には製造プロセスを完成するために必要とされる後続の熱処理との組合せによって生じるものと思われる。たとえば、後続の熱処理は後続の製造ステップに関連して高電圧アニールまたは熱酸化プロセスを含み得る。このように、シリサイド層２８は、後続の熱処理の高温を受けると、下に横たわる層の厳しいトポロジーの上にクラックを生じる傾向となる。たとえば、図２ｅのクラック３０ａおよび３０ｂのようなクラックは、制御ゲート２６の抵抗を増大させかつフラッシュメモリの性能を劣化させおよび／または半導体装置に損傷を与える傾向となる。
【００２４】
シリサイド層２８のクラックは、フローティングゲート１６ａ−ｃ間のスペース２２ａ−２２ｂが約０．４ミクロンより小さいときにより目立つということがわかっている。この発明のある好ましい実施例では、スペース２２ａ−２２ｂは各々約０．２６ミクロン幅であり、フローティングゲート１６ａ−ｃの各々の厚さは約９００から１１００オングストロームである。結果的に得られたトポロジーは後続の熱処理の間にシリサイド層２８の実質量のクラックを生じることがわかっている。たとえば、ある状況では、シリサイド層２８のクラックによって、ワード線の抵抗が１００倍増大した。
【００２５】
本願発明によれば、シリサイド層２８のクラックを防止するためのいくつかの新しい方法および配置が開発された。この発明の一局面によれば、シリサイド層２８のクラックは下に横たわるトポロジーの厳しさを減少することにより、もし全く除去されなければ実質的に減少され、特に、スペース２２ａ−ｂの上方および上に堆積された上に横たわる層の形状を変更させることによって実質的に減少された。これにより、制御ゲート２６およびシリサイド層２８を形成するときのステップカバレッジを増大することができる。
【００２６】
例によれば、図３は部分１０が製造の間に修正されてインターポリ誘電体層２４の頂部上にスペーサ３２を含む、この発明の一実施例を描く。スペーサ３２は、インターポリ誘電体層２４の上方のポリシリコンの薄い層（たとえば約２００オングストロームから約５００オングストロームの厚さ）を堆積させることによって、かつポリシリコンの薄い層の部分をエッチバックするように反応性イオンエッチングまたはプラズマエッチングを用いてポリシリコンの薄い層をエッチバックすることによって形成される。そのようなエッチバックプロセスの結果、スペーサ３２が形成され、スペース２２ａおよび２２ｂの上方にトポロジーの全体形状を変更し、それにより制御ゲート２６およびシリサイド層２８の構造の堆積がスペース２２ａ−ｂの上でその形状がより滑らかになる傾向となる。図３に描かれるように、比較的わずかな凹み３３ａおよび３３ｂのみがスペース２２ａ−ｂの上方にシリサイド層２８によって形成される。それゆえに、後続の熱処理の間、わずかな凹み３３ａおよび３３ｂは、シリサイド層２８のクラックを生じまたはクラックを招くのに十分には厳しいものではない。
【００２７】
しかしながら、スペース３２を形成するに際し、インターポリ誘電体層２４と、反応性イオンまたはプラズマエッチング材との間に接触がある。インターポリ誘電体層２４がＯＮＯ層であるときのようなある構成では、反応性イオンまたはプラズマエッチング材はＯＮＯ層に害を与えまたは他の影響を及ぼすかもしれない。たとえば、ＯＮＯ層の上部二酸化シリコン膜は典型的には非常に薄い（たとえば約４０オングストロームの厚さ）ので、それは不注意に除去されまたは実質的に薄くされ、そのため制御ゲート２６は、形成されるときに、ＯＮＯ層の窒化シリコン膜と接触し得る。たとえば、この結果として、もし制御ゲート２６がＯＮＯ層の窒化物によって汚されれば、および／またはもしＯＮＯ層が電気的に破壊すれば、信頼性の問題を生じ得る。したがって、エッチバックプロセスを制御すること、およびポリシリコンと、二酸化シリコンの上部膜との間の高い選択性を与えるエッチング化学剤を選択することが重要である。
【００２８】
このような問題をすべて回避するために、代替のプロセスによれば、薄いポリシリコン層（上述）は、インターポリ誘電体層２４の上方にそれが堆積された後、部分的にのみエッチング除去される。したがって、薄いポリシリコン層３４（たとえば、約１００オングストロームから約５００オングストロームの厚さ）が残され、それは部分的にエッチバックされ、かつまたトポロジーの厳しさを減少し、それにより実質的に形成された制御ゲート２６およびシリサイド層２８はわずかな凹み３５ａおよび３５ｂのみを有する。前述したように、わずかな凹み３５ａおよび３５ｂは後続の熱処理の間にシリサイド層２８のクラックを生じまたはクラックに至るほど十分に厳しいものではない。
【００２９】
この発明のなおも他の典型的プロセスによれば、厳しいトポロジーおよび後続の熱処理によるシリサイド層２８のクラックは、フローティングゲート１６ａ−ｃの形状を変化させることによって、たとえば、多段階プロセスにおけるフローティングゲート１６ａ−ｃを形成することによって解決される。典型的なプロセスが図５ａ−ｂに示される。
【００３０】
図５ａにおいて、フローティングゲート１６ａ−ｃは初期ポリシリコン層をパターニングすることにより形成されている。次に、ポリシリコン３６の付加的な薄い層（たとえば２００−５００オングストロームの厚さ）、たとえば、フローティングゲート１６ａ−ｃがパターン化された初期ポリシリコン層を形成するために用いられた同じ形成プロセスを用いて、フローティングゲート１６ａ−ｃおよびフィールド酸化物１４ａ−ｂの上方に整合的に堆積されている。図５ａの部分１０は、次に、付加的なポリシリコン層３６をエッチバックするように形作られる反応性イオンエッチングまたはプラズマエッチングプロセスを受け、それにより付加的ポリシリコン材料の後に、たとえば、図５ｂに示すように、フローティングゲート１６ａ−ｃのサイドウォールに接触するスペーサ３８の形で残る。
【００３１】
スペーサ３８は、フローティングゲート１６ａ−ｃのトポロジーの厳しさを減少させ、そのためインターポリ誘電体層２４の後続の堆積、および制御ゲート２６およびシリサイド層２８の形成がより滑らかな形状を生じることになる。このように、たとえば、シリサイド層２８はわずかな凹み３７ａおよび３７ｂを含むだけであり、これらの凹みは後続の熱処理の間にシリサイド層２８のクラックを生じまたはクラックを導くほど厳しいものではない。
【００３２】
開示した実施例における付加的なポリシリコンスペーサ（３２および３８）は、ある実施例では、他の材料と置き換えられ得るということを当業者は認識するであろう。たとえば、ある実施例では、誘電体材料はポリシリコンに代わって用いられることもできる。さらに、スペーサ（３２および３８）および層３４のための付加的な材料の形成およびエッチングは、選択性であってもよく、たとえばマスクが用いられ得る。
【００３３】
この発明が詳細に述べられ図解されたが、これは図解および例のみによってなされたものであり、限定として取られるべきものでないことは明らかに理解されるべきであり、本願発明の範囲は添付の請求項によって規定されるものである。
【図面の簡単な説明】
【図１ａ】 少なくとも１個のメモリセルを有する典型的な先行技術の半導体装置の部分の異なる断面図を描く。
【図１ｂ】 少なくとも１個のメモリセルを有する典型的な先行技術の半導体装置の部分の異なる断面図を描く。
【図２ａ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図２ｂ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図２ｃ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図２ｄ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図２ｅ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図３】 この発明の実施例によるスペーサを有する複数のメモリセルを有する半導体装置の一部の断面図を描く。
【図４】 この発明の一実施例に従って、付加的ポリシリコン層を有する複数のメモリセルを有する半導体装置の一部の断面図を描く。
【図５ａ】 この発明の一実施例に従ってフローティングゲート上に配列されるスペーサを有する、複数のメモリセルの形成の間の半導体装置の一部の断面図を逐次的に描く。
【図５ｂ】 この発明の一実施例に従ってフローティングゲート上に配列されるスペーサを有する、複数のメモリセルの形成の間の半導体装置の一部の断面図を逐次的に描く。
【技術分野】
この発明は半導体装置および製造プロセスに関するものであり、特に、不揮発性メモリ半導体装置に関連の方法および装置に関するものである。
【０００２】
【背景技術】
ＥＰ−Ａ−０８４１６９３は消去および書換可能なリードオンリメモリならびにその製造方法を開示する。この文献は本願の優先日後に公開された。
ＪＰ−Ａ−８０ ９７３０６は、添付の請求項１および１２のプリアンブルによる半導体装置およびその製造を開示する。
ＥＰ−Ａ−０ ５１１ ６２８は、ポリシリコンフローティングゲートストリップが半導体層の表面におけるチャネル領域の上方に形成されかつチャネル領域から絶縁されている不揮発性メモリアレイおよびその製造を開示する。フローティングゲートを分離するように構造の上方に形成される絶縁体層を形成する前に側壁酸化物が、フローティングゲートストリップの端縁上に選択的に形成されてもよい。
ＪＰ−Ａ−３２ ４６９７４は半導体サブストレートの上に形成されるメモリセルのアイソレーションを開示する。半導体サブストレートにおけるフィールド絶縁膜の形成の後、フローティングゲートがフィールド絶縁膜の両側に形成される。絶縁膜はフローティングゲートの上に形成され、かつ消去ゲートを形成するために用いられるポリシリコン膜がフィールド絶縁膜上方に形成される。アイソレーションが、次いで装置表面上方にさらなる層を形成する前に消去ゲートの上方に形成される。
半導体技術における引続き起こる傾向は、より多くのおよび／またはより高速な半導体装置を備えた集積回路を形成することである。超大規模集積化（ＵＬＳＩ）方向への動きの結果として、デバイスおよび回路特徴の減少が引続き生じる。デバイスおよび特徴が減少するに従って、新しい製造方法および／または新しい配列を必要とする新しい問題が発見される。
【０００３】
フラッシュまたはブロック消去の電気的に消去および書換可能なリードオンリメモリ（フラッシュＥＥＰＲＯＭ）半導体メモリは、独立してプログラムされかつ読出され得るメモリセルのアレイを含む。各メモリセルの寸法、かつそれゆえに、メモリアレイは、セルが独立して消去されるのを可能にするであろう選択トランジスタを省略することによって小さくされる。メモリセルのアレイは、典型的には、ビット線およびワード線に沿って配列され、ブロックとして一緒に消去される。このタイプのメモリの一例は、後述の金属酸化物半導体（ＭＯＳ）メモリセルを含み、その各々はソース、ドレイン、フローティングゲート、および制御ゲートを含み、それらに対し種々の電圧が印加されてセルを、２進１または０でプログラムする。各メモリセルは適当なワード線およびビット線を介してそれをアドレスすることによって読出されることができる。
【０００４】
典型的なメモリセル８が図１ａに描かれる。示されているように、メモリセル８はビット線を介して断面で観察される。メモリセル８は頂部面１１を有するドープされたサブストレート１２を含み、かつその内部にはソース１３ａおよびドレイン１３ｂが、サブストレート１２の領域を選択的にドーピングすることによって形成されている。トンネル酸化物１５がフローティングゲート１６をサブストレート１２から分離する。インターポリ誘電体２４はフローティングゲート１６を制御ゲート２６から分離する。フローティングゲート１６および制御ゲート２６は各々電気的に導電性であり、典型的にはポリシリコンから形成される。
【０００５】
制御ゲート２６の頂部上には、シリサイド層２８があり、この層２８は制御ゲート２６の電気的導電性を増大させる働きをする。シリサイド層２８は典型的にはタングステンシリサイド（たとえばＷＳｉ2）であり、従来の堆積およびアニールプロセスを用いて、パターニングの前に制御ゲート２６の頂部上に形成される。
【０００６】
当業者にとって知られているように、メモリセル８は、たとえば、適当なプログラミング電圧を制御ゲート２６へ印加することによってプログラムされることができる。同様に、メモリセル８は、たとえば、適切な消去電圧をソース１３ａに印加することによって消去されることができる。
【０００７】
プログラムされると、フローティングゲート１６は２進１または０のいずれかに対応する電荷を有する。たとえば、フローティングゲート１６は、プログラミング電圧を制御ゲート２６に印加することによって２進１にプログラムされることができ、それにより電荷がフローティングゲート１６上に形成される。もしフローティングゲートがしきい値レベルの電荷を含まなければ、フローティングゲート１６は２進０を表わす。消去の間に、電荷が、ソース１３へ印加された消去電圧によってフローティングゲート１６から除去される。
【０００８】
図１ｂはワード線を介して断面の透視図から数個の隣接するメモリセルの断面を描く（すなわち、図１ａに参照されるように透視図Ａから）。図１ｂ図において、断面は、ここのメモリセルがサブストレート１２上に形成される二酸化シリコンの分離領域によって分けられていることを表わしている。たとえば、図１ｂは第１のメモリセルの関連のフローティングゲート１６ａ、第２のメモリセルに関連のフローティングゲート１６ｂおよび第３のメモリセルに関連のフローティングゲート１６ｃの一部を示す。フローティングゲート１６ａはフィールドオキサイド（ＦＯＸ）１４ａによってフローティングゲート１６ｂから物理的に分けられかつ電気的に分離される。フローティングゲート１６ｂはフィールド酸化物１４ｂによってフローティングゲート１６ｃから分離される。フローティングゲート１６ａ，１６ｂおよび１６ｃ、サブストレート１、，トンネル酸化物１５、およびフィールド酸化物１４ａ，１４ｂの露出された部分の上方に堆積されたポリシリコンの１つの整合層を、選択的にパターニングすることによって電気的に形成される。インターポリ誘電体層２４は、フローティングゲート１６ａ−ｃおよびフィールド酸化物領域１４ａ，１４ｂの露出部分の上方に整合的に堆積される。インターポリ誘電体層２４はフローティングゲート１６ａ−ｃを次の整合層から分離し、この次の整合層は、制御ゲート２６を形成するようにパターン化（たとえば、ビット線に沿って）される、典型的なポリシリコン層である。インターポリ誘電体層２４は、典型的には、たとえば二酸化シリコンの底部膜、窒化シリコンの中間膜、および二酸化シリコンの頂部膜のような、複数の膜を含む。このタイプのインターポリ誘電体層は一般に酸化物−窒化物−酸化物（ＯＮＯ）層として参照される。
【０００９】
メモリセルの引続く減少、および特に図１ａ−ｂ図のメモリセルに描かれた特徴は、メモリセル内の有害な影響を作り出すことなく、フローティングゲート１６および制御ゲート２６を堆積／形成するように製造プロセスに負担を課す。寸法の減少により生じる特に関心事として、フローティングゲート１６ａ−ｃの各々間、およびフローティングゲート１６ａ−ｃの各々と制御ゲート２６との間の適正な分離を与えるとともに、適切に配列されたフローティング／制御ゲート構成を与えるニーズがある。
【００１０】
【発明の概要】
これらのニーズおよび他のニーズは本願発明によって満たされる。本願発明は半導体装置の製造中、特に、不揮発性メモリ半導体装置にフローティング／制御ゲート構成を形成する間のプロセス制御を増大する方法および配列を提供する。この発明の一局面によれば、ある半導体構成において、隣接のフローティングゲート（たとえば１６ａおよび１６ｂ）間のスペースによって作り出されるトポロジーは、形状が非常に厳しい（たとえば、深くおよび浅く）ため上に横たわる制御ゲート２６上に形成されるシリサイド層２８はしばしばそのスペースの上方に重要な凹みを含み得るということがわかる。これらの重要な凹みは半導体装置の後で行なわれる熱処理の間にシリサイド層２８にクラックを生じ得、これがシリサイド層２８にストレスを与えることになる。
【００１１】
本願発明の一局面によれば、パターニングに従いフローティングゲート間に配置されるオープンスペースの量および形状が減少されかつ変更されて、それほど厳格でない修正されたトポロジーを提示する。修正されたトポロジーは制御ゲート材料およびシリサイド材料の両方のステップカバレッジを改善し、かつそれによって問題となった凹みが、後で形成されたシリサイド層２８に形成されなくなる。したがって、シリサイド層２８のクラックは実質的に後続の熱処理の間に生じなくなる傾向となる。
【００１２】
したがって、この発明によれば、請求項１２に規定される方法および請求項１に規定される関連の配列が提供される。一実施例では、この方法はサブストレート内に、分離された領域により分けられる少なくとも２個の分離領域を形成するステップを含む。この方法はさらに、サブストレートの頂部面上にかつ分離された領域内にトンネル酸化物を形成し、サブストレートの上方にフローティングゲートを形成し、フローティングゲートと２個の分離領域の各々の少なくとも一部の上に誘電体層を形成し、かつ、誘電体層の一部分の上に少なくとも１つのスペーサを形成するステップを含み、誘電体層の一部は２個の分離領域の１つの直接上方に少なくとも部分的に配置されかつそれと接触する。
【００１３】
他の実施例では、半導体装置を製造する方法は、サブストレート内に、分離された領域により分けられる少なくとも２個の分離領域を形成するステップを含む。この方法は、さらに、サブストレートの上方にフローティングゲートを形成し、フローティングゲートと、２つの分離領域の１つとに接触する少なくとも１個のスペーサを形成し、かつフローティングゲートと、スペーサと、２個の分離領域の各々の少なくとも一部分との上に誘電体層を形成するステップを含む。
【００１４】
この発明の方法は、不揮発性メモリ装置に制御ゲートを形成するために用いられてもよい。一実施例では、この方法は、半導体装置内に配列されるフローティングゲート上に誘電体層を形成し、誘電体層上に導電性材料の第１の層を形成し、導電性材料の第１の層の一部分を除去し、導電性材料の第１の層の残りの部分上に導電性材料のの第２の層を形成し、かつ第２の層と、導電材料の第１の層の残りの部分とを選択的にパターニングして制御ゲートを形成するステップを含む。ある実施例において、第１の層の一部分を除去するステップは、さらに、第１の層のすべてを実質的に除去して少なくとも１個のスペーサを形成することを含む。
【００１５】
他の実施例では、この方法は、半導体装置のトンネル酸化物部分上に導電性材料の第１の層を形成し、導電性材料の第１の層を選択的にパターニングして初期フローティングゲートを形成し、初期のフローティングゲートおよび半導体装置の分離領域の少なくとも一部分上に導電性材料の第２の層を形成し、かつ導電性材料の第２の層の少なくとも一部分を除去して、分離領域および初期フローティングゲートと接触する少なくとも１つのスペーサを形成するステップを含む。
【００１６】
この発明の上述のおよび他の特徴、局面および利点は添付図面とともに行なうこの発明の以下の詳細な説明からより一層明らかとなろう。
【００１７】
この発明は同一の参照番号が類似のエレメントに付される添付図面において例示によって、かつ限定ではなく図解される。
【００１８】
【典型的な実施例の詳細な説明】
以下に説明するプロセスステップおよび構造は、集積回路を製造するための完全なプロセスフローを形成するものではない。この発明は技術分野において現在用いられている集積回路製造技術に関して実用化されることができ、かつ通常実施されるプロセスステップの多くは、本願発明の理解のために必要なものとして含まれる。製造中の集積回路装置の部分の断面を表わす図面は等倍に描かれてなく、代わりに、本願発明の特徴を示すために描かれる。
【００１９】
図２ａは（図１ｂと同様に）ワード線を介して断面透視図から見た半導体装置の一部分１０を表わす。図２ａにおいて、部分１０はポリシリコンの少なくとも１つの層からフローティングゲート１６ａ−ｃの形成を描く。示されているように、整合ポリシリコン層１６はサブストレート１２、トンネル酸化物１５、および分離領域を形成するフィールド酸化物１４ａ−ｂの上方に形成されている。ポリシリコン層１６は、たとえば、気相成長（ＣＶＤ）またはプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）技術のような従来の成長技術を用いて成長されることができる。ポリシリコン層１６をフローティングゲート１６ａ−ｃ（図２ｂを参照）にパターン化するために、マスク１８がポリシリコン層１６上に形成されかつパターン化される。典型的にはリソグラフィマスクであるマスク１８は、下に横たわるポリシリコン層１６の部分を選択的に露出する開口２０ａ−２０ｂを含む。フローティングゲート１６ａ−ｃの形成は、反応性イオンエッチング（ＲＩＥ）のような不等方性エッチング、または他の不等方性プラズマエッチングプロセスを含み、開口２０ａ−２０ｂを介してポリシリコン層１６の露出部分を除去し、フィールド酸化物１４ａ−１４ｂの上で止まる。図２ｂにおいて、部分１０がエッチングされ、マスク１８が、たとえば、従来のストリッピング技術を用いて引離され、フローティングゲート１６ａ−ｃを残す。エッチングプロセスはスペース２２ａおよび２２ｂを作り出す。スペース２２ａ，２２ｂは幅は比較的狭い傾向にある。たとえば、サブミクロンのフラッシュメモリでは、スペース２２ａおよび２２ｂは約０．１および０．４ミクロンの間であり得る。フローティングゲート１６ａ−１６ｃは典型的には約９００から１１００オングストロームの厚さである。したがって、スペース２２ａ，２２ｂの臨界的な大きさは極めて厳しいトポロジーを表わし、その上方に後続の層が形成される（たとえばインターポリ誘電体層２４、制御ゲート２６およびシリサイド層２８）。
【００２０】
図２ｃはフローティングゲート１６ａ−ｃの上方にかつスペース２２ａおよび２２ｂ（図２ｂ参照）にインターポリ誘電体層２４を成長させた後の図２ｂの部分１０を示す。この発明のある好ましい実施例では、インターポリ誘電体層２４はＯＮＯ層である。ＯＮＯ層は、たとえば、３段階プロセスによって形成されることができ、二酸化シリコンの第１の膜（たとえば約５０オングストロームの厚さ）が堆積または成長され、引続き窒化シリコンの第２の膜（たとえば約８０オングストロームの厚さ）が堆積され、次いで、二酸化シリコンの第３の膜（たとえば約４０オングストロームの厚さ）が堆積または成長される。ＯＮＯ層は図２ｄに描かれるように、制御ゲート２６からフローティングゲート１６を分離する、薄い、非常に絶縁性の誘電体層を与える。
【００２１】
図２ｄにおいて、図２ｃの部分１０が、制御ゲート２６を形成するようにパターン化されるポリシリコンの整合層を含むようにさらに処理されている。このポリシリコンは、ＣＶＤおよびＰＥＣＶＤ技術のような従来の成長技術を用いて約１２００オングストロームの厚さに堆積されることができる。たとえば、タングステンシリサイド（たとえば、ＷＳｉ2）のようなシリサイド層２８が、次に、図２ｅに描かれるように、ポリシリコンの頂部上に形成される。図２ｄのワード線断面斜視図からは見ることができないが、ポリシリコンは、次に、従来のポリシリコンエッチングプロセスを用いて選択的にパターン化されて制御ゲート２６を形成する。
【００２２】
シリサイド層２８は制御ゲート２６の導電性を増大し、かつメモリセルのプログラムの間にプログラミング電流の重要な部分を搬送するように設計される。しかしながら、シリサイド層２８は部分１０の後続の熱処理の間に、図２ｅにおけるクラック３０ａ−３０ｂのようなクラックを発生することがあり得るということがわかっている。クラック３０ａ−３０ｂはシリサイド層２８を介して部分的に延びることができ、ある場合にはシリサイド層２８を介して制御ゲート２６への全路に延びる。
【００２３】
シリサイド層２８のクラックは、スペース２２ａ−２２ｂ（図２ｂ参照）の厳しいトポロジーと、典型的には製造プロセスを完成するために必要とされる後続の熱処理との組合せによって生じるものと思われる。たとえば、後続の熱処理は後続の製造ステップに関連して高電圧アニールまたは熱酸化プロセスを含み得る。このように、シリサイド層２８は、後続の熱処理の高温を受けると、下に横たわる層の厳しいトポロジーの上にクラックを生じる傾向となる。たとえば、図２ｅのクラック３０ａおよび３０ｂのようなクラックは、制御ゲート２６の抵抗を増大させかつフラッシュメモリの性能を劣化させおよび／または半導体装置に損傷を与える傾向となる。
【００２４】
シリサイド層２８のクラックは、フローティングゲート１６ａ−ｃ間のスペース２２ａ−２２ｂが約０．４ミクロンより小さいときにより目立つということがわかっている。この発明のある好ましい実施例では、スペース２２ａ−２２ｂは各々約０．２６ミクロン幅であり、フローティングゲート１６ａ−ｃの各々の厚さは約９００から１１００オングストロームである。結果的に得られたトポロジーは後続の熱処理の間にシリサイド層２８の実質量のクラックを生じることがわかっている。たとえば、ある状況では、シリサイド層２８のクラックによって、ワード線の抵抗が１００倍増大した。
【００２５】
本願発明によれば、シリサイド層２８のクラックを防止するためのいくつかの新しい方法および配置が開発された。この発明の一局面によれば、シリサイド層２８のクラックは下に横たわるトポロジーの厳しさを減少することにより、もし全く除去されなければ実質的に減少され、特に、スペース２２ａ−ｂの上方および上に堆積された上に横たわる層の形状を変更させることによって実質的に減少された。これにより、制御ゲート２６およびシリサイド層２８を形成するときのステップカバレッジを増大することができる。
【００２６】
例によれば、図３は部分１０が製造の間に修正されてインターポリ誘電体層２４の頂部上にスペーサ３２を含む、この発明の一実施例を描く。スペーサ３２は、インターポリ誘電体層２４の上方のポリシリコンの薄い層（たとえば約２００オングストロームから約５００オングストロームの厚さ）を堆積させることによって、かつポリシリコンの薄い層の部分をエッチバックするように反応性イオンエッチングまたはプラズマエッチングを用いてポリシリコンの薄い層をエッチバックすることによって形成される。そのようなエッチバックプロセスの結果、スペーサ３２が形成され、スペース２２ａおよび２２ｂの上方にトポロジーの全体形状を変更し、それにより制御ゲート２６およびシリサイド層２８の構造の堆積がスペース２２ａ−ｂの上でその形状がより滑らかになる傾向となる。図３に描かれるように、比較的わずかな凹み３３ａおよび３３ｂのみがスペース２２ａ−ｂの上方にシリサイド層２８によって形成される。それゆえに、後続の熱処理の間、わずかな凹み３３ａおよび３３ｂは、シリサイド層２８のクラックを生じまたはクラックを招くのに十分には厳しいものではない。
【００２７】
しかしながら、スペース３２を形成するに際し、インターポリ誘電体層２４と、反応性イオンまたはプラズマエッチング材との間に接触がある。インターポリ誘電体層２４がＯＮＯ層であるときのようなある構成では、反応性イオンまたはプラズマエッチング材はＯＮＯ層に害を与えまたは他の影響を及ぼすかもしれない。たとえば、ＯＮＯ層の上部二酸化シリコン膜は典型的には非常に薄い（たとえば約４０オングストロームの厚さ）ので、それは不注意に除去されまたは実質的に薄くされ、そのため制御ゲート２６は、形成されるときに、ＯＮＯ層の窒化シリコン膜と接触し得る。たとえば、この結果として、もし制御ゲート２６がＯＮＯ層の窒化物によって汚されれば、および／またはもしＯＮＯ層が電気的に破壊すれば、信頼性の問題を生じ得る。したがって、エッチバックプロセスを制御すること、およびポリシリコンと、二酸化シリコンの上部膜との間の高い選択性を与えるエッチング化学剤を選択することが重要である。
【００２８】
このような問題をすべて回避するために、代替のプロセスによれば、薄いポリシリコン層（上述）は、インターポリ誘電体層２４の上方にそれが堆積された後、部分的にのみエッチング除去される。したがって、薄いポリシリコン層３４（たとえば、約１００オングストロームから約５００オングストロームの厚さ）が残され、それは部分的にエッチバックされ、かつまたトポロジーの厳しさを減少し、それにより実質的に形成された制御ゲート２６およびシリサイド層２８はわずかな凹み３５ａおよび３５ｂのみを有する。前述したように、わずかな凹み３５ａおよび３５ｂは後続の熱処理の間にシリサイド層２８のクラックを生じまたはクラックに至るほど十分に厳しいものではない。
【００２９】
この発明のなおも他の典型的プロセスによれば、厳しいトポロジーおよび後続の熱処理によるシリサイド層２８のクラックは、フローティングゲート１６ａ−ｃの形状を変化させることによって、たとえば、多段階プロセスにおけるフローティングゲート１６ａ−ｃを形成することによって解決される。典型的なプロセスが図５ａ−ｂに示される。
【００３０】
図５ａにおいて、フローティングゲート１６ａ−ｃは初期ポリシリコン層をパターニングすることにより形成されている。次に、ポリシリコン３６の付加的な薄い層（たとえば２００−５００オングストロームの厚さ）、たとえば、フローティングゲート１６ａ−ｃがパターン化された初期ポリシリコン層を形成するために用いられた同じ形成プロセスを用いて、フローティングゲート１６ａ−ｃおよびフィールド酸化物１４ａ−ｂの上方に整合的に堆積されている。図５ａの部分１０は、次に、付加的なポリシリコン層３６をエッチバックするように形作られる反応性イオンエッチングまたはプラズマエッチングプロセスを受け、それにより付加的ポリシリコン材料の後に、たとえば、図５ｂに示すように、フローティングゲート１６ａ−ｃのサイドウォールに接触するスペーサ３８の形で残る。
【００３１】
スペーサ３８は、フローティングゲート１６ａ−ｃのトポロジーの厳しさを減少させ、そのためインターポリ誘電体層２４の後続の堆積、および制御ゲート２６およびシリサイド層２８の形成がより滑らかな形状を生じることになる。このように、たとえば、シリサイド層２８はわずかな凹み３７ａおよび３７ｂを含むだけであり、これらの凹みは後続の熱処理の間にシリサイド層２８のクラックを生じまたはクラックを導くほど厳しいものではない。
【００３２】
開示した実施例における付加的なポリシリコンスペーサ（３２および３８）は、ある実施例では、他の材料と置き換えられ得るということを当業者は認識するであろう。たとえば、ある実施例では、誘電体材料はポリシリコンに代わって用いられることもできる。さらに、スペーサ（３２および３８）および層３４のための付加的な材料の形成およびエッチングは、選択性であってもよく、たとえばマスクが用いられ得る。
【００３３】
この発明が詳細に述べられ図解されたが、これは図解および例のみによってなされたものであり、限定として取られるべきものでないことは明らかに理解されるべきであり、本願発明の範囲は添付の請求項によって規定されるものである。
【図面の簡単な説明】
【図１ａ】 少なくとも１個のメモリセルを有する典型的な先行技術の半導体装置の部分の異なる断面図を描く。
【図１ｂ】 少なくとも１個のメモリセルを有する典型的な先行技術の半導体装置の部分の異なる断面図を描く。
【図２ａ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図２ｂ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図２ｃ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図２ｄ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図２ｅ】 複数のメモリセルの形成の間に半導体装置の一部の断面
を逐次的に描くものであり、損傷を受けたまたはクラックを生じたシリサイド層を持つ制御ゲート構成を有するメモリセルの少なくとも１つを生じている。
【図３】 この発明の実施例によるスペーサを有する複数のメモリセルを有する半導体装置の一部の断面図を描く。
【図４】 この発明の一実施例に従って、付加的ポリシリコン層を有する複数のメモリセルを有する半導体装置の一部の断面図を描く。
【図５ａ】 この発明の一実施例に従ってフローティングゲート上に配列されるスペーサを有する、複数のメモリセルの形成の間の半導体装置の一部の断面図を逐次的に描く。
【図５ｂ】 この発明の一実施例に従ってフローティングゲート上に配列されるスペーサを有する、複数のメモリセルの形成の間の半導体装置の一部の断面図を逐次的に描く。
Claims (18)
- 頂部面を有するサブストレート（１２）と、
サブストレートの頂部面近くで、サブストレート（１２）内に少なくとも部分的に形成されかつ分離された領域により分けられる少なくとも２個の分離領域（１４ａ，１４ｂ）と、
サブストレート（１２）の上方の分離された領域に形成されるフローティングゲート（１６）と、
フローティングゲート（１６）と、２個の分離領域（１４ａ，１４ｂ）の各々の少なくとも一部上に形成される誘電体層（２４）と、
前記誘電体層（２４）の少なくとも一部分上に形成されかつフローティングゲート（１６）の少なくとも一部分の直接上方に少なくとも部分的に配置される制御ゲート（２６）とを備えた半導体装置であって、
制御ゲート（２６）の少なくとも一部分上に形成されるシリサイド層（２８）と、
誘電体層（２４）の一部分上に形成される少なくとも２つのスペーサ（３２）とを備え、前記誘電体層の部分が２個の分離領域（１４ａ，１４ｂ）の１つの直接上方に少なくとも部分的に配置されかつそれに接触し、スペーサ（３２）は装置のトポロジーの厳しさを減少し、
制御ゲート（２６）はスペーサ（３２）の上方に形成され、
スペーサ（３２）は、フローティングゲート（１６）の一部分と分離領域（１４ａ，１４ｂ）の１つの一部とにより部分的に境界付けされたスペース内に少なくとも部分的に配置され、かつ、前記スペース内において前記２つのスペーサ（３２）は互いに対向するように配置され、
前記誘電体層（２４）は２個の前記分離領域（１４ａ、１４ｂ）の各々の少なくとも一部であって前記スペースに面する部分を覆うように形成され、
前記２つのスペーサ（３２）の表面は前記サブストレート（１２）の頂部面に対して傾斜しており、前記スペースの上部において互いに対向する前記２つのスペーサ（３２）の表面の間の距離は、前記スペースの下部において互いに対向する前記２つのスペーサ（３２）の表面の間の距離より大きくなっていることを特徴とする、半導体装置 - 誘電体層（２４）はフローティングゲート（１６）の全面および２個の分離領域（１４ａ，１４ｂ）の上方に延びる層に形成される、請求項１に記載の半導体装置。
- フローティングゲート（１６）は分離領域の１つの少なくとも一部分上にある、請求項１、または請求項２に記載の半導体装置。
- 分離領域（１４ａ，１４ｂ）の少なくとも１つは二酸化シリコンを含む、請求項３に記載の半導体装置。
- フローティングゲート（１６）はポリシリコンを含む、請求項１に記載の半導体装置。
- 制御ゲート（２６）はポリシリコンを含む、請求項１に記載の半導体装置。
- シリサイド（２８）はタングステンを含む、請求項６に記載の半導体装置。
- 誘電体層（２４）は二酸化シリコンおよび窒化シリコンからなるグループから選択された少なくとも１個の誘電体材料を含む、請求項１に記載の半導体装置。
- スペーサ（３２）はポリシリコンを含む、請求項１に記載の半導体装置。
- サブストレート（１２）内に、分離された領域によって分けられた少なくとも２個の分離領域（１４ａ，１４ｂ）を形成し、
サブストレート（１２）の上方にフローティングゲート（１６ｂ）を形成し、
フローティングゲート（１６ｂ）および２個の分離領域（１４ａ，１４ｂ）の各々の少なくとも一部分上に誘電体層（２４）を形成し、
誘電体層（２４）の少なくとも一部分上に制御ゲート（２６）を形成しかつフローティングゲート（１６ｂ）の少なくとも一部分の直接上方に少なくとも部分的に配置するステップを含む半導体装置の製造方法であって、
制御ゲート（２６）の少なくとも一部分上にシリサイド層（２８）を形成し、かつ
制御ゲート（２０）を形成するステップの前に、誘電体層（２４）の一部分上に少なくとも１つのスペーサ（３２）を形成し、誘電体層（２４）の部分は２個の分離領域（１４ａ，１４ｂ）の１つの直接上方に少なくとも部分的に配置されかつそれと接触し、スペーサ（３２）は装置のトポロジーの厳しさを減少させ、
制御ゲート（２６）を形成するステップは、さらに、スペーサ（３２）の上方に制御ゲート（２６）を形成するステップを含み、
前記少なくとも１個のスペーサ（３２）を形成するステップは、さらに、フローティングゲート（１６ｂ）の一部分と、分離領域（１４ａ，１４ｂ）の１つの一部分とによって部分的に境界付けされるスペース内に少なくとも部分的にスペーサ（３２）を形成するステップを含み、
前記誘電体層（２４）を形成するステップは、前記スペースに面する前記分離領域（１４ａ，１４ｂ）の１つの一部分を覆うように前記誘電体層（２４）を形成するステップを含み、
前記少なくとも１個のスペーサ（３２）を形成するステップは、互いに対向するとともに前記スペース内に少なくとも部分的に配置された２つのスペーサ（３２）を形成するステップを含み、
前記２つのスペーサ（３２）の表面は前記サブストレート（１２）の頂部面に対して傾斜しており、前記スペースの上部において互いに対向する前記２つのスペーサ（３２）の表面の間の距離は、前記スペースの下部において互いに対向する前記２つのスペーサ（３２）の表面の間の距離より大きくなっていることを特徴とする、方法。 - 誘電体層（２４）を形成するステップは、フローティングゲート（１６）および分離領域（１４ａ，１４ｂ）の全面にわたって誘電体の層を形成するステップを含む、請求項１０に記載の方法。
- フローティングゲート（１６ｂ）を形成するステップは、さらに、分離領域（１４ａ，１４ｂ）の１つの少なくとも一部分上にフローティングゲート（１６ｂ）を形成するステップを含む、請求項１０または１１に記載の方法。
- 分離領域（１４ａ，１４ｂ）の少なくとも１つは二酸化シリコンを含む、請求項１０，１１または１２に記載の方法。
- フローティングゲート（１６ｂ）はポリシリコンを含む、請求項１０に記載の方法。
- 制御ゲート（２６）はポリシリコンを含む、請求項１０に記載の方法。
- シリサイドはタングステンを含む、請求項１５に記載の方法。
- 誘電体層（２４）は二酸化シリコンおよび窒化シリコンからなるグループから選択される少なくとも１個の誘電体材料を含む、請求項１０に記載の方法。
- 前記分離された領域は半導体サブストレートのトンネル酸化物部分（１５）である、請求項１０に記載の方法。
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