JPH03246974A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH03246974A JPH03246974A JP2044786A JP4478690A JPH03246974A JP H03246974 A JPH03246974 A JP H03246974A JP 2044786 A JP2044786 A JP 2044786A JP 4478690 A JP4478690 A JP 4478690A JP H03246974 A JPH03246974 A JP H03246974A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置の製造方法に関するものであっ
て、特に−括消去型フラッシュＥ２ＦＲＯＭの製造に使
用されるものである。
て、特に−括消去型フラッシュＥ２ＦＲＯＭの製造に使
用されるものである。
（従来の技術）
一部消去型フラッシュＥ２ＦＲＯＭの従来の製造方法を
第３図を参照して説明する。半導体基板１上にメモリセ
ルを分離するフィールド絶縁膜３と絶縁膜４を形成した
後、ポリシリコンからなる膜を堆積し、この膜をパター
ニングしてフローティングゲート５を形成する（第３図
（ａ）参照）。
第３図を参照して説明する。半導体基板１上にメモリセ
ルを分離するフィールド絶縁膜３と絶縁膜４を形成した
後、ポリシリコンからなる膜を堆積し、この膜をパター
ニングしてフローティングゲート５を形成する（第３図
（ａ）参照）。
そしてフローティングゲート５上に例えばＳｉＯ２から
なる絶縁膜６を形成し、その後イレーズゲートを形成す
るためのポリシリコンからなる膜７を堆積し、リン拡散
１０を行う（第３図（ａ）参照）。
なる絶縁膜６を形成し、その後イレーズゲートを形成す
るためのポリシリコンからなる膜７を堆積し、リン拡散
１０を行う（第３図（ａ）参照）。
次に、ポリシリコン膜７の表面にヒ素イオン１１を注入
する（第３図（ｂ）参照）。すると、このヒ素イオン１
１の注入によりイレーズゲートを形成するため形成した
ポリシリコン膜７の表面には凹凸ができ、金属に近い性
質を有する層７ａが形成される（第３図（Ｂ）参照）。
する（第３図（ｂ）参照）。すると、このヒ素イオン１
１の注入によりイレーズゲートを形成するため形成した
ポリシリコン膜７の表面には凹凸ができ、金属に近い性
質を有する層７ａが形成される（第３図（Ｂ）参照）。
次に、イレーズゲートを形成するに使用されるレジスト
からなるレジストパターン３０を形成しく第３図（Ｃ）
参照）、その後このレジストパターン３０をマスクにし
て等方性エツチングのケミカルドライエツチングを用い
て層７ａ及びポリシリコン膜７をエツチングすることに
よってイレーズゲート１２を形成する（第３図（ｄ）参
照）。
からなるレジストパターン３０を形成しく第３図（Ｃ）
参照）、その後このレジストパターン３０をマスクにし
て等方性エツチングのケミカルドライエツチングを用い
て層７ａ及びポリシリコン膜７をエツチングすることに
よってイレーズゲート１２を形成する（第３図（ｄ）参
照）。
この時、ポリシリコン膜７の表面の層７ａと内部とでは
ヒ素イオン濃度に差があるため、エツチング速度が表面
と内部とで異なり、イレーズゲート１２の縁部にテーパ
部１２ａが形成されることになる（第３図（ｄ）参照）
。又、イレーズゲート１２が形成された領域以外の領域
では絶縁膜６が露出している（第３図（ｄ）参照）。
ヒ素イオン濃度に差があるため、エツチング速度が表面
と内部とで異なり、イレーズゲート１２の縁部にテーパ
部１２ａが形成されることになる（第３図（ｄ）参照）
。又、イレーズゲート１２が形成された領域以外の領域
では絶縁膜６が露出している（第３図（ｄ）参照）。
次にレジストパターン３０を除去後、全面に例えばＳｉ
Ｏ２からなる膜１３を形成する（第３図（ｅ）参照）。
Ｏ２からなる膜１３を形成する（第３図（ｅ）参照）。
この時、露出していた絶縁膜６の厚さは厚くなる（第３
図（ｅ）参照）。その後全面にポリシリコンからなる膜
を堆積してコントロールゲート１４を形成する（第３図
（ｅ）参照）。
図（ｅ）参照）。その後全面にポリシリコンからなる膜
を堆積してコントロールゲート１４を形成する（第３図
（ｅ）参照）。
このようにして形成される一部消去型フラッシュＥ２Ｆ
ＲＯＭのセルの幅方向の断面図を第４図に示す。
ＲＯＭのセルの幅方向の断面図を第４図に示す。
（発明が解決しようとする課題）
上述の従来の製造方法においては、イレーズゲート形成
用のポリシリコン膜７の表面にヒ素イオンを直接打込ん
でいるため、ポリシリコン膜７の表面の層７ａに凹凸が
できるとともに、等方性エツチングによって形成される
イレーズゲート１２の縁部のテーバ部１２ａにも凹凸が
でき、後に形成される絶縁膜１３を損傷させ、イレーズ
ゲート１２とコントロールゲート１４との間にショート
、もしくは絶縁破壊が生じる可能性があった。又、ヒ素
イオンの打込みは、フローティングゲート５とイレーズ
ゲート１２との重なり合う両ゲート間の絶縁膜６も損傷
させる可能性があり、フローティングゲート５とイレー
ズゲート１２との間にショートもしくは絶縁破壊が生じ
るおそれがあった。
用のポリシリコン膜７の表面にヒ素イオンを直接打込ん
でいるため、ポリシリコン膜７の表面の層７ａに凹凸が
できるとともに、等方性エツチングによって形成される
イレーズゲート１２の縁部のテーバ部１２ａにも凹凸が
でき、後に形成される絶縁膜１３を損傷させ、イレーズ
ゲート１２とコントロールゲート１４との間にショート
、もしくは絶縁破壊が生じる可能性があった。又、ヒ素
イオンの打込みは、フローティングゲート５とイレーズ
ゲート１２との重なり合う両ゲート間の絶縁膜６も損傷
させる可能性があり、フローティングゲート５とイレー
ズゲート１２との間にショートもしくは絶縁破壊が生じ
るおそれがあった。
本発明は上記事情を考慮してなされたものであって、シ
ョートや絶縁破壊による故障を可及的に防止することの
できる半導体記憶装置の製造方法を提供することを目的
とする。
ョートや絶縁破壊による故障を可及的に防止することの
できる半導体記憶装置の製造方法を提供することを目的
とする。
（課題を解決するための手段）
本発明による半導体記憶装置の製造方法は、絶縁膜が形
成された半導体基板上にポリシリコン膜を堆積し、パタ
ーニングしてフローティングゲートを形成する工程と、
フローティングゲートを被覆するように第１の絶縁膜を
形成する工程と、この第１の絶縁膜上にポリシリコン膜
を堆積する工程と、不純物を含んだ第２の絶縁膜を堆積
し、所定の条件の下で熱処理を行って不純物を第１の絶
縁膜上に形成されたポリシリコン膜に拡散させる工程と
、第２の絶縁膜を除去した後レジスト膜を形成し、パタ
ーニングを行ってレジストパターンを形成する工程と、
このレジストパターンをマスクにして等方性のケミカル
ドライエツチングを用いてイレーズゲートを形成する工
程とを備えたことを特徴とする。
成された半導体基板上にポリシリコン膜を堆積し、パタ
ーニングしてフローティングゲートを形成する工程と、
フローティングゲートを被覆するように第１の絶縁膜を
形成する工程と、この第１の絶縁膜上にポリシリコン膜
を堆積する工程と、不純物を含んだ第２の絶縁膜を堆積
し、所定の条件の下で熱処理を行って不純物を第１の絶
縁膜上に形成されたポリシリコン膜に拡散させる工程と
、第２の絶縁膜を除去した後レジスト膜を形成し、パタ
ーニングを行ってレジストパターンを形成する工程と、
このレジストパターンをマスクにして等方性のケミカル
ドライエツチングを用いてイレーズゲートを形成する工
程とを備えたことを特徴とする。
（作 用）
このように構成された本発明の製造方法によれば、イレ
ーズゲートを形成するためのポリシリコン膜上に不純物
を含んだ第２の絶縁膜が堆積され、所定の条件の下で熱
処理が行われる。すると不純物が上記ポリシリコン膜に
拡散されて、上記ポリシリコン膜の表面の不純物濃度が
高く、内部の不純物濃度が低くなるように拡散される。
ーズゲートを形成するためのポリシリコン膜上に不純物
を含んだ第２の絶縁膜が堆積され、所定の条件の下で熱
処理が行われる。すると不純物が上記ポリシリコン膜に
拡散されて、上記ポリシリコン膜の表面の不純物濃度が
高く、内部の不純物濃度が低くなるように拡散される。
この後、レジストパターンを形成し、このレジストパタ
ーンをマスクにして等方性のケミカルドライエツチング
を用いてイレーズゲートが形成される。この時、イレー
ズゲートの縁部にはテーパ部が形成されるが、このテー
パ部には突起（凹凸）が発生しない。これによりイオン
打込法を用いることなしに安定した絶縁膜を形成するこ
とが可能となり、ショートや絶縁破壊による故障を可及
的に防止することができる。
ーンをマスクにして等方性のケミカルドライエツチング
を用いてイレーズゲートが形成される。この時、イレー
ズゲートの縁部にはテーパ部が形成されるが、このテー
パ部には突起（凹凸）が発生しない。これによりイオン
打込法を用いることなしに安定した絶縁膜を形成するこ
とが可能となり、ショートや絶縁破壊による故障を可及
的に防止することができる。
（実施例）
本発明による半導体記憶装置の製造方法の一実施例を第
１図を参照して説明する。
１図を参照して説明する。
半導体基板１上にメモリセルを分離するフィールド絶縁
膜３と絶縁膜４とを形成した後、ポリシリコンからなる
膜を堆積し、この膜をパターニングしてフローティング
ゲート５を形成する（第１図（ａ）参照）。そしてフロ
ーティングゲート５上に例えばＳ ｉｏ ２からなる絶
縁膜６を形成し、その後イレーズゲートを形成するため
のポリシリコンを、絶縁膜６上に例えば約４０００人堆
積し、ポリシリコン膜７を形成する（第１図（ａ）参照
）。
膜３と絶縁膜４とを形成した後、ポリシリコンからなる
膜を堆積し、この膜をパターニングしてフローティング
ゲート５を形成する（第１図（ａ）参照）。そしてフロ
ーティングゲート５上に例えばＳ ｉｏ ２からなる絶
縁膜６を形成し、その後イレーズゲートを形成するため
のポリシリコンを、絶縁膜６上に例えば約４０００人堆
積し、ポリシリコン膜７を形成する（第１図（ａ）参照
）。
次に、例えばリンを２ Ｘ １０ ”’ａｍ−”含んだ
シリケートガラスからなる絶縁膜９を２０００人堆積し
、所定の条件例えば温度９００℃、時間２０分の下でリ
ン拡散１０を行う（第１図（ｂ）参照）。
シリケートガラスからなる絶縁膜９を２０００人堆積し
、所定の条件例えば温度９００℃、時間２０分の下でリ
ン拡散１０を行う（第１図（ｂ）参照）。
すると、ポリシリコン膜７の表面５ａはリンの濃度が濃
く、内部は薄くなって、表面５ａと内部とでイオン濃度
に差が出る。
く、内部は薄くなって、表面５ａと内部とでイオン濃度
に差が出る。
次に、絶縁膜９をエツチングにより除去したのち、全面
にレジスト膜を形成し、パターニングすることによりレ
ジストパターン３０を形成する（第１図（Ｃ）参照）。
にレジスト膜を形成し、パターニングすることによりレ
ジストパターン３０を形成する（第１図（Ｃ）参照）。
このレジストパターン３０をマスクにして等方性のケミ
カルドライエツチングを用いてポリシリコン膜７を、イ
レーズゲート１２が形成される領域以外の領域の絶縁膜
６が露出するまでエツチングを行う（第１図（ｄ）参照
）。この時、ポリシリコン膜７の表面７ａと内部とにイ
オン濃度が異なるため、表面７ａと内部とではエツチン
グの速さに差が生じ、イレーズゲート１２の縁部にテー
バ部１２ａか生じる（第１図（ｄ）参照）。
カルドライエツチングを用いてポリシリコン膜７を、イ
レーズゲート１２が形成される領域以外の領域の絶縁膜
６が露出するまでエツチングを行う（第１図（ｄ）参照
）。この時、ポリシリコン膜７の表面７ａと内部とにイ
オン濃度が異なるため、表面７ａと内部とではエツチン
グの速さに差が生じ、イレーズゲート１２の縁部にテー
バ部１２ａか生じる（第１図（ｄ）参照）。
次に、レジストパターン３０を除去した後、全面に例え
ばＳｉＯ２からなる絶縁膜１３を堆積する（第１図（ｅ
）参照）。このとき、露出していた絶縁膜６の厚さは厚
くなる（第１図（ｅ）参照）。絶縁膜１３を形成した後
、ポリシリコンからなる膜を堆積してリン拡散を行いコ
ントロールゲート１４を形成する（第１図（ｅ）参照）
。
ばＳｉＯ２からなる絶縁膜１３を堆積する（第１図（ｅ
）参照）。このとき、露出していた絶縁膜６の厚さは厚
くなる（第１図（ｅ）参照）。絶縁膜１３を形成した後
、ポリシリコンからなる膜を堆積してリン拡散を行いコ
ントロールゲート１４を形成する（第１図（ｅ）参照）
。
すると、このリン拡散によってイレーズゲート１２丙の
リン濃度は表面と内部とでは差がなくなり均一となる。
リン濃度は表面と内部とでは差がなくなり均一となる。
このようにして形成される一部消去型フラッシュＥ２Ｆ
ＲＯＭのセル幅方向の断面図を第２図に示す。
ＲＯＭのセル幅方向の断面図を第２図に示す。
以上述べたように本実施例によれば、従来の製造方法と
異なり、ヒ素イオンの打込みを使用しな（でもイレーズ
ゲート１２の縁部にテーバを形成することが可能となる
とともに、ポリシリコン膜７中のリンの濃度が表面から
内部にかけて漸減しているため安定したエツチングがさ
れてテーバ部における突起の発生を防止することが可能
となる。
異なり、ヒ素イオンの打込みを使用しな（でもイレーズ
ゲート１２の縁部にテーバを形成することが可能となる
とともに、ポリシリコン膜７中のリンの濃度が表面から
内部にかけて漸減しているため安定したエツチングがさ
れてテーバ部における突起の発生を防止することが可能
となる。
これにより安定した絶縁膜６及び１３を形成することが
でき、ショートや絶縁破壊による故障を可及的に防止す
ることができる。
でき、ショートや絶縁破壊による故障を可及的に防止す
ることができる。
なお、上記実施例においては、絶縁膜９はリンを含んだ
シリケートガラスとしたが、ヒ素イオンを含んだシリケ
ートガラスを用いても良い。
シリケートガラスとしたが、ヒ素イオンを含んだシリケ
ートガラスを用いても良い。
本発明によれば、ショートや絶縁破壊による故障を可及
的に防止することができる。
的に防止することができる。
第１図は本発明による製造方法の実施例の製造工程を示
す断面図、第２図は第１図に示す実施例によって製造さ
れる一部消去型フラッシュＥ２ＦＲＯＭのセル幅方向の
断面図、第３図は従来の製造方法の製造工程を示す断面
図、第４図は従来の製造方法によって製造される一部消
去型フラッシュＥ２ＦＲＯＭのセル幅方向の断面図であ
る。 １・・・半導体基板、３・・・フィールド絶縁膜、４．
６・・・絶縁膜、５・・・フローティングゲート、７・
・・ポリシリコン膜、９・・・絶縁膜、１０・・・リン
拡散、１２・・・イレーズゲート、１３・・・絶縁膜、
１４・・・コントロールゲート、 ３０・・・レジストパタ ーン、 １１・・・ヒ素イオン打込み。
す断面図、第２図は第１図に示す実施例によって製造さ
れる一部消去型フラッシュＥ２ＦＲＯＭのセル幅方向の
断面図、第３図は従来の製造方法の製造工程を示す断面
図、第４図は従来の製造方法によって製造される一部消
去型フラッシュＥ２ＦＲＯＭのセル幅方向の断面図であ
る。 １・・・半導体基板、３・・・フィールド絶縁膜、４．
６・・・絶縁膜、５・・・フローティングゲート、７・
・・ポリシリコン膜、９・・・絶縁膜、１０・・・リン
拡散、１２・・・イレーズゲート、１３・・・絶縁膜、
１４・・・コントロールゲート、 ３０・・・レジストパタ ーン、 １１・・・ヒ素イオン打込み。
Claims (1)
- 【特許請求の範囲】 １、絶縁膜が形成された半導体基板上にポリシリコン膜
を堆積し、パターニングしてフローティングゲートを形
成する工程と、前記フローティングゲートを被覆するよ
うに第１の絶縁膜を形成する工程と、この第１の絶縁膜
上にポリシリコン膜を堆積する工程と、不純物を含んだ
第２の絶縁膜を堆積し、所定の条件の下で熱処理を行っ
て前記不純物を前記第１の絶縁膜上に形成されたポリシ
リコン膜に拡散させる工程と、前記第２の絶縁膜を除去
した後レジスト膜を形成し、パターニングを行ってレジ
ストパターンを形成する工程と、このレジストパターン
をマスクにして等方性のケミカルドライエッチングを用
いてイレーズゲートを形成する工程とを備えたことを特
徴とする半導体記憶装置の製造方法。 ２、前記第２の絶縁膜としてリン及びヒ素のうちの一方
を含むシリケートガラスを用いることを特徴とする請求
項１記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044786A JPH03246974A (ja) | 1990-02-26 | 1990-02-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044786A JPH03246974A (ja) | 1990-02-26 | 1990-02-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03246974A true JPH03246974A (ja) | 1991-11-05 |
Family
ID=12701093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2044786A Pending JPH03246974A (ja) | 1990-02-26 | 1990-02-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03246974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031730A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Formation of control and floating gates of semiconductor non-volatile memories |
-
1990
- 1990-02-26 JP JP2044786A patent/JPH03246974A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031730A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Formation of control and floating gates of semiconductor non-volatile memories |
| US6258669B1 (en) | 1997-12-18 | 2001-07-10 | Advanced Micro Devices, Inc. | Methods and arrangements for improved formation of control and floating gates in non-volatile memory semiconductor devices |
| KR100554707B1 (ko) * | 1997-12-18 | 2006-02-24 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 반도체 비휘발성 메모리의 컨트롤 게이트 및 플로팅 게이트의 형성 |
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