JPH021132A - 集積回路構造体の製造方法 - Google Patents

集積回路構造体の製造方法

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JPH021132A
JPH021132A JP63233857A JP23385788A JPH021132A JP H021132 A JPH021132 A JP H021132A JP 63233857 A JP63233857 A JP 63233857A JP 23385788 A JP23385788 A JP 23385788A JP H021132 A JPH021132 A JP H021132A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ゲート長がサブミクロン級の電界効果トラン
ジスタ・デバイスを有する半導体集積回路構造体を製造
する方法に関する。
Ｂｏ、従来技術及びその問題点 今日の集積回路技術では、標準フォトリングラフィ法を
使って約０．５μｍ程度の線幅を得、電子ビームやＸ線
リングラフィなどのより複雑な技法の使用を避けること
が望ましい。最近、集積回路の分野で、チャンネルが高
度に制御されたサブミクロン級の電界効果トランジスタ
を製造する方法を開発するために、大変な努力が払われ
てきている。こうした研究成果の例は、米国特許第４２
０９３４９号、第４２０９３５０号、第４２３４３６２
号、第４２５８５１４号、第４５０２９１４号明細書に
記載されている。これらの特許は、すべてシリコン本体
上にほぼ水平な面とほぼ垂直な面を形成させ、次いでこ
のほぼ水平な面とほぼ垂直な面の両方の上に非常に狭い
寸法の層を形成させるものである。次いで、この層に反
応性イオン・エツチングなどの異方性エツチング工程を
施し、垂直層をほとんど無傷のままに残して水平層をほ
とんど除去する。付着される層のもとの厚さに応じて、
垂直な層の寸法が調整される。このようにして、サブミ
クロン級の長さの電界効果トランジスタのゲートなど狭
い寸法の領域を得ることができる。
また別の手法では、３層のレジスト系を使用し、フォト
リソグラフィまたは電子線リソグラフィにより電界効果
トランジスタのゲート電極を画定する。この方法では（
たとえば、ＰＣＴ出願、ＷＯ−Ａ−８０１００８３９号
を参照のこと）、後でその一部分がゲート電極となる多
結晶シリコン層の表面に、比較的厚い底部ポリマ層、す
なわちレジスト層を付着させる。ベーキング・ステップ
のあと、室温で化学的気相成長法により二酸化シリコン
または窒化シリコンの中間バリア層を付着させる。最上
層は、高感度のポジ型フォトレジスト層であり、露光ま
たは電子ビーム照射及び現像によって所期のゲート電極
のパターンを層内に生成させる。ＣＦ４を用いたプラズ
マ・エツチングにより、最上層レジストから二酸化シリ
コンまたは窒化シリコンへのパターン転写を行なう。酸
素反応性イオン・エツチング法を用いて、そのパターン
を底部ポリマ層、すなわちレジスト層に転写する。この
手法によると、二酸化シリコン／窒化シリコン・バリア
層を特定量だけ横バイアス・エツチングするために、比
較的高圧で底部レジスト層を酸素エツチングする。その
結果、最上層レジスト層の最初の線幅に対して線幅バイ
アスだけ縮小された最下層フォトレジスト・バーが得ら
れ、それが次の多結晶シリコン反応性イオン・エツチン
グ・ステップ用のフォトレジスト・マスクとして働く。
フォトレジスト・バーの基部は厳密に画定されず、その
幅がウェハ中心から縁部までかなりの範囲で差が出るこ
とがわかっているので、このステップは寸法制御が不十
分である。さらに、酸化物や窒化物がオーバーハングす
るため、横方向の酸素エツチング速度が時間に関して一
定でなく、幾何形状により平均線幅バイアスが制限され
る。
したがって、集積してメモリや論理回路で有用な集積回
路構造にすることができる、チャンネルが短（、高度に
寸法制御された電界効果トランジスタを製造する方法を
提供することが望ましい。
集積回路の分野では、酸化及び酸化部分の除去により、
多孔性シリコンまたは多結晶シリコンの線寸法を減少さ
せる努力が払われてきた。１つの方法が、Ｈ，Ｂ、ポッ
ク（Ｐｏｇｇｅ）、「線幅の狭いマスキング法（Ｈａｒ
ｒｏｗ　Ｌｉｎｅ−Ｗｉｄｔｈ　ＭａｓｋｉｎｇＭｅｔ
ｈｏｄ）　Ｊ　、Ｉ　８Ｍテクニカル・ディスクロージ
ャ・プルテン（Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕ
ｒｅＢｕｌｌｅｔｉｎ）、１９７６年１１月、第１９巻
、第６号、ｐｐ、２０５７−２０５８に記載されている
。
この方法は、多孔性シリコンを用い、続いてこの多孔性
シリコンを酸化するものである。その他の方法は、Ｅ、
バス−（Ｂａｓｓｏｕｓ　）　、ｒサブミグ０フ級シリ
コン・デバイスの製造法（ＦａｂｒｉｃａｔｉｎｇＳｕ
ｂｍｉｃｒｏｍｅｔｅｒ　５ｉｌｉｃｏｎ　Ｄｅｖｉｃ
ｅｓ）　Ｊ　１１　Ｂ　Ｍテクニカル・ディスクロージ
ャ・プルテン、１９７２年１１月、第１５巻、第６号、
Ｉ）ｐ、１８２３−１８２５；　　Ｓ、Ａ、アラパス（
Δｂｂａｓ）等、［フォトリソグラフィ集積回路製造処
理の最小寸法の拡大（Ｅｘｔｅｎｄｉｎｇ　ｔｈｅ旧ｎ
ｉｍａｌ　Ｄｉｍｅｎｓｉｏｎｓｏｆ　Ｐｈｏｔｏｌｉ
ｔｈｏｇｒａｐｈｉｃ　Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒ
ｃｕｉｔＦａｂｒｉｃａｔｉｏｎ　Ｐｒｏｃｅｓｓｉｎ
ｇ）　Ｊ　、同誌、１９７７年９月、第２０巻、第４号
、Ｉ）ｐ、１３７８−１３７８；　　Ｅ、バス−等、「
高度に制御可能なサブミクロン級の宵効チャンネル長を
有する高性能ＩＧＦＥＴ構造の製造方法（Ｍｅｔｈｏｄ
　ｏｆ　Ｆａｂｒｉｃａｔｉｎｇｌｌｉｇｈ−Ｐｅｒｆ
ｏｒｍａｎｃｅ　　ＩＧＦＥＴ　５ｔｒｕｃｔｕｒｅｓ
　　ｗｉｔｈｆｌｉｇｈｔｙ　Ｃｏｎｔｒｏｌｌａｂｌ
ｅ　Ｓｕｂｍｉｃｒｏｎ　ＥｆｆｅｃｔｉｖｅＣｈａｎ
ｎｅｌ　Ｌｅｎｇｔｈｓ）　Ｊ　、同誌、１９７９年５
月、第２１巻、第１２号、１）り、５０３５−５０３８
に記載されている。これらの発表論文は、すべてまず酸
化シリコンや窒化シリコンなど酸化ブロック材の中間マ
スクを用いてマスクにした多結晶シリコン・マスキング
材を使用し、多結晶シリコンを熱酸化して線幅を減少さ
せるものである。２ミクロン未満の線寸法を得ることも
可能である。
これらの技法はすべて、未ドープのまたはその場で（ｉ
ｎ　　５ｉｔｕ）ドープした多結晶シリコンを使用して
おり、下にあるシリコンが多結晶構造であるため、多結
晶シリコン上での熱酸化物の成長が容易に制御できない
かまたは一様でないことがわかっているので、酸化が難
しい。したがって、ゲート電極の、したがって下にある
トランジスタ・チャンネルのクリティカルな長さの制御
が悪くなる。さらに、酸化ブロック材のマスク（キャッ
プ）の厚さは、従来、約１１００ｎ程度またはそれ以上
であり、このようなキャップを除去するために湿式エツ
チング・ステップが必要であった。
Ｃ１問題点を解決するための手段 基板内部の各半導体領域を互いに分離する表面分離パタ
ーンが半導体基板内に形成される。本発明に基づく、サ
ブミクロン級の長さのデバイス素子を有する半導体集積
回路構造の製造方法を記載する。これらの半導体領域に
は、後でデバイスを設けることになる。半導体基板の表
面上に、後でその一部分がゲート誘電体層となる第１の
絶縁化合物層を形成させる。この絶縁化合物層上に、多
結晶シリコン層を付着させる。イオン注入により、多結
晶シリコン層を高濃度にドープさせ、約８５０′Ｃ以下
でアニールさせる。多結晶シリコン層を乾式エツチング
して、側壁角が約９０度±２度の範囲にある多結晶シリ
コン部分をあとに残す。多結晶シリコン部分を熱酸化さ
せ、熱酸化物を除去して、あとに厚さと長さが減少した
サブミクロンに及の多結晶シリコン部分を残す。次いで
、サブミクロン級の制御された長さを有する多結晶シリ
コン部分をマスクとして使って、イオン注入法などによ
って、半導体基板に所期のパターンのＰＮ接合部を形成
する。多結晶シリコン部分の側方の寸法だけを減少させ
たい場合には、多結晶シリコン層上に第２の絶縁層（保
護層）を付着させる。この第２の絶縁層ならびに多結晶
シリコン層を、乾式エツチングによってパターン付けす
る。多結晶シリコン部分の上に残った第２の絶縁層のキ
ャップが表面酸化を防止するが、それらの部分の側方酸
化は許すのである。
前段に記載した方法は、集積回路構造でサブミクロン級
のゲート長の電界効果トランジスタ・デバイスを製作す
るのに、特に適している。この場合、厚さ約４ないし６
ｎｍの酸化シリコンと約１１ないし１５ｎｍの窒化シリ
コンと約１．０ないし１．５ｎｍの二酸化シリコンの組
合せで第１の絶縁化合物層を形成することが好ましい。
多結晶シリコン層の厚さは、約３５０ないし６５０ｎｍ
の範囲である。この層のドーピングは、約１ないし４×
１０１６／ｃ１１２の範囲のドーズ量で約４０ないし８
０ＫｅＶで、リンまたはヒ素のイオン注入によって行な
うことが好ましい。イオン注入のあと、約８００℃で多
結晶シリコン層をアニールして、その上部のリンまたは
ヒ素の濃度をより高くする。ＳＦ６　　約６ないし８体
積％、ＣＱ２２ないし３体積％、残りをＨｅとするエツ
チング・ガス混合物を用いた反応性イオン・エツチング
により、約０．１ないし０　、３　Ｗ／ａｍ２という比
較的低い電力密度で、はぼ垂直な側壁を有する多結晶シ
リコン部分のパターンを形成することが好ましい。多結
晶シリコン層中のドーピング材料が高濃度であると、以
前使用されていた温度、すなわち約８００℃よりも低い
温度で、この層の熱酸化が可能となる。また、この高濃
度により、二酸化シリコンの制御しやすい−様な熱成長
も可能となる。
本発明の方法は、多結晶シリコン層を使用して高いイオ
ンドーズ量で注入し、約８００ないし８５０℃でアニー
ルし、後で従来よりも短時間で、下層となるこの多結晶
シリコン層上に極めて−様な熱酸化物を成長させること
により、従来技術のこれらの欠点を軽減するものである
。多結晶シリコン層上の酸化ブロック材の厚さは、現在
、数ｎｍ程度にすぎず、その除去には非常に短時間の乾
式エツチング・ステップで十分である。
上記方法を図面に即して説明すると、半導体基板（１０
）中に、後でデバイスを設けることになる領域を画定す
る表面分離パターン（１２）を形成させる。半導体基板
上に、後でその一部分がゲート誘電体となる第１の絶縁
化合物層（ｔｅａ、ｂｌＣ）を形成する。次に、上記化
合物層（２０）に多結晶シリコン層を付着させる。リン
・イオン注入法により、多結晶シリコン層（２０）を高
濃度にドープし、約８５０℃以下でアニールする。フォ
トリソグラフィ及び乾式エツチングにより、多結晶シリ
コン部分を画定する。Ｓ　Ｆ　ｓ／　ＣＵ　２／　Ｈｅ
中で約０．１ないし０．３Ｗ／ｃ＋ａ２という低い電力
密度で乾式エツチングを行なう。多結晶シリコン層（２
０）の残りの部分に約８００℃の温度で熱酸化を施す。
この熱酸化の間に制御可能な量の多結晶シリコンが消費
される。熱成長させた酸化物（２６）を除去した後、長
さ及び厚さが所期の量だけ減少した多結晶シリコン部分
が得られる。
多結晶シリコン部分（２０）の長さと厚さの両方ではな
く、長さだけを減少させたい場合には、酸化中、これら
の部分の垂直面をキャップで保護しなければならない。
キャップは、二酸化シリコン応力除去層上に配列された
厚さ数ｎｍの窒化シリコン層から構成できる。
この方法は、電界効果トランジスタのサブミクロン級の
長さのゲート電極を形成するのに、特に有用である。
Ｄ８実施例 次に具体的に第１Ａ図、第１Ｂ図ないし第７図を参照す
ると、高密度集積回路構造中にサブミクロン級のチャン
ネル長をもつ電界効果トランジスタを製造する２つの実
施例が示されている。図にはＮチャンネルＭＯ８ＦＥＴ
集積回路を製作するプロセスが示されているが、その代
わりに、トランジスタ及び関連領域の様々な素子の極性
を単に逆転させるだけで、これらの実施例により、Ｐチ
ャンネルＦＥＴを製作することもできることは明白であ
る。
最初の一連のステップは、第１Ａ図及び第１Ｂ図を参照
すればわかるように、ｐ−＜ｔｏｏ＞結晶配向シリコン
基板（１０）中で各単結晶シリコン領域を他の単結晶シ
リコン領域から分離する絶縁領域を形成するものである
。分離は、二酸化シリコン、ガラス、ポリイミドなどの
材料を単独でまたは組み合わせて使用する部分的絶縁層
分離とすることが好ましい。好ましい部分的絶縁層分離
のパターン（１２）で、単結晶シリコン表面領域を画定
し、最終的にはＦＥＴデバイスがその領域内に形成され
る。このタイプの絶縁層分離領域を形成する方法は、当
技術分野では多数存在する。
たとえば、米国特許第４１０４０８６号及び第４４７１
５２３号明細書に、絶縁層分離領域を形成するための詳
細なプロセスが記載されている。絶縁層分離領域（１２
）の下に反転層が形成され、その結果、分離した単結晶
領域間に電気漏洩が生じるのを防止するために、通常、
分離領域（１２）の下にＰ＋領域（１４）を形成する。
まずシリコン基板（１０）の表面を熱酸化して、その上
に二酸化シリコン層（図示せず）を形成することにより
、埋設絶縁層分離領域（１２）及びＰ＋領域（１４）を
形成することができる。次いで、化学的気相成長法によ
り、その上に窒化シリコン層（図示せず）を付着させる
。通常のりソグラフィ及びエツチング技法により、窒化
シリコン層の分離領域中の希望の場所に開口部を形成さ
せる。窒化シリコン層の開口中の二酸化シリコン層を通
してホウ素イオンを注入することにより、Ｐ＋領域（１
４）が形成される。窒化シリコン層は、ウェハの表面を
覆う残りの領域へのホウ素イオンの浸透に対して有効な
マスクを形成する。次いで、埋設酸化領域（１２）を形
成するのに充分な時間、ウェハを酸化環境に置くことに
より、埋設酸化物分離領域（１２）を成長させる。次に
シリコン・ウェハの表面から窒化シリコン層及び二酸化
シリコン層を除去する。こうして、半導体シリコン基板
内に、基板内の半導体領域を互いに分離する表面分離パ
ターンが形成される。
シリコン本体（１０）の表面上に、絶縁層（１６）を形
成する。この層は、後でその一部分がシリコン基板表面
上のゲート誘電体層となる、熱成長二酸化シリコンでよ
い。別法として、この届は、二酸化シリコン、窒化シリ
コン、窒化二酸化シリコン、Ｎ２イオンを注入した二酸
化シリコン、または多結晶二酸化アルミニウム、あるい
はこれらの組合せから構成することもできる。これらの
材料の層厚は、次に行なう熱酸化によって、あまり変化
しない。本発明によれば、絶縁層は、二酸化シリコン（
１６ａ）と窒化シリコン（１８ｂ）と二酸化シリコン（
１８ｃ）の組合せで形成される。
個々の層の厚さは、たとえば、二酸化シリコン層（１６
ａ）４ないし６ｎｍ１窒化シリコン層（１６ｂ）１工な
いしｌ　５　ｎ　ｍ　に酸化シリコン層（１６ｃ）１．
０ないし１．５ｎｍの組合せから成る。窒化シリコン層
ｔａｂ及び二酸化シリコンＪｆＪ１８ｃは、表面絶縁パ
ターン（１２）を有する表面全体、及び二酸化シリコン
層（１８ａ）の上を覆っている。二酸化シリコン層は、
約８００℃の温度、酸素または酸素／水蒸気の雰囲気中
で、熱成長させるのが好ましい。二酸化シリコンを成長
させる第２の方法は、ＳｉＨ４及び０２を使って大気圧
または低圧条件の下で約４５０℃でＳｉＯ３を付着させ
るという化学的気相成長法である。窒化シリコン層は、
通常、ＳｉＨ４、ＮＨ３及びＮ２キャリア・ガスを使っ
て大気圧または低圧条件で約８００℃の温度で化学的気
相成長法により形成する。
電界効果トランジスタを形成すべきＰ−基板（１０）の
表面伝導度を調節する。たとえば、約７ＫｅＶで約１　
、２　Ｘ　Ｉ　Ｏ１２／ｃｍ２のドーズ量のホウ素イオ
ン注入を使用して、閾値Ｖｔを調節し、表面Ｐ領域（１
８）を形成させる。
次に、二酸化シリコン／窒化シリコン／二酸化シリコン
複合層（１８ａ１ｂ１ｃ）の表面全体の上に、多結晶シ
リコンＪｆｆｉ（２０）を付着させる。
多結晶シリコン居は、約６００℃ないし６５０℃の温度
範囲、好ましくは約６２５℃で、水素雰囲気中でシラン
を使用して付着させる。多結晶シリコン層の有効厚さは
、約３５０ないし６５０ｎｍであり、４３０　ｎｍが好
ましい。多結晶シリコン届は、絶縁化合物ｆｉ（１Ｂ）
の上に形成されているので、シリコン本体（１０）と電
気に接触しない。次いで、リンまたはヒ素のイオン注入
及び加熱プロセスにより、多結晶シリコン層（２０）　
１７）表面全体をドープする。
ドーピング材の多結晶シリコン中での溶解度により、多
結晶シリコンのその場での（ｉｎ　　５ｉｔｕ）ドーピ
ングが制限され、かつこのドーピング材の−様な分布に
より多結晶シリコンの酸化速度に対する局部的影響が防
止されるものの、イオン注入ドーピングにより、ドーピ
ング材の濃度が溶解度の限度をはるかに超える。酸化物
の一様性及び多結晶シリコンの酸化速度は、ドーピング
材の濃度に大いに依存し、この濃度が増大するにつれて
酸化速度は増加する。後の酸化継続時間をできるだけ短
くすることが望ましいので、高濃度のドーピング材が好
ましい。したがって、本発明によれば、約４０ないし８
０ＫｅＶで、約１ないし４　Ｘ　１０”６／ｃｍ２の範
囲のリン・イオンのドーズ量で、多結晶シリコン層（２
０）をドープする。
注入に続いて、ウェハをＮ２中で、約８００ないし８５
０℃の温度範囲で約１時間アニールする。
このアニール処理により、多結晶シリコン層中のリン・
イオンの分布は、この居の上部でリン濃度が高くなるよ
うになる。たとえば、厚さ約４３０ｎｍの多結晶シリコ
ン層で測定されたリン濃度プロフィルは、上から１／４
の部分で層の残りの部分の約２倍のリン・イオン濃度を
示す。この濃度プロフィルは、注入エネルギー及びアニ
ール温度に依存するが、後の酸化及びエツチング・プロ
セスにとって重要である。たとえば、約９００ないし１
０００℃というさらに高い温度でアニールを行なう場合
、注入したリン・イオンの完全な再分配が起こり、多結
晶シリコン層（２０）中の濃度がどこでも一定になる。
本実施の好ましい実施例（第２Ｂ図）では、“多結晶シ
リコン層（２０）上に、二酸化シリコン／窒化シリコン
の二重層を形成し、後でそれを利用して多結晶シリコン
の一部分を画定する。この二重層はまた、それらの部分
の表面酸化を防止するが、側方酸化は許す。上記のよう
なプロセス条件を用いて、多結晶シリコン層（２０）上
に二酸化シリコン層（第１Ｂ図の２２ａ）を化学的気相
成長法によって熱成長、すなわち付着させ、二酸化シリ
コン層（２２ａ）上に、窒化シリコン層（２２ｂ）を化
学的気相成長法によって付着させる。
これらの層の厚さは、たとえば、二酸化シリコンが５な
いし８ｎｍで、窒化シリコンが４ないし６ｎｍである。
別法として、リンの他に窒素も含存するイオンの注入に
より、多結晶シリコン層（２０）上にこの層のドーピン
グを行なうのと同じステップで絶縁属（２２）を形成す
ることができる。たとえば、Ｐ　Ｎ　２＋などの化学種
を２．　　Ｉ　Ｘ　１０１６／ｃｍ”程度のドーズ量で
５０ＫｅＶで注入して、続いてＮ２＋中で約８５０℃、
１時間アニール・ステップを行なう。アニール中に、リ
ン・イオンが多結晶シリコン層（２０）全体に分配され
、窒化イオンはこの層の表面に移動して、その上に表面
窒化物層（２２）を形成する。分子窒素イオン（Ｎ２”
）注入法の機構についての詳細は、たとえば、Ｗ、Ｊ。
Ｍ、Ｊ、ジョスキン（Ｊｏｓｑｕｉｎ　）等、Ｊ。
Ｅｌｅｃｔｒｏｃｈｅｍ、Ｓｏｃ、　１第１２９巻１第
８号、１９８２年８月、ｐｐ、１８０３に出ている。
制御可能なサブミクロン級の長さとほぼ垂直な側壁を有
する多結晶シリコン層（２０）の残りの部分を形成する
プロセスは、第２．３．４図を参照すると、より良く理
解することができる。
標準のフォトリングラフィ・プロセスを用いて、多結晶
シリコン層（２０）上にフォトレジスト・マスク（第２
Ａ、Ｂ図の２４）を製作する。このプロセスで、多結晶
シリコンＪｉｆｆｌ　（２０）の表面に、フォトレジス
トを約１μｍの厚さで付着させる。
この目的には、様々の既知のポジ型フォトレジストが適
している。たとえば、フェノールホルムアルデヒド樹脂
とベンゾフェノン・ナフトキノン・ジアジド増感剤をベ
ースとするシプレー社（Ｓｈｉｐｌｅｙ　Ｃｏｍｐ、）
のＡＺ１４５０Ｊフォトレジストや、フェノール樹脂及
び増感剤として１−オキソ−２−ジアゾナフタレン・ス
ルホン酸と非対称第１または第２脂肪族ジオールのビス
エステルをベースとする、米国特許第４３９７９３７号
に記載のＴＮＳフォトレジストがある。波長４３６ｎｍ
で露光させ、続いてＮ２中で約９５ないし１０５℃の温
度範囲で約３０分間焼成し、水酸化テトラメチルアンモ
ニウムをベースとする水性ＡＺ現像剤中で現像を行なう
という、周知の紫外露光手段により、ＡＺフォトレジス
ト層のパターン付けを行なう。
別法として、３層レジスト系を使ってフォトレジスト・
マスクを作成することもできる。このプロセスでは、多
結晶シリコン層（２０）の表面に、厚さ約１ないし３μ
ｍのポリマ層すなわちレジスト層（２４ａ）を付着させ
た後、約２１０″Ｃで約３０分間焼成を行なう。次いで
、室温でのプラズマ増強化学的気相成長法により、厚さ
０．１ないし０．２μｍの窒化シリコン中間マスキング
層（２４ｂ）を付着させる。最上層（２４ｃ）は厚さ０
．２ないし１μｍの高感度ポジ型フォトレジスト層であ
り、その中に上記のように所期のパターンが形成される
。サブミクロメータ級のパターンについては、電子ビー
ムが用いられる。約６６゜５マイクロバールのＣＦ４を
用いたプラズマ・エツチングにより、最上層パターンか
ら窒化シリコン（２４ｂ）へのパターン転写を実施する
。酸素反応性イオン・エツチング・プロセスを用いて、
パターンを最下部のポリマ層すなわちレジスト層に転写
する。圧力約５マイクロバール、高周波電力密度がＯ，
ＩＷ／ａｍ２の場合、エツチング速度は毎分７０ｎｍと
なる。この３層プロセス段階では、フォトレジスト・マ
スク製作中の許容差が減少するため、厳密に垂直なフォ
トレジスト側壁が得られる。
次に、多結晶シリコン層（２０）のエツチングを続けて
、ＦＥＴチャンネル・デバイスとなる領域を横切って広
がるサブミクロン級の長さの部分を生じさせる。このよ
うな部分の１つを第３Ａ図に示す。このエツチング・ス
テップは、ＳＦ６／ＣＱ２／Ｈ’ｅ中での反応性イオン
・エツチングなど異方性のものである。先にＣＦ４エツ
チング・ステップを実施して、多結晶シリコンから自然
酸化物を除去しておくこともできる。
テスト結果によれば、これらのデバイス領域を覆う制御
可能な量の多結晶シリコン部分を除去することによって
ＦＥＴチャンネル長を減少させる結晶シリコン部分を得
ることができる場合だけである。側壁角度がこれより小
さい場合（たとえばＹ＝８５°の場合）には、多結晶シ
リコン側壁の下端において二酸化シリコン／窒化シリコ
ン複合デー）　（１８ｂ１１８ｃ）中にトレンチが形成
され、このためデバイスは役に立たなくなる。したがっ
て、多結晶シリコンと窒化シリコン及び二酸化シリコン
との間で良好な選択性をもたらし、９Ｏ度の角を生成す
るエツチング・プロセスを開発しなければならなかった
。多結晶シリコンと窒化シリコンの間で約１５：１の選
択性をもたらし、複合ゲートの窒化シリコンを貫通する
エツチング及び多結晶シリコン側壁の下端での上記のト
レンチ生成を避けるために、低い電力密度、好ましくは
終点まで約０．１ないし０．３Ｗ／ａｍ２、終点からは
０　、０５　Ｗ／ａｍ２／満の電力密度で反応性イオン
・エツチングを行なって、約１５％の過剰エツチングを
行なわせなければならない。エツチングの終点は、レー
ザ干渉を用いて決定する。
１つの例では、次のようなパラメータを用いて、フォト
レジスト・マスク（２４）または（第２Ａ図、第２Ｂ図
の２４ａ）によって露光した領域で、多結晶シリコン層
（２０）をエツチングする。
エツチング・ガス　　　Ｓ　Ｆ　ｓ／　ＣＱ　２／　Ｈ
ｅ組成（体積％）　　　　　　？、５　　２．５　　９
０流量（ｓｃｃｍ／分）４０ 圧力（マイクロバール）６５ エツチング時間（分） 電力（Ｗ） 電力密度（Ｗ／ｃＩＩ＋２） ０，１−０，３ （終点以降は０．０５未＊） 上記に示したエツチング・パラメータは、使用する装置
に応じて補正しなければならないことに注意されたい。
さらに、上記プロセスのいくつかの変形を実行して、手
順を最適化し、製造プロセスを簡単にすることができる
。
酸素プラズマ中での等方性ストリッピングにより、残っ
たフォトレジスト・エツチング用マスクを除去すると、
垂直な多結晶シリコン側壁を有する第３Ａ図の構造が残
る。
上記の好ましい実施例に基づく多結晶シリコン！　（２
０）上に配列した二酸化シリコン／窒化シリコン二重居
（第１Ｂ図の２２ａ、２２ｂ）のエツチングは、多結晶
シリコンのエツチングとは異なるエツチング・ガスを用
いて行なわなければならない。このエツチング・ステッ
プもＣＦ　４プラズマ中での反応性イオン・エツチング
である。１つの例では、次のようなパラメータを用いて
、上記のようにして作成した第２Ｂ図のフォトレジスト
・マスク（２４）によって露光した領域で、二重層をエ
ツチングする。
エツチング・ガス　　　　　　　ＣＦ。
流ｆｆｉ（ｓｅｅｍ／分）１５ 圧力（マイクロバール）５０ エツチング時間（分）　　　　　　　２電力（Ｗ）　　
　　　　　　　　　　２５０電力密度（Ｗ／ｃｍ２）　
　　　　　　０．２５このエツチング・ステップで、自
然酸化物も多結晶シリコン表面から除去される。次いで
、エツチング・ガスとしてＳ　Ｆ　６　／　ＣＱ　２　
／　Ｈｅを使用し、上記のパラメータを用いて、同じチ
ェンバ中で多結晶シリコン層（２０）をエツチングする
。酸素プラズマ中でフォトレジスト・マスクを除去する
と、垂直な多結晶シリコン側壁を有する第３Ｂ図の構造
が残る。
続いて、多結晶シリコン層（２０）の残った部分の酸化
を行なう。それには、第３Ａ図の構造全体に、消費され
る多結晶シリコンの量が制御可能な、通常の熱酸化を施
す。その結果を第４Ａ図に示す。多結晶シリコンを酸化
して二酸化シリコンにする場合、形成される酸化物の厚
さは反応したシリコンの厚さの約２倍である。
テスト結果によれば、多結晶シリコン中のドーピング材
濃度が高いので、この材料を水／酸素雰囲気中で、約８
００℃またはそれ以下の温度範囲で比較的短時間（４な
いし７時間）熱酸化して、本発明によるプロセスで必要
とされる数１１００ｎの厚さの酸化物を得ることが可能
である。こうした条件のもとで、チャンネルのドーピン
グ・プロフィルが有害な影響を受けることはない。多結
晶シリコン層（２０）の上部でのリンまたはヒ素イオン
の濃度は下部の濃度と異なるので、イオン濃度に応じて
この層の酸化速度に局部的な影響を及ぼすことも可能で
ある。未ドープのまたはその場でドープしたドーピング
の分布が−様な多結晶シリコンの酸化は、当該の多結晶
シリコン部分の側壁の上端と下端での酸化速度が異なり
、上端に突起（角状突起）が形成されるので、通常、制
御が難しい。この角状突起の形成を抑制するために、多
結晶シリコン層（２０）の上部では、リンまたはヒ素イ
オンの濃度をより高く選んで、この部分の酸化速度が増
大させる。
続いて、窒化シリコン層（１８ｂ）をエツチング障壁と
して使って、濃フッ化水素酸中でのプラズマ・エツチン
グまたは湿式エツチングなどによって、多結晶シリコン
部分（２０）の表面全体から熱酸化物（２６）を除去す
る。熱成長させた酸化物（２６）を除去すると、長さ及
び厚さの寸法が所期の量だけ減少した多結晶シリコン部
分（第５Ａ図の２０）が得られる。
１つの例（第４Ａ図）では、長さ０．９　ｕ　ｍ　１厚
さ０．４５μｍの多結晶シリコン居（２０）の一部分の
上に、約８００℃で二酸化／リコンを厚さ約３３３ｎｍ
に熱成長させる。ｌ農フッ化水素酸で酸化物を除去する
と、長さ０．６０μｍ１厚さ０．３０μｍの構造が得ら
れる。約４時間以内に、必要な厚さの酸化物が成長した
。多結晶シリコンｆｆ（２０）をその分だけより厚く付
着させることにより、多結晶シリコン部分の厚さの減少
を補償する。
多結晶シリコン部分（２０）の厚さでなく長さだけ減少
させたい場合には、酸化中にキャップ（第３Ｂ図の２２
ａ１２２ｂ）によってこれらの部分の水平表面を保護し
なければならない。従来技術によると、このキャップは
層厚が約１１００ｎの窒化シリコンとすることができる
。ただし、窒化物キャップを、エツチングによって熱酸
化した二酸化シリコンと一緒に完全に除去するには、本
発明の窒化物層の最大厚さは４ないし８ｎｍを超えては
ならない。厚さがこの上うに薄いため、多結晶シリコン
部分の側方酸化中に発生する応力によって窒化シリコン
層が破壊され、これらの部分の水平表面の酸化が防止で
きなくなることが判明した。したがって、多結晶シリコ
ン層と窒化シリコン層の間に、酸化中の窒化シリコン層
の破壊を有効に防止する、二酸化シリコンからなる厚さ
約５ないし８Ｂｍの応力除去層を配置する。以上第１Ｂ
図を参照しながら二酸化シリコン層（２２ａ）及び窒化
シリコン層（２２ｂ）を付着させる工程段階について説
明してきた。第４Ｂ図に示すように、この構造に通常の
熱酸化を施す場合、二酸化シリコン／窒化シリコン・キ
ャップ（２２ａ　１２２ｂ）の下で横方向に制御可能な
量の多結晶シリコン部分（２０）が消費され、二酸化シ
リコン部分（２６）を生成する。二酸化シリコン部分を
形成する際に多結晶シリコンが消費されるため、多結晶
シリコン部分（２０）の長さは、それぞれ約０．７２ａ
ｍまたは０．７５μｍから約０．２９μｍまたは０．３
３μｍにまで減少することが可能である。最後に、エツ
チング法により、二酸化シリコン部分（２６）及び二酸
化シリコン／窒化シリコン・キャップ（２２ａ１２２　
ｂ）を同時に除去すると、横方向寸法が必要なだけ狭く
なった多結晶シリコン部分（第５Ｂ図の２０）が残る。
続いて、多結晶シリコン部分（２０）をＦＥＴデバイス
のゲート電極にする。露光した複合ゲート誘電体二酸化
シリコン／窒化シリコン／二酸化シリコン（１６ａ１ｂ
％　ｃ）をエツチングによって除去した後、ゲート電極
に隣接してリンまたはヒ素ドーパントの注入または拡散
を行なって、電界効果トランジスタ・デバイス用の所期
のＰＮ接合ソース／ドレイン素子を形成することができ
、また複合ゲート誘電体をそのまま残しておいて、この
複合層を貫通できる適当なエネルギーのイオン注入によ
り、デバイス領域にＮ＋ソース／ドレイン領域を形成さ
せることもできる。イオン注入法の１つの例では、導電
性を付与する不純物として２．０Ｘ１０１５イオン／ｃ
１１２のヒ素を８０ＫｅＶで用い、深さ０．４μｍのＰ
Ｎ接合を形成させる。この工程段階の好ましい実施例で
は、このような領域を形成させる前に、化学的気相成長
させた共形二酸化シリコンまたは類似の絶縁層（図示せ
ず）をデバイス構造全体の上に形成させる。このような
絶縁層を減圧下で化学的気相成長法によって、作成する
ための好ましい１方法（ヨーロッパ特許出願第８８１０
４５９６１号）では、シリコン及び酸素のソースとして
オルトケイ酸テトラエチル（ＴＥ０１）を使用し、それ
を加熱した基板を横切る方向に向ける。異方性エツチン
グを適用して、水平方向の共形な化学的気相成長層を除
去し、多結晶シリコン部分（２０）上にスペーサの側壁
二酸化シリコン層（２８）を残す。スペーサ（２８）は
第６図に示す。導電性を付与する不純物、通常はリンま
たはヒ素のイオン注入が、基板中に破線（３０）で示さ
れている。次の酸化及びアニール・ステップで第７図に
示すように、破線（３０）から直線（３２）まで、ソー
ス／ドレイン領域を完全に形成させる。第７図にはまた
、リンけい酸ガラス絶縁層（３４）及びデバイスの各種
要素に対する金属性電気接点（３６）を形成した結果も
示されている。多結晶シリコン層（２０）の最上部にポ
リシト層（図示せず）を形成して、その面積抵抗率を下
げることも実行可能である。
ポリシト層の異方性エツチングに関する詳細は、たとえ
ばり、ニブラフ（Ｅｐｒａｐｈ）　、Ｉ　Ｅ　Ｅ電子デ
バイス紀要（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏ
ｎ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ）　、Ｅ　Ｄ　−
２８巻、第１１号、１９８１年１１月、ｐｐ、１３１５
−１３１９に記載されている。
Ｅ６発明の効果 本発明によれば、高度に寸法制御されたサブミクロン級
のゲート長を持つＦＥＴ素子を含む集積回路を製造する
ことができる。
【図面の簡単な説明】
第１Ａ図ないし第５Ａ図、第６図及び第７図は、本発明
のサブミクロン級のチャンネル長をもつ電界効果トラン
ジスタを形成するプロセスを示す概略図である。 第１Ｂ図ないし第５Ｂ図は、第１Ａ図ないし第５Ａ図の
実施例の修正を示す図である。 １０・・・・シリコン本体、Ｐ−基板、１２・・・・表
面分離パターン、凹んだ絶縁層分離領域、１４・・・・
Ｐ＋領域、１６・・・・分離複合層、ｆｅａｌ　１８Ｃ
・・・・二酸化シリコン絶縁層、１６ｂ・・・・窒化シ
リコン絶縁層、１６ｂ１１６ｃ・・・・二酸化シリコン
／窒化シリコン複合ゲート、１８・・・・表面Ｐ領域、
２０・・・・多結晶シリコン居、２２・・・・表面絶縁
５．２２ａ・・・・二酸化シリコン層、２２ｂ・・・・
窒化シリコン層、２４・・・・フォトレジスト・マスク
、２４ａ・・・・最下部ポリマまたはレジスト居、２４
ｂ・・・・窒化シリコン中間マスキング居、２４Ｃ・・
・・ポジ型フォトレジスト最上層、２６・・・・熱成長
酸化物、２８・・・・スペーサ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） ＦＩＧ、　３Ａ ＦＩＧ、　３Ｂ ＦＩＧ、　１Ｂ ＦＩＧ、４Ａ ＦＩＧ、４Ｂ ＦＩＧ、５Ａ ＦＩＧ、　５Ｂ

Claims (2)

    【特許請求の範囲】
  1. （１）（ａ）ＦＥＴ素子の収容領域を画定するとともに
    該領域同士を隔離する表面絶縁パターンを半導体基板に
    形成し、 （ｂ）上記半導体基板上に絶縁層を形成し、（ｃ）上記
    絶縁層上に多結晶シリコン層を付着し、 （ｄ）イオン注入によって上記多結晶シリコン層をドー
    プした後、約８５０℃以下の温度でアニールし、 （ｅ）上記多結晶シリコン層に対して、エッチングせず
    に残す多結晶シリコン部の側壁と上記絶縁層表面のなす
    角度が実質的に９０°になるような異方性エッチングを
    施し、 （ｆ）上記残された多結晶シリコン部の一部を熱酸化し
    、その熱酸化された部分を除去することによって、寸法
    制御が精度良く行なわれたサブミクロン級の長さと厚さ
    を持つ多結晶シリコン部を残し、 （ｇ）上記（ｆ）のステップを経た多結晶シリコン部を
    マスクとして用いて、上記半導体基板中に所望のＰＮ接
    合パターンを形成する ことを特徴とする集積回路構造体の製造方法。
  2. （２）（ａ）ＦＥＴ素子の収容領域を画定するとともに
    該領域同士を隔離する表面絶縁パターンを半導体基板に
    形成し、 （ｂ）上記半導体基板上に絶縁層を形成し、（ｃ）上記
    絶縁層上に多結晶シリコン層を付着し、 （ｄ）イオン注入によって上記多結晶シリコン層をドー
    プした後、約８５０℃以下の温度でアニールし、 （ｅ）上記多結晶シリコン層上にその上面からの酸化を
    防止する保護層を形成し、 （ｆ）上記多結晶シリコン層と上記保護層の複合体に対
    して、エッチングせずに残す複合体の側壁と上記絶縁層
    表面のなす角度が実質的に９０°になるような異方性エ
    ッチングを施し、 （ｇ）上記残された複合体中の多結晶シリコン部の一部
    を熱酸化し、その熱酸化された部分と上記保護層とを除
    去することによって、寸法制御が精度良く行なわれたサ
    ブミクロン級の長さと厚さを持つ多結晶シリコン部を残
    し、 （ｈ）上記（ｇ）のステップを経た多結晶シリコン部を
    マスクとして用いて、上記半導体基板中に所望のＰＮ接
    合パターンを形成する ことを特徴とする集積回路構造体の製造方法。
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