DE3915650A1 - Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht - Google Patents
Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schichtInfo
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Description
Die Erfindung betrifft ein Verfahren zur Strukturierung einer
auf einem Halbleiterschichtaufbau angeordneten Schicht.
Bei der Entwicklung von Halbleiterbausteinen werden immer
höhere Packungsdichten angestrebt. Das erfordert eine immer
weitere Reduzierung der Minimalmaße der einzelnen Elemente.
Mit Hilfe heutiger Halbleitertechnologien werden bereits Struk
turfeinheiten von unter einem Mikrometer erzielt.
Mit der ständigen Reduzierung der Minimalmaße der einzelnen
Elemente sind ständig wachsende Anforderungen an die Struk
turierungstechnik verbunden. Insbesondere muß die Auflösung
der für die Photolithographie eingesetzten Belichtungsgeräte
weiter verbessert werden, um eine maßhaltige Strukturierung zu
ermöglichen.
Bei Verwendung von Licht mit gegebener Wellenlänge λ ist die
Auflösung nicht beliebig zu steigern, da die kleinste mit
einem optischen Instrument noch aufzulösende Linienbreite w min
an die Wellenlänge des Lichts λ sowie die numerische Apertur
NA des Objektivs über das Rayleigh-Kriterium gekoppelt ist:
w min = 0.61 λ /NA.
Mit den heute üblichen Geräten zur optischen Photolithographie,
den sogenannten Wafersteppern, können Strukturen bis zu einer
Linienbreite von 0,7 µm aufgelöst werden. Eine weitere Steige
rung der Auflösung kann erreicht werden durch Verwendung von
Licht mit kürzerer Wellenlänge wie zum Beispiel fernes UV oder
Röntgenstrahlung oder durch Einsatz von Elektronenstrahllitho
graphie. Sowohl die Verwendung kürzerwelligen Lichtes als auch
die Elektronenstrahllithographie erfordern einen wesentlich
höheren apparativen Aufwand als die "klassische" optische Pho
tolithographie. Zur routinemäßigen Einsetzbarkeit insbesondere
in der Halbleiterfertigung sind beide Ausweichmöglichkeiten
noch nicht hinreichend ausentwickelt und werden in absehbarer
Zeit dazu auch nicht zur Verfügung stehen.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren
anzugeben zur Herstellung von Strukturen, deren Breite die
durch die optische Photolithographie vorgegebene Auflösung un
terschreitet.
Die Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren
zur Strukturierung einer auf einem Halbleiterschichtaufbau an
geordneten Schicht mit folgenden Schritten:
- a) auf die zu strukturierende Schicht wird eine Hilfsschicht aufgebracht, die mit guter Selektivität zur zu strukturie renden Schicht ätzbar ist,
- b) auf die Hilfsschicht wird eine Photolackschicht aufgebracht und photolithographisch strukturiert,
- c) die Photolackstruktur wird durch Ätzen in die Hilfsschicht übertragen,
- d) die Hilfsschicht wird lateral unter die Photolackstruktur rückgeätzt, wobei die Ätzung selektiv zur darunterliegenden, zu strukturierenden Schicht erfolgt,
- e) nach dem Entfernen der Photolackstruktur wird die struktu rierte Hilfsschicht als Maske zur Strukturierung der zu strukturierenden Schicht verwendet.
Die Erfindung macht sich die Erkenntnis zunutze, daß unter
schiedliche Materialien verschieden auf verschiedene Ätzver
fahren reagieren. Diese Selektivität der Ätzung, die zum Bei
spiel bei S. M. SZE, in VLSI Technology, McGraw-Hill Book
Company, 1988, auf den Seiten 206 bis 208 beschrieben ist,
erlaubt es, gezielt bestimmte Schichten zu ätzen, während
benachbarte Schichten nicht oder nur in geringem Maße abgeätzt
werden.
In dem erfindungsgemäßen Verfahren wird zwischen der zu struk
turierenden Schicht und einer Photolackschicht eine Hilfs
schicht aufgebracht. Die Hilfsschicht ist so gewählt, daß sie
sich mit hinreichender Selektivität sowohl zum Photolack als
auch zur darunterliegenden zu strukturierenden Schicht ätzen
läßt. Erfindungsgemäß wird, nachdem eine phototechnisch in der
Photolackschicht erzeugte Struktur durch Ätzen in die Hilfs
schicht übertragen wurde, durch einen Ätzprozeß die Hilfs
schicht unter die Struktur der Photolackschicht lateral zurück
geätzt. Die sich in der Hilfsschicht ergebende Struktur weist
Stege auf, die pro Kante um die laterale Rückätzlänge schmaler
sind als die entsprechenden Stege in der Photolackstruktur.
Das bedeutet, daß mit dem erfindungsgemäßen Verfahren eine
Maske erstellt wird, deren Stegbreiten pro Kante um die Rück
ätzlänge reduziert sind gegenüber der minimalen Stegbreite,
die durch die vorgegebene Auflösung der Photolithographie be
stimmt ist. Die strukturierte Hilfsschicht wird sodann als
Maske zur Strukturierung der zu strukturierenden Schicht ver
wendet. Auf diese Weise werden in der zu strukturierenden
Schicht geringere Breiten erzielt als es der minimalen Breite,
die durch die Auflösung der Photolithographie vorgegeben ist,
entspricht, obwohl die Strukturierung der Photolackschicht
allein mit Hilfe der konventionellen Photolithographie erfolgte.
Die Rückätzlänge und damit die sich ergebende Stegbreite ist
über die Rückätzzeit gut kontrollierbar.
Es liegt im Rahmen der Erfindung als Hilfsschicht eine Sili
ziumoxidschicht zu verwenden, die durch chemische Abscheidung
aus der Gasphase bei gegenüber Atmosphärendruck vermindertem
Druck, durch sogenanntes LPCVD, nach Zersetzen von Si (OC2H5)4,
sogenanntes TEOS, auf der zu strukturierenden Schicht herge
stellt wird. Das Verfahren ist dann zur Strukturierung einer
Polysiliziumschicht geeignet.
Beim Übertragen der Photolackstruktur in die aus TEOS-Silizium
oxid bestehende Hilfsschicht durch einen anisotropen Trocken
ätzprozeß mit einem Reaktionsgasgemisch aus CHF3 und O2 wird
eine Selektivität von mindestens 5:1 zu einer aus Poly
silizium bestehenden zu strukturierenden Schicht erzielt.
Das Rückätzen der Hilfsschicht aus TEOS-Siliziumoxid unter die
Photolackstruktur erfolgt bei einer zu strukturierenden
Schicht aus Polysilizium zum Beispiel durch isotrope Ätzung
mit einer verdünnten HF-Lösung. Die gewünschte Rückätzlänge
wird über die Rückätzzeit eingestellt. Nach dem Entfernen der
Photolackstruktur wird die Struktur der Hilfsschicht in die zu
strukturierende Schicht durch Ätzen übertragen. Bei einer
Hilfsschicht aus TEOS-Siliziumoxid und einer zu strukturierenden
Schicht aus Polysilizium ist dafür zum Beispiel ein mehr
stufiger anisotroper Ätzprozeß mit BCl3 und HCl geeignet. Bei
diesem Ätzprozeß beträgt die Selektivität der Polysilizium
ätzung zur Hilfsschicht aus TEOS-Siliziumoxid mindestens 5 : 1.
Das Verfahren ist in einem CMOS-Logikprozeß zur Strukturierung
von Polysiliziumgates geeignet. Dabei ermöglicht das erfin
dungsgemäße Verfahren eine Reduzierung der Gatelänge gegenüber
dem durch die Photolithographie vorgegebenen Minimalmaß. Mit
einer kürzeren Gatelänge ist eine höhere Stromergiebigkeit der
Transistoren verbunden und damit wiederum eine Performance-
Verbesserung der Bauelemente.
Zur Strukturierung von Schichten, auf denen eine Abscheidung
einer Hilfsschicht aus TEOS-Siliziumoxid wegen der damit ver
bundenen Temperaturbelastung von 650 bis 750°C nicht möglich
ist, wie zum Beispiel auf Metallisierungen, liegt es im Rahmen
der Erfindung, eine Hilfsschicht aus Siliziumoxid zu ver
wenden, die auf der zu strukturierenden Schicht durch Plasma
unterstützte, chemische Abscheidung aus der Gasphase, soge
nannte PECVD, hergestellt wird. Die Übertragung der Struktur
der Photolackschicht in die Hilfsschicht kann auch in diesem
Fall zum Beispiel durch einen anisotropen Trockenätzprozeß mit
einem Reaktionsgasgemisch aus CHF3 und O2 erfolgen.
Bei der Strukturierung einer Schicht, die unter anderem Alu
minium enthält, erfolgt das laterale Rückätzen der Hilfsschicht
unter die Photolackstruktur durch eine isotrope Trockenätzung.
Der Einsatz des erfindungsgemäßen Verfahrens bei der Struktu
rierung von Metallisierungsschichten aus zum Beispiel Alumi
nium führt zu einer Reduzierung der Breite der Leiterbahnen.
Das bewirkt eine kleinere Verdrahtungskapazität und ein gerin
geres Übersprechen.
Im folgenden wird die Erfindung anhand der Figuren und Ausfüh
rungsbeispielen näher erläutert.
In Fig. 1 bis Fig. 6 sind die einzelnen Verfahrensschritte
dargestellt.
In Fig. 1 ist ein Halbleiterschichtaufbau 1 dargestellt. Auf
dem Halbleiterschichtaufbau 1 ist eine zu strukturierende
Schicht 2 angeordnet. Die zu strukturierende Schicht 2 ist zum
Beispiel eine n⁺-dotierte Polysiliziumschicht, die als Gate
für MOS-Transistoren strukturiert werden soll. Der Halbleiter
schichtaufbau 1 enthält in diesem Beispiel ein Substrat, Feld
oxidbereiche und das Gateoxid. In einem anderen Beispiel ist
die zu strukturierende Schicht 2 zum Beispiel eine Aluminium
enthaltende Metallisierungsebene. In diesem Beispiel enthält
der Halbleiterschichtaufbau 1 fertige Bauelemente, wie Transi
storen, Kondensatoren, Widerstände, die von einer Passivie
rungsschicht bedeckt sind.
Auf der zu strukturierenden Schicht 2 wird eine Hilfsschicht 3
angeordnet. Die Hilfsschicht 3 wird so auf die zu strukturie
rende Schicht 2 abgestimmt, daß die Hilfsschicht 3 mit guter
Selektivität zur darunterliegenden zu strukturierenden Schicht
2 ätzbar ist. Im Fall einer zu strukturierenden Schicht 2 aus
Polysilizium ist zum Beispiel eine Hilfsschicht 3 aus Silizium
oxid geeignet, die durch chemische Abscheidung aus der Gas
phase bei gegenüber Atmosphärendruck vermindertem Druck (LPCVD)
nach Zersetzen von Si (OC2H5)4 (sogenanntes TEOS) auf der zu
strukturierenden Schicht hergestellt wird. Für den Fall, daß
die zu strukturierende Schicht 2 oder der Halbleiterschichtauf
bau 1 die Temperatur zwischen 650 und 750°C, wie sie bei der
Abscheidung einer Siliziumoxidschicht nach dem LPCVD-Verfahren
durch Zersetzung von TEOS auftritt, nicht verträgt, wie es im
Beispiel der Aluminium enthaltenden zu strukturierenden
Schicht 2 der Fall ist, ist als Hilfsschicht 3 eine Silizium
oxidschicht geeignet, die auf der zu strukturierenden Schicht
durch Plasma-unterstützte, chemische Abscheidung aus der Gas
phase (PECVD) hergestellt wird.
Auf der Hilfsschicht 3 wird eine Photolackschicht 4 erzeugt.
Die Photolackschicht 4 wird durch optische Lithographie struk
turiert, dabei entstehen die Photolackstrukturen 41 (siehe Fi
gur 2).
In Fig. 3 ist die Übertragung der Photolackstrukturen 41 in
die Hilfsschicht 3 dargestellt. Die Übertragung der Photolack
strukturen 41 in die Hilfsschicht 3 erfolgt zum Beispiel durch
eine anisotrope Trockenätzung mit einem Reaktionsgasgemisch
aus CHF3 und O2 in einer RIE-(= reactive ion etching =
reaktives Ionenätzen)-Anlage. Die Ätzung kann z. B. auf einer
Ätzanlage vom Typ AME 8111 der Firma Applied Materials durch
geführt werden. Bei der Ätzung einer TEOS-Siliziumoxidschicht
auf einer Polysiliziumunterlage wird in diesem Trockenätz
prozeß eine Selektivität von mindestens 5 : 1 erzielt. Eine
ausführliche Schilderung von selektiven Ätzprozessen findet
sich z. B. in S. M. Sze, VLSI-Technology, McGraw Hill Book
Company 1988, S. 221-227 und S. M. Sze Semiconductor Devices,
J. Wiley 1985, S. 457-465.
Nun erfolgt der erfindungswesentliche Schritt der lateralen
Rückätzung der Hilfsschicht unter die Photolackstrukturen 41
(siehe Fig. 4). Mit Hilfe eines isotropen Ätzprozesses wird
die Hilfsschicht 3 unter die Kanten der Photolackstrukturen 41
rückgeätzt, wobei die Hilfsschichtstrukturen 31 entstehen. Die
Hilfsschichtstrukturen 31 treten an den Kanten um die Rückätz
länge hinter den Photolackstrukturen 41 zurück. Das bedeutet,
daß die Stege der Hilfsschichtstrukturen 31 pro Kante um die
Rückätzlänge schmaler sind als die Photolackstrukturen 41.
Wenn die Breite der Stege der Photolackstrukturen 41 die, be
dingt durch die Auflösung der optischen Instrumente bei der
Photolithographie, minimale Breite ist, ist die Breite der
Stege der Hilfsschichtstrukturen 31 um zweimal die Rückätzlän
ge reduziert gegenüber dieser minimalen Breite. Mit dem er
findungsgemäßen Verfahren ist es daher möglich, Strukturen
herzustellen, deren Breite die durch die Photolithographie
vorgegebene Auflösung unterschreitet. Die durch die Photolitho
graphie vorgegebene Auflösung kann dabei um bis zu 0,5 µm
unterschritten werden.
Im Beispiel einer Hilfsschicht 3 aus TEOS-Siliziumoxid, die z.
B. eine Dicke von 150 nm aufweist, und einer zu strukturieren
den Schicht 2 aus Polysilizium erfolgt der isotrope Rückätz
schritt zum Beispiel mit einer 1-prozentigen HF-Lösung. Bei
einer Rückätzzeit von 4 Minuten wird eine Rückätzlänge von 200
nm pro Kante erzielt. Die Ätzung erfolgt selektiv zur darunter
liegenden zu strukturierenden Schicht 2.
Im Fall einer Aluminium enthaltenden zu strukturierenden
Schicht 2 ist eine Rückätzung mit einer HF-Lösung nicht mög
lich, da diese Aluminiumschichten angreift. Statt dessen er
folgt hier der isotrope Rückätzschritt zum Beispiel durch eine
isotrope Trockenätzung. Diese Trockenätzung erfolgt z. B. mit
einem Gasgemisch aus CF4 und O2 auf einer Downstreamtrocken
ätzanlage vom Typ CDE-8 der Firma Tylan-Tokuda durchgeführt.
Auf die oben zitierte ausführliche Schilderung von selektiven
Ätzprozessen in der Literatur wird auch in diesem Zusammenhang
verwiesen.
Nach dem Entfernen der Photolackstrukturen 41 (siehe Fig. 5)
wird die Hilfsschichtstruktur 31 als Maske für die zu struktu
rierende Schicht 2 verwendet. Die Strukturierung der zu struktur
ierenden Schicht 2 aus Polysilizium erfolgt durch eine aniso
trope Ätzung in mehreren Stufen. Beispielsweise erfolgt Die Ätz
ung in der ersten Stufe mit BCl3, in der zweiten Stufe mit HCl
und in der dritten Stufe mit einem Gemisch aus HCl und Ar. Diese
Prozeßfolge läuft z. B. auf einer Ätzanlage vom Typ AME 8121
der Firma Applied Materials ab. Dieser Ätzprozeß weist bei der
Ätzung von Polysilizium gegenüber TEOS-Siliziumoxid eine
Selektivität von 5 : 1 auf. Weitere Ätzprozesse für Poly
silizium mit Selektivität gegenüber TEOS-Siliziumoxid ergeben
sich aus den genannten Textstellen.
Im Fall einer Aluminium enthaltenden zu strukturierenden
Schicht 2 erfolgt die Strukturierung durch eine anisotrope
Ätzung mit einem Gemisch aus z. B. BCl3 und Cl2.
In diesem Schritt entstehen die Strukturen 21 (siehe Fig. 6).
Die Strukturen 21 entsprechen in der Breite genau den Hilfs
schichtstrukturen 31. Das bedeutet, daß die Strukturen die
durch die Photolithographie vorgegebene Auflösung unter
schreiten.
Mit dem erfindungsgemäßen Verfahren werden daher zum Beispiel
Gatelängen von 0,2 µm erzielt, wenn mit der Photolithographie
0,7 µm breite Photolackstrukturen erzeugt werden.
Claims (17)
1. Verfahren zur Strukturierung einer auf einem Halbleiter
schichtaufbau angeordneten Schicht mit folgenden Schritten:
- a) auf die zu strukturierende Schicht (2) wird eine Hilfs schicht (3) aufgebracht, die mit guter Selektivität zur zu strukturierenden Schicht (2) ätzbar ist,
- b) auf die Hilfsschicht (3) wird eine Photolackschicht (4) aufgebracht und photolithographisch strukturiert,
- c) die Photolackstruktur (41) wird durch Ätzen in die Hilfs schicht (3) übertragen,
- d) die Hilfsschicht (3) wird lateral unter die Photolackstruk tur (41) rückgeätzt, wobei die Ätzung selektiv zur darunter liegenden, zu strukturierenden Schicht (2) erfolgt,
- e) nach dem Entfernen der Photolackstruktur (41) wird die Hilfsschichtstruktur (31) als Maske zur Strukturierung der zu strukturierenden Schicht (2) verwendet.
2. Verfahren nach Anspruch 1, dadurch gekenn
zeichnet, daß die Photolackstruktur (41) durch eine
anisotrope Ätzung in die Hilfsschicht (3) übertragen wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß als Hilfsschicht (3) eine
Siliziumoxidschicht verwendet wird, die durch chemische Ab
scheidung aus der Gasphase bei gegenüber Atmosphärendruck
vermindertem Druck (LPCVD) nach Zersetzen von Si (OC2H5)4
(TEOS) auf der zu strukturierenden Schicht (2) hergestellt
wird.
4. Verfahren nach Anspruch 3, dadurch gekenn
zeichnet, daß die Photolackstruktur (41) durch einen
anisotropen Trockenätzprozeß mit einem Reaktionsgasgemisch aus
CHF3 und O2 erfolgt.
5. Verfahren nach Anspruch 4 dadurch gekenn
zeichnet daß das laterale Rückätzen der Hilfsschicht
(3) durch eine isotrope Ätzung erfolgt.
6. Verfahern nach Anspruch 5, dadurch gekenn
zeichnet, daß die isotrope Ätzung mit einer HF-
Lösung erfolgt.
7. Verfahren nach Anspruch 6, dadurch gekenn
zeichnet, daß die Übertragung der Hilfsschichtstruk
tur (31) in die zu strukturierende Schicht (2) durch eine an
isotrope Ätzung in mehreren Stufen mit BCl3, HCl und einem
Gemisch aus HCl und Ar erfolgt.
8. Verfahren nach Anspruch 7, dadurch gekenn
zeichnet, daß die zu strukturierende Schicht (2)
aus polykristallinem Silizium besteht.
9. Verwendung des Verfahrens nach Anspruch 7 oder 8 zur
Strukturierung einer polykristallinen Siliziumschicht.
10. Verwendung des Verfahrens nach Anspruch 7 oder 8 in einem
CMOS-Logikprozeß zur Strukturierung der Polysiliziumgates.
11. Verfahren nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß als Hilfsschicht (3) eine Si
liziumoxidschicht verwendet wird, die auf der zu strukturie
renden Schicht (2) durch Plasma-unterstützte, chemische Ab
scheidung aus der Gasphase (PECVD) erzeugt wird.
12. Verfahren nach Anspruch 11, dadurch gekenn
zeichnet, daß die Photolackstruktur (41) durch einen
anisotropen Trockenätzprozeß mit einem Reaktionsgasgemisch aus
CHF3 und O2 in die Hilfsschicht (3) übertragen wird.
13. Verfahren nach Anspruch 12, dadurch gekenn
zeichnet, daß das laterale Rückätzen der Hilfs
schicht (3) durch eine isotrope Ätzung erfolgt.
14. Verfahren nach Anspruch 13, dadurch gekenn
zeichnet, daß das laterale Rückätzen der Hilfsschicht
(3) durch isotrope Trockenätzung erfolgt.
15. Verfahren nach Anspruch 14, dadurch gekenn
zeichnet, daß die Strukturierung der zu strukturieren
den Schicht (2) durch eine anisotrope Ätzung mit BCl3 und Cl2
erfolgt.
16. Verfahren nach Anspuch 15, dadurch gekenn
zeichnet, daß die zu strukturierende Schicht (2)
Aluminium enthält.
17. Verwendung eines Verfahrens nach Anspruch 15 oder 16
zur Strukturierung einer Aluminium enthaltenden Metallisierungs
ebene.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19893915650 DE3915650A1 (de) | 1989-05-12 | 1989-05-12 | Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht |
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DE19893915650 DE3915650A1 (de) | 1989-05-12 | 1989-05-12 | Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht |
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DE3915650A1 true DE3915650A1 (de) | 1990-11-15 |
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ID=6380593
Family Applications (1)
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DE19893915650 Withdrawn DE3915650A1 (de) | 1989-05-12 | 1989-05-12 | Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht |
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---|---|
DE (1) | DE3915650A1 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4235702A1 (de) * | 1992-10-22 | 1994-04-28 | Siemens Ag | Verfahren zur Erzeugung von Strukturen eines Gesamtmusters in der Oberfläche eines Substrats |
EP0649166A2 (de) * | 1993-10-13 | 1995-04-19 | AT&T Corp. | Verfahren zur Herstellung des Gates eines Transistors |
EP0774681A1 (de) * | 1995-06-05 | 1997-05-21 | Nihon Shingo Kabushiki Kaisha | Elektromagnetischer stellantrieb |
DE10051380A1 (de) * | 2000-10-17 | 2002-08-22 | Advanced Micro Devices Inc | Verfahren zur Herstellung eines Halbleiterbauteils unter Anwendung eines Schrumpfprozesses eines Strukturmerkmals |
DE10348007A1 (de) * | 2003-10-15 | 2005-05-25 | Infineon Technologies Ag | Verfahren zum Strukturieren und Feldeffekttransistoren |
Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1908901A1 (de) * | 1968-03-01 | 1969-09-25 | Ibm | Verfahren zur Herstellung besonders feiner Muster durch AEtzen,insbesondere zur Herstellung von Halbleiterbauelementen |
US3934060A (en) * | 1973-12-19 | 1976-01-20 | Motorola, Inc. | Method for forming a deposited silicon dioxide layer on a semiconductor wafer |
DE3014363A1 (de) * | 1979-04-20 | 1980-11-06 | Philips Nv | Verfahren zur herstellung integrierter schaltungen mit hilfe einer mehrschichtenmaske und durch dieses verfahren hergestellte anordnungen |
DE3128629A1 (de) * | 1980-07-21 | 1982-06-09 | Data General Corp., 01581 Westboro, Mass. | Rueckaetzverfahren fuer integrierte schaltkreise |
US4378013A (en) * | 1980-09-23 | 1983-03-29 | Burron Medical Inc. | Flow controller for IV chamber |
DE3215411A1 (de) * | 1982-04-24 | 1983-10-27 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum herstellen von oeffnungen mit hilfe einer maske in einer auf einer unterlage befindlichen schicht |
US4457820A (en) * | 1981-12-24 | 1984-07-03 | International Business Machines Corporation | Two step plasma etching |
US4474642A (en) * | 1982-07-20 | 1984-10-02 | Tokyo Denshi Kagaku Co., Ltd. | Method for pattern-wise etching of a metallic coating film |
EP0263374A2 (de) * | 1986-10-09 | 1988-04-13 | International Business Machines Corporation | Reaktives Ionenätzen von tiefen und vertikalen Gräben in Halbleitersubstraten |
EP0272140A2 (de) * | 1986-12-19 | 1988-06-22 | Applied Materials, Inc. | Plasma unterstütztes CVD Verfahren auf TEOS basis zur Herstellung von Siliziumdioxide. |
EP0304728A2 (de) * | 1987-08-27 | 1989-03-01 | Siemens Aktiengesellschaft | Verfahren zum Herstellen einer aus Aluminium oder einer Aluminium-Legierung bestehenden niederohmigen planen Metallisierung |
US4814041A (en) * | 1986-10-08 | 1989-03-21 | International Business Machines Corporation | Method of forming a via-hole having a desired slope in a photoresist masked composite insulating layer |
EP0313683A1 (de) * | 1987-10-30 | 1989-05-03 | International Business Machines Corporation | Verfahren zur Herstellung einer halbleitenden integrierten Schaltungsstruktur, die ein submikrometrisches Bauelement enthält |
DE3842481A1 (de) * | 1987-12-18 | 1989-06-29 | Toshiba Kawasaki Kk | Verfahren zur herstellung einer roentgenstrahlmaske |
-
1989
- 1989-05-12 DE DE19893915650 patent/DE3915650A1/de not_active Withdrawn
Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1908901A1 (de) * | 1968-03-01 | 1969-09-25 | Ibm | Verfahren zur Herstellung besonders feiner Muster durch AEtzen,insbesondere zur Herstellung von Halbleiterbauelementen |
US3934060A (en) * | 1973-12-19 | 1976-01-20 | Motorola, Inc. | Method for forming a deposited silicon dioxide layer on a semiconductor wafer |
DE3014363A1 (de) * | 1979-04-20 | 1980-11-06 | Philips Nv | Verfahren zur herstellung integrierter schaltungen mit hilfe einer mehrschichtenmaske und durch dieses verfahren hergestellte anordnungen |
DE3128629A1 (de) * | 1980-07-21 | 1982-06-09 | Data General Corp., 01581 Westboro, Mass. | Rueckaetzverfahren fuer integrierte schaltkreise |
US4378013A (en) * | 1980-09-23 | 1983-03-29 | Burron Medical Inc. | Flow controller for IV chamber |
US4457820A (en) * | 1981-12-24 | 1984-07-03 | International Business Machines Corporation | Two step plasma etching |
DE3215411A1 (de) * | 1982-04-24 | 1983-10-27 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum herstellen von oeffnungen mit hilfe einer maske in einer auf einer unterlage befindlichen schicht |
US4474642A (en) * | 1982-07-20 | 1984-10-02 | Tokyo Denshi Kagaku Co., Ltd. | Method for pattern-wise etching of a metallic coating film |
US4814041A (en) * | 1986-10-08 | 1989-03-21 | International Business Machines Corporation | Method of forming a via-hole having a desired slope in a photoresist masked composite insulating layer |
EP0263374A2 (de) * | 1986-10-09 | 1988-04-13 | International Business Machines Corporation | Reaktives Ionenätzen von tiefen und vertikalen Gräben in Halbleitersubstraten |
EP0272140A2 (de) * | 1986-12-19 | 1988-06-22 | Applied Materials, Inc. | Plasma unterstütztes CVD Verfahren auf TEOS basis zur Herstellung von Siliziumdioxide. |
EP0304728A2 (de) * | 1987-08-27 | 1989-03-01 | Siemens Aktiengesellschaft | Verfahren zum Herstellen einer aus Aluminium oder einer Aluminium-Legierung bestehenden niederohmigen planen Metallisierung |
EP0313683A1 (de) * | 1987-10-30 | 1989-05-03 | International Business Machines Corporation | Verfahren zur Herstellung einer halbleitenden integrierten Schaltungsstruktur, die ein submikrometrisches Bauelement enthält |
DE3842481A1 (de) * | 1987-12-18 | 1989-06-29 | Toshiba Kawasaki Kk | Verfahren zur herstellung einer roentgenstrahlmaske |
Non-Patent Citations (8)
Title |
---|
- DD-Z: KREYSIG, D.: Neue Trends in der Entwick- lung, Anwendung und Verarbeitung organischer Photoresiste. In: J. Inf. Rec. Mater, 15, 1987, 2, S. 75-87 * |
- US-Z: CHIN, B.L. * |
- US-Z: FONASH, S.J.: Advances in Dry Etching Processes-A Review. In: Solid State Technology Jan. 1985,S. 150-158 * |
- US-Z: MACKIE, S. * |
BEAUMONT, S.P.: Materials and Processes for Nanometer Lithography. In: Solid State Technology, Aug. 1985, H. 19, * |
et al: IBM Technical Disclo- sure Bulletin. In: Vol. 20, No. 4, Sept. 1977, S. 1376-1378 * |
et al: Plasma TEOS Process for Interlayer Dielectric Applications. In: Solid State Technology, April 1988, S. 119-122 * |
US-Z: ABBAS, S.A. * |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4235702A1 (de) * | 1992-10-22 | 1994-04-28 | Siemens Ag | Verfahren zur Erzeugung von Strukturen eines Gesamtmusters in der Oberfläche eines Substrats |
EP0649166A2 (de) * | 1993-10-13 | 1995-04-19 | AT&T Corp. | Verfahren zur Herstellung des Gates eines Transistors |
EP0649166A3 (de) * | 1993-10-13 | 1995-07-26 | At & T Corp | Verfahren zur Herstellung des Gates eines Transistors. |
EP0774681A1 (de) * | 1995-06-05 | 1997-05-21 | Nihon Shingo Kabushiki Kaisha | Elektromagnetischer stellantrieb |
EP0774681A4 (de) * | 1995-06-05 | 1998-05-06 | Nihon Shingo Kabushiki Kaisha | Elektromagnetischer stellantrieb |
US6232861B1 (en) | 1995-06-05 | 2001-05-15 | Nihon Shingo Kabushiki Kaisha | Electromagnetic actuator |
US6404313B2 (en) | 1995-06-05 | 2002-06-11 | Nihon Shingo Kabushiki Kaisha | Electromagnetic actuator |
DE10051380A1 (de) * | 2000-10-17 | 2002-08-22 | Advanced Micro Devices Inc | Verfahren zur Herstellung eines Halbleiterbauteils unter Anwendung eines Schrumpfprozesses eines Strukturmerkmals |
DE10051380C2 (de) * | 2000-10-17 | 2002-11-28 | Advanced Micro Devices Inc | Verfahren zur Herstellung eines Halbleiterbauteils unter Anwendung eines Schrumpfprozesses eines Strukturmerkmals |
DE10348007A1 (de) * | 2003-10-15 | 2005-05-25 | Infineon Technologies Ag | Verfahren zum Strukturieren und Feldeffekttransistoren |
DE10348007B4 (de) * | 2003-10-15 | 2008-04-17 | Infineon Technologies Ag | Verfahren zum Strukturieren und Feldeffekttransistoren |
US7767100B2 (en) | 2003-10-15 | 2010-08-03 | Infineon Technologies Ag | Patterning method and field effect transistors |
US8278707B2 (en) | 2003-10-15 | 2012-10-02 | Infineon Technologies Ag | Field effect transistors having a double gate structure |
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