DE1908901A1 - Verfahren zur Herstellung besonders feiner Muster durch AEtzen,insbesondere zur Herstellung von Halbleiterbauelementen - Google Patents

Verfahren zur Herstellung besonders feiner Muster durch AEtzen,insbesondere zur Herstellung von Halbleiterbauelementen

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Description

IBM Deutschland Internationale Büro-Maschinen Gesellschaft mbH
Böblingen, den 14. Februar 1969 si-ha
Anmelderin : International Business Machines
Corporation, Armonk, N. Y. 10
Amtliches Aktenzeichen : Neuanmeldung
Aktenzeichen d. Anmelderin : Docket SZ 9-68-001
Verfahren zur Herstellung besonders feiner Muster durch Ätzen, insbesondere zur Herstellung von Halbleiterbauelementen
In der Technik der Nachrichtenverarbeitung besteht ein Interesse an immer höheren Arbeitsgeschwindigkeiten und damit höheren Betriebsfrequenzen, respektive Impulsgeschwindigkeiten der Geräte. Dieses Interesse führt zu Versuchen, zur Verarbeitung dieser Signale Halbleiter elemente herzustellen, die besonders kleine Induktivitäten, Kapazitäten, sowie Trägerlaufzeiten aufweisen. Das bedeutet u. a. , daß bestimmte geometrische Abmessungen der Elemente, wie z. B. die Kanallänge bei Feldeffekttransistoren, möglichst klein gehalten werden müssen.
SZ 9-68-001
909839/1430
Dem Bestreben, besonders kleine Halbleiter elemente herzustellen, sind verschiedene .Grenzen gesetzt. Bei der heute vielfach benutzten Planartechnik, bei der eine grosse Zahl gleichartiger Elemente, respektive gleichartiger Schaltungen, . auf einer einzigen Substratplatte aus Halbleitermaterial hergestellt wird, werden zur Steuerung der Prozesse weitgehend Maskierverfahren verwendet. Beispielsweise wird die Halb- ^fc . lederoberfläche mit einer isolierenden Schicht, etwa Halbleiter oxy d, bedeckt, auf welche dann ein lichtempfindlicher Lack aufgetragen wird, der die Eigenschaft hat,- an belichteten. Stellen in einem nachfolgenden Prozesschritt lösbar zu sein und an unbelichteten Stellen weiter zu haften oder umgekehrt. In weiteren Verfahrensschritten wie Aetzung, Diffusion, Kathodenzerstäubung, Vakuumbedampfung, galvanischer Auftrag, etc. , werden diejenigen Stellen des Substrates be- ^ arbeitet, an denen der Fotolack abgelöst wurde. Der optischen Abbildung feiner Muster wird jedoch durch das Auftreten von Beugungssäumen an engen Schlitzen Grenzen gesetzt. Ausserdem werden sowohl bei der Kontaktmaskierung als auch bei der Maskenprojektion hohe Anforderungen an die Planheit der Oberflächen gestellt, um Unscharfen zu vermeiden.
90 9 8.39/ U3-§
Weiterhin müssen zur~Herstellung von Halbleiterelementen im allgemeinen eine Reihe von Verfahrens schritten angewendet werden, und diese bedingen oft die wiederholte Anwendung des Fotomaskierverfahrens. Zur genauen Einhaltung der geometrischen Abmessungen ist es dabei erforderlich, dass die aufeinanderfolgenden Masken mit grosser Genauigkeit in gegenseitige Deckung gebracht werden. Bei den angestrebten Grossen der Elemente ist diese Forderung nur schwer zu erfüllen.
Mit dem nachfolgend beschriebenen Verfahren lassen sich Halb- Λ
leiterelemente herstellen, die besonders kleine geometrische Abmessungen haben. Die Stärke einer etwa 3 - 5 um breiten Linie, die z.B. mit denn Fotolackprozess in bekannter Weise erzeugt wird, lässt sich durch Anwendung des Verfahrens in definierter Weise auf weniger als 1 um reduzieren.
Ein weiterer Vorteil des Verfahrens ist es, dass bei den notwendigen Maskieroperationen geringe Anforderungen an die
Ausrichtgenauigkeit der Masken zu stellen sind. ™
Das nachfolgend beschriebene Verfahren hat somit auch den Vorteil, besonders kleine und trotzdem preisgünstige Halbleiter elemente, respektive integrierte Schaltungen zu produzieren.
909839/143Ö
Das Verfahren gemäss vorliegender Erfindung ist dadurch gekennzeichnet, daß ein Maskierungsmuster erzeugt wird, bei dem die Ausdehnung der Maskenfläche über das erstrebte Maß hinausgeht, und daß die Abschirmwirkung der Maskenfläche dann durch seitliches Unterätzen der Maske reduziert wird.
Eine vorzugsweise Anwendung des erfindungs geniäs sen Verfahrens zur Herstellung von Halbleiterbauelementen aus einkristallinem. Halbleitersubstrat, das mit einer nichtleitenden Schicht bedeckt ist, kann darin erblickt werden, daß ein Elektrodenmuster durch Abtrag der nichtleitenden Schicht erzeugt wird, und daß die Linienstärke des Musters durch seitliches Unterätzen von nicht abge-
tragenen Teilen der nichtleitenden Schicht reduziert wird.
Im weiteren ergibt sich eine Weiterbildung des erfindungs gemässen Verfahrens, dadurch, daß'während des seitlichen Unterätzens der nichtleitenden Schicht kristallines Halbleitermaterial an den Stellen aufgetragen wird, an denen die nichtleitende Schicht schon entfernt bzw. unterätzt ist.
SZ 9-68-001 -4-
909839/143Ö
Das Verfahren gemäss der Erfindung soll nachfolgend anhand der Zeichnungen im einzelnen erläutert werden. Die Zeichnungen, die das im Text behandelte Beispiel betreffen, zeigen:
Fig. 1 A und B im Querschnitt, respektive Aufriss • eine Siliziumsubstratplatte, in deren Oxydabdeckung Fenster geätzt wurden;
Fig. 2 einen Querschnitt durch ein Fenster in
dem das SiO unterätzt wurdej
Fig. 3 A und B den epitaktischen Niederschlag von
N Silizium im Fenster, und unter der Unterätzung;
Fig. 4 A und B die aufgebrachten ohmschen Kontakte,
sowie die Ni-Maskierung;
Fig. 5 A und B den fertigen Schottkybarrieren-Feld-. · effekttransistor.
8.39/1.4
Das erfindungsgeroässe Verfahren «oll nun im einzelnen be- *
schrieben werden, wobei die Herstellung eines Silizium-Feld- c~>
CD effekttransistors mit Schottkybarriere als Beispiel dienen soll. q Der herzustellende Transistor soll, um eine hohe Betriebsfrequenz zu erreichen, besonders kleine Abstände zwischen Quellen- und Abfluss elektrode haben und insbesondere soll die Steuerelektrode besonders schmal ausgebildet werden. Wie schon in der . Einführung bemerkt, setzt die bisherige Technik hier gewisse Grenzen, indem beispielsweise die gerne verwendeten Fotomaskierverfahren ihres begrenzten Auflösungsvermögens wegen es nicht gestatten, besonders feine Linien zu erzeugen.
Ausgangsmaterial des Verfahrens soll die hochohmige, einkristalline Substratplatte 1, Fig. IA aus Silizium sein. Die Substratplatte wird zunächst nach einem bekannten Verfahren mit der schwachleitenden n-Schicht 2 von etwa 0, 1 - 0,2 Ohm cm und 0,5-1 um Dicke versehen, die später als Kanal des Feldeffekttransistors dienen soll.
In einem ersten Verfahrensschritt wird das Substrat mit der Oxydschicht 3 von 0,2-0, 5 um Dicke überzogen, die in bekannter Weise z.B. in einer Wasserdampfatmospliare bei 950 C innerhalb von 30 - 60 Min. hergestellt wird. Es hat sich als vorteilhaft erwiesen, in einem weiteren Schritt das SiO in einer Argon- oder Saue?-
Ca
Stoffatmosphäre 10 -20 Min. lang bei 950 C zu stabilisieren, resp. zu trocknen. Diese Stabilisierung ist aber nicht unbedingt erforderlich und kann auch unterbleiben«
98 3 9/1*39
Im nächsten Verfahrens schritt werden in das SiO in bekannter
C*
Weise, z.B. mit Hilfe einer Fotomaske, zwei Fenster von z.B.
2 '
20 χ 250 um unter Verwendung gepufferter Flus säure eingeätzt, die später die Quellen- und Abflusselektroden aufnehmen sollen. Die Fenster 4 sind in Fig. IA und B in Aufsicht, resp. Querschnitt dargestellt. Ihr gegenseitiger Abstand soll so klein wie möglich sein, z.B. 3 um, um mit nur einer SiO_ Unterätzung auszukommen.
In einem weiteren Verfahrens schritt wird die SiO Schicht A
5-10 Min. lang im Bereich zwischen 950 und 1000 C in einer Wasserstoff- oder Argonatmosphäre seitlich unterätzt. ' Es hat sich gezeigt, dass in einer Atmosphäre der genannten Gase ein Abtrag des Silizium-Dioxyds und Siliziums bevorzugt an Stellen
stattfindet, wo das Oxyd mit Silizium in Berührung steht. Eine der dabei entstehenden Formen, die hier von besonderem Interesse sind, ist in Fig. 2 gezeigt. Eine Abtragung 5 des
Oxyde am Rande des Si-Fensters tritt bei hohen Tempe- ^
raturen auf. Durch die gestrichelte Linie in Fig. 2
wird angedeutet, dass im Oberflächenbereich des Oxyds keine merkliche Abtragung stattgefunden hat. Es entstehen also rings um die Fenster 4 der Oxydschicht überkragende Oxydränder 8.
909839/ UJ8
Der Effekt der bevorzugten Silizium und Silizium-Dioxyd-Aetzung am Rande freigelegter Si-Fenster wurde in der Fachliteratur
(JD schon behandelt, jedoch ohne Feststellung der Maskierungsmög- q
lichkeit. Er ist bekannt, z.B. als vielfach unerwünschte Neben-. ^O
erscheinung bei der selektiven Si-Epitaxie und beruht auf folgenden chemischen Raktionen:
+ H2 —i*SiO + H2O
Si + H-O-^-SiO + H,
b ta
Auch die direkte Reaktion
+ Si 2SiO
ist nicht vollständig auszuschlie.ssen. Die Stabilisierung (Trocknung) · des Oxyds an der Oberfläche und ein vermindertes Reaktionsvermögen bei niedrigen Temperaturen und vergrössertem Si - SiO Abstand sind die mutmassuchen Voraussetzungen für ein definiertes Unterätzen ohne merkliche Vergrösserung des Fensters. Dieser Effekt wird im Vorliegenden nutzbringend angewendet. Wie sich gezeigt hat, lässt sich die Tiefe der seitlichen Unterätzung recht gut steuern. So wird eine Unterätzungstiefe von 1 um in etwa 5 Min. , eine Tiefe von 4 um in etwa 20 Minuten erreicht. Die Unterätzung des Oxyds wird vorteilhaft in einem Epitaxie reaktor bei Temperaturen zwischen 950 und 1000 C vorgenommen. Die Abtragung der n-Si-Schicht bleibt dabei so gering, dass sie für den Bau von Halbleiterelementen unwesentlich ist, sofern die im Fenster freiliegende Si-Fläche genügend gross ist. Bei zu hohen Temperaturen, etwa:
tfber 1150 C, wird die Oxydschicht völlig abgetragen.
;.-..:'.■.■ o 909839/143©
if .
Im gleichen Arbeitsgang mit der Aetzung, die, wie gesagt in durchströmendem Wasserstoff- oder Argongas erfolgt, kann epitaktisch z. B .· η -leitendes Silizium aufgetragen werden. Durch Beimischung von Arsen-Wasserstoff, AsH entsteht eine dünne Schicht, die eine Leitfähigkeit von etwa 0, 01 Ohm haben soll. Diese hochleitende Siliziumschicht dient dazu, die Serienwiderstände zwischen Quellen- respektive Abflusselektrode und Steuerelektrode weitgehend zu verringern. Der
epitaktische Auftrag von n+-Silizium ist in Fig. 3 ersichtlich. M
Es ist vorteilhaft, die Epitaxie vor Beendigung der Aetzung abzubrechen, so dass, wie aus Fig. 3 ersichtlich, ein kleiner Bereich 6 schwachleitenden η-Siliziums unter der überkragenden Oxydschicht offen bleibt. Dadurch werden Durchbrüche
zwischen der Steuerelektrode und den anderen Elektroden vermieden.
In einem weiteren Verfahr ens schritt werden auf die Flächen innerhalb der Fenster im SiO ohmsche Kontakte 7 als An-
Lt
Schlüsse für die Quellen- und Abfluss zone aufgebracht. Das geschieht vorteilhaft durch Vakuum-Aufdampfen und Einlegieren eines geeigneten Materials wie Gold-Antimon. Beim Vakuum-Aufdampfen dieser Kontakte dient die überkragende Oxydschicht als Maske, und es schlägt sich unter derselben kein Elektrodenmetall nieder. ■■ ·
" 9 " 909 8 3 9/USO
In einem weiteren Verfahrens schritt wird der überstehende Rand der SiO Schicht entfernt. Das kann durch einfaches Abwischen der Substratoberfläche mit einem Wattebausch oder ähnlichem geschehen, oder durch Behandlung des Substrates in einem mit Flüssigkeit gefülltem Gefäss mit Ultraschall, wobei die spröde Oxydschicht abbricht. Es kann aber auch eine SiO Aetzung vorgenommen werden, die nur so weit geht, dass gerade der
α überkragende Teil 8 der Schicht 3 entfernt wird. Auf dem Substrat sind also nun die Elektroden S und D für Quellen- und Ab» fluss zone angebracht. Der schmale Streifen, auf dem die Steuerelektrode G angebracht werden soll, ist nach wie vor mit SiO bedeckt; die Trennabstände zwischen den Elektroden werden durch die oxydfreie Siliziumoberfläche 6 gebildet.
Im folgenden wird die Anbringung der Steuerelektrode G, die in . diesem Beispiel eine Schottkybarrieren-EIektrode sein soll, dargelegt. Zunächst werden die Trennabstände mit Hilfe einer Nickelmaskierung 8 abgedeckt. Dazu wird auf alle von SiO freien Stellen des Substrates Nickel in einer Dicke von ca 1000 AS galvanisch aufgetragen. Beim Galvanisieren-schlägt sich metallisches Nickel auf den SiO bedeckten Flächen bekanntlich nicht nieder.
- 10
90 9 8 3-3/1 418
ff
In einem nächsten Verfahrens schritt wird eine zweite Fotomaske hergestellt, die den nun ca. 1 u breiten SiO Steg zwischen den
/ L
beiden früher geätzten Fenstern in der Oxydschicht freilässt.
Das ist genau die Stelle, auf die die Steuerelektrode G ange- —* bracht werden soll. Es ist zu beachten, dass das Aufbringen qq
CD dieser Fotomaske völlig unkritisch ist, da es nur darauf ankommt, dass der genannte Steg freigelassen wird. Ob die vernickelten Flächen innerhalb der alten Fenster bedeckt sind oder freigelassen werden, spielt keine·Rolle, da im Grunde genommen diese Maske nur dazu dient, verschiedene Transistören, die auf demselben Substrat gleichzeitig erzeugt werden, voneinander abzugrenzen.
Nun wird die Kontaktfläche für die Steuerelektrode, das ist die
. unveränderte Oberfläche des Substrates mit der daraufliegenden
ί η-Schicht Z für den Kanal, durch eine Oxydätzung in gepufferter Flue säure freigelegt. Das metallische Nickel B5 das ausserhalb der Fotomaske die übrigen Teile des Transistors bedeckt, wird von dieser Aetzung nicht beeinflusst.
In einem weiteren Verfahrens schritt wird nun der Schottkybarrieren Kontakt angebracht. Dazu wird, wie schon bekannt, Chrom-Gold oder ein anderes geeignetes Kontaktmaterial aufgetragen, das nun aber nicht in das Silizium einlegiert wird. Anschliessend wird der Fotolack abgelöst und überschüssiges Chrom-Gold, das sich auf dem Lack niedergeschlagen hatte, mit abgewischt.
- 11 -
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In einem weiteren Verfahrensschritt wird das metallische Nickel, das nun die Quellen- und Abflusszone, wowie das Gebiet zwischen Quellen-, Abfluss elektrode und Steuerelektrode bedeckt, weggeätzte Dazu wird ein Aetzmittei, z.B. HNO gewählt, das nur das Nickeimetall angreift, die Chrom-Goldschichten für die Elektrodenanschlüsse jedoch nicht beeinflusst. Nun ist vom letzten Verfahrensschritt her die Nickelfläche 8 mit Chrom-Gold bedeckt, das aufgebracht wurde, um die Steuerelektrode G zu bilden. Es hat sich gezeigt, dass das Aetzmittei durch diese Schicht hindurch auf das Nickel wirkt, da offenbar die Schichten nicht porenfrei sind. Immerhin bleibt das Chrom-Gold trotz Wegätzens des Nickels liegen und muss extra entfernt, am besten abgewischt werden. .
In einem letzten Verfahrensschritt werden die Anschlüsse für die Elektroden, wie schon bekannt, galvanisch verstärkt, so dass sie später gebondet oder anderswie mit Leitungen verbunden werden können. Die sehr schmale Steuerelektrode G wird vorteilhafterweise mit einer Anschlussfläche 9 versehen, die es erlaubt, den Anschlussdraht bequem anzulöten oder zu bonden. Je nach Grosse des Transistors kann es nötig sein, auch die Quelle S und den Abfluss D mit solchen Anschlussflächen zu versehen. Die freien Flächen des Transistors werden z.B. durch Kathodenzerstäubung von SiO_ oder ein anderes bekanntes Verfahren passiviert.
90 98397
Obwohl im obigen das erfindungsgemässe Verfahren am Beispiel eines Schottkybarrieren-Feldeffekttransistors gezeigt wurde, ist es für den Fachmann klar, dass es sich für zahlreiche andere Zwecke verwenden lässt, wie z.B. zur Herstellung von Schottkybarrieren-Feldeffekttransiatoren anderer Bauarten, oder zur Herstellung von Bipolartransistoren, sowie auch zur Herstellung integrierter Schaltungen, die eolche Elemente enthalten.
SZ 9-68-001 - - 13 - .
39/143$

Claims (8)

  1. Patentansprüche
    Γΐ.) Verfahren zum Herstellen besonders feiner Muster durch Ätzen, insbesondere zur Herstellung von Halbleiterbauelementen, dadurch gekennzeichnet, daß ein Maskierungsmuster erzeugt wird, bei dem die Ausdehnung der Maskenfläche über das erstrebte Maß hinausgeht, und daß die Maskengrundfläche dann durch seitliches Unterätzen der Maske reduziert wird.
  2. 2. Verfahren nach Anspruch 1, zur Herstellung von Halbleiter elementen aus einkristallinem Halbleitersubstrat, das mit einer nichtleitenden Schicht bedeckt ist, dadurch gekennzeichnet, daß ein Elektrodenmuster durch Abtrag der nichtleitenden Schicht erzeugt -wird, und daß die Linienstärke des Musters
    " durch seitliches Unterätzen von nicht abgetragenen Teilen der nichtleitenden Schicht reduziert wird.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß während des seitlichen Unterätzens der nichtleitenden Schicht kristallines Halbleitermaterial an den Stellen aufgetragen wird, an denen die nichtleitende Schicht schon entfernt, resp. unteräfet ist.
    SZ 9-68-001 -14-
    9Q9839/14Ü
  4. 4. Verfahren nach Anspruch 2, dadurch
    daß auf die freigelegte Halbleiteroberfläche Material aufgetragen wird, soweit sie nicht von der nichtleitenden Schicht sowie deren unterätzten und überkragenden Rändern bedeckt ist.
  5. 5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als Halbleitersubstrat Silizium und als nichtleitende Schicht Siliziumdioxyd verwendet wird.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Siliziumdioxyd mit Wasserstoff bei erhöhter Temperatur seitlich unterätzt wird.
  7. 7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Siliziumdioxyd mit Argon bei erhöhter Temperatur seitlich unterätzt wird.
  8. 8. Verfahren nach Anspruch 5, dadurch gekennzeichnet,
    daß das Siliziumdioxyd nach Aufbringung auf das Siliziumsubstrat in einer Argon-oder Sauer stoff atmosphäre bei erhöhter Temperatur getrocknet wird.
    -15-
    9O983S/U10
    , Λ6..
    Le e rs e 11 e
DE1908901A 1968-03-01 1969-02-22 Verfahren zum Herstellen von Halbleiterbauelementen kleiner Abmessungen Expired DE1908901C3 (de)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2824026A1 (de) * 1978-06-01 1979-12-20 Licentia Gmbh Verfahren zum herstellen eines sperrschicht-feldeffekttransistors
DE3915650A1 (de) * 1989-05-12 1990-11-15 Siemens Ag Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH506188A (de) * 1970-09-02 1971-04-15 Ibm Feldeffekt-Transistor
NL7412383A (nl) * 1974-09-19 1976-03-23 Philips Nv Werkwijze voor het vervaardigen van een in- richting met een geleiderpatroon.
GB2127751B (en) * 1982-10-06 1986-04-23 Plessey Co Plc Producing narrow features in electrical devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1081472A (en) * 1964-04-21 1967-08-31 Philips Electronic Associated Improvements in or relating to methods of providing separated metal layers side by side on a support

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1081472A (en) * 1964-04-21 1967-08-31 Philips Electronic Associated Improvements in or relating to methods of providing separated metal layers side by side on a support

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US-Z: IBM Technical Disclosure Bulletin, Bd. 10, Nr. 4, Sept. 1967, S. 494 u. 495 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2824026A1 (de) * 1978-06-01 1979-12-20 Licentia Gmbh Verfahren zum herstellen eines sperrschicht-feldeffekttransistors
DE3915650A1 (de) * 1989-05-12 1990-11-15 Siemens Ag Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht

Also Published As

Publication number Publication date
DE1908901C3 (de) 1981-09-24
FR1600776A (de) 1970-07-27
DE1908901B2 (de) 1976-12-09
GB1255039A (en) 1971-11-24
CH476398A (de) 1969-07-31

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