DE1908901B2 - Verfahren zum herstellen von halbleiterbauelementen unter verwendung einer maske mit einem feinen markierungsmuster - Google Patents

Verfahren zum herstellen von halbleiterbauelementen unter verwendung einer maske mit einem feinen markierungsmuster

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Description

In der Technik der Nachrichtenverarbeitung besteht ein Interesse an immer höheren Arbeitsgeschwindigkeiten und damit höheren Betriebsfrequenzen, bzw. Impulsgeschwindigkeiten der Geräte. Dieses Interesse führt zu Versuchen, zur Verarbeitung dieser Signale Halbleiterbauelemente herzustellen, die besonders kleine Induktivitäten, Kapazitäten, sowie Trägerlaufzeiten aufweisen. Das bedeutet u. a., daß bestimmte geometrische Abmessungen der Halbleiterbauelemente, wie z. B. die Kanallänge bei Feldeffekttransistoren, möglichst klein gehalten werden müssen.
Dem Bestreben, besonders kleine Halbleiterbauelemente herzustellen, sind verschiedene Grenzen gesetzt. Bei dem heute vielfach benutzten Planaraufbau, der eine große Zahl von Halbleiterbauelementen aus gleicharti-
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gen Schaltungselementen, bzw. gleichartigen Schaltungen, auf einem einzigen Substrat aus Halbleitermaterial herzustellen ermöglicht, werden in den Herstellungsverfahren weitgehend Maskierverfahren verwendet Beispielsweise wird die Halbleiteroberfläche mit einer Isolierschicht, etwa einem Halbleiteroxyd, bedeckt, auf welche dann ein lichtempfindlicher Lack aufgetragen wird, der die Eigenschaft hat, an belichteten Stellen in einem nachfolgenden Verfahrensschritt lösbar zu sein und an unbelichteten Stellen weiter zu haften oder umgekehrt. In weiteren Verfahrensschritten wie Ätzung oder Diffusion oder Kathodenzerstäubung, Vakuumbedampfung, galvanischer Auftrag, werden diejenigen Stellen des Halbleitersubstrates bearbeitet, an denen der Fotolack abgelöst wurde. Der optischen Abbildung feiner Muster wird jedoch durch das Auftreten von Beugungssäumen an engen Schlitzen Grenzen gesetzt. Außerdem werden sowohl bei der Kontaktmaskierung als auch bei der Maskenprojektion hohe Anforderungen an die Planheit der Oberflächen gestellt, um Unscharfen zu vermeiden.
Weiterhin müssen zur Herstellung von Halbleiterbauelementen im allgemeinen eine Reihe von Verfahrensschritten angewendet werden, und diese bedingen oft die wiederholte Anwendung des Fotomaskierverfahrens. Zur genauen Einhaltung der geometrischen Abmessungen ist es dabei erforderlich, daß die aufeinanderfolgenden Masken mit großer Genauigkeit in gegenseitige Deckung gebracht werden. Bei den angestrebten Größen der Halbleiterbauelemente ist diese Forderung nur schwer zu erfüllen.
Aus der GB-PS 10 81472 ist ein Verfahrer, zur Ausbildung von eng beabstandeten Metallflächen auf einer Unterlage bekannt, z. B. zur Ausbildung der Metallkontakte für ein zentrales Transistor-Emitter-Gebiet mit einem umgebenden Basisgebiet. Dabei v/erden beide Metallschichten separat aufgebracht und in je einem Maskierungsprozeß geformt. Bei der Ausbildung der zweiten Metallschicht wird die seitliche Unterätzung der ersten Metallschicht zur Gewährleistung eines seitlichen Abstandes zwischen den Metallschichten ausgenutzt. Neben einem seitlichen Abstand liegen die betreffenden Metallschichten zur Kontaktierung unterschiedlicher Dotierungsgebiete zusätzlich in verschiedenen Ebenen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Ausbildung von Maskierungsmustern anzugeben, mit dem sich Halbleiterelemente herstellen lassen, die besonders kleine geometrische Abmessungen in der Größenordnung von 1 μιτι aufweisen, und bei dem weniger Verfahrensschritte mit zudem reduzierten Anforderungen an die Ausrichtgenauigkeit der Masken vorzusehen sind.
Gelöst wird diese Aufgabe dadurch, daß ein Maskierungsmuster erzeugt wird, bei dem die Ausdehnung der Maskenfläche größer als die des fertigen Maskierungsmusters ist, und daß die Maskengrundflächen dann durch seitliches Unterätzen der Maske verringert wird.
Mit dem Verfahren nach der Erfindung lassen sich Halbleiterbauelemente herstellen, die besonders kleine geometrische Abmessungen haben. Die Stärke eines etwa 3 bis 5 μιτι breiten Streifens, der z. B. nach dem Fotolackverfahren in bekannter Weise erzeugt wird, läßt sich durch Anwendung des Verfahrens in definierter Weise auf weniger als 1 μιτι reduzieren.
Ein weiterer Vorteil des Verfahrens ist es, daß bei den notwendigen Maskierschritten geringe Anforderungen
an die Ausrichtgenauigkeit der Masken zu stellen sind.
Das Verfahren hat somit auch den Vorteil, besonders kleine und trotzdem preisgünstige Halbleiterbauelemente, einschließlich integrierte Halbleiterschaltungen herstellen zu können.
Bei einer vorzugsweisen Anwendung des Verfahrens nach der Erfindung zur Herstellung von Halbleiterbauelementen mit einem einkristallen Halbleitersubstrat, das mit einer Maske aus einer Isolierschicht bedeckt ist, wird vorteilhaft ein Elektrodenmuster durch Abtrag der Isolierschicht erzeugt und Streifenbreite des Maskierungsmusters durch seitliches Unterätzen von nicht abgetragenen Teilen der Isolierschicht verringert wird.
Nach einer Weiterbildung des Verfahrens nach der Erfindung wird während des seitlichen Unterätzens einer Maske aus einer Isolierschicht kristallines Halbleitermaterial an den Stellen aufgetragen, an denen die Isolierschicht ganz entfernt oder unterätzt ist.
Das Verfahren nach der Erfindung soll nachfolgend anhand der Zeichnungen im einzelnen erläutert werden. Die Zeichnungen, die das nachstehend behandelte Ausführungsbeispiel betreffen, zeigen
Fig. IA und B im Querschnitt, bzw. Aufriß ein Siliziumsubstrat, in dessen Oxydabdeckung Fenster geätzt wurden;
F i g. 2 einen Querschnitt durch ein Fenster in dem das SiO2 unterätzt wurde;
F i g. 3A und B den epitaktischen Niederschlag von N + -Silizium im Fenster und unter der Unterätzung;
F i g. 4A und B die aufgebrachten ohn.schen Kontaktelektroden, sowie eine Ni-Maskierung;
F i g. 5A und B den fertigen Schottky-Sperrschicht-Feldeffekttransistor.
Das erfindungsgemäße Verfahren soll nun im einzelnen beschrieben werden, wobei die Herstellung eines Silizium-Feldeffekttransistors mit Schottky-Sperrschicht als Beispiel dienen soll. Der herzustellende Transistor soll, um eine hohe Betriebsfrequenz zu erreichen, besonders kleine Abstände zwischen Quellen- und Abflußelektrode haben und insbesondere soll die Steuerelektrode besonders schmal ausgebildet werden. Wie schon in der Einführung bemerkt, setzt die bisherige Technologie hier gewisse Grenzen, indem beispielsweise die gerne verwendeten Fotomaskierverfahren ihres begrenzten Auflösungsvermögens wegen es nicht gestatten, besonders feine Streifen zu erzeugen.
Ausgangs-Halbleiter-Körper für das Verfahren soll das hochohmige, einkristalline Substrat 1, Fig. IA, aus Silizium sein. Das Silizium-Substrat wird zunächst nach einem bekannten Verfahren mit der schwach n-leitenden Schicht 2 von etwa 0,1 bis 0,2 Ohm cm und 0,5 bis 1 μηι Dicke versehen, die später als Kanal des Feldeffekttransistors dienen soll.
In einem ersten Verfahrensschritt wird das Siliziumsubstrat mit einer Siliziumdioxydschicht 3 von 0,2 bis 0,5 μηι Dicke überzogen, die in bekannter Weise z. B. in einer Wasserdampfatmosphäre bei 950°C innerhalb von 30 bis 60 Min. hergestellt wird. Es hat sich als vorteilhaft erwiesen, in einem weiteren Schritt das S1O2 in einer Argon- oder Sauerstoffatmosphäre 10 bis 20 Min. lang bei 950° C zu stabilisieren, bzw. zu trocknen. Diese Stabilisierung ist aber nicht unbedingt erforderlich und kann auch unterbleiben.
Im nächsten Verfahrensschritt werden in das S1O2 in bekannter Weise, z. B. mit Hilfe einer Fotomaske, zwei Fenster von z. B. 20 χ 250 μπι2 unter Verwendung gepufferter Flußsäure eingeätzt, die später die Quellen- und Abflußelektroden aufnehmen sollen. Die Fenster 4 sind in Fig. IA und B in Aufsicht, bzw. Querschniu dargestellt Ihr gegenseitiger Abstand soll so klein wie möglich sein, z. B. 3 μητ, um mit nur einer SiO2-Unteräizung auszukommen.
In einem weiteren Verfahrensschritt wird die SiO2-Schicht 5 bis 10 Min. lang im Bereich zwischen 950 und 10000C in einer Wasserstoff- oder Argonatmosphäre seitlich unterätzL Es hat sich gezeigt, daß in einer Atmosphäre der genannten Gase ein Abtrag des Siliziumdioxyds und des Siliziums bevorzugt an Stellen stattfindet, wo das Oxyd mit dem Silizium in Berührung steht. Eine der dabei entstehenden Formen, die hier von besonderem Interesse sind, ist in Fig.2 gezeigt. Eine Abtragung 5 des Siliziumdioxyds am Siliziumrande des Fensters tritt bei hohen Temperaturen auf. Durch die gestrichelte Linie in Fig.2 wird angedeutet, daß im Oberflächenbereich des Siliziumdioxyds keine merkliche Abtragung stattgefunden hat. Es entstehen also rings um die Fenster 4 der Siiiziumdioxydschicht überstehende Oxydränder 8.
Der Effekt der bevorzugten Silizium- und Siliziumdioxyd-Ätzung am Rande freigelegter Fenster wurde in der Fachliteratur schon behandelt, jedoch ohne Feststellung der Maskierungsmöglichkeit. Er ist bekannt, z. B. als vielfach unerwünschte Nebenerscheinung bei der selektiven Si-Epitaxie und beruht auf folgenden chemischen Reaktionen:
SiO2+ H2-* SiO-I-H2O
Si+ H2O-SiO+ H2
Auch die direkte Reaktion
SiO2+ Si—2SiO
ist nicht vollständig auszuschließen. Die Stabilisierung (Trocknung) des Siliziumdioxyds an der Oberfläche und ein vermindertes Reaktionsvermögen bei niedrigen Temperaturen und vergrößertem Si—SiO2-Abstand sind die mutmaßlichen Voraussetzungen für ein definiertes Unterätzen ohne merkliche Vergrößerung des Fensters. Dieser Effekt wird im Verfahren nach der Erfindung nutzbringend angewendet. Wie sich gezeigt hat, läßt sich die Tiefe der seitlichen Unterätzung recht gut steuern. So wird eine Unterätzungstiefe von 1 μηι in etwa 5 Minuten, eine Tiefe von 4 μσι in etwa 20 Minuten erreicht. Die Unterätzung des SiO2 wird vorteilhaft in einem Epitaxie-Behälter bei Temperaturen zwischen 950 und 1000°C vorgenommen. Die Abtragung der n-Si-Schicht bleibt dabei so gering, daß sie für den Bau von Halbleiterbauelementen unwesentlich ist, sofern die im Fenster freiliegende Si-Fläche genügend groß ist. Bei zu hohen Temperaturen, etwa über 11500C, wird die SiO2-Schicht völlig abgetragen.
Im gleichen Arbeitsgang mit der Ätzung, die, wie gesagt in durchströmendem Wasserstoff- oder Argongas erfolgt, kann epitaktisch z. B. N+-leitendes Silizium aufgetragen werden. Durch Beimischung von Arsen-Wasserstoff, AsH3, entsteht eine dünne Si-Schicht, die eine spezifische Leitfähigkeit von etwa 0,01 Ohm cm haben soll. Diese hochleitende Siliziumschicht dient dazu, die Serienwiderstände der Quellen- bzw. der Abflußeiektrode und der Steuerelektrode weitgehend zu verringern. Der epitaktische Auftrag von N+-Silizium ist in F i g. 3 ersichtlich. Es ist vorteilhaft, die Epitaxie vor Beendigung der Ätzung abzubrechen, so daß, wie aus Fig.3 ersichtlich, ein kleiner Bereich 6 schwach η-leitenden Siliziums unter der überstehenden SiO2-Schicht offen bleibt. Dadurch werden Durchbrüche
zwischen der Steuerelektrode und den anderen Elektroden vermieden.
In einem weiteren Verfahrensschritt werden auf die Flächen innerhalb der Fenster im SiO2 ohmsche Kontaktelektroden 7 an der Quellen- und der Abflußzone aufgebracht Das geschieht vorteilhaft durch Vakuum-Aufdampfen und Einlegieren eines geeigneten Materials wie Goid-Antimon. Beim Vakuum-Aufdampfen dieser Kontaktelektroden dient die überstehende Siliziumdioxydschicht als Maske, und es schlägt sich unter derselben kein Elektrodenmetall nieder.
In einem weiteren Verfahrensschritt wird der überstehende Rand der SiOrSchicht entfernt. Das kann durch einfaches Abwischen der Substratoberfläche mit einem Wattebausch geschehen, oder durch Behandlung des Substrates in einem mit Flüssigkeit gefülltem Gefäß mit Ultraschall, wobei die spröde Siliziumdioxydschicht abbricht. Es kann aber auch eine SiCVÄtzung vorgenommen werden, die nur so weit geht, daß gerade der überstehende Teil 8 der SiO2-Schicht 3 entfernt wird. Auf dem Silizium-Substrat sind also nun die Elektroden 5 und D für die Quellen- und die Abflußzone angebracht. Der schmale Streifen, auf dem die Steuerelektrode G angebracht werden soll, ist nach wie vor mit S1O2 bedeckt; die Abstände zwischen den Elektroden 7 und den Steuerelektroden 6 werden durch die oxydfreien Bereiche 6 der Siliziumoberfläche gebildet.
Im folgenden wird die Anbringung der Steuerelektrode G. die in diesem Beispiel eine Schottky-Sperrschicht-Elektrode sein soll, dargelegt Zunächst werden die Bereiche 6 mit Hilfe einer Nickelmaskierung 10 abgedeckt Dazu wird auf alle von S1O2 freien Stellen des Silizium-Substrates Nickel in einer Dicke von etwa 1000 ÄE galvanisch aufgetragen. Beim Galvanisieren schlägt sich metallisches Nickel auf den SiO2-bedeckten Flächen bekanntlich nicht nieder.
In einem nächsten Verfahrensschritt wird eine zweite Fotomaske hergestellt die den nun etwa 1 μΐη breiten SiC>2-Steg zwischen den beiden früher geätzten Fenstern in der SiC>2-Schicht freiläßt Das ist genau die Stelle, auf der die Steuerelektrode G angebracht werden soll. Es ist zu beachten, daß das Aufbringen dieser Fotomaske völlig unkritisch ist da es nur darauf ankommt daß der genannte Steg freigelassen wird. Ob die vernickelten Flächen innerhalb der alten Fenster bedeckt sind oder freigelassen werden, spielt keine Rolle, da im Grunde genommen diese Fotomaske nur dazu dient verschiedene Transistoren, die auf demselben Silizium-Substrat gleichzeitig erzeugt werden, voneinander abzugrenzen.
Nun wird die Kontaktfläche für die Steuerelektrode G, das ist die unveränderte Oberfläche des Silizium-Substrates mit der daraufliegenden leitenden leitenden n-Schicht 2 für den Kanal, durch eine Oxydätzung in gepufferter Flußsäure freigelegt. Das metallische Nickel 10, das außerhalb der Fotomaske die übrigen Teile des Transistors bedeckt, wird von dieser Ätzung nicht beeinflußt.
In einem weiteren Verfahrensschritt wird nun die Schottky-Sperrschicht-Kontaktelektrode angebracht. Dazu wird, wie schon bekannt, Chrom-Gold oder ein anderes geeignetes Kontaktmaterial aufgetragen, das nun aber nicht in das Silizium einlegiert wird. Anschließend wird der Fotolack abgelöst und überschüssiges Chrom-Gold, das sich auf dem Lack niedergeschlagen hatte, mit abgewischt
In einem weiteren Verfahrensschritt wird das metallische Nickel, das nun die Quellen- und Abflußzone, sowie das Gebiet zwischen Quellen- und Abflußelektrode einerseits und Steuerelektrode andererseits bedeckt, weggeätzt Dazu wird ein Ätzmittel, z.B. HNO3, gewählt, das nur das Nickelmetall angreift, die Chrom-Gold-Schicht für die Elektrodenanschlüsse jedoch nicht beeinflußt Nun ist vom letzten Verfahrensschritt her die Nickelfläche 10 mit Chrom-Gold bedeckt, das aufgebracht wurde, um die Steuerelektrode G zu bilden. Es hat sich gezeigt daß das Ätzmittel durch diese Schicht hindurch auf das Nickel wirkt da offenbar die Chrom-Gold-Schicht nicht porenfrei ist Immerhin bleibt das Chrom-Gold trotz Wegätzens des Nickels liegen und muß extra entfernt am besten abgewischt werden.
In einem letzten Verfahrensschritt werden die Anschlüsse für die Elektroden, wie schon bekannt, galvanisch verstärkt so daß sie später »gebondet« oder anderswo mit Leitungen verbunden werden können. Die sehr schmale Steuerelektrode G wird vorteilhafterweise mit einer Anschlußfläche 9 versehen, die es erlaubt einen Anschlußdraht bequem anzulöten oder zu »bonden«. Je nach Größe des Transistors kann es nötig sein, auch die Quellenelektrode Sund die Abflußelektrode D mit solchen Anschlußflächen zu versehen. Die freien Silizium-Flächen des Transistors werden z. B. durch Kathodenzerstäubung von SiO2 oder ein anderes bekanntes Verfahren passiviert
Das erfindungsgemäße Verfahren läßt sich für die Herstellung zahlreicher anderer Halbleiterbauelemente verwenden, z. B. zur Herstellung von Schottky-Sperrschicht-Feldeffekttransistoren anderer Bauarten, oder zur Herstellung von Bipolartransistoren, sowie auch zur Herstellung integrierter Halbleiterschaltungen, die solche Schaltungselemente enthalten.
Hierzu 1 Blatt Zeichnungen
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Claims (8)

Patentansprüche: 19
1. Verfahren zum Herstellen von Halbleiterbauelementen unter Verwendung einer Maske mit einem feinen geätzten Maskierungsmuster, d a ■ durch gekennzeichnet, daß ein Maskierungsmuster erzeugt wird, bei dem die Ausdehnung der Maskenfläche größer als die des fertigen Maskierungsmusters ist, und daß die Maskengrundfläche dann durch seitliches Unterätzen der Maske (3) verringert wird.
2. Verfahren nach Anspruch 1 zur Herstellung von Halbleiterbauelementen mit einem einkristallinen Halbleitersubstrat, das mit einer Maske aus einer Isolierschicht bedeckt ist, dadurch gekennzeichnet, daß ein Elektrodenmaster durch Abtrag (4) der Isolierschicht (3) erzeugt wird, und daß die Streifenbreite des Maskierungsmusters durch seitliches Unterätzen von nicht abgetragenen Teilen der Isolierschicht (3) verringert wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß während des seitlichen Unterätzens einer Maske aus einer Isolierschicht (3) kristallines Halbleitermaterial an den Stellen aufgetragen wird, an denen die Isolierschicht (3) ganz entfernt oder unterätzt ist.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß auf die freigelegte Halbleiteroberfläche ein Elektrodenmaterial (7) aufgetragen wird, soweit sie nicht von der Isolierschicht (3) sowie deren unterätzten und überstehenden Rändern (8) bedeckt ist.
5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als Halbleitersubstrat (1) Silizium und als Isolierschicht (3) Siliziumdioxyd verwendet wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Siliziumdioxydschicht (3) mit Wasserstoff bei erhöhter Temperatur seitlich unterätzt wird.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Siliziumdioxydschicht (3) mit Argon bei erhöhter Temperatur seitlich unterätzt wird.
8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Siliziumdioxydschicht (3) nach Aufbringung auf das Siliziumsubstrat (1) in einer Argon- oder Sauerstoffatmosphäre bei erhöhter Temperatur getrocknet wird.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH506188A (de) * 1970-09-02 1971-04-15 Ibm Feldeffekt-Transistor
NL7412383A (nl) * 1974-09-19 1976-03-23 Philips Nv Werkwijze voor het vervaardigen van een in- richting met een geleiderpatroon.
DE2824026A1 (de) * 1978-06-01 1979-12-20 Licentia Gmbh Verfahren zum herstellen eines sperrschicht-feldeffekttransistors
GB2127751B (en) * 1982-10-06 1986-04-23 Plessey Co Plc Producing narrow features in electrical devices
DE3915650A1 (de) * 1989-05-12 1990-11-15 Siemens Ag Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL143070B (nl) * 1964-04-21 1974-08-15 Philips Nv Werkwijze voor het aanbrengen van naast elkaar gelegen, door een tussenruimte van elkaar gescheiden metaaldelen op een ondergrond en voorwerp, in het bijzonder halfgeleiderinrichting, vervaardigd met toepassing van deze werkwijze.

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Publication number Publication date
DE1908901A1 (de) 1969-09-25
GB1255039A (en) 1971-11-24
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CH476398A (de) 1969-07-31
DE1908901C3 (de) 1981-09-24

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